WO2019188252A1 - 集積回路装置 - Google Patents

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WO2019188252A1
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WO
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resistance change
mtj element
change type
type storage
storage element
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PCT/JP2019/010003
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哲郎 遠藤
正二 池田
洋紀 小池
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国立大学法人東北大学
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Definitions

  • the present invention relates to an integrated circuit device including a resistance change type memory element.
  • a resistance change memory that stores data depending on the level of resistance of the element is known.
  • the resistance change memory for example, ReRAM (Resistive Random Access Memory) equipped with a resistance change type memory element whose electric resistance changes due to electric field induced giant resistance change, phase change memory (Phase Change Memory), tunnel magnetoresistance effect is used
  • MRAM Magnetic Random Access Memory
  • An integrated circuit device including a resistance change memory element such as the MRAM described above is combined with a semiconductor circuit element such as a MOSFET in a CMOS process in order to write and read data to and from the element.
  • a resistance change memory element is formed on a metal wiring layer of a semiconductor substrate on which a semiconductor circuit element is formed (see, for example, International Publication No. 2016/159017).
  • the resistance change type storage element is a non-volatile memory, it has been attracting attention as a storage element that consumes less power and has a higher operation speed than DRAMs that require refreshing, and research / development is underway in various places.
  • the operating efficiency is not only the individual performance index that evaluates the power consumption and operation speed of the element itself, but also the power consumption and operation speed viewed from the whole integrated circuit device, as well as the signal quality, consistency with peripheral circuits, etc. It is used as a broad index including
  • An object of the present invention is to provide an integrated circuit device in which resistance change type memory elements are arranged in multiple layers in consideration of operation efficiency.
  • the write operation speed of the resistance change type memory element is not determined only by the operation speed of the single element, but it is also necessary to consider the influence of wiring delay.
  • the inventors have found that the wiring delay is closely related to the wiring length, that is, the multilayer arrangement of the resistance change type memory elements, and the manner of the multilayer arrangement of the resistance change type memory elements becomes a factor having a great influence on the operation efficiency. I found.
  • Regarding power consumption not only the current consumption of a memory cell including a resistance change type storage element is reduced, but also the total amount of current supplied to each module mounted on the integrated circuit device as a whole. It is closely related to the dynamic share.
  • the inventors have found that the current distribution method to each layer of the resistance change type memory elements arranged in multiple layers is also a factor having a great influence on the operation efficiency with respect to the current consumption amount.
  • the present invention is based on these findings.
  • An integrated circuit device of the present invention is formed on a semiconductor substrate, a first resistance change type storage element provided on a semiconductor substrate, a second resistance change type storage element provided on the semiconductor substrate, A semiconductor circuit for controlling writing and reading of the first resistance change type storage element and the second resistance change type storage element, wherein the second resistance change type storage element has a write current of the first resistance change type storage element.
  • the write resistance of the first resistance change type storage element is made smaller than that of the first resistance change type storage element, and the first resistance change type storage element is arranged farther from the semiconductor substrate.
  • An integrated circuit device of the present invention is formed on a semiconductor substrate, a first resistance change type storage element provided on a semiconductor substrate, a second resistance change type storage element provided on the semiconductor substrate, A semiconductor circuit for controlling writing and reading of the first resistance change type storage element and the second resistance change type storage element, wherein the first resistance change type storage element has a write time of the first resistance change type storage element.
  • the second resistance change type storage element is shorter than the write time of the second resistance change type storage element, and the second resistance change type storage element is arranged farther from the semiconductor substrate than the first resistance change type storage element.
  • the operation efficiency of an integrated circuit device in which MTJ elements are arranged in multiple layers can be improved.
  • FIG. 1 is a schematic cross-sectional view illustrating an integrated circuit device according to a first embodiment.
  • FIG. 3 is a circuit diagram showing a circuit of a first memory cell.
  • FIG. 10 is a circuit diagram showing a circuit of a second memory cell. It is a cross-sectional schematic diagram which shows the integrated circuit device of 2nd Embodiment. It is a cross-sectional schematic diagram which shows the integrated circuit device of 3rd Embodiment. It is a cross-sectional schematic diagram which shows the integrated circuit device of 4th Embodiment. It is a circuit diagram which shows the 1st memory cell of 4th Embodiment. It is a cross-sectional schematic diagram which shows the integrated circuit device of 5th Embodiment.
  • a spin-orbit writing type MTJ element (magnetic tunnel junction element) and a spin-injection magnetization reversal type MTJ element are arranged in a multilayer on a semiconductor substrate, and a spin-injection magnetization reversal system with a relatively long write time.
  • the MTJ element is arranged at a position farther from the semiconductor substrate than the MTJ element of the spin orbit writing method with a short writing time.
  • a nonvolatile first memory cell 100 and a second memory cell 700 are provided on a semiconductor substrate 1 to constitute an integrated circuit device 1000.
  • FIG. 1 only one first memory cell 100 and only one second memory cell 700 are depicted, but actually, a plurality of first memory cells 100 and second memory cells 700 are each in a matrix or It is arranged for each of a plurality of functional blocks.
  • FIG. 1 hatching is omitted for cross sections other than metal wiring (including through holes) and contact holes.
  • the dimensional ratio of each part shown in figure differs from an actual thing.
  • the first memory cell 100 includes a spin orbit writing (SOT: Spin Orbital Torque) type MTJ element 30 as a first resistance change type storage element, and transistors 11 and 12 that control writing and reading of the MTJ element 30. It consists of a semiconductor circuit.
  • the second memory cell 700 includes a spin transfer magnetization (STT) type MTJ element 70 as a second resistance change type storage element, and a transistor 17 that controls writing and reading of the MTJ element 70. It is comprised from the semiconductor circuit containing.
  • the transistors 11 and 12 are used as selection transistors of the first memory cell 100
  • the transistor 17 is used as a selection transistor of the second memory cell 700.
  • the semiconductor substrate 1 is provided with metal wiring layers M1 to M5, a base insulating layer 2 that covers the surface of the semiconductor substrate 1, and interlayer insulating films ILD1 to ILD5 that electrically insulate the metal wiring layers from each other.
  • the metal wiring layers M1 to M5 are laminated in the order of the metal wiring layers M1, M2, M3, M4, and M5 from the base insulating layer 2 side, and the interlayer insulating films ILD1 to ILD5 are ILD1 from the base insulating layer 2 side. , ILD2, ILD3, ILD4, and ILD5.
  • the transistors 11, 12, and 17 are, for example, N-type MOSFETs, and are formed on the surface of the semiconductor substrate 1 by a normal CMOS process.
  • the transistors 11, 12, and 17 are electrically isolated by the element isolation region 10.
  • the transistor 11 has a gate 11 a formed on the surface of the semiconductor substrate 1 and embedded in the base insulating layer 2, and a drain 11 b and a source 11 c formed on the surface of the semiconductor substrate 1.
  • the transistor 12 includes a gate 12a, a drain 12b, and a source 12c
  • the transistor 17 includes a gate 17a, a drain 17b, and a source 17c.
  • Both the MTJ element 30 and the MTJ element 70 are provided on the semiconductor substrate 1. However, based on the difference in the writing time due to the difference in the writing method, the MTJ element 70 having the relatively long writing time is changed to the MTJ element having the short writing time.
  • the element 30 is arranged farther from the semiconductor substrate 1 than the element 30.
  • the MTJ element 70 is arranged farther from the semiconductor substrate 1 than the MTJ element 30 means that the distance between the surface of the semiconductor substrate 1 and the MTJ element 70 (the semiconductor substrate in the normal direction of the surface of the semiconductor substrate 1). 1 is the distance between the surface of the semiconductor substrate 1 and the MTJ element 30 in the direction normal to the surface of the semiconductor substrate 1. It means that it is larger than the length.
  • the MTJ element 30 is disposed on the metal wiring layer M1 and embedded in the interlayer insulating film ILD1, and the MTJ element 70 is disposed on the metal wiring layer M3 and in the interlayer insulating film ILD3. Embedded. Thereby, when comparing the MTJ element 30 and the MTJ element 70, the MTJ element 30 is disposed at a position close to the semiconductor substrate 1 on which the corresponding semiconductor circuit (transistors 11 and 12) is formed. The MTJ element 70 is arranged at a position away from the semiconductor substrate 1 on which the corresponding semiconductor circuit (transistor 17) is formed, and the wiring length between the semiconductor circuit is increased. .
  • the arrangement of the MTJ element 30 on the metal wiring layer M1 and the arrangement of the MTJ element 70 on the metal wiring layer M3 is merely an example, and can be appropriately set within a range that does not impair the essence of the present invention.
  • the metal wiring layer may be M5 or more depending on the design of the semiconductor substrate, the MTJ element 30 may be disposed above the metal wiring layer M2, and the MTJ element 70 may be disposed above the metal wiring layer M5. . The same applies to other embodiments described later.
  • the MTJ element 30 of the first memory cell 100 has a stacked structure in which a channel layer 31, a recording layer 32a, a barrier layer 32b, and a reference layer 32c are stacked in this order on a metal wiring layer M1.
  • the laminated structure is buried in the interlayer insulating film ILD1.
  • the channel layer 31 has a plate shape extending in one direction, and a recording layer 32a, a barrier layer 32b, and a reference layer 32c are stacked at the center.
  • the channel layer 31 is a conductive layer and may include an antiferromagnetic material, and the recording layer 32a and the reference layer 32c are formed of a ferromagnetic material.
  • the magnetization is oriented in a direction (vertical direction in FIG. 2) perpendicular to the film surface.
  • the recording layer 32a has a magnetization easy axis in a direction perpendicular to the film surface, and the magnetization direction of the recording layer 32a is the same as the reference layer 31a using the spin orbit torque, and the opposite antiparallel state. It can be changed to either.
  • the barrier layer 32b is formed of a nonmagnetic insulator.
  • the magnetization of the reference layer 32c is oriented in, for example, the direction in the film plane (left and right direction in FIG. 2), and the recording layer 32a has an easy magnetization axis in the direction in the film plane.
  • the direction of the magnetization may be changed to either the parallel state in the same direction as the reference layer 31a or the antiparallel state in the reverse direction using the spin orbit torque.
  • the MTJ element 30 is a three-terminal element and has terminals T1a, T1b, and T1c.
  • the terminals T1a and T1b are provided on the surface of the channel layer 31 opposite to the surface to which the recording layer 32a is connected, separated from both ends in the longitudinal direction of the channel layer 31.
  • the terminal T1c is provided on the surface of the reference layer 32c opposite to the surface on which the barrier layer 32b is formed.
  • the terminals T1a, T1b, and T1c may be in the form of a conductive layer formed of a conductive material.
  • the terminals T1a, T1b, and T1c may be in a form in which the metal wiring layers M1 and M2 are in direct contact by providing an opening in the interlayer insulating film ILD1. Good.
  • the terminal T1a provided in the channel layer 31 is connected to the drain 11b of the transistor 11 through the metal wiring layer M1 and the contact hole CONT (see FIG. 1), and the terminal T1b connects the metal wiring layer M1 and the contact hole CONT.
  • the terminal T1c provided on the reference layer 32c is connected to the ground line GL embedded as the metal wiring layer M2.
  • the first memory cell 100 has a pair of first bit line BL1a and first bit line BL1b embedded as the metal wiring layer M1, and the first bit line BL1a is connected to the transistor 11 via the contact hole CONT.
  • the first bit line BL1b is connected to the source 11c, and the first bit line BL1b is connected to the source 12c of the transistor 12.
  • the gate 11a of the transistor 11 and the gate 12a of the transistor 12 are each connected to the first word line WL1.
  • the transistors 11 and 12 are turned on when the first word line WL1 is activated when the first memory cell 100 is written and read.
  • the first bit line BL1a, the first bit line BL1b are described as the metal wiring layer M1, and the ground line GL is described as the metal wiring layer M2. However, if the connection on the circuit is the same, the metal wiring layer to be used is It can be set appropriately.
  • 1-bit data of “0” and “1” is assigned in advance to the magnetization direction of the recording layer 32 a, and thus data can be stored in the MTJ element 30.
  • a predetermined read voltage is applied between the terminal T1a (or terminal T1b) and the terminal T1c to form a stacked structure of the recording layer 32a, the barrier layer 32b, and the reference layer 32c.
  • a read current is passed in the direction penetrating through it, and the level of resistance is determined from the read voltage and the read current, and 1-bit data stored in the MTJ element 30 is specified.
  • the MTJ element 70 of the second memory cell 700 has a stacked structure in which a reference layer 71a, a barrier layer 71b, and a recording layer 71c are stacked in this order from the semiconductor substrate 1 side.
  • a reference layer 71a, a barrier layer 71b, and a recording layer 71c are stacked in this order from the semiconductor substrate 1 side.
  • These reference layer 71a, barrier layer 71b, and recording layer 71c are the same as the reference layer 32c, barrier layer 32b, and recording layer 32a of the MTJ element 30.
  • the MTJ element 70 of the second memory cell 700 may have a stacked structure in which the recording layer 71c, the barrier layer 71b, and the reference layer 71a are stacked in this order from the semiconductor substrate 1 side.
  • the MTJ element 70 is a two-terminal element having terminals T2a and T2b.
  • the terminal T2a is provided on the surface of the reference layer 71a opposite to the surface on which the barrier layer 71b is formed.
  • the terminal T2b is provided on the surface of the recording layer 71c opposite to the surface on which the barrier layer 71b is formed.
  • the terminals T2a and T2b may be in the form of a conductive layer formed of a conductive material.
  • the terminals T2a and T2b may be in a form in which the metal wiring layers M3 and M4 are in direct contact by providing an opening in the interlayer insulating film ILD3. Good.
  • the terminal T2a provided on the reference layer 71a side is connected to the drain 17b of the transistor 17 through the metal wiring layers M3, M2, and M1 and the contact hole CONT.
  • the source 17c of the transistor 17 is connected to the source line SL embedded as the metal wiring layer M1.
  • the terminal T2b provided on the recording layer 71c side is connected to the second bit line BL2 embedded as the metal wiring layer M4.
  • the gate 17a of the transistor 17 is connected to the second word line WL2.
  • the second bit line BL2 is described as the metal wiring layer M4 and the source line SL is described as the metal wiring layer M1, the metal wiring layer to be used can be appropriately set as long as the connections on the circuit are the same.
  • a write current having a direction corresponding to the data to be written is passed between the terminal T2b and the terminal T2a, and the magnetization direction of the recording layer 71c is changed by the spin torque of the injected electrons. To store the data.
  • the magnetization direction of the recording layer 71c can be changed to either the same direction as the reference layer 71a or the opposite direction.
  • a predetermined read voltage is applied between the terminal T2a and the terminal T2b, and a read current passing through the laminated structure of the reference layer 71a, the barrier layer 71b, and the recording layer 71c is passed.
  • the resistance level is discriminated from the read voltage and the read current, and 1-bit data stored in the MTJ element 70 is specified.
  • the MTJ element 30 When comparing the MTJ element 30 of the spin orbit writing type and the MTJ element 70 of the spin injection magnetization reversal type, the MTJ element 30 has a shorter writing time than the MTJ element 70. Specifically, the writing time of the MTJ element 30 is 0.1 to 10 ns, whereas the writing time of the MTJ element 70 is as long as 0.5 to 200 ns.
  • the MTJ element 70 is disposed relatively far from the semiconductor substrate 1, the wiring length of the connection wiring connected to the transistor 17 is relatively long, and the wiring delay of the MTJ element 70 is relatively large.
  • the MTJ element 70 which has a relatively long write time and is less affected by the wiring delay, is arranged away from the semiconductor substrate 1, and the MTJ element 30 is wired to take advantage of its high-speed operation.
  • the arrangement has a relatively small delay.
  • the MTJ element 30 there is a nonvolatile primary cache memory that requires high-speed operation.
  • One MTJ element 70 is slow in operation, but can be controlled both by writing and reading by a single transistor 17 and is advantageous from the viewpoint of the area occupied by the transistor.
  • the MTJ element 70 has a larger capacity than the primary cache memory.
  • a non-volatile secondary cache memory that requires high integration.
  • the write current of the MTJ element 70 disposed away from the semiconductor substrate 1 is relatively smaller than the write current of the MTJ element 30 close to the semiconductor substrate 1.
  • the wiring length of the connection wiring connected to the transistor 17 is relatively long, so that it takes a long time to flow the write current.
  • an increase in power consumption is suppressed by reducing the write current.
  • the MTJ element 30 disposed near the semiconductor substrate 1 has a relatively large write current.
  • the wiring length of the connection wiring connected to the transistors 11 and 12 is relatively short, the write current flows. Since the time may be small, an increase in power consumption is suppressed.
  • the MTJ element 30 can be used as a semiconductor. Arranging near the substrate 1 contributes to higher speed operation.
  • MTJ elements having the same specifications of the spin injection magnetization reversal method are arranged in multiple layers on a semiconductor substrate, and a write current between an MTJ element arranged relatively apart from the semiconductor substrate and an MTJ element close to the semiconductor substrate.
  • the write current of the former is smaller than that of the latter.
  • it is the same as that of 1st Embodiment,
  • symbol is attached
  • the integrated circuit device 2000 includes a nonvolatile first memory cell 400 and a second memory cell 700 on a semiconductor substrate 1.
  • the first memory cell 400 includes a semiconductor circuit including a spin injection magnetization reversal type MTJ element 40 as a first resistance change storage element and a transistor 14 that controls writing and reading of the MTJ element 40.
  • the second memory cell 700 includes a spin injection magnetization switching MTJ element 70 as a second resistance change type storage element and a semiconductor circuit including a transistor 17 that controls writing / reading of the MTJ element 70. Yes.
  • the configuration, arrangement, connection to the transistor 17 and the like of the MTJ element 70 in the integrated circuit device 2000 are the same as those in the first embodiment.
  • the MTJ element 40 is a two-terminal element having the same dimensions and the same vertical structure as the MTJ element 70.
  • the MTJ element 40 is disposed on the metal wiring layer M1 and embedded in the interlayer insulating film ILD1, and one terminal is connected to the drain 14b of the transistor 14 through the metal wiring layer M1 and the contact hole CONT.
  • the other terminal is connected to a first bit line (not shown) embedded as a metal wiring layer M2.
  • the gate 14a of the transistor 14 is connected to a first word line (not shown), and the source 14c is connected to a source line embedded as a metal wiring layer M1.
  • the circuit configuration and operation of the MTJ element 40 and the transistor 14 thus connected are the same as those of the MTJ element 70.
  • the MTJ element 40 and the MTJ element 70 are provided on the semiconductor substrate 1.
  • the MTJ element 70 is arranged close to the semiconductor substrate 1.
  • the write current when writing data is relatively larger for the former and smaller for the latter.
  • the pulse width of the write current for the MTJ element 40 is made shorter than that of the MTJ element 70 to perform a high speed operation (write time is shortened). Note that the write current is adjusted by increasing or decreasing the voltage applied to the MTJ elements 40 and 70 from the power supply circuit.
  • the switching probability P of the spin injection magnetization reversal type MTJ element is expressed by Expression (1).
  • the pulse width ⁇ of the write current of the MTJ element in Expression (1) is expressed by Expression (2).
  • a method for shortening the current pulse width ⁇ , that is, the writing time when the switching probability P is “1”, that is, when the probability that the magnetization direction of the recording layer is reversed is 100% will be described below.
  • the writing time is the minimum time required to reverse the magnetization direction of the recording layer.
  • ⁇ 0 in the equations (1) and (2) is the reciprocal of the Attempt frequency and is 10 ⁇ 9 seconds.
  • ⁇ is the thermal stability of the recording layer and is an index of the data retention period.
  • I C0 is a critical current and is a current necessary for writing.
  • ⁇ / I C0 represents switching efficiency. A large value indicates that a recording layer having high thermal stability can be written with a small current.
  • the switching efficiency ⁇ / I C0 is expressed by Equation (3) when the magnetizations of the recording layer and the reference layer are perpendicular. Further, the spin transfer efficiency g ( ⁇ ) depending on the relative angle ⁇ of magnetization between the recording layer and the reference layer is expressed by the following equation (4).
  • ⁇ is the damping constant of the recording layer
  • ⁇ is the magnetic gyro constant
  • e is the elementary charge
  • k B is the Boltzmann constant
  • T is the absolute temperature
  • ⁇ B is the Bohr magneton
  • P spin is the spin polarizability. If the P spin of the reference layer and the recording layer is the same, P spin has a relationship with the TMR ratio and the formula (5).
  • R AP and R P is magnetized in the reference layer and the recording layer is a resistance value when the antiparallel state and the parallel state.
  • the current I may be increased or the switching efficiency ⁇ / I C0 may be increased.
  • the element structure of the MTJ element may be changed to increase the relative angle ⁇ of magnetization between the recording layer and the reference layer.
  • the switching efficiency ⁇ / I C0 is the same, but the MTJ separated from the semiconductor substrate 1 as described above. Since the element 70 has a write current relatively smaller than that of the MTJ element 40 close to the semiconductor substrate 1, the above condition of relatively increasing the write current I of the MTJ element 40 is satisfied.
  • the pulse width ⁇ of the write current of the MTJ element 40 is relatively shortened (the write time is relatively short). Can do.
  • the MTJ element 40 is disposed at a position relatively close to the semiconductor substrate 1 and the wiring length of the connection wiring connected to the transistor 14 is relatively long.
  • the wiring delay of the MTJ element 40 is relatively small. Therefore, the MTJ element 40 is less affected by the wiring delay on the operation speed. Further, since the MTJ element 70 is disposed relatively far from the semiconductor substrate 1, the wiring delay is relatively large, but the writing delay is relatively slow, so the influence of the wiring delay is small.
  • the MTJ element 70 which has a relatively long write time and is less affected by the wiring delay, is arranged away from the semiconductor substrate 1, and the wiring delay is relatively high so that the MTJ element 40 can take advantage of its high-speed operation.
  • the arrangement is small.
  • the MTJ element 70 has a relatively long write time, but the write current is reduced, so that the amount of current consumed by the operation of the MTJ element 70 is small.
  • the writing time is short, the amount of current consumption is small. Therefore, the operation efficiency related to the power is improved together with the operation efficiency related to the operation speed of the integrated circuit device 2000.
  • a spin-injection magnetization reversal type MTJ element having a relatively small junction area is disposed near the semiconductor substrate, and a spin-injection magnetization reversal type MTJ element having a large junction area is disposed at a position away from the semiconductor substrate. It is arranged.
  • a spin-injection magnetization reversal type MTJ element having a large junction area is disposed at a position away from the semiconductor substrate. It is arranged.
  • 2nd Embodiment The same code
  • the integrated circuit device 3000 includes a nonvolatile first memory cell 500 and a second memory cell 700 on a semiconductor substrate 1.
  • the first memory cell 500 includes a semiconductor circuit including a spin injection magnetization reversal type MTJ element 50 as a first resistance change type storage element and a transistor 15 that controls writing and reading of the MTJ element 50.
  • the second memory cell 700 includes a spin injection magnetization reversal MTJ element 70 as a second resistance change type storage element and a semiconductor circuit including a transistor 17 that controls writing and reading of the MTJ element 70. Yes.
  • the configuration, arrangement, connection with the transistor 17 and the like of the MTJ element 70 in the integrated circuit device 3000 are the same as those in the second embodiment.
  • the MTJ element 50 is a two-terminal element having the same vertical structure as the MTJ element 70.
  • the MTJ element 50 is disposed on the metal wiring layer M1, is embedded in the interlayer insulating film ILD1, and is connected to the transistor 15. Since the connection between the MTJ element 50 and the gate 15a, drain 15b, and source 15c of the transistor 15 is the same as the connection between the MTJ element 40 and the transistor 14 of the second embodiment, detailed description thereof is omitted.
  • the MTJ element 50 and the MTJ element 70 are provided on the semiconductor substrate 1.
  • the MTJ element 70 is arranged close to the semiconductor substrate 1.
  • the junction area of the MTJ element 50 (the area where the reference layer and the recording layer are joined via the barrier layer) is relatively smaller than the junction area of the MTJ element 70.
  • the pulse width ⁇ of the write current can be shortened, that is, the write time can be shortened.
  • the writing time of the MTJ element 50 can be shorter than the writing time of the MTJ element 70. Also in this example, the write time of the MTJ element 50 is made shorter than the write time of the MTJ element 70 by shortening the pulse width ⁇ of the write current.
  • the integrated circuit device 3000 has the MTJ element 70 that is relatively long in writing time and less affected by the wiring delay and is disposed away from the semiconductor substrate 1, and the MTJ element 50 is disposed in the integrated circuit device 3000. In order to make use of high-speed operation, the wiring delay is relatively small. In this case, the MTJ element 50 and the MTJ element 70 may have the same write current.
  • the write current I is relatively increased as shown in the equation (2).
  • the writing time can be further shortened by the synergistic effect of the increase.
  • the MTJ element 70 has a relatively longer write time than the MTJ element 50 and the MTJ element 70 by relatively increasing the former write current and decreasing the latter write current.
  • the write current is small, the current consumption due to the operation of the MTJ element 70 is small, and the MTJ element 50 has a larger write current than the MTJ element 70, but the current consumption is small because the write time is short. small. Therefore, the operation efficiency related to the power is improved together with the operation efficiency related to the operation speed of the integrated circuit device 3000.
  • the fourth embodiment includes a spin-injection magnetization reversal type MTJ element that is disposed relatively close to a semiconductor substrate and a spin-injection magnetization reversal type MTJ element that is disposed away from the semiconductor substrate. This is a difference in number.
  • the fourth embodiment is the same as the third embodiment except that the MTJ element used in the first memory cell is different, and the same reference numerals are given to substantially the same components, and the detailed description thereof will be given. Is omitted.
  • the integrated circuit device 4000 includes a nonvolatile first memory cell 600 and a second memory cell 700 on a semiconductor substrate 1.
  • the first memory cell 600 includes a semiconductor circuit including a spin injection magnetization reversal type MTJ element 60 as a first resistance change storage element and a transistor 16 that controls writing and reading of the MTJ element 60.
  • the second memory cell 700 is composed of an MTJ element 70 and a semiconductor circuit including the transistor 17.
  • the MTJ element 60 is disposed on the metal wiring layer M1 and embedded in the interlayer insulating film ILD1.
  • the MTJ element 60 is connected to the transistor 16. Therefore, although the MTJ element 60 and the MTJ element 70 are provided on the semiconductor substrate 1, the MTJ element 60 is relatively disposed near the semiconductor substrate 1 and the MTJ element 70 is disposed away from the semiconductor substrate 1. Has been.
  • the MTJ element 60 has a laminated structure in which a reference layer 61a, a barrier layer 61b, a recording layer 61c, a nonmagnetic layer 61d, and a reference layer 61e are laminated in this order. Embedded in the film ILD1.
  • the reference layers 61a and 61e and the recording layer 61c are made of a ferromagnetic material, and the barrier layer 61b and the nonmagnetic layer 61d are both nonmagnetic films and are made of a nonmagnetic insulator.
  • the reference layers 61a and 61e have directions of magnetization that are fixed, but are opposite to each other.
  • the MTJ element 70 is formed by laminating a reference layer 71a, a barrier layer 71b, which is a nonmagnetic film, and a recording layer 71c in this order.
  • the reference layer 71a has a nonmagnetic film sandwiched only on one surface of the recording layer 71c.
  • the MTJ element 60 has a laminated structure in which a reference layer is provided on both sides of a recording layer with a nonmagnetic film interposed therebetween.
  • the MTJ element 60 is a two-terminal element having terminals T3a and T3b.
  • the terminal T3a is provided on the surface of the reference layer 61a opposite to the surface on which the barrier layer 61b is formed.
  • the terminal T3b is provided on the surface of the reference layer 61e opposite to the surface on which the nonmagnetic layer 61d is formed.
  • the terminals T3a and T3b may be in the form of a conductive layer formed of a conductive material.
  • the terminals T3a and T3b may be in a form in which an opening is provided in the interlayer insulating film to directly contact the metal wiring layer.
  • the terminal T3a provided in the reference layer 61a is connected to the drain 16b of the transistor 16 through the metal wiring layers M3, M2, and M1 and the contact hole CONT.
  • the terminal T2b provided in the reference layer 61e is connected to the first bit line BL1 embedded as the metal wiring layer M4.
  • the gate 16a of the transistor 16 is connected to the first word line WL1.
  • the source 16c of the transistor 16 is connected to the source line SL embedded as the metal wiring layer M1.
  • the switching efficiency ⁇ / I C0 is increased by increasing the relative angle ⁇ of the magnetization between the recording layer and the reference layer.
  • the pulse width ⁇ of the write current can be shortened. If two reference layers are provided with a recording layer sandwiched in a spin injection magnetization reversal type MTJ element, the relative angle ⁇ of magnetization between the recording layer and the reference layer is increased, and the pulse width ⁇ of the write current is shortened, that is, Write time can be shortened.
  • the write time of the MTJ element 60 is made shorter than the write time of the MTJ element 70 by shortening the pulse width ⁇ of the write current.
  • the integrated circuit device 4000 has the MTJ element 70 that is relatively long in writing time and less affected by the wiring delay and is arranged away from the semiconductor substrate 1, and the MTJ element 50 is disposed in the integrated circuit device 4000.
  • the wiring delay is relatively small.
  • the MTJ element 50 and the MTJ element 70 may have the same write current.
  • the write current I is relatively increased as shown in the equation (2).
  • the writing time can be further shortened by the synergistic effect of the increase.
  • the MTJ element 70 has a relatively long write time by relatively increasing the former write current and decreasing the latter write current with respect to the MTJ element 60 and the MTJ element 70.
  • the write current is small, the current consumption due to the operation of the MTJ element 70 is small, and the MTJ element 60 has a larger write current than the MTJ element 70, but the write time is short, so the current consumption is small. Therefore, the operation efficiency related to the power is improved together with the operation efficiency related to the operation speed of the integrated circuit device 4000.
  • the MTJ element disposed relatively near the semiconductor substrate and the MTJ element disposed away from the semiconductor substrate are each of the spin orbit writing type, and the MTJ element separated from the semiconductor substrate is used. Is made smaller than the write current of the MTJ element close to the semiconductor substrate.
  • the fifth embodiment is the same as the first embodiment except that the MTJ element used for the second memory cell is different, and the same components are denoted by the same reference numerals and detailed description thereof will be given. Is omitted.
  • the integrated circuit device 5000 includes a nonvolatile first memory cell 100 and a second memory cell 800 on a semiconductor substrate 1.
  • the first memory cell 100 includes a semiconductor circuit including a spin orbit writing MTJ element 30 as a first variable resistance memory element and transistors 11 and 12 that control writing and reading of the MTJ element 30.
  • the second memory cell 800 includes a semiconductor circuit including a spin orbit writing MTJ element 80 as a second resistance change storage element, and transistors 18 and 19 that control writing and reading of the MTJ element 80. Has been.
  • the MTJ element 80 has the same structure as the MTJ element 30 and is disposed on the metal wiring layer M3 and embedded in the interlayer insulating film ILD3. Thus, the MTJ element 30 and the MTJ element 80 are provided on the semiconductor substrate 1. However, the MTJ element 30 is relatively disposed near the semiconductor substrate 1, and the MTJ element 80 is separated from the semiconductor substrate 1. Has been placed. In the MTJ element 80, one terminal provided in the channel layer is connected to the drain 18b of the transistor 18 through the metal wiring layers M3, M2, and M1 and the contact hole CONT, and the other terminal T1b is connected to the metal wiring layer. It is connected to the drain 19b of the transistor 19 through M3, M2, M1 and the contact hole CONT.
  • the terminal provided in the reference layer is connected to a ground line embedded as the metal wiring layer M4.
  • the second memory cell 800 has a pair of second bit lines embedded as the metal wiring layer M1, and the sources 18c and 19c of the transistors 18 and 19 are connected to the pair of second bit lines through the contact holes CONT, respectively. It is connected.
  • the gates 18a and 19a of the transistors 18 and 19 are connected to the second word line, respectively. Since the circuit configuration, operation, and the like of the second memory cell 800 are the same as those of the first memory cell 100, detailed description thereof is omitted.
  • the MTJ element 80 arranged away from the semiconductor substrate 1 and the MTJ element 30 arranged near the semiconductor substrate 1 relatively reduce the former write current and the latter.
  • the write current is increased.
  • the writing time can be shortened by increasing the writing current.
  • the MTJ element 30 has an arrangement in which the wiring delay is relatively small in order to take advantage of the high-speed operation, and the write time can be further shortened by a synergistic effect due to the relatively large write current. Is possible.
  • the MTJ element 30 has a larger write current than the MTJ element 80, but consumes less current because the write time is shorter.
  • the operation speed of the MTJ element 80 is slightly reduced, the current consumption of the integrated circuit device 5000 is greatly reduced while still maintaining a high operation speed (short writing time).
  • the integrated circuit device 5000 has excellent operation efficiency with a greatly reduced current consumption by relatively reducing the write current of the MTJ element 80 arranged away from the semiconductor substrate 1. Become.
  • the operation efficiency related to the power is improved together with the operation efficiency related to the operation speed.
  • the present invention is not limited to the above configuration.
  • a write current between an MTJ element disposed relatively far from the semiconductor substrate and an MTJ element close to the semiconductor substrate may be made smaller than the latter.
  • two types of MTJs are arranged in the above, three or more types of MTJs may be arranged in multiple stages.
  • the resistance change type storage element is not limited to the MTJ element, and an element that stores data using a difference in electrical resistance can be used.
  • a phase change element that is used in PCRAM (Phase Change Random Access Memory) and rewrites data by changing the phase state of the phase change material by Joule heat generated when a current is passed through the phase change material layer
  • ReRAM Resistive ⁇ RAM, Resistive ⁇ Random Access Memory
  • ReRAM Resistive ⁇ RAM, Resistive ⁇ Random Access Memory
  • phase change element and a resistance change element have a longer write time, which is a time required to invert data, than MTJ elements of various operation methods of a two-terminal type and a three-terminal type.
  • MTJ elements of various operation methods of a two-terminal type and a three-terminal type.
  • an MTJ element having a relatively short write time is used.
  • the resistance change type memory element 1 is arranged near the surface of the semiconductor substrate, and the phase change element or resistance change element having a long write time is used as the second resistance change type memory element, and is higher than the MTJ element and from the surface of the semiconductor substrate. It is better to place them apart.
  • the present invention is also applied to a case where two or more layers of memory cells including a resistance change type storage element exist on an integrated circuit device.
  • the case where the present invention is applied to two layers arbitrarily selected from a multilayer structure is also included.
  • the method of multilayering the resistance change type storage elements is not limited to the normal process of sequentially laminating thin films on one silicon wafer, and each of the plurality of substrates includes the resistance change type storage elements. After the multilayer wiring is formed, these multilayer wirings may be bonded together.
  • the cross section of the integrated circuit device may slightly differ from the cross section shown in the embodiment, but the integrated circuit device can be preferably designed based on the present invention.

Abstract

動作効率を考慮して抵抗変化型記憶素子を多層配置した集積回路装置を提供する。集積回路装置１０００は、ＭＴＪ素子３０とＭＴＪ素子７０と、半導体回路が形成された半導体基板１を含み、ＭＴＪ素子７０の書き込み電流はＭＴＪ素子３０の書き込み電流よりも小さく、ＭＴＪ素子７０はＭＴＪ素子３０よりも半導体基板１から離れて配置されている。

Description

集積回路装置
　本発明は、抵抗変化型記憶素子を備える集積回路装置に関する。
　素子の抵抗の高低によりデータを記憶する抵抗変化メモリが知られている。抵抗変化メモリとしては、例えば電界誘起巨大抵抗変化により電気抵抗が変化する抵抗変化型記憶素子を備えたＲｅＲＡＭ（Resistive Random Access Memory）、相変化メモリ（Phase Change Memory）、トンネル磁気抵抗効果を用いた磁気トンネル接合素子（Magnetic Tunnel Junction）を抵抗変化型記憶素子としたＭＲＡＭ（Magnetic Random Access Memory）等がある。
　上記のＭＲＡＭのような抵抗変化型記憶素子を含む集積回路装置は、その素子に対するデータの書き込み、読み出しを行うために、ＣＭＯＳプロセスでＭＯＳＦＥＴ等の半導体の回路素子と組み合わせられる。このような集積回路装置では、半導体の回路素子が形成された半導体基板のメタル配線層上に抵抗変化型記憶素子が形成される（例えば、国際公開第２０１６／１５９０１７号を参照）。
国際公開第２０１６／１５９０１７号
　バッテリーを電源とする集積回路装置、特にモバイル製品やユビキタス製品等において、消費電流の低減は最優先課題になっている。加えて、同用途での多機能化にともない、集積回路装置の動作についてもハイエンド製品に迫る高速化が求められている。抵抗変化型記憶素子は、不揮発性メモリであることから、リフレッシュを必要とするＤＲＡＭ等に比べて消費電力が少なく動作速度が速い記憶素子として注目され、各所で研究／開発が進められている。
　しかしながら、これまでは抵抗変化型記憶素子、それ自体に関する動作速度や小型化についての個別検討はなされているが、集積回路装置全体として見た動作効率についての検討はなされていない。消費電力の問題やデータ処理速度の問題についてはこれから詳細に検討を進めようとする段階にある。また、高集積化を見据えて抵抗変化型記憶素子を多層配置すること、さらには抵抗変化型記憶素子を多層配置した集積回路装置において動作効率を高めることが望まれている。なお、動作効率は、素子自体の消費電力や動作速度等を評価する個別の性能指標はもとより、集積回路装置全体から見た消費電力や動作速度、さらには信号品位、周辺回路との整合性等も含む、広義の指標として用いている。
　本発明は、動作効率を考慮して抵抗変化型記憶素子を多層配置した集積回路装置を提供することを目的とする。
　抵抗変化型記憶素子の書き込み動作速度は、素子単体の動作速度だけで決まるものではなく、配線遅延の影響も考慮する必要がある。発明者らは、配線遅延は配線長すなわち抵抗変化型記憶素子の多層配置と密接に関係づけられ、抵抗変化型記憶素子の多層配置の仕方が動作効率に対して影響力の大きい因子になることを見出した。また、消費電力については、抵抗変化型記憶素子を含むメモリセル単体の低消費電流化はもちろん、集積回路装置全体としてみると、集積回路装置に搭載される各モジュールへの供給される電流量のダイナミックな分配率と密接に関係している。発明者らは、消費電流量に関しても、多層配置された抵抗変化型記憶素子の各層への電流分配の仕方が動作効率に対して影響力の大きい因子であることを見出した。本発明は、これらの知見に基づくものである。
　本発明の集積回路装置は、半導体基板上に設けられた第１の抵抗変化型記憶素子と、前記半導体基板上に設けられた第２の抵抗変化型記憶素子と、前記半導体基板に形成され、前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子の書き込み及び読み出しを制御するための半導体回路とを備え、前記第２の抵抗変化型記憶素子は、書き込み電流が前記第１の抵抗変化型記憶素子の書き込み電流よりも小さくされるとともに、前記第１の抵抗変化型記憶素子よりも前記半導体基板から離れて配置されているものである。
　本発明の集積回路装置は、半導体基板上に設けられた第１の抵抗変化型記憶素子と、前記半導体基板上に設けられた第２の抵抗変化型記憶素子と、前記半導体基板に形成され、前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子の書き込み及び読み出しを制御するための半導体回路とを備え、前記第１の抵抗変化型記憶素子は、書き込み時間が前記第２の抵抗変化型記憶素子の書き込み時間よりも短く、前記第２の抵抗変化型記憶素子は、前記第１の抵抗変化型記憶素子よりも前記半導体基板から離れて配置されているものである。
　本発明によれば、ＭＴＪ素子を多層配置した集積回路装置の動作効率を向上させることができる。
第１実施形態の集積回路装置を示す断面模式図である。 第１メモリセルの回路を示す回路図である。 第２メモリセルの回路を示す回路図である。 第２実施形態の集積回路装置を示す断面模式図である。 第３実施形態の集積回路装置を示す断面模式図である。 第４実施形態の集積回路装置を示す断面模式図である。 第４実施形態の第１メモリセルを示す回路図である。 第５実施形態の集積回路装置を示す断面模式図である。
　[第１実施形態]
　第１実施形態は、スピン軌道書き込み方式のＭＴＪ素子（磁気トンネル接合素子）とスピン注入磁化反転方式のＭＴＪ素子とを半導体基板上に多層配置し、相対的に書き込み時間が長いスピン注入磁化反転方式のＭＴＪ素子を書き込み時間が短いスピン軌道書き込み方式のＭＴＪ素子よりも半導体基板から離した位置に配置したものである。
　図１に模式的に示すように、半導体基板１上に不揮発性の第１メモリセル１００と第２メモリセル７００が設けられ、集積回路装置１０００が構成される。なお、図１では、それぞれ１個の第１メモリセル１００、第２メモリセル７００だけを描いてあるが、実際にはそれぞれ複数個の第１メモリセル１００、第２メモリセル７００がマトリックス状もしくは複数個の機能ブロックごとに配置されている。また、図１では、メタル配線（スルーホールを含む）、コンタクトホール以外の断面についてはハッチングを省略する。また、図示した各部の寸法比は、実際のものとは異なる。
　第１メモリセル１００は、第１の抵抗変化型記憶素子としてのスピン軌道書き込み（ＳＯＴ:Spin Orbital Torque）方式のＭＴＪ素子３０と、ＭＴＪ素子３０の書き込み及び読み出しを制御するトランジスタ１１、１２を含む半導体回路から構成されている。また、第２メモリセル７００は、第２の抵抗変化型記憶素子としてのスピン注入磁化反転（ＳＴＴ:spin transfer torque）方式のＭＴＪ素子７０と、ＭＴＪ素子７０の書き込み及び読み出しを制御するトランジスタ１７を含む半導体回路から構成されている。この例では、トランジスタ１１、１２は、第１メモリセル１００の選択トランジスタとして、トランジスタ１７は、第２メモリセル７００の選択トランジスタとしてそれぞれ用いられる。
　また、半導体基板１には、メタル配線層Ｍ１～Ｍ５と、半導体基板１の表面を覆う下地絶縁層２と、メタル配線層の相互を電気的に絶縁する層間絶縁膜ＩＬＤ１～ＩＬＤ５が設けられている。メタル配線層Ｍ１～Ｍ５は、下地絶縁層２側からメタル配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の順番で積層されており、層間絶縁膜ＩＬＤ１～ＩＬＤ５は、下地絶縁層２の側からＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４，ＩＬＤ５の順番で積層されている。
　トランジスタ１１、１２、１７は、例えばＮ型のＭＯＳＦＥＴであり、半導体基板１の表面に通常のＣＭＯＳプロセスによって形成されている。トランジスタ１１、１２、１７は、素子分離領域１０によって電気的に分離されている。トランジスタ１１は、半導体基板１の表面上に形成されて下地絶縁層２内に埋め込まれたゲート１１ａと、半導体基板１の表面に形成されたドレイン１１ｂ、ソース１１ｃを有している。同様に、トランジスタ１２は、ゲート１２ａ、ドレイン１２ｂ、ソース１２ｃを有し、トランジスタ１７は、ゲート１７ａ、ドレイン１７ｂ、ソース１７ｃを有する。
　ＭＴＪ素子３０とＭＴＪ素子７０とは、いずれも半導体基板１上に設けられるが、書き込み方式の違いによる書き込み時間の違いに基づいて、相対的に書き込み時間が長いＭＴＪ素子７０を書き込み時間が短いＭＴＪ素子３０よりも、半導体基板１から離して配置している。ここで、ＭＴＪ素子７０をＭＴＪ素子３０よりも半導体基板１から離して配置しているとは、半導体基板１の表面とＭＴＪ素子７０との距離（半導体基板１の表面の法線方向における半導体基板１の表面とＭＴＪ素子７０との間の長さ）を半導体基板１の表面とＭＴＪ素子３０との距離（半導体基板１の表面の法線方向における半導体基板１の表面とＭＴＪ素子３０との間の長さ）よりも大きくしてあることを意味する。
　具体的には、ＭＴＪ素子３０は、メタル配線層Ｍ１上に配置され、層間絶縁膜ＩＬＤ１内に埋め込まれており、ＭＴＪ素子７０は、メタル配線層Ｍ３上に配置され、層間絶縁膜ＩＬＤ３内に埋め込まれている。これにより、ＭＴＪ素子３０とＭＴＪ素子７０とを比較した場合、ＭＴＪ素子３０は、それに対応する半導体回路（トランジスタ１１、１２）が形成された半導体基板１から近い位置に配置されて半導体回路との間の配線長を短くし、ＭＴＪ素子７０は、それに対応する半導体回路（トランジスタ１７）が形成された半導体基板１から離れた位置に配置されて半導体回路との間の配線長が長くなっている。
　ここで、ＭＴＪ素子３０をメタル配線層Ｍ１上に配置し、ＭＴＪ素子７０をメタル配線層Ｍ３上に配置したのは、あくまでも一例であって、本発明の本質を損なわない範囲で適宜設定しうる。例えば、メタル配線層は半導体基板の設計によってＭ５以上あってもよく、ＭＴＪ素子３０をメタル配線層Ｍ２よりも上に配置し、ＭＴＪ素子７０をメタル配線層Ｍ５よりも上に配置してもよい。なお、後述する他の実施形態についても同様である。
　図２に示すように、第１メモリセル１００のＭＴＪ素子３０は、メタル配線層Ｍ１上に、チャネル層３１、記録層３２ａ、障壁層３２ｂ、参照層３２ｃをこの順序で積層した積層構造を有し、この積層構造が層間絶縁膜ＩＬＤ１内に埋め込まれている。チャネル層３１は、一方向に延びた板状であり、中央部に記録層３２ａ、障壁層３２ｂ、参照層３２ｃが積層されている。チャネル層３１は導電層であり反強磁性体を含んで構成されていても良く、記録層３２ａ及び参照層３２ｃは強磁性体で形成されている。記録層３２ａは、例えばその膜面に垂直な方向（図２の上下方向）に磁化が向いている。記録層３２ａは、その膜面に垂直な方向に磁化容易軸を有し、その磁化の向きは、スピン軌道トルクを利用し参照層３１ａと同じ向きの平行状態と逆向きの反平行状態とのいずれかに変えることができる。障壁層３２ｂは、非磁性の絶縁体で形成されている。なお、別の形態として、参照層３２ｃの磁化を例えばその膜面内の方向（図２の左右方向）に向いたものとし、記録層３２ａがその膜面内の方向に磁化容易軸を有し、その磁化の向きがスピン軌道トルクを利用し参照層３１ａと同じ向きの平行状態と逆向きの反平行状態とのいずれかに変わるようにしてもよい。
　ＭＴＪ素子３０は、三端子型の素子であって、端子Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃを有する。端子Ｔ１ａ、Ｔ１ｂは、チャネル層３１の記録層３２ａが接続されている面と反対側の面に、チャネル層３１の長手方向の両端に離して設けられている。端子Ｔ１ｃは参照層３２ｃの障壁層３２ｂが形成されている面と反対側の面に設けられている。端子Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃは、導電材料で形成される導電層の形態をなしてもよいが、層間絶縁膜ＩＬＤ１に開口部を設けてメタル配線層Ｍ１、Ｍ２を直接接触させる形態であってもよい。
　チャネル層３１に設けた端子Ｔ１ａは、メタル配線層Ｍ１とコンタクトホールＣＯＮＴ（図１参照）とを介してトランジスタ１１のドレイン１１ｂに接続され、端子Ｔ１ｂは、メタル配線層Ｍ１とコンタクトホールＣＯＮＴとを介してトランジスタ１２のドレイン１２ｂに接続されている。また、参照層３２ｃに設けた端子Ｔ１ｃは、メタル配線層Ｍ２として埋設されたグランド線ＧＬに接続されている。
　第１メモリセル１００は、メタル配線層Ｍ１として埋設された一対の第１ビット線ＢＬ１ａと第１ビット線ＢＬ１ｂとを有し、それぞれコンタクトホールＣＯＮＴを介して、第１ビット線ＢＬ１ａがトランジスタ１１のソース１１ｃに接続され、第１ビット線ＢＬ１ｂがトランジスタ１２のソース１２ｃに接続されている。トランジスタ１１のゲート１１ａ、トランジスタ１２のゲート１２ａは、それぞれ第１ワード線ＷＬ１に接続されている。トランジスタ１１、１２は、第１メモリセル１００の書き込み及び読み出しの際に、第１ワード線ＷＬ１が活性化されることによってそれぞれオンする。なお、第１ビット線ＢＬ１ａ、第１ビット線ＢＬ１ｂをメタル配線層Ｍ１、グランド線ＧＬをメタル配線層Ｍ２として説明しているが、回路上の接続が同じであれば、使用するメタル配線層は適宜設定しうる。
　ＭＴＪ素子３０にデータ（「１」または「０」）を書き込む際は、端子Ｔ１ａと端子Ｔ１ｂとの間に書き込み電流を流し、スピン軌道トルクの作用によって記録層３２ａの磁化の向きを変えてデータを記憶する。すなわち、書き込み電流がチャネル層３１に流れることによって、チャネル層３１の内部に、その膜面に垂直な方向（図２の上下方向）で、書き込み電流の向きに応じたスピン流が生じ、記録層３２ａにスピン軌道トルクが作用する。このスピン軌道トルクが、チャネル層３１からの定常的な磁場が印加されている記録層３２ａに作用することで、記録層３２ａの磁化の向きが、スピン流の向きに応じて参照層３２ｃと同じ向き（平行状態）と逆向き（反平行状態）とのいずれかに変化する。記録層３２ａの磁化の向きに「０」と「１」の１ビットデータが予め割り当てられ、これにより、ＭＴＪ素子３０にデータを記憶することができる。
　ＭＴＪ素子３０からデータを読み出す際には、端子Ｔ１ａ（または端子Ｔ１ｂ）と端子Ｔ１ｃとの間に、所定の読み出し電圧を印加して、記録層３２ａ、障壁層３２ｂ、参照層３２ｃの積層構造にそれを貫通する方向に読み出し電流を流し、読み出し電圧と読み出し電流とから抵抗の高低を判別して、ＭＴＪ素子３０が記憶している１ビットデータを特定する。
　図３に示すように、第２メモリセル７００のＭＴＪ素子７０は、半導体基板１側から参照層７１ａ、障壁層７１ｂ、記録層７１ｃをこの順序で積層した積層構造を有し、この積層構造がメタル配線層Ｍ３上に設けられ、層間絶縁膜ＩＬＤ３内に埋め込まれている。これら参照層７１ａ、障壁層７１ｂ、記録層７１ｃは、ＭＴＪ素子３０の参照層３２ｃ、障壁層３２ｂ、記録層３２ａと同様である。第２メモリセル７００のＭＴＪ素子７０は、半導体基板１側から記録層７１ｃ、障壁層７１ｂ、参照層７１ａの順序で積層した積層構造でもよい。
　ＭＴＪ素子７０は、端子Ｔ２ａ、Ｔ２ｂを有する二端子型の素子である。端子Ｔ２ａは、参照層７１ａの障壁層７１ｂが形成されている面と反対側の面に設けられている。一方、端子Ｔ２ｂは、記録層７１ｃの障壁層７１ｂが形成されている面と反対側の面に設けられている。なお、端子Ｔ２ａ、Ｔ２ｂは、導電材料で形成される導電層の形態をなしてもよいが、層間絶縁膜ＩＬＤ３に開口部を設けてメタル配線層Ｍ３、Ｍ４を直接接触させる形態であってもよい。
　参照層７１ａ側に設けられた端子Ｔ２ａは、メタル配線層Ｍ３、Ｍ２、Ｍ１とコンタクトホールＣＯＮＴとを介して、トランジスタ１７のドレイン１７ｂに接続されている。また、トランジスタ１７のソース１７ｃはメタル配線層Ｍ１として埋設されたソース線ＳＬに接続されている。一方、記録層７１ｃ側に設けられた端子Ｔ２ｂは、メタル配線層Ｍ４として埋設された第２ビット線ＢＬ２に接続されている。また、トランジスタ１７のゲート１７ａは第２ワード線ＷＬ２に接続されている。なお、第２ビット線ＢＬ２をメタル配線層Ｍ４、ソース線ＳＬをメタル配線層Ｍ１として説明しているが、回路上の接続が同じであれば、使用するメタル配線層は適宜設定しうる。
　ＭＴＪ素子７０にデータを書き込む際には、端子Ｔ２ｂから端子Ｔ２ａとの間に書き込むべきデータに応じた向きの書き込み電流を流し、注入した電子のスピントルクによって、記録層７１ｃの磁化の向きを変えてデータを記憶する。書き込み電流の向きに応じて記録層７１ｃの磁化の向きを、参照層７１ａと同じ向きと逆向きとのいずれかに変えることができる。
　ＭＴＪ素子７０からデータを読み出す際には、端子Ｔ２ａと端子Ｔ２ｂとの間に所定の読み出し電圧を印加して、参照層７１ａ、障壁層７１ｂ、記録層７１ｃの積層構造を貫通する読み出し電流を流し、読み出し電圧と読み出し電流とから抵抗の高低を判別し、ＭＴＪ素子７０が記憶している１ビットデータを特定する。
　スピン軌道書き込み方式のＭＴＪ素子３０と、スピン注入磁化反転方式のＭＴＪ素子７０とで比較すると、ＭＴＪ素子３０は、ＭＴＪ素子７０よりも書き込み時間が短い。具体的には、ＭＴＪ素子３０の書き込み時間が０．１～１０ｎｓであるのに対して、ＭＴＪ素子７０の書き込み時間は０．５～２００ｎｓと長い。
　ところで、上述のようにＭＴＪ素子３０は、相対的に半導体基板１に近い位置に配置されてトランジスタ１１、１２と接続する接続配線の配線長が相対的に短く、ＭＴＪ素子３０の配線遅延（＝配線抵抗×配線容量）は相対的に小さい。よって、ＭＴＪ素子３０は、配線遅延による動作速度への影響が小さい。
　一方、ＭＴＪ素子７０は、相対的に半導体基板１から離して配置されているので、トランジスタ１７と接続する接続配線の配線長が相対的に長く、ＭＴＪ素子７０の配線遅延は相対的に大きい。もちろん、ＭＴＪ素子７０についても配線遅延の影響が小さいことが望ましいが、ＭＴＪ素子３０と比較するとＭＴＪ素子７０は相対的に書き込みが遅いため、配線遅延の影響は小さい。
　上記のように、集積回路装置１０００は、相対的に、書き込み時間が長く、配線遅延による影響は小さいＭＴＪ素子７０を半導体基板１から離して配置し、ＭＴＪ素子３０をその高速動作を活かすべく配線遅延が相対的に小さい配置となっている。
　例えば、ＭＴＪ素子３０の好ましい利用形態として、高速動作を必要とする不揮発性の一次キャッシュメモリが挙げられる。一方のＭＴＪ素子７０は、動作は遅いが、ひとつのトランジスタ１７によって書き込みと読み出しの両方を制御できるため、トランジスタ占有面積の観点から有利であり、その好ましい利用形態として一次キャッシュメモリよりも大容量とされて高集積化を必要とする、不揮発性の二次キャッシュメモリが挙げられる。
　上記の構成において、相対的に、半導体基板１から離れて配置されているＭＴＪ素子７０の書き込み電流を、半導体基板１に近いＭＴＪ素子３０の書き込み電流よりも小さくすることも好ましい。上述のように、半導体基板１から離れて配置されているＭＴＪ素子７０は、トランジスタ１７と接続する接続配線の配線長が相対的に長くなるため、これに起因して書き込み電流を流す時間が大きくなるが、書き込み電流を小さくすることで消費電力の増加が抑制される。一方、半導体基板１の近くに配置されているＭＴＪ素子３０は、相対的に書き込み電流が大きくなるが、トランジスタ１１、１２と接続する接続配線の配線長が相対的に短いため、書き込み電流を流す時間が小さくてよいので、消費電力の増加が抑制される。結果として、集積回路装置１０００における消費電力が抑えられ、動作効率が向上する。なお、後述する他の実施形態の集積回路装置においても、相対的に半導体基板から離れて配置されているＭＴＪ素子の書き込み電流を、半導体基板に近いＭＴＪ素子の書き込み電流よりも小さくした場合に、消費電力が抑えられ、動作効率を向上させることができる。
　また、ＭＴＪ素子７０は、書き込み時間が長いため、書き込み電流を小さくすれば、消費電流量（＝書き込み電流値×書き込み時間）が小さくなる。この場合、ＭＴＪ素子３０は、ＭＴＪ素子７０よりも書き込み電流が大きくなるが、書き込み時間が短いため消費電流量が小さい。したがって、ＭＴＪ素子３０よりもＭＴＪ素子７０の書き込み電流を小さくすることは、集積回路装置１０００の低電力化を図る上で有利である。また、高速動作を必要とするＭＴＪ素子３０を半導体基板１の近くに配置することにより、当該ＭＴＪ素子３０の上方に配線を延設するスペースができる。このスペースを、第１メモリセル１００並びにそれを駆動する回路の電源線の強化や、制御信号線の低抵抗化のための裏打ち配線を走らせる領域として用いることができるので、ＭＴＪ素子３０を半導体基板１の近くに配置することは、さらなる高速動作に寄与する。
　[第２実施形態］
　第２実施形態では、スピン注入磁化反転方式の同一仕様のＭＴＪ素子を半導体基板上に多層配置し、相対的に半導体基板から離して配置されたＭＴＪ素子と半導体基板に近いＭＴＪ素子との書き込み電流のうちの前者の書き込み電流を後者よりも小さくしたものである。なお、以下に説明する他は、第１実施形態と同様であり、実質的に同じ構成部材には同一の符号を付してその詳細な説明を省略する。
　図４に示すように、集積回路装置２０００は、半導体基板１上に不揮発性の第１メモリセル４００と第２メモリセル７００が設けられている。第１メモリセル４００は、第１の抵抗変化型記憶素子としてのスピン注入磁化反転方式のＭＴＪ素子４０と、このＭＴＪ素子４０の書き込み及び読み出しを制御するトランジスタ１４を含む半導体回路から構成されている。また、第２メモリセル７００は、第２の抵抗変化型記憶素子としてのスピン注入磁化反転方式のＭＴＪ素子７０と、ＭＴＪ素子７０の書き込み／読み出しを制御するトランジスタ１７を含む半導体回路から構成されている。集積回路装置２０００におけるＭＴＪ素子７０の構成、配置、トランジスタ１７との接続等は、第１実施形態と同じである。
　ＭＴＪ素子４０は、ＭＴＪ素子７０と同一寸法及び同一縦構造を有する２端子型の素子である。このＭＴＪ素子４０は、メタル配線層Ｍ１上に配置され、層間絶縁膜ＩＬＤ１内に埋め込まれており、一方の端子がメタル配線層Ｍ１とコンタクトホールＣＯＮＴを介して、トランジスタ１４のドレイン１４ｂに接続され、他方の端子がメタル配線層Ｍ２として埋設された第１のビット線（図示省略）に接続されている。トランジスタ１４のゲート１４ａは、第１ワード線（図示省略）に、ソース１４ｃはメタル配線層Ｍ１として埋設されたソース線に接続されている。このように接続されたＭＴＪ素子４０とトランジスタ１４の回路構成及びその動作は、ＭＴＪ素子７０と同様である。
　このようにＭＴＪ素子４０、７０が配置された集積回路装置２０００は、半導体基板１上にＭＴＪ素子４０とＭＴＪ素子７０とが設けられているが、相対的に、ＭＴＪ素子４０が半導体基板１の近くに配置され、ＭＴＪ素子７０が半導体基板１から離れて配置されている。このように配置されたＭＴＪ素子４０とＭＴＪ素子７０に対しては、相対的に、データを書き込む際の書き込み電流を前者のものを大きくし、後者のものを小さくしている。また、このような書き込み電流の下で、ＭＴＪ素子４０に対する書き込み電流のパルス幅をＭＴＪ素子７０のものよりも短くして高速動作（書き込み時間を短く）している。なお、書き込み電流は、電源回路からＭＴＪ素子４０、７０に印加される電圧を増減することによって調整している。
　ここで、ＭＴＪ素子の書き込み速度（時間）を決める因子について、数式を参照しながら説明する。スピン注入磁化反転方式のＭＴＪ素子のスイッチング確率Ｐは、式（１）で表わされる。式（１）中のＭＴＪ素子の書き込み電流のパルス幅τは、式（２）で表わされる。スイッチング確率Ｐを「１」すなわち記録層の磁化の向きが反転する確率を１００％とするとき、電流のパルス幅τすなわち書き込み時間を短くする手法について以下に示す。書き込み時間は、記録層の磁化の向きを反転させるのに要する最小時間である。
Figure JPOXMLDOC01-appb-M000001
　ここで、式（１）、式（２）中の、τ0は、Attempt frequencyの逆数であり、１０－９秒である。Δは記録層の熱的安定性であり、データ保持期間の指標である。ＩC0は臨界電流であり、書き込みに必要な電流である。Δ/ＩC0はスイッチング効率を表わし、この値が大きいということは高い熱安定性を有する記録層を小さな電流で書き込みできることを示している。
　上記スイッチング効率Δ/ＩC0は、記録層と参照層の磁化が垂直方向を向いた場合、式（３）で表される。また、記録層と参照層との磁化の相対角度θに依存するスピントランスファー効率g(θ)は、式（４）で表わされる。
Figure JPOXMLDOC01-appb-M000002
　ここで、αは記録層のダンピング定数、γは磁気ジャイロ定数、ｅは電気素量、ｋBはボルツマン定数、Ｔは絶対温度、μBはボーア磁子、Ｐspinはスピン分極率を表わす。参照層と記録層のＰspinが同一であるとすれば、ＰspinはＴＭＲ比と、式（５）の関係にある。式（５）中において、ＲＡＰとＲＰは参照層と記録層との磁化が反平行状態と平行状態のときの抵抗値である。
Figure JPOXMLDOC01-appb-M000003
　書き込み電流のパルス幅τを小さく、すなわち書き込み時間を短くするためには、電流Ｉを大きくするか、スイッチング効率Δ/ＩC0を大きくすればよい。スイッチング効率Δ/ＩC0を大きくするには、ＭＴＪ素子の素子構造を変えて、記録層と参照層との間の磁化の相対角度θを大きくすればよい。
　この第２実施形態では、ＭＴＪ素子４０とＭＴＪ素子７０とは、同一寸法及び同一縦構造であるからスイッチング効率Δ/ＩC0は同じであるが、上述のように、半導体基板１から離れたＭＴＪ素子７０は、半導体基板１に近いＭＴＪ素子４０よりも書き込み電流を相対的に小さくしているので、ＭＴＪ素子４０の書き込み電流Ｉを相対的に大きくするという上記条件が満たされている。
　式（２）によれば、ＭＴＪ素子４０の書き込み電流Ｉを相対的に大きくすることによって、ＭＴＪ素子４０の書き込み電流のパルス幅τを相対的に短く（書き込み時間を相対的に短く）することができる。
　上記の構成された集積回路装置２０００においても第１実施形態と同様に、ＭＴＪ素子４０は、相対的に半導体基板１に近い位置に配置されてトランジスタ１４と接続する接続配線の配線長が相対的に短く、ＭＴＪ素子４０の配線遅延は相対的に小さい。よって、ＭＴＪ素子４０は、配線遅延による動作速度への影響が小さい。また、ＭＴＪ素子７０は、相対的に半導体基板１から離して配置されているので、配線遅延は相対的に大きいが、相対的に書き込みが遅いため、配線遅延の影響は小さい。したがって、集積回路装置２０００は、相対的に、書き込み時間が長く、配線遅延による影響は小さいＭＴＪ素子７０を半導体基板１から離して配置し、ＭＴＪ素子４０をその高速動作を活かすべく配線遅延が相対的に小さい配置となっている。
　さらに、集積回路装置２０００では、ＭＴＪ素子７０は相対的に書き込み時間が長いが、書き込み電流を小さくしているので、ＭＴＪ素子７０の動作による消費電流量が小さく、ＭＴＪ素子４０は、ＭＴＪ素子７０よりも書き込み電流が大きくなるが、書き込み時間が短いため消費電流量が小さい。したがって、集積回路装置２０００の動作速度に係る動作効率とともに、電力に係る動作効率が向上する。
　[第３実施形態］
　第３実施形態において、相対的に半導体基板の近くに接合面積の小さなスピン注入磁化反転方式のＭＴＪ素子を配置し、半導体基板から離れた位置に接合面積の大きなスピン注入磁化反転方式のＭＴＪ素子を配置したものである。なお、以下に説明する他は、第２実施形態と同様であり、実質的に同じ構成部材には同一の符号を付してその詳細な説明を省略する。
　図５に示すように、集積回路装置３０００は、半導体基板１上に不揮発性の第１メモリセル５００と第２メモリセル７００が設けられている。第１メモリセル５００は、第１の抵抗変化型記憶素子としてのスピン注入磁化反転方式のＭＴＪ素子５０と、このＭＴＪ素子５０の書き込み及び読み出しを制御するトランジスタ１５を含む半導体回路から構成されている。また、第２メモリセル７００は、第２の抵抗変化型記憶素子としてのスピン注入磁化反転方式のＭＴＪ素子７０と、ＭＴＪ素子７０の書き込み及び読み出しを制御するトランジスタ１７を含む半導体回路から構成されている。集積回路装置３０００におけるＭＴＪ素子７０の構成、配置、トランジスタ１７との接続等は、第２実施形態と同じである。
　ＭＴＪ素子５０は、ＭＴＪ素子７０と同一縦構造を有する２端子型の素子である。このＭＴＪ素子５０は、メタル配線層Ｍ１上に配置され、層間絶縁膜ＩＬＤ１内に埋め込まれており、トランジスタ１５と接続されている。ＭＴＪ素子５０とトランジスタ１５のゲート１５ａ、ドレイン１５ｂ、ソース１５ｃとの接続は、第２実施形態のＭＴＪ素子４０とトランジスタ１４との接続と同様であるので、その詳細な説明を省略する。
　このようにＭＴＪ素子５０、７０が配置された集積回路装置３０００は、半導体基板１上にＭＴＪ素子５０とＭＴＪ素子７０とが設けられているが、相対的に、ＭＴＪ素子５０が半導体基板１の近くに配置され、ＭＴＪ素子７０が半導体基板１から離れて配置されている。ＭＴＪ素子５０の接合面積（障壁層を介して参照層と記録層が接合している面積）は、ＭＴＪ素子７０の接合面積よりも相対的に小さくしてある。
　スイッチング効率Δ/ＩC0における熱的安定性Δよりも臨界電流ＩC0の方が接合面積依存性が大きいため、接合面積を小さくするとスイッチング効率Δ/ＩC0を大きくでき、上述の式（３）及び式（４）によれば、書き込み電流のパルス幅τを短く、すなわち書き込み時間を短くできる。
　ＭＴＪ素子５０は、ＭＴＪ素子７０よりも接合面積が相対的に小さくされているので、ＭＴＪ素子５０の書き込み時間は、ＭＴＪ素子７０の書き込み時間よりも短くできる。この例においても、書き込み電流のパルス幅τを短くすることによって、ＭＴＪ素子５０の書き込み時間をＭＴＪ素子７０の書き込み時間よりも短くしている。この結果、第２実施形態と同様に、集積回路装置３０００は、相対的に、書き込み時間が長く、配線遅延による影響は小さいＭＴＪ素子７０を半導体基板１から離して配置し、ＭＴＪ素子５０をその高速動作を活かすべく配線遅延が相対的に小さい配置となっている。なお、この場合、ＭＴＪ素子５０及びＭＴＪ素子７０の書き込み電流の大きさが同じであってもよい。
　さらに、集積回路装置３０００では、半導体基板１から近い位置に配置されているＭＴＪ素子５０の書き込み電流を相対的に大きくすることにより、式（２）に示されるように、書き込み電流Ｉを相対的に大きくしたことによる相乗効果によって、書き込み時間をさらに短くすることが可能である。
　また、上記のように、ＭＴＪ素子５０とＭＴＪ素子７０とに対して、相対的に前者の書き込み電流を大きくし、後者の書き込み電流を小さくすることにより、ＭＴＪ素子７０は相対的に書き込み時間が長いが、書き込み電流を小さくしているので、ＭＴＪ素子７０の動作による消費電流量が小さく、ＭＴＪ素子５０は、ＭＴＪ素子７０よりも書き込み電流が大きくなるが、書き込み時間が短いため消費電流量が小さい。したがって、集積回路装置３０００の動作速度に係る動作効率とともに、電力に係る動作効率が向上する。
　[第４実施形態］
　第４実施形態は、相対的に半導体基板の近くに配置されたスピン注入磁化反転方式のＭＴＪ素子と、半導体基板から離れて配置されたスピン注入磁化反転方式のＭＴＪ素子とで、参照層の層数に差を持たせたものである。なお、この第４実施形態では、第１メモリセルに用いるＭＴＪ素子が異なる他は、第３実施形態と同様であり、実質的に同じ構成部材には同一の符号を付してその詳細な説明を省略する。
　図６に示すように、集積回路装置４０００は、半導体基板１上に不揮発性の第１メモリセル６００と第２メモリセル７００が設けられている。第１メモリセル６００は、第１の抵抗変化型記憶素子としてのスピン注入磁化反転方式のＭＴＪ素子６０と、ＭＴＪ素子６０の書き込み及び読み出しを制御するトランジスタ１６を含む半導体回路から構成されている。第２メモリセル７００は、ＭＴＪ素子７０と、トランジスタ１７を含む半導体回路から構成されている。
　ＭＴＪ素子６０は、メタル配線層Ｍ１上に配置され、層間絶縁膜ＩＬＤ１内に埋め込まれている。このＭＴＪ素子６０は、トランジスタ１６と接続されている。したがって、半導体基板１上にＭＴＪ素子６０とＭＴＪ素子７０とが設けられているが、相対的に、ＭＴＪ素子６０が半導体基板１の近くに配置され、ＭＴＪ素子７０が半導体基板１から離れて配置されている。
　図７に示すように、ＭＴＪ素子６０は、参照層６１ａ、障壁層６１ｂ、記録層６１ｃ、非磁性層６１ｄ、参照層６１ｅをこの順序で積層した積層構造を有し、この積層構造が層間絶縁膜ＩＬＤ１内に埋め込まれている。参照層６１ａ、６１ｅ、記録層６１ｃは、強磁性体で形成され、障壁層６１ｂ、非磁性層６１ｄは、いずれも非磁性膜であり、非磁性の絶縁体で形成されている。参照層６１ａ、６１ｅは、いずれも磁化の向きが固定されているが、互いに相反する向きである。
　ＭＴＪ素子７０は、参照層７１ａ、非磁性膜である障壁層７１ｂ、記録層７１ｃをこの順序で積層したものであって、記録層７１ｃの一方の面にのみ非磁性膜を挟んで参照層７１ａを設けられた積層構造であるのに対し、ＭＴＪ素子６０は、記録層の両面にそれぞれ非磁性膜を挟んで参照層が設けられた積層構造である。
　ＭＴＪ素子６０は、端子Ｔ３ａ、Ｔ３ｂを有する二端子型の素子である。端子Ｔ３ａは、参照層６１ａの障壁層６１ｂが形成されている面と反対側の面に設けられている。端子Ｔ３ｂは、参照層６１ｅの非磁性層６１ｄが形成されている面と反対側の面に設けられている。なお、端子Ｔ３ａ、Ｔ３ｂは、導電材料で形成される導電層の形態をなしてもよいが、層間絶縁膜に開口部を設けてメタル配線層を直接接触させる形態であってもよい。
　参照層６１ａに設けた端子Ｔ３ａは、メタル配線層Ｍ３、Ｍ２、Ｍ１とコンタクトホールＣＯＮＴとを介して、トランジスタ１６のドレイン１６ｂに接続されている。また、参照層６１ｅに設けた端子Ｔ２ｂは、メタル配線層Ｍ４として埋設された第１ビット線ＢＬ１に接続されている。トランジスタ１６のゲート１６ａは第１ワード線ＷＬ１に接続されている。また、トランジスタ１６のソース１６ｃはメタル配線層Ｍ１として埋設されたソース線ＳＬに接続されている。
　上述の式（３）及び式（４）によれば、書き込み電流が同じであっても、記録層と参照層との間の磁化の相対角度θを大きくすることにより、スイッチング効率Δ/ＩC0を大きくし、書き込み電流のパルス幅τを短くすることができる。スピン注入磁化反転方式のＭＴＪ素子において記録層を挟んで参照層を２つ設けると、記録層と参照層との間の磁化の相対角度θが大きくなり、書き込み電流のパルス幅τを短く、すなわち書き込み時間を短くできる。
　この例においても、書き込み電流のパルス幅τを短くすることによって、ＭＴＪ素子６０の書き込み時間をＭＴＪ素子７０の書き込み時間よりも短くしている。この結果、第２実施形態と同様に、集積回路装置４０００は、相対的に、書き込み時間が長く、配線遅延による影響は小さいＭＴＪ素子７０を半導体基板１から離して配置し、ＭＴＪ素子５０をその高速動作を活かすべく配線遅延が相対的に小さい配置となっている。なお、この場合、ＭＴＪ素子５０及びＭＴＪ素子７０の書き込み電流の大きさが同じであってもよい。
　さらに、集積回路装置４０００では、半導体基板１から近い位置に配置されているＭＴＪ素子６０の書き込み電流を相対的に大きくすることにより、式（２）に示されるように、書き込み電流Ｉを相対的に大きくしたことによる相乗効果によって、書き込み時間をさらに短くすることが可能である。
　また、上記のように、ＭＴＪ素子６０とＭＴＪ素子７０とに対して、相対的に前者の書き込み電流を大きくし、後者の書き込み電流を小さくすることにより、ＭＴＪ素子７０は相対的に書き込み時間が長いが書き込み電流を小さくしているので、ＭＴＪ素子７０の動作による消費電流量が小さく、ＭＴＪ素子６０は、ＭＴＪ素子７０よりも書き込み電流が大きくなるが書き込み時間が短いため消費電流量が小さい。したがって、集積回路装置４０００の動作速度に係る動作効率とともに、電力に係る動作効率が向上する。
　[第５実施形態］
　第５実施形態は、相対的に半導体基板の近くに配置されているＭＴＪ素子と、半導体基板から離れて配置されているＭＴＪ素子をそれぞれスピン軌道書き込み方式のものとし、半導体基板から離れたＭＴＪ素子の書き込み電流を半導体基板に近いＭＴＪ素子の書き込み電流よりも小さくしたものである。なお、この第５実施形態では、第２メモリセルに用いるＭＴＪ素子が異なる他は、第１実施形態と同様であり、実質的に同じ構成部材には同一の符号を付してその詳細な説明を省略する。
　図８に示すように、集積回路装置５０００は、半導体基板１上に不揮発性の第１メモリセル１００と第２メモリセル８００が設けられている。第１メモリセル１００は、第１の抵抗変化型記憶素子としてのスピン軌道書き込み方式のＭＴＪ素子３０と、ＭＴＪ素子３０の書き込み及び読み出しを制御するトランジスタ１１、１２を含む半導体回路から構成されている。同様に、第２メモリセル８００は、第２の抵抗変化型記憶素子としてのスピン軌道書き込み方式のＭＴＪ素子８０と、ＭＴＪ素子８０の書き込み及び読み出しを制御するトランジスタ１８、１９を含む半導体回路から構成されている。
　ＭＴＪ素子８０は、ＭＴＪ素子３０と同じ構造を有しており、メタル配線層Ｍ３上に配置され、層間絶縁膜ＩＬＤ３内に埋め込まれている。これにより、半導体基板１上にＭＴＪ素子３０とＭＴＪ素子８０とが設けられているが、相対的に、ＭＴＪ素子３０が半導体基板１の近くに配置され、ＭＴＪ素子８０が半導体基板１から離れて配置されている。ＭＴＪ素子８０は、そのチャネル層に設けた一方の端子は、メタル配線層Ｍ３、Ｍ２、Ｍ１とコンタクトホールＣＯＮＴとを介してトランジスタ１８のドレイン１８ｂに接続され、他方の端子Ｔ１ｂは、メタル配線層Ｍ３、Ｍ２、Ｍ１とコンタクトホールＣＯＮＴとを介してトランジスタ１９のドレイン１９ｂに接続されている。また、参照層に設けた端子は、メタル配線層Ｍ４として埋設されたグランド線に接続されている。第２メモリセル８００は、メタル配線層Ｍ１として埋設された一対の第２ビット線を有し、それぞれコンタクトホールＣＯＮＴを介して、トランジスタ１８、１９のソース１８ｃ、１９ｃが一対の第２ビット線に接続されている。トランジスタ１８、１９の各ゲート１８ａ、１９ａは、それぞれ第２ワード線に接続されている。この第２メモリセル８００の回路構成、動作等は、第１メモリセル１００と同様であるので、詳細な説明を省略する。
　この第５実施形態では、半導体基板１から離れて配置されているＭＴＪ素子８０と、半導体基板１の近くに配置されているＭＴＪ素子３０とでは、相対的に前者の書き込み電流を小さくし、後者の書き込み電流を大きくしている。スピン軌道書き込み方式のＭＴＪ素子についても、書き込み電流を大きくすれば書き込み時間を短くすることができる。このため、ＭＴＪ素子３０は、その高速動作を活かすべく配線遅延が相対的に小さい配置となっているとともに、書き込み電流を相対的に大きくしたことによる相乗効果によって、書き込み時間をさらに短くすることが可能である。ＭＴＪ素子３０は、ＭＴＪ素子８０よりも書き込み電流が大きくなるが、書き込み時間が短いため消費電流量が小さい。また、ＭＴＪ素子８０については、その動作速度を若干遅くするものの、それでもなお高い動作速度（短い書き込み時間）を維持しつつ集積回路装置５０００の消費電流を大幅低減している。このように、集積回路装置５０００は、半導体基板１から離れて配置されているＭＴＪ素子８０の書き込み電流を相対的に小さくすることによって、消費電流を大幅低減に低減した動作効率に優れたものとなる。以上のように、集積回路装置５０００は、動作速度に係る動作効率とともに、電力に係る動作効率が向上する。
　上記では、いくつかの実施形態について、説明しているが、本発明は、上記構成に限定されるものではない。例えば、２つの参照層を持つＭＴＪ素子を用いて、第２実施形態の集積回路装置のように、相対的に半導体基板から離して配置されたＭＴＪ素子と半導体基板に近いＭＴＪ素子との書き込み電流のうちの前者の書き込み電流を後者よりも小さくしてもよい。さらに、上記では２種類のＭＴＪを配置していたが、３種類以上のＭＴＪを多段に配置しても良い。
　抵抗変化型記憶素子は、ＭＴＪ素子に限定されず、電気抵抗の違いを利用してデータを記憶するものを用いることができる。例えば、ＰＣＲＡＭ（Phase Change Random Access Memory）に用いられ、相変化材料層に電流を流した際に発生するジュール熱によって相変化材料の相状態を変化させてデータの書き換えを行う相変化素子、ＲｅＲＡＭ（Resistive RAM, Resistive Random Access Memory）に用いられ、電圧パルスの印加によってメモリセルの酸化物層の抵抗値を変化させる抵抗変化素子等であってもよい。このような相変化素子や抵抗変化素子は、２端子型及び３端子型の各種の動作方式のＭＴＪ素子に比べて、データを反転させるために必要な時間である書き込み時間が大きい。例えば、書き込み時間が１００ｎｓ程度の相変化素子あるいは書き込み時間が５０ｎｓ程度の抵抗変化素子と、書き込み時間が１ｎｓ程度のＭＴＪ素子とを混載する場合には、相対的に書き込み時間が短いＭＴＪ素子を第１の抵抗変化型記憶素子として半導体基板の表面の近くに配置し、書き込み時間が長い相変化素子あるいは抵抗変化素子を第２の抵抗変化型記憶素子としＭＴＪ素子よりも上層で半導体基板の表面から離して配置するのがよい。
　また、本発明は、集積回路装置上に抵抗変化型記憶素子を含むメモリセルが二層以上存在する場合にも適用される。例えば、多層構造から任意に選ばれる二層について、本発明が適用されている場合も含まれる。
　さらに、抵抗変化型記憶素子を多層化する方法は、１枚のシリコンウエハの上に薄膜を順次積層していく通常プロセスに限定されず、複数枚の基板のそれぞれに抵抗変化型記憶素子を含む多層配線を形成した後に、これらの多層配線を貼り合わせてもよい。この場合、集積回路装置の断面は、実施形態に示した断面と多少の相違が生じるかもしれないが、本発明にもとづいて集積回路装置を好ましく設計しうる。
　１　　　半導体基板
　２　　　下地絶縁層
　１０　　素子分離領域
　１１、１２、１４、１５、１６、１７、１８、１９　トランジスタ
　３０、４０、５０、６０、７０、８０　抵抗変化型記憶素子
　３１　チャネル層
　３２ａ、６１ｃ、７１ｃ　記録層
　３２ｂ、６１ｂ、７１ｂ　障壁層
　３２ｃ、６１ａ、６１ｅ、７１ａ　参照層
　６１ｄ　非磁性層
　１００、２００、４００、５００、６００、７００、８００　メモリセル
　１０００、２０００、３０００、４０００、５０００　集積回路装置
　ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２　ビット線
　ＣＯＮＴ　コンタクトホール
　ＧＬ　グランド線
　ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５　層間絶縁膜
　Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５　メタル配線層
　ＳＬ　ソース線
　Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ２ａ、Ｔ２ｂ、Ｔ３ａ、Ｔ３ｂ　端子
　ＷＬ１、ＷＬ２　ワード線

 

Claims (7)

  1. 　半導体基板上に設けられた第１の抵抗変化型記憶素子と、
    　前記半導体基板上に設けられた第２の抵抗変化型記憶素子と、
    　前記半導体基板に形成され、前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子の書き込み及び読み出しを制御するための半導体回路と
    　を備え、
    　前記第２の抵抗変化型記憶素子は、書き込み電流が前記第１の抵抗変化型記憶素子の書き込み電流よりも小さくされるとともに、前記第１の抵抗変化型記憶素子よりも前記半導体基板から離れて配置されている
    　ことを特徴とする集積回路装置。
  2. 　半導体基板上に設けられた第１の抵抗変化型記憶素子と、
    　前記半導体基板上に設けられた第２の抵抗変化型記憶素子と、
    　前記半導体基板に形成され、前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子の書き込み及び読み出しを制御するための半導体回路と
    　を備え、
    　前記第１の抵抗変化型記憶素子は、書き込み時間が前記第２の抵抗変化型記憶素子の書き込み時間よりも短く、
    　前記第２の抵抗変化型記憶素子は、前記第１の抵抗変化型記憶素子よりも前記半導体基板から離れて配置されている
    　ことを特徴とする集積回路装置。
  3. 　前記第１の抵抗変化型記憶素子は、スピン軌道書き込み方式の磁気トンネル接合素子であり、
    　前記第２の抵抗変化型記憶素子は、スピン注入磁化反転方式の磁気トンネル接合素子である
    　ことを特徴とする請求項１または２に記載の集積回路装置。
  4. 　前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子は、スピン注入磁化反転方式の磁気トンネル接合素子であることを特徴とする請求項１または２に記載の集積回路装置。
  5. 　前記第１の抵抗変化型記憶素子は、前記第２の抵抗変化型記憶素子よりも接合面積が小さいことを特徴とする請求項４に記載の集積回路装置。
  6. 　前記第１の抵抗変化型記憶素子は、記録層の両面にそれぞれ非磁性膜を挟んで参照層が設けられた積層構造であり、
    　前記第２の抵抗変化型記憶素子は、記録層の一方の面にのみ非磁性膜を挟んで参照層が設けられた積層構造である
    　ことを特徴とする請求項４に記載の集積回路装置。
  7. 　前記第１の抵抗変化型記憶素子及び前記第２の抵抗変化型記憶素子は、スピン軌道書き込み方式の磁気トンネル接合素子であることを特徴とする請求項１に記載の集積回路装置。
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