JPWO2011033873A1 - 磁気抵抗素子及びそれを用いた不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
図12のように構成された磁気抵抗素子1においては、ピン層22に対する記憶層20の相対的な磁化方向によって、抵抗値が変化する(TMR効果)。具体的には、記憶層20の磁化方向がピン層22に対して逆方向(図12(a)の状態)であれば、絶縁層21は高抵抗状態となり、記憶層20の磁化方向がピン層22に対して同じ方向(図12(b)の状態)であれば、絶縁層21は低抵抗状態となる。これを利用して高抵抗状態を“0”、低抵抗状態を“1”と対応させ、記憶層20の磁化状態(データ)を抵抗値として読み出す。これが読み出し原理である。
書き込みに関しては、図12のように、記憶層20→ピン層22という向きの電流103を流すことにより、記憶層20が高抵抗状態から低抵抗状態へと変化する。また、低抵抗状態にある記憶層20に逆向きの電流を流せば、該層20が低抵抗状態から高抵抗状態へと変化する。これが書き込み原理である(非特許文献2参照)。以上のようにして、記憶装置10は、磁気抵抗素子1を対応するMOS−FETによって選択し、その磁気抵抗素子1に記憶した情報を読み取るとともに、その磁気抵抗素子1に情報を書き込む。
図1は、本発明に係る磁気抵抗素子1−1の配置部分を示す記憶装置10−1の部分拡大断面図である。なお、図1においては、図11に示す要素と同一の要素に同一の符号を付して、その説明を省略する。第1の実施形態における磁気抵抗素子1−1は、図11に示す磁気抵抗素子1の記憶層20に代えて記憶層200(第2の磁性体)を使用した点と、記憶層200に熱アシスト層28−1を積層した点とにおいて上記従来の磁気抵抗素子1と構成が異なる。この実施形態において、記憶層200及びピン層22はそれぞれ垂直磁化膜によって形成されている。
一方、上記熱アシスト層28−1は、後述するように、通常の抵抗材料によって形成されている。この熱アシスト層28−1は、記憶層200における絶縁層21側の界面とは反対の側の界面に接する形態で配設されている。
なお、この磁気抵抗素子1−1の読み出しについての動作原理は従来の磁気抵抗素子のそれと同様であるので、その説明を省略する。
まず、書き込み電流が流れると、熱アシスト層28−1の抵抗(〜4kΩ)によってジュール熱が発生し、熱アシスト層28−1から記憶層200に熱が伝わり、記憶層200が加熱される(図3(a))。この加熱によって、記憶層200の温度が補償温度Tcompを超えると、記憶層200の正味の磁化は反転する(図3(b))。この状態でSTT動作を行うことにより、記憶層200はこの時点での磁化方向をピン層と同じ方向に向けるトルクを受け、磁化反転する(図3(c))。書き込み電流の供給が停止すると記憶層200の温度が低下し、補償温度Tcomp未満になると反転した磁化は元に戻る。そのため、記憶層200とピン層22の磁化方向は逆方向となり、低抵抗状態から高抵抗状態への書き込み動作が完了する(図3(d))。
(1)スピン偏極率の高い材料(例えば、ホイスラー合金等のハーフメタル)
(2)例えば、Fe、FeCo、及びFeCoB等のように、Δ1バンドに関してスピンが完全に偏極している磁性体。
なお、スピン偏極率がそれほど高くない(2)の磁性体をスピン偏極材料に含めた理由は、次の通りである。すなわち、(2)の磁性体(Fe、FeCo、及びFeCoB等)は積層方向に対して4回対称性を有する絶縁層(例えば、MgOからなる絶縁層)と組み合わせてスピントンネル接合を構成した場合に、上記絶縁層がΔ1バンド伝導電子を選択的に透過するように作用して、実効的なスピン偏極率を高めることができるからである。このようなFeCo等を用いた構成においては、条件を最適化することにより、1000%程度の磁気抵抗比を得られることが、理論的にも実験的にも明らかにされている。
まず、通常のCMOSプロセスによって、シリコン基板15上に、ドレイン領域24、ソース領域25、ゲート線16、コンタクト17、ワード線18、下部電極14、絶縁体23Aを形成する(図5a)。
記憶層200に用いたGd22Co78の補償温度Tcompは、110℃付近である。そこで、素子のサイズ(直径)を100nm、熱アシスト層28−1の抵抗値を4kΩ、電流密度を8×105A/cm2、書き込み電流パルス幅を10nsとし、さらに、熱アシスト層28−1で発生したジュール熱のうち、およそ半分が素子の温度上昇に寄与すると近似すると、素子1−1の温度は約110℃上昇し、したがって、室温を20℃とすれば、実際の素子温度が130℃となる。これは補償温度Tcomp以上であるから、上記の低抵抗状態から高抵抗状態への書き込み動作が実現する。また、電流密度が6.6×105A/cm2であれば、温度上昇は75℃程度、素子温度は95℃となり、補償温度Tcomp未満であるため、高抵抗状態から低抵抗状態への書き込み動作が実現する。このように、書き込み電流パルスの大きさによって、低抵抗状態と高抵抗状態との両方の状態を同一の極性電流によって書き込むことが可能になる。
本発明における第2の実施形態について図6を参照して説明する。第2の実施形態に係る磁気抵抗素子1−2は、図1に示した第1の実施形態におけるピン層22(第1の磁性体)をピン層220に置換した点と、第1の実施形態における熱アシスト層28−1に代えて熱アシスト層28−2を設けた点と、第1の実施形態での記憶層200(第2の磁性体)を図11に示す記憶層20に置換した点において、第1の実施形態と相違している。
一方、熱アシスト層28−2は、図1の熱アシスト層28−1と同一の材料からなり、ピン層220における絶縁層21側の界面とは反対の側の界面に接する形態で配設されている。
高抵抗状態から低抵抗状態への書き込み動作については、第1の実施形態と同様、従来技術と全く同じであるので、その説明を省略する。以下、低抵抗状態から高抵抗状態への書き込み動作について、図4を参照して説明する。図4において、矢印102及び102Aは磁化の方向を示す。第2の実施形態において、記憶層20の補償温度Tcompは200℃以上であり、ピン層220の補償温度Tcompは110℃付近であるものとする。
まず、図5aに示すように、通常のCMOSプロセスによって、シリコン基板15上に、ドレイン領域24、ソース領域25、ゲート線16、コンタクト17、ワード線18、下部電極14、絶縁体23Aを形成する。次に、図5bに示すように、マグネトロンスパッタ法によって、熱アシスト層28−2(厚さ20nmのTa)、ピン層220(厚さ5nmのTb24Fe53Co23、厚さ1nmのFe10Co90)、絶縁層21(厚さ0.7nmのMgO)、記憶層20(厚さ1nmのFe10Co90、厚さ2nmのGd22Co78)、上部電極12(厚さ2nmのTa/厚さ5nmのRu)の順に製膜する。この後のプロセスについては、第1の実施形態と同様であるため、説明は省略する。
本発明における第3の実施形態について説明する。第3の実施形態は、第2の実施形態に基づく磁気抵抗素子1−2の構成において、熱アシスト層28−2に金属絶縁体転移材料を用いている。この熱アシスト層28−2の転移温度は、室温から記憶層20の補償温度までの温度範囲に存在している。
まず、図5aに示すように、通常のCMOSプロセスによって、シリコン基板15上に、ドレイン領域24、ソース領域25、ゲート線16、コンタクト17、ワード線18、下部電極14、絶縁体23Aを形成する。次に、図5bに示すように、基板を350℃に加熱し、マグネトロンスパッタ法によって、熱アシスト層28−2(厚さ2nmのCr0.012V1.988O3)を製膜する。その後、ピン層220(厚さ5nmのTb24Fe53Co23、厚さ1nmのFe10Co90)、絶縁層21(厚さ0.7nmのMgO)、記憶層20(厚さ1nmのFe10Co90、厚さ2nmのGd22Co78)、上部電極12(厚さ2nmのTa/厚さ5nmのRu)の順に製膜する。この後のプロセスについては、第1の実施形態と同様であるため、説明は省略する。
図9は、図1及び図6に示す磁気抵抗素子1(1−1、1−2)を用いたメモリーセル8を、図10は、このメモリーセル8を配列してなるクロスポイント型メモリーセルアレイを含む不揮発性半導体記憶装置10を示している。
なお、個々のメモリーセル8の製造に際しては、例えば、あらかじめシリコン基板15(図1)上に整流素子9を形成し、その上部に磁気抵抗素子1を形成することが可能である。そして、メモリーセル8における磁気抵抗素子1の記憶層20、200(図1、図6参照)側から、正極性の電気パルスを印加することで、該メモリーセル8に効率的なスイッチングを行わせることが可能である。
例えば、第1の実施形態では、図1において記憶層200に熱アシスト層28−1を積層しているが、これに限定されない。すなわち、熱アシスト層28−1は、記憶層200を加熱することができれば、磁気トンネル接合部13の任意の位置に形成することができる。例えば、熱アシスト層28−1を下部電極14とピン層22との間に介在させるようにしてもよい。第2の実施形態についても同様である。
8 メモリーセル
9 ダイオード
10、10−1、10−2 不揮発性半導体記憶装置
11 ビット線
12 上部電極
13 磁気トンネル接合(MTJ)部
14 下部電極
15 シリコン基板
16 ゲート線
17 コンタクト部
18 ワード線
20、200 記憶層(第2の磁性体)
21 絶縁層
22、220 ピン層(第1の磁性体)
23、23A、23B 層間絶縁膜
24 ドレイン領域
25 ソース領域
28−1、28−2 熱アシスト層
51 レジスト部
52 コンタクトホール
102、102A 磁化の方向
110 ワードラインデコーダ
120 ビットラインデコーダ
Claims (11)
- 垂直に磁化される第1の磁性体と、絶縁層と、垂直に磁化される第2の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、
前記第2の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、
前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第2の磁性体を加熱する熱アシスト層を更に設け、
前記第2の磁性体の加熱により該第2の磁性体の磁化方向を反転させることを特徴とする磁気抵抗素子。 - 前記熱アシスト層は、前記第2の磁性体において、前記絶縁層側の界面とは反対の側の界面に配設されることを特徴とする請求項1に記載の磁気抵抗素子。
- 前記熱アシスト層は、前記反対の側の界面に直接もしくは酸化保護層を介して配設されることを特徴とする請求項2に記載の磁気抵抗素子。
- 前記第2の磁性体における希土類遷移金属合金層の補償温度が、室温〜350℃であり、
前記熱アシスト層の抵抗率が、0.01Ωcm〜10Ωcmであり、
前記第2の磁性体の磁化方向が、単極性の電気パルスによって、低抵抗状態又は高抵抗状態のうちいずれにも切り替え可能であることを特徴とする請求項1〜3のいずれかに記載の磁気抵抗素子。 - 垂直に磁化される第1の磁性体と、絶縁層と、垂直に磁化される第2の磁性体とを順次積層して構成された磁気トンネル接合部を備える磁気抵抗素子であって、
前記第1の磁性体は、前記絶縁層側の界面から強磁性層と、希土類遷移金属合金層とを順次積層した構成を有し、
前記磁気トンネル接合部に流れる電流に基づく発熱によって前記第1の磁性体を加熱する熱アシスト層を更に設け、
前記第1の磁性体の加熱により該第1の磁性体の磁化方向を反転させることを特徴とする磁気抵抗素子。 - 前記熱アシスト層は、前記第1の磁性体において、前記絶縁層側の界面とは反対の側の界面に配設されることを特徴とする請求項5に記載の磁気抵抗素子。
- 前記熱アシスト層は、前記反対の側の界面に直接もしくは酸化保護層を介して配設されることを特徴とする請求項6に記載の磁気抵抗素子。
- 前記第1の磁性体における希土類遷移金属合金層の補償温度が、室温〜350℃であり、
前記熱アシスト層の抵抗率が、0.01Ωcm〜10Ωcmであり、
前記第1の磁性体の磁化方向が、単極性の電気パルスによって、低抵抗状態又は高抵抗状態のうちいずれにも切り替え可能であることを特徴とする請求項5〜7のいずれかに記載の磁気抵抗素子。 - 前記熱アシスト層が、前記熱アシスト層の転移温度を超えたときに前記熱アシスト層の抵抗率を2倍以上に増大させる金属絶縁体転移材料であり、
前記転移温度が、室温から前記希土類遷移金属合金層の補償温度までの範囲内であることを特徴とする請求項1〜8のいずれかに記載の磁気抵抗素子。 - 前記熱アシスト層の温度が、室温から前記希土類遷移金属合金層の転移温度までの範囲内であり、
前記熱アシスト層の抵抗温度係数が、正であり、
前記希土類遷移金属合金層の補償温度が、室温以上であることを特徴とする請求項1〜4のいずれかに記載の磁気抵抗素子。 - 請求項1〜10のいずれかに記載の磁気抵抗素子と、それに直列に接続したスイッチ素子と、前記磁気抵抗素子に書き込み電流を流すことで書き込み及び消去を行う情報書換え手段と、前記磁気抵抗素子を流れる電流量から記憶された情報を読み出す読み出し手段と、を備えることを特徴とする不揮発性半導体記憶装置。
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