WO2022003957A1 - 集積装置及びニューロモーフィックデバイス - Google Patents

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WO2022003957A1
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magnetic
domain wall
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wall moving
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章悟 山田
竜雄 柴田
智生 佐々木
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Tdk株式会社
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Definitions

  • the present invention relates to an integrated device and a neuromorphic device.
  • a magnetoresistive effect element that utilizes a change in resistance value (change in magnetic resistance) based on a change in the relative angle of magnetization of two ferromagnetic layers is known.
  • the current path for writing data and the current path for reading data are different.
  • three switching elements are connected in order to control currents in different current paths.
  • a magnetoresistive element controlled by three switching elements is called a three-terminal type magnetoresistive element.
  • the magnetic recording element using the spin-orbit torque described in Patent Document 1 is an example of a three-terminal type magnetoresistive effect element.
  • the magnetic wall moving type magnetoresistive effect element described in Patent Document 2 is an example of a three-terminal type magnetoresistive effect element.
  • Magnetoresistive elements are often used in an integrated manner. It is required to improve the integration of the integration device that integrates the magnetoresistive effect elements.
  • the occupied area of the magnetoresistive effect element and the occupied area of the switching element that controls the magnetoresistive effect element affect the integration property of the integrated device.
  • the shape of the 3-terminal type magnetoresistive element is often long in one direction, and the shape of the occupied area of the 3-terminal type magnetoresistive element often does not match the shape of the occupied area of the switching element. It is difficult to integrate these elements having different shapes of occupied areas at high density.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a highly integrated integrated device and a neuromorphic device.
  • the integrated device includes a substrate and a laminated structure laminated on the substrate, and the laminated structure includes a first element group arranged in a first layer.
  • a second element group arranged in a second layer different from the first layer is provided, the first element group and the second element group each include a plurality of magnetic elements, and the substrate is the first layer. It has a plurality of switching elements that control each of the element group and the plurality of magnetic elements belonging to the second element group.
  • the laminated structure is laminated between the substrate and the first layer or the second layer, and between the first layer and the second layer. It may include in-plane wiring extending in any direction within the plane that intersects the direction.
  • the magnetic element of any one of the first element groups and the magnetic element of any of the second element groups may be connected via wiring.
  • the wiring may have a vertical switching element.
  • the laminated structure may include through wiring that penetrates the adjacent layers and reaches the layer or the substrate that sandwiches the adjacent layers.
  • the output of the first element group may be input to the second element group.
  • the magnetic elements of the first element group may partially overlap with any of the magnetic elements of the second element group when viewed from the stacking direction. ..
  • the plurality of magnetic elements each include a conductive layer and a laminated body including a ferromagnetic layer laminated on the conductive layer, and the plurality of magnetic elements are each provided with a conductive layer. It may be electrically connected to three switching elements.
  • the conductive layer may include a ferromagnetic material
  • the laminated body may have a non-magnetic layer and a ferromagnetic layer in order from the side closest to the conductive layer.
  • the laminated body may have a first ferromagnetic layer, a non-magnetic layer, and a second ferromagnetic layer in order from the side closer to the conductive layer.
  • the conductive layer of the magnetic element in the first layer In two magnetic elements in different layers adjacent to a second direction in which the conductive layer of the integrated device according to the above aspect intersects with the first direction in which the conductive layer extends, the conductive layer of the magnetic element in the first layer.
  • the first end of the conductive layer and the first end of the conductive layer of the magnetic element in the second layer may be displaced from each other in the first direction.
  • the conductive layer of the magnetic element in the first layer In two magnetic elements in different layers adjacent to a second direction in which the conductive layer of the integrated device according to the above aspect intersects with the first direction in which the conductive layer extends, the conductive layer of the magnetic element in the first layer.
  • the first end of the above and the first end of the conductive layer of the magnetic element in the second layer may be in the same position in the first direction.
  • the plurality of switching elements are arranged in a matrix, and the switching elements belonging to the first row are any of the plurality of magnetic elements arranged in the first layer.
  • the switching element connected to the first row and belonging to the second row adjacent to the first row may be connected to any of the plurality of magnetic elements arranged in the second layer.
  • any one of the plurality of magnetic elements belonging to the first element group and any one of the plurality of magnetic elements belonging to the second element group are connected to the same switching element. May be.
  • the neuromorphic device according to the second aspect includes the integration device according to the above aspect.
  • the first element group and the second element group may each be responsible for operations between different intermediate layers in the neural network.
  • the positive and negative of the weight applied to the first element group and the weight applied to the second element group are different, and the output of the first element group and the second element group are different.
  • a comparison device for comparing the output of the element group may be provided.
  • the integration device and neuromorphic device according to the above aspect have high integration.
  • FIG. 5 is an enlarged plan view of the vicinity of two magnetic elements of the integrated device according to the first embodiment. It is sectional drawing of the characteristic part of the integration apparatus which concerns on 1st Embodiment. It is a perspective view of the characteristic part of the integrated apparatus which concerns on 1st Embodiment. It is sectional drawing of the domain wall moving element which concerns on 1st Embodiment. It is a schematic diagram of a neural network. It is a circuit image diagram in the case where an integrated device performs a different product-sum operation for each layer.
  • the x direction is, for example, the direction in which the conductive layer of the magnetic element extends.
  • the x direction is an example of the first direction.
  • the y direction is an example of the second direction.
  • the z direction is a direction orthogonal to the x direction and the y direction.
  • the z direction is an example of the stacking direction.
  • the + z direction may be expressed as “up” and the ⁇ z direction may be expressed as “down”.
  • the + z direction is a direction away from the substrate Sb. The top and bottom do not always match the direction in which gravity is applied.
  • connection is not limited to a direct connection, but includes a connection via a layer in between.
  • FIG. 1 is a circuit diagram of the integrated device 200 according to the first embodiment.
  • the integration device 200 includes a plurality of domain wall moving elements 100, a plurality of first switching elements SW1, a plurality of second switching elements SW2, a plurality of third switching elements SW3, a plurality of write line WLs, a plurality of read line RLs, and a plurality of reading lines. It has a common line CL.
  • the domain wall moving element 100 is an example of a magnetic element.
  • the domain wall moving elements 100 are arranged in a matrix, for example.
  • One domain wall moving element 100 is connected to each of one first switching element SW1, one second switching element SW2, and one third switching element SW3. Any one of the first switching element SW1, the second switching element SW2, and the third switching element SW3 may be connected to a plurality of domain wall moving elements 100.
  • the first switching element SW1, the second switching element SW2, and the third switching element SW3 are, for example, field effect transistors.
  • the first switching element SW1, the second switching element SW2, and the third switching element SW3 are elements that utilize the phase change of the crystal layer, such as an Ovonic Threshold Switch (OTS), and a metal insulator transition (MIT).
  • OTS Ovonic Threshold Switch
  • MIT metal insulator transition
  • An element that utilizes a change in band structure such as a switch, an element that utilizes a breakdown voltage such as a Zener diode and an avalanche diode, and an element whose conductivity changes as the atomic position changes may be used.
  • the first switching element SW1 is connected to the write line WL.
  • the second switching element SW2 is connected to the common line CL.
  • the third switching element SW3 is connected to the read line RL.
  • the read line RL is a wiring through which a current flows when reading data.
  • the write line WL is a wiring through which a current flows when data is written.
  • the common line CL is a wiring through which a current flows both when writing data and when reading data.
  • FIG. 2 is a plan view of a characteristic portion of the integration device 200 according to the first embodiment.
  • FIG. 2 is shown except for the read line RL, the write line WL, and the common line CL.
  • FIG. 3 is an enlarged plan view of the vicinity of the two domain wall moving elements 101 and 102 of the integration device 200 according to the first embodiment.
  • FIG. 4 is a cross-sectional view of a characteristic portion of the integration device 200 according to the first embodiment.
  • FIG. 4 is an xz cross section cut along the line AA in FIGS. 2 and 3.
  • FIG. 5 is a perspective view of a characteristic portion of the integration device 200.
  • FIG. 5 is shown except for the insulator In.
  • the domain wall moving elements 101 and 102 are examples of the domain wall moving element 100.
  • the integration device 200 includes a substrate Sb and a laminated structure LS.
  • the laminated structure LS is on the substrate Sb.
  • the substrate Sb is, for example, a semiconductor substrate.
  • the substrate Sb has a plurality of switching elements.
  • the plurality of switching elements are insulated from each other by an inter-element insulator Ei.
  • the plurality of switching elements control a plurality of domain wall moving elements 100 and 101 belonging to each of the first element group and the second element group described later. It is not necessary for the plurality of switching elements to control all of the plurality of domain wall moving elements 100 and 101 belonging to each of the first element group and the second element group, but at least one of the domain wall moving elements 100 and 101 is controlled. ..
  • the plurality of switching elements are, for example, the first switching element SW1 and the second switching element SW2.
  • the third switching element SW3 is located at different positions in the y direction, for example.
  • the third switching element SW3 is located in a peripheral region outside the integrated region in which the domain wall moving elements 101 and 102 are integrated, for example.
  • the case where the first switching element SW1 and the second switching element SW2 are arranged in a matrix in the integrated region will be taken as an example.
  • the first switching element SW1 and the second switching element SW2 are, for example, field effect transistor Trs, respectively.
  • the first switching element SW1 and the second switching element SW2 may not be distinguished and may be simply referred to as a transistor Tr.
  • Transistors Tr are arranged in a matrix, for example.
  • the transistor Tr has, for example, a gate G, a gate insulating film GI, a source S, and a drain D.
  • the gate G is between the source S and the drain D when viewed from the z direction.
  • the gate G controls the flow of charge between the source S and the drain D.
  • the source S and the drain D are names defined by the current flow direction, and their positions change according to the current flow direction.
  • the positional relationship between the source S and the drain D shown in FIGS. 2 to 5 is an example, and the positional relationship between the source S and the drain D of each transistor Tr may be opposite.
  • the laminated structure LS includes a plurality of domain wall moving elements 101 and 102, wiring, and an insulator In.
  • the laminated structure LS has a plurality of layers.
  • the hierarchy is a layer divided by function.
  • the laminated structure LS is manufactured by repeating a laminating step and a processing step, and in many cases, the units laminated in each laminating step are hierarchical.
  • a wiring layer including in-plane wiring and an element layer including a domain wall moving element are alternately laminated.
  • the element layer includes, for example, a first layer L1 and a second layer L2.
  • the element layer may be three or more layers.
  • the plurality of domain wall moving elements 101, 102 and wiring are in the insulator In.
  • the insulator In is formed for each layer.
  • the insulator In is classified into insulators In1, In2, In3, and In4 for each layer, for example.
  • the insulator In insulates between the wirings of the multilayer wiring and between the elements.
  • the insulator In is, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon carbide (SiC), chromium nitride, silicon carbide (SiCN), silicon oxynitride (SiON), aluminum oxide (Al 2 O). 3 ), zirconium oxide (ZrO x ) and the like.
  • the wiring has conductivity.
  • the wiring includes, for example, any one selected from the group consisting of Ag, Cu, Co, Al, Au.
  • Wiring includes in-plane wiring and via wiring VL.
  • the in-plane wiring is wiring extending in any direction in the xy plane.
  • the via wiring VL is a wiring extending in the z direction.
  • the via wiring VL connects, for example, elements in different layers.
  • the via wiring VL may be a through wiring that penetrates an adjacent layer and reaches a layer or a substrate that sandwiches the adjacent layer.
  • the penetrating wiring connects, for example, the domain wall moving element 102 belonging to the second layer L2 and the transistor Tr of the substrate Sb, and penetrates the insulators In1, In2, and In3 in the z direction.
  • the through wiring is continuous in the z direction, for example.
  • the read line RL, the write line WL, the common line CL, the wiring connecting these and the via wiring VL, and the wiring connecting between the via wiring VL are in-plane wiring.
  • the in-plane wiring is, for example, between the substrate Sb and the first layer L1 and between the first layer L1 and the second layer L2.
  • the readout line RL extends in the x direction, for example.
  • the readout line RL includes, for example, a readout line RL1 connected to the domain wall moving element 101 and a readout line RL2 connected to the domain wall moving element 102.
  • the readout lines RL1 and RL2 are connected to the ferromagnetic layer 20 of the domain wall moving element 102 via, for example, the electrode EL.
  • the writing line WL extends in the x direction, for example.
  • the writing line WL is connected to the via wiring VL leading to the transistor Tr, for example, via a wiring extending in the y direction.
  • the common line CL extends in the y direction, for example.
  • the domain wall moving element 101 and the domain wall moving element 102 are in different layers of the laminated structure LS.
  • the domain wall moving element 101 is in the first layer, and the domain wall moving element 102 is in the second layer.
  • An aggregate of a plurality of domain wall moving elements 101 in the first layer is referred to as a first element group.
  • An aggregate of a plurality of domain wall moving elements 102 in the second layer is referred to as a second element group.
  • the domain wall moving elements 101 and 102 each include a conductive layer 10, a non-magnetic layer 30, and a ferromagnetic layer 20.
  • Each of the domain wall moving element 101 and the domain wall moving element 102 is connected to, for example, one of the transistors Tr of the substrate Sb.
  • the transistors Tr adjacent to each other in the x direction are connected to the domain wall moving elements 101 and 102 having different layers.
  • the transistors Tr belonging to the first row arranged in the y direction are connected to the first end 101a of any of the domain wall moving elements 101 arranged in the first layer L1.
  • the transistor Tr belonging to the second row adjacent to the first row is connected to the first end 102a of any of the domain wall moving elements 102 arranged in the second layer L2.
  • the transistor Tr belonging to the third row adjacent to the second row is connected to the second end 101b of the domain wall moving element 101 arranged in the first layer L1 and connected to the transistor Tr in the first row.
  • the transistor Tr belonging to the fourth row adjacent to the third row is connected to the second end 102b of the domain wall moving element 102 arranged in the second layer L2 and connected to the transistor Tr in the second row.
  • the transistors Tr in the first and third rows control the domain wall moving element 101, and the transistors Tr in the second and fourth rows control the domain wall moving element 102.
  • the domain wall moving element 101 and the domain wall moving element 102 are in the same layer, when the transistor Tr in the second row and the first end 102a of the domain wall moving element 102 are connected by the via wiring VL, the via wiring VL and the domain wall moving element 102 are connected. The risk of contact with the element 101 increases. Therefore, it is difficult to use the transistor Tr of the second row. Therefore, when the domain wall moving element 101 is controlled by the transistors Tr in the first and third rows, the domain wall moving element 102 adjacent to the domain wall moving element 101 in the x direction is controlled by the transistors Tr in the fourth and sixth rows. Will be done.
  • the transistors Tr in the second row and the fifth row cannot be effectively used in order to prevent a short circuit.
  • the transistor Tr can be used without omission, and the integration of the integration device 200 is enhanced.
  • the domain wall moving element 101 of the first element group shown in FIGS. 2 and 3 partially overlaps with any of the domain wall moving elements 102 of the second element group when viewed from the z direction.
  • the domain wall moving element 101 partially overlaps with, for example, the domain wall moving element 102 that is in close contact with the x direction when viewed from the z direction.
  • the plurality of domain wall moving elements 101 and 102 can be accommodated in a predetermined region in the xy plane which affects the integration property.
  • first end 101a of the domain wall moving element 101 shown in FIGS. 2 and 3 and the first end 102a of the domain wall moving element 102 are displaced in the x direction.
  • the first end 101a of the domain wall moving element 101 and the first end 102a of the domain wall moving element 102 are the first ends of the conductive layer 10 constituting each of the domain wall moving elements 101 and 102.
  • FIG. 6 is a cross-sectional view of the domain wall moving elements 101 and 102 according to the first embodiment.
  • FIG. 6 is a cross section of the domain wall moving elements 101 and 102 cut in the xz plane passing through the center of the width of the conductive layer 10 in the y direction.
  • the configuration of the domain wall moving element 101 and the domain wall moving element 102 is the same.
  • the domain wall moving elements 101 and 102 have a conductive layer 10, a non-magnetic layer 30, and a ferromagnetic layer 20.
  • the laminate including the non-magnetic layer 30 and the ferromagnetic layer 20 is laminated on the conductive layer 10.
  • the domain wall moving elements 101 and 102 are three-terminal type magnetoresistive effect elements, and the length in the x direction is longer than the length in the y direction.
  • the conductive layer 10 extends in the x direction.
  • the conductive layer 10 is, for example, a rectangle having a major axis in the x direction and a minor axis in the y direction in a plan view from the z direction.
  • the conductive layer 10 faces the ferromagnetic layer 20 with the non-magnetic layer 30 interposed therebetween.
  • the conductive layer 10 has a first end connected to the first switching element SW1 and a second end connected to the second switching element SW2.
  • the conductive layer 10 contains a ferromagnet.
  • the conductive layer 10 is a layer capable of magnetically recording information by changing the internal magnetic state.
  • the conductive layer 10 is referred to as a magnetic recording layer or a domain wall moving layer.
  • the conductive layer 10 can have a first magnetic domain A1 and a second magnetic domain A2 having different magnetic states.
  • magnetization M A1 of the first magnetic domain A1 is oriented in the + z-direction
  • the magnetization M A2 of the second magnetic domain A2 is oriented in the -z direction.
  • the boundary between the first magnetic domain A1 and the second magnetic domain A2 is the domain wall DW.
  • the conductive layer 10 can have a domain wall DW inside.
  • the magnetization of the conductive layer 10 and the ferromagnetic layer 20 may be oriented in any direction in the xy plane.
  • the magnetization is oriented in the z direction
  • the power consumption of the domain wall moving element and the heat generation during operation are suppressed as compared with the case where the magnetization is oriented in the xy plane.
  • the movement width of the domain wall DW when a pulse current of the same intensity is applied is smaller than that when the magnetization is oriented in the xy plane.
  • the reluctance change width (MR ratio) of the domain wall moving element is larger than when the magnetization is oriented in the z direction.
  • the ratio of the first magnetic domain A1 and the second magnetic domain A2 in the conductive layer 10 changes.
  • the domain wall DW moves by passing a writing current in the x direction of the conductive layer 10.
  • the resistance values of the domain wall moving elements 101 and 102 change.
  • the resistance values of the domain wall moving elements 101 and 102 change according to the relative angle of magnetization of the ferromagnetic layer sandwiching the non-magnetic layer 30.
  • Domain wall motion elements 101 and 102 is changed according to the relative angle of the magnetization M A1, M A2 of the conductive layer 10 and the magnetization M 20 of the ferromagnetic layer 20.
  • the conductive layer 10 is made of a magnetic material.
  • the conductive layer 10 may be a ferromagnetic material, a ferrimagnetic material, or a combination thereof with an antiferromagnetic material whose magnetic state can be changed by an electric current.
  • the conductive layer 10 preferably has at least one element selected from the group consisting of Co, Ni, Fe, Pt, Pd, Gd, Tb, Mn, Ge and Ga.
  • Examples of the material used for the conductive layer 10 include a Co and Ni laminated film, a Co and Pt laminated film, a Co and Pd laminated film, a MnGa-based material, a GdCo-based material, and a TbCo-based material.
  • Ferrimagnetic materials such as MnGa-based materials, GdCo-based materials, and TbCo-based materials have a small saturation magnetization, and the threshold current required to move the domain wall DW is small. Further, the Co and Ni laminated film, the Co and Pt laminated film, and the Co and Pd laminated film have a large coercive force, and the moving speed of the domain wall DW becomes slow.
  • the antiferromagnetic material is, for example, Mn 3 X (X is Sn, Ge, Ga, Pt, Ir, etc.), CuMnAs, Mn 2 Au, or the like.
  • the non-magnetic layer 30 is laminated on the conductive layer 10.
  • the non-magnetic layer 30 is located between the conductive layer 10 and the ferromagnetic layer 20.
  • the non-magnetic layer 30 is made of, for example, a non-magnetic insulator, a semiconductor or a metal.
  • the non-magnetic insulator is, for example, Al 2 O 3 , SiO 2 , MgO, MgAl 2 O 4 , and a material in which some of these Al, Si, and Mg are replaced with Zn, Be, and the like. These materials have a large bandgap and excellent insulation.
  • the non-magnetic layer 30 is made of a non-magnetic insulator, the non-magnetic layer 30 is a tunnel barrier layer.
  • the non-magnetic metal is, for example, Cu, Au, Ag or the like.
  • Non-magnetic semiconductors are, for example, Si, Ge, CuInSe 2 , CuGaSe 2 , Cu (In, Ga) Se 2 and the like.
  • the thickness of the non-magnetic layer 30 is preferably 20 ⁇ or more, more preferably 30 ⁇ or more.
  • the resistance area product (RA) of the domain wall moving elements 101 and 102 becomes large.
  • the resistance area product (RA) of the domain wall moving elements 101 and 102 is preferably 1 ⁇ 10 4 ⁇ ⁇ m 2 or more, and more preferably 1 ⁇ 10 5 ⁇ ⁇ m 2 or more.
  • the resistance area product (RA) of the domain wall moving elements 101 and 102 is the element resistance of one domain wall moving element 101 and 102 and the element cross-sectional area of the domain wall moving elements 101 and 102 (a cut surface obtained by cutting the non-magnetic layer 30 in an xy plane). Area).
  • the ferromagnetic layer 20 is on the non-magnetic layer 30.
  • the ferromagnetic layer 20 has a magnetization M 20 oriented in one direction. Magnetization M 20 of the ferromagnetic layer 20 is hardly magnetization reversal than the magnetization M A1, M A2 of the first magnetic domain A1 and the second magnetic domain A2 when a predetermined external force is applied.
  • the predetermined external force is, for example, an external force applied to the magnetization by an external magnetic field or an external force applied to the magnetization by a spin polarization current.
  • the ferromagnetic layer 20 may be referred to as a magnetization fixed layer or a magnetization reference layer.
  • the ferromagnetic layer 20 includes a ferromagnet.
  • the ferromagnetic layer 20 contains, for example, a material that easily obtains a coherent tunneling effect with the conductive layer 10.
  • the ferromagnetic layer 20 is, for example, a metal selected from the group consisting of Cr, Mn, Co, Fe and Ni, an alloy containing one or more of these metals, and at least one of these metals and B, C, and N. Includes alloys and the like containing the above elements.
  • the ferromagnetic layer 20 is, for example, Co—Fe, Co—Fe—B, Ni—Fe.
  • the ferromagnetic layer 20 may be, for example, a Whistler alloy.
  • the Whisler alloy is a half metal and has a high spin polarizability.
  • the Whisler alloy is an intermetallic compound having a chemical composition of XYZ or X 2 YZ, where X is a transition metal element or noble metal element of the Co, Fe, Ni or Cu group on the periodic table, and Y is Mn, V. , Cr or a transition metal of Group Ti or an elemental species of X, and Z is a typical element of Group III to Group V.
  • Examples of the Whisler alloy include Co 2 FeSi, Co 2 FeGe, Co 2 FeGa, Co 2 MnSi, Co 2 Mn 1-a Fe a Al b Si 1-b , and Co 2 FeGe 1-c Ga c .
  • a magnetic layer may be provided on the surface of the ferromagnetic layer 20 opposite to the non-magnetic layer 30 via a spacer layer.
  • the ferromagnetic layer 20, the spacer layer, and the magnetic layer have a synthetic antiferromagnetic structure (SAF structure).
  • the synthetic antiferromagnetic structure consists of two magnetic layers sandwiching the non-magnetic layer. Since the ferromagnetic layer 20 and the magnetic layer are antiferromagnetic coupled, the coercive force of the ferromagnetic layer 20 becomes larger than that in the case where the magnetic layer is not provided.
  • the magnetic layer contains, for example, a ferromagnet and may contain an antiferromagnet such as IrMn or PtMn.
  • the spacer layer contains, for example, at least one selected from the group consisting of Ru, Ir, Rh.
  • the direction of magnetization of each layer of the domain wall moving elements 101 and 102 can be confirmed, for example, by measuring the magnetization curve.
  • the magnetization curve can be measured using, for example, MOKE (Magneto Optical Kerr Effect).
  • MOKE Magnetic Optical Kerr Effect
  • the measurement by MOKE is a measurement method performed by incident linearly polarized light on an object to be measured and using a magneto-optical effect (magnetic Kerr effect) in which rotation in the polarization direction occurs.
  • the integration device 200 is formed by a laminating step of each layer and a processing step of processing a part of each layer into a predetermined shape.
  • a sputtering method a chemical vapor deposition (CVD) method, an electron beam vapor deposition method (EB vapor deposition method), an atomic laser deposit method, or the like can be used.
  • Processing of each layer can be performed using photolithography or the like.
  • impurities are doped at a predetermined position on the substrate Sb to form a source S and a drain D.
  • a gate insulating film GI and a gate G are formed between the source S and the drain D.
  • the source S, drain D, gate insulating film GI, and gate G are transistors Tr.
  • the substrate Sb a commercially available semiconductor substrate in which transistors Tr are periodically arranged may be used.
  • the wiring layer up to the first layer L1 is formed.
  • the wiring layer can be made using photolithography.
  • the first element group of the first layer L1 is manufactured.
  • a ferromagnetic layer, a non-magnetic layer, and a ferromagnetic layer are laminated in order, and they are processed into a predetermined shape.
  • Each of the ferromagnetic layer, the non-magnetic layer, and the ferromagnetic layer is a conductive layer 10, a non-magnetic layer 30, and a ferromagnetic layer 20.
  • the first element group can also be manufactured by using photolithography.
  • the integrated device 200 is obtained by manufacturing the wiring layer between the first layer L1 and the second layer L2 and the second element group of the second layer by the same procedure.
  • the integration device 200 according to the first embodiment is excellent in integration.
  • the domain wall moving elements 101 and 102 are three-terminal type magnetoresistive effect elements, and the length in the x direction is longer than the length in the y direction. Therefore, when viewed from the z direction, the shape of the occupied region of the domain wall moving elements 101 and 102 and the shape of the occupied region of the transistor Tr are different. It is difficult to integrate two elements with different occupied areas while ensuring electrical connection to each other. As a result, as described above, a part of the regularly arranged transistors Tr may not be available.
  • the domain wall moving elements 101 and 102 are formed in different layers. Therefore, the domain wall moving elements 101 and 102 can be manufactured according to the arrangement of the transistors Tr on the substrate Sb. As a result, the transistor Tr on the substrate Sb can be used without omission.
  • a neuromorphic device is a device that performs operations on a neural network. Neuromorphic devices artificially mimic the relationship between neurons and synapses in the human brain.
  • FIG. 7 is a schematic diagram of the neural network NN.
  • Neural networks NN includes an input layer L in the intermediate layer L m and the output layer L out. Although FIG. 7 presents an example in which the intermediate layer L m is three layers, the number of intermediate layers L m does not matter.
  • Each of the input layer L in the intermediate layer L m and the output layer L out comprises a plurality of chips C, each chip C corresponds to neurons in the brain.
  • Each of the input layer L in the intermediate layer L m and the output layer L out are connected by transmission means.
  • the means of communication correspond to synapses in the brain.
  • the neural network NN increases the correct answer rate of a question by learning by a transmission means (synapse). Learning is to find knowledge that can be used in the future from information.
  • the neural network NN learns by operating while changing the weight applied to the transmission means.
  • the transmission means performs a product operation for weighting the input signal and a sum operation for adding the results of the product operation. That is
  • the integration device 200 can perform a product-sum calculation.
  • the resistance value changes to analog by changing the position of the domain wall DW. Designing the resistance value of the domain wall moving element 100 corresponds to giving weight to the transmission means.
  • a current is passed from the read line RL toward the common line CL.
  • the current (output value) output from the common line CL differs depending on the resistance value (weight) of the domain wall moving element 100. That is, applying a current from the read line RL toward the common line CL corresponds to the product operation in the neural network NN.
  • the common line CL is connected to a plurality of domain wall moving elements 100 belonging to the same row, and the current detected at the end of the common line CL is a value obtained by summing the results calculated by the respective domain wall moving elements 100. Will be. Therefore, the integrated device 200 functions as a product-sum calculator for the neuromorphic device.
  • the current applied from each of the read-out lines RL of the integrated device 200 is an input to the product-sum calculator, and the current output from each of the common line CL of the integrated device 200 is an output from the product-sum calculator.
  • the input signal to the product-sum calculator may be controlled by the pulse width, the pulse height, or the pulse frequency.
  • the neuromorphic device has, for example, an integrated device 200 and an output conversion unit.
  • the output conversion unit has an activation function.
  • the output conversion unit is provided at each end of the common line CL.
  • the output conversion unit converts the product-sum operation result output from the common line CL according to the activation function.
  • the integration device 200 may perform one product-sum operation or a plurality of product-sum operations.
  • the integrating device 200 performs a plurality of product-sum operations, for example, the first element group belonging to the first layer L1 performs one product-sum operation, and the second element group belonging to the second layer L2 performs one product-sum operation. May be done.
  • FIG. 8 is a circuit image diagram when the integrated device 200 performs a product-sum operation different for each layer.
  • the first element group belonging to the first layer L1 is one product-sum calculator
  • the second element group belonging to the second layer L2 is one product-sum calculator.
  • Each product-sum calculator has magnetic domain wall moving elements 101 and 102 arranged in a matrix, and a read line RL, a write line WL, and a common line CL connected to these elements.
  • the product-sum calculator of the first layer L1 and the product-sum calculator of the second layer L2 may directly exchange signals.
  • the output of the product-sum calculator of the first layer L1 may be input to the product-sum calculator of the second layer L2. That is, the output of the first element group may be input to the second element group.
  • each of the common lines CL connected to the domain wall moving element 101 of the first layer L1 is connected to each of the readout lines RL2 connected to the domain wall moving element 102 of the second layer L2.
  • the neural network NN is between the input layer L in the first intermediate layer L m1, between the first intermediate layer L m1 and the second intermediate layer L m @ 2, a second intermediate layer L m @ 2 If between the third intermediate layer L m3, it is carried out product-sum operation in the third between the intermediate layer L m3 and the output layer L out, each. That is, the neural network NN uses the result of the previous product-sum operation for the later product-sum operation.
  • the first element group is responsible for the calculation between the first intermediate layer L m1 and the second intermediate layer L m2 in the neural network NN, and the first layer The two element groups are responsible for the calculation between the second intermediate layer L m2 and the third intermediate layer L m3 in the neural network NN. That is, the first element group and the second element group each carry out operations between different intermediate layers in the neural network.
  • the output of the product-sum calculator of the second layer L2 may be returned again as the input of the product-sum calculator of the first layer L1. That is, the output of the second element group may be input to the first element group.
  • each of the common lines CL connected to the domain wall moving element 102 of the second layer L2 may be connected to each of the readout lines RL1 connected to the domain wall moving element 101 of the first layer L1.
  • Such a connection corresponds to, for example, a process of returning the result of the third intermediate layer L m3 to the first intermediate layer L m1 in the neural network NN shown in FIG. 7. That is, by making such a connection, the integrated device 200 can realize a recurrent neural network.
  • Recurrent neural networks can handle non-linear time series data.
  • FIG. 9 is a circuit diagram of the integrated device 201 according to the first modification.
  • the integration device 201 has a comparison device CP connected to two common lines CL.
  • the positive and negative of the weight applied to the domain wall moving element 101 belonging to the first element group and the weight applied to the domain wall moving element 102 belonging to the second element group are different.
  • the first element group of the first layer L1 performs a product-sum operation of positive weights.
  • the first layer L1 is called an active layer.
  • the second element group of the second layer L2 performs a product-sum operation of negative weights.
  • the second layer L2 is called a suppression layer.
  • the positive or negative of the weight can be freely changed depending on which value the resistance values of the domain wall moving elements 101 and 102 are defined as 0.
  • the comparison device CP compares the output of the first layer L1 and the output of the second layer L2, and outputs the comparison result (for example, the difference between the output values).
  • the comparison device CP is, for example, an operational amplifier.
  • the integration device 201 can perform a more complicated calculation by comparing the calculation results using different positive and negative weights.
  • the positional relationship between the domain wall moving element 101 and the domain wall moving element 102 when viewed from the z direction can be freely set.
  • FIG. 10 is a plan view of a characteristic portion of the integration device 202 according to the second modification.
  • FIG. 10 is shown except for the read line RL, the write line WL, and the common line CL.
  • FIG. 11 is a cross-sectional view of a characteristic portion of the integration device 202 according to the second modification.
  • FIG. 11 is an xz cross section cut along the line BB in FIG.
  • the first end 101a of the domain wall moving element 101 shown in FIG. 10 and the first end 102a of the domain wall moving element 102 have the same positions in the x direction. It is also possible to align the positions of the domain wall moving element 101 and the domain wall moving element 102 in the x direction by routing the wiring between the elements.
  • the domain wall moving element 101 and the domain wall moving element 102 do not overlap in the z direction. You may.
  • the domain wall moving element 101 and the domain wall moving element 102 do not overlap in the z direction, and the positions of the first end 101a and the first end 102a of the respective elements are displaced in the x direction. This is an example.
  • the domain wall moving element 101 and the domain wall moving element 102 do not overlap in the z direction, and the positions of the first end 101a and the first end 102a of the respective elements coincide with each other in the x direction. This is an example.
  • the domain wall moving element 101 and the domain wall moving element 102 may intersect with each other when viewed from the z direction.
  • the conductive layer 10 can be designed to be long by inclining the longitudinal direction of the domain wall moving elements 101 and 102 with respect to the row direction and the column direction of the transistor Tr. When the length of the conductive layer 10 is long, the rate of change of the resistance values of the domain wall moving elements 101 and 102 becomes gradual. That is, the domain wall moving elements 101 and 102 can realize more analog data changes.
  • FIG. 15 is a plan view of a characteristic portion of the integration device 206 according to the sixth modification.
  • FIG. 15 is shown except for the read line RL, the write line WL, and the common line CL.
  • FIG. 16 is a cross-sectional view of a characteristic portion of the integration device 206 according to the sixth modification.
  • the domain wall moving element 101 belonging to the first element group and the domain wall moving element 102 belonging to the second element group are connected to the same second switching element SW2.
  • This second switching element is the second switching element SW2 connected to the common line CL. That is, the domain wall moving element 101 and the domain wall moving element 102 share the second switching element SW2 connected to the common line CL.
  • the transistors Tr belonging to the first row arranged in the y direction are connected to the first end 101a of any of the domain wall moving elements 101 arranged in the first layer L1.
  • the transistor Tr belonging to the second row adjacent to the first row is connected to the first end 102a of any of the domain wall moving elements 102 arranged in the second layer L2.
  • the transistor Trs belonging to the third row adjacent to the second row are connected to the second end 101b of the domain wall moving element 101 arranged in the first layer L1 and connected to the transistor Tr in the first row, and the transistor Tr in the second row. It is connected to the second end 102b of the connected domain wall moving element 102.
  • the number of switching elements required to control the domain wall moving elements 101 and 102 can be reduced.
  • FIG. 17 is a cross-sectional view of a characteristic portion of the integration device 207 according to the seventh modification.
  • any domain wall moving element 101 belonging to the first element group and any domain wall moving element 102 belonging to the second element group are connected via a connection wiring CW. ..
  • the domain wall moving element 101 belonging to the first element group is connected to the domain wall moving element 102 belonging to the second element group which is in close contact with each other via the connection wiring CW without electrically interposing the substrate Sb. All of the domain wall moving elements 101 belonging to the first element group do not have to be connected to the domain wall moving element 102, and any one of them may be used.
  • the ferromagnetic layer 20 of the domain wall moving element 101 is connected to the conductive layer 10 of the domain wall moving element 102.
  • the connection wiring CW may have a vertical switching element VSW.
  • the vertical switching element VSW is a switching element composed of laminated films laminated in the z direction.
  • an element that utilizes a phase change in a crystal layer such as an Ovonic Threshold Switch (OTS), an element that utilizes a change in band structure such as a metal insulator transition (MIT) switch, a Zener diode and an avalanche diode.
  • OTS Ovonic Threshold Switch
  • MIT metal insulator transition
  • Zener diode an avalanche diode
  • An element that utilizes a breakdown voltage and an element whose conductivity changes with a change in atomic position is a vertical switching element VSW.
  • the domain wall moving element 101 and the domain wall moving element 102 are connected by the connection wiring CW, a current path from the readout line RL2 to the common line CL via the domain wall moving elements 101 and 102 is created. That is, the combined resistance obtained by combining the resistance value of the domain wall moving element 101 and the resistance value of the domain wall moving element 102 can be read out.
  • the resistance values of the domain wall moving elements 101 and 102 correspond to the weights.
  • the above current path can express a new weight obtained by synthesizing the weights of the two domain wall moving elements 101 and 102. Therefore, in the neuromorphic device using the integration device 207 according to the seventh modification, three weights can be expressed by the two domain wall moving elements 101 and 102, more complicated operations can be performed, and the expressive power is enhanced. ..
  • the magnetic element may be a 3-terminal type element, and may be, for example, a spin-orbit torque type magnetoresistive effect element 110.
  • FIG. 18 is a cross-sectional view of a spin-orbit torque type magnetoresistive effect element 110 which is an example of a magnetic element.
  • the spin orbit torque type magnetoresistive element 110 has a conductive layer 50, a first ferromagnetic layer 60, a non-magnetic layer 70, and a second ferromagnetic layer 80.
  • the spin orbital torque type magnetoresistive effect element 110 is a magnetoresistive effect element that reverses the magnetization by using the spin orbital torque.
  • the resistance value in the stacking direction of the spin trajectory torque type magnetoresistive element 110 changes as the spin is injected from the conductive layer 50 into the first ferromagnetic layer 60.
  • the spin orbit torque type magnetoresistive element 110 may be referred to as a spin injection type magnetoresistive element or a spin current magnetoresistive element.
  • the conductive layer 50 may be referred to as spin-orbit torque wiring.
  • the conductive layer 50 generates a spin current by the spin Hall effect when an electric current flows, and injects spin into the first ferromagnetic layer 60.
  • the conductive layer 50 applies, for example, a spin-orbit torque (SOT) sufficient to reverse the magnetization M 60 of the first ferromagnetic layer 60 to the magnetization M 60 of the first ferromagnetic layer 60.
  • SOT spin-orbit torque
  • the conductive layer 50 contains any one of a metal, an alloy, an intermetal compound, a metal boulder, a metal carbide, a metal silicide, and a metal phosphate having a function of generating a spin current by the spin Hall effect when an electric current flows.
  • the conductive layer 50 contains, for example, a non-magnetic heavy metal as a main element.
  • the main element is an element having the highest proportion among the elements constituting the conductive layer 50.
  • the conductive layer 50 contains, for example, a heavy metal having a specific density of yttrium (Y) or higher. Since non-magnetic heavy metals have a large atomic number of atomic number 39 or higher and have d-electrons or f-electrons in the outermost shell, spin-orbit interaction strongly occurs. The spin Hall effect is generated by the spin-orbit interaction, and spins are likely to be unevenly distributed in the conductive layer 50, and spin current JS is likely to occur.
  • the conductive layer 50 includes, for example, any one selected from the group consisting of Au, Hf, Mo, Pt, W, and Ta.
  • the same material as the ferromagnetic layer 20 can be used for the first ferromagnetic layer 60 and the second ferromagnetic layer 80.
  • the first ferromagnetic layer 60 by which the direction of magnetization changes M 60, is a layer that trigger data storage.
  • the first ferromagnetic layer 60 may be referred to as a magnetization free layer.
  • Spin is injected into the first ferromagnetic layer 60 from the conductive layer 50.
  • the second ferromagnetic layer 80 is a layer having a magnetization M 80 that serves as a reference in the direction of the magnetization M 60 of the first ferromagnetic layer 60.
  • Magnetization M 80 of the second ferromagnetic layer 80 the orientation direction than the magnetization M 60 of the first ferromagnetic layer 60 is hardly changed when a predetermined external force is applied.
  • the second ferromagnetic layer 80 is sometimes referred to as a magnetization fixed layer.
  • the spin orbital torque type magnetoresistive sensor 110 changes its resistance value according to the difference in the relative angles of magnetization between the first ferromagnetic layer 60 and the second ferromagnetic layer 80.
  • non-magnetic layer 70 the same material as the above-mentioned non-magnetic layer 30 can be used.
  • the spin orbit torque type magnetoresistive element 110 is a 3-terminal type magnetoresistive element, and the length in the x direction is longer than the length in the y direction. Therefore, as in the case of the domain wall moving element 100, the spin-orbit torque type magnetoresistive element 110 is formed in different layers, so that the integration of the integrated device can be enhanced.

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Abstract

本実施形態にかかる集積装置（200）は、基板（Sb）と、前記基板上に積層された積層構造体（LS）と、を備え、前記積層構造体は、第１階層（L1）に配置された第１素子群（101）と、前記第１階層と異なる第２階層（L2）に配置された第２素子群（102）と、を備え、前記第１素子群及び前記第２素子群はそれぞれ、複数の磁気素子を含み、前記基板は、前記第１素子群及び前記第２素子群のそれぞれに属する前記複数の磁気素子を制御する複数のスイッチング素子（SW1, SW2）を有する。

Description

集積装置及びニューロモーフィックデバイス
　本発明は、集積装置及びニューロモーフィックデバイスに関する。
　二つの強磁性層の磁化の相対角の変化に基づく抵抗値変化（磁気抵抗変化）を利用した磁気抵抗効果素子が知られている。磁気抵抗効果素子の中には、データを書き込む際の電流経路とデータを読み出す際の電流経路とが異なるものがある。このような磁気抵抗効果素子は、異なる電流経路の電流をそれぞれ制御するために、３つのスイッチング素子が接続される。３つのスイッチング素子で制御される磁気抵抗効果素子は、３端子型の磁気抵抗効果素子と言われる。
　例えば、特許文献１に記載されたスピン軌道トルクを利用した磁気記録素子は、３端子型の磁気抵抗効果素子の一例である。また例えば、特許文献２に記載された磁壁移動型の磁気抵抗効果素子は、３端子型の磁気抵抗効果素子の一例である。
特開２０１７－２０４８３３号公報 特許第５４４１００５号公報
　磁気抵抗効果素子は、集積して用いることが多い。磁気抵抗効果素子を集積した集積装置の集積性を高めることが求められている。
　磁気抵抗効果素子の占有面積及び磁気抵抗効果素子を制御するスイッチング素子の占有面積は、集積装置の集積性に影響を及ぼす。３端子型の磁気抵抗効果素子は一方向に長い形状となる場合が多く、３端子型の磁気抵抗効果素子の占有領域の形状は、スイッチング素子の占有領域の形状と一致しない場合が多い。占有領域の形状の異なるこれらの素子を高密度に集積することは難しい。
　本発明は上記問題に鑑みてなされたものであり、集積性の高い集積装置及びニューロモーフィックデバイスを提供することを目的とする。
（１）第１の態様に係る集積装置は、基板と、前記基板上に積層された積層構造体と、を備え、前記積層構造体は、第１階層に配置された第１素子群と、前記第１階層と異なる第２階層に配置された第２素子群と、を備え、前記第１素子群及び前記第２素子群はそれぞれ、複数の磁気素子を含み、前記基板は、前記第１素子群及び前記第２素子群に属する前記複数の磁気素子のそれぞれを制御する複数のスイッチング素子を有する。
（２）上記態様に係る集積装置において、前記積層構造体は、前記基板と前記第１階層又は前記第２階層との間、及び、前記第１階層と前記第２階層との間に、積層方向と交差する面内のいずれかの方向に延びる面内配線を含んでもよい。
（３）上記態様に係る集積装置において、前記第１素子群のいずれかの前記磁気素子と前記第２素子群のいずれかの前記磁気素子とが配線を介して接続されていてもよい。
（４）上記態様に係る集積装置において、前記配線が、縦型スイッチング素子を有してもよい。
（５）上記態様に係る集積装置において、前記積層構造体は、隣接する階層を貫通し、前記隣接する階層を挟む階層又は基板に至る貫通配線を含んでもよい。
（６）上記態様に係る集積装置において、前記第１素子群の出力が、前記第２素子群に入力されてもよい。
（７）上記態様に係る集積装置において、積層方向から見て、前記第１素子群の前記磁気素子はそれぞれ、前記第２素子群のいずれかの前記磁気素子と一部で重ってもよい。
（８）上記態様に係る集積装置において、前記複数の磁気素子はそれぞれ、導電層と、前記導電層に積層される強磁性層を含む積層体と、を備え、前記複数の磁気素子はそれぞれ、３つのスイッチング素子と電気的に接続してもよい。
（９）上記態様に係る集積装置において、前記導電層は強磁性体を含み、前記積層体は前記導電層に近い側から順に非磁性層、強磁性層を有してもよい。
（１０）上記態様に係る集積装置において、前記積層体は、前記導電層に近い側から順に第１強磁性層、非磁性層、第２強磁性層を有してもよい。
（１１）上記態様に係る集積装置の前記導電層が延びる第１方向と交差する第２方向に隣接し、異なる階層にある２つの磁気素子において、前記第１階層にある磁気素子の前記導電層の第１端と、前記第２階層にある磁気素子の前記導電層の第１端とは、前記第１方向の位置がずれていてもよい。
（１２）上記態様に係る集積装置の前記導電層が延びる第１方向と交差する第２方向に隣接し、異なる階層にある２つの磁気素子において、前記第１階層にある磁気素子の前記導電層の第１端と、前記第２階層にある磁気素子の前記導電層の第１端とは、前記第１方向の位置が一致していてもよい。
（１３）上記態様に係る集積装置において、前記複数のスイッチング素子は、行列状に配列し、第１列に属するスイッチング素子は、前記第１階層に配置された前記複数の磁気素子のうちのいずれかに接続され、第１列と隣接する第２列に属するスイッチング素子は、前記第２階層に配置された前記複数の磁気素子のいずれかに接続されていてもよい。
（１４）上記態様に係る集積装置において、前記第１素子群に属する前記複数の磁気素子のいずれかと、前記第２素子群に属する前記複数の磁気素子のいずれかとが、同じスイッチング素子に接続されていてもよい。
（１５）第２の態様に係るニューロモーフィックデバイスは、上記態様に係る集積装置を含む。
（１６）上記態様に係るニューロモーフィックデバイスにおいて、前記第１素子群及び前記第２素子群はそれぞれ、ニューラルネットワークにおける異なる中間層の間の演算を担ってもよい。
（１７）上記態様に係るニューロモーフィックデバイスは、前記第１素子群に印加される重みと前記第２素子群に印加される重みの正負が異なり、前記第１素子群の出力と前記第２素子群の出力とを比較する比較装置をさらに備えてもよい。
　上記態様に係る集積装置及びニューロモーフィックデバイスは、集積性が高い。
第１実施形態にかかる集積装置の回路図である。 第１実施形態にかかる集積装置の特徴部分の平面図である。 第１実施形態にかかる集積装置の２つの磁気素子の近傍を拡大した平面図である。 第１実施形態にかかる集積装置の特徴部分の断面図である。 第１実施形態にかかる集積装置の特徴部分の斜視図である。 第１実施形態にかかる磁壁移動素子の断面図である。 ニューラルネットワークの模式図である。 集積装置が階層ごとに異なる積和演算を行う場合の回路イメージ図である。 第１変形例に係る集積装置の回路図である。 第２変形例にかかる集積装置の特徴部分の平面図である。 第２変形例にかかる集積装置の特徴部分の断面図である。 第３変形例にかかる集積装置の特徴部分の平面図である。 第４変形例にかかる集積装置の特徴部分の平面図である。 第５変形例にかかる集積装置の特徴部分の平面図である。 第６変形例にかかる集積装置の特徴部分の平面図である。 第６変形例にかかる集積装置の特徴部分の断面図である。 第７変形例にかかる集積装置の特徴部分の断面図である。 磁性素子の一例であるスピン軌道トルク型磁気抵抗効果素子の断面図である。
　以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
　まず方向について定義する。基板Ｓｂ（図４参照）の一面の一方向をｘ方向、ｘ方向と直交する方向をｙ方向とする。ｘ方向は、例えば、磁気素子の導電層が延びる方向である。ｘ方向は、第１方向の一例である。ｙ方向は、第２方向の一例である。ｚ方向は、ｘ方向及びｙ方向と直交する方向である。ｚ方向は、積層方向の一例である。以下、＋ｚ方向を「上」、－ｚ方向を「下」と表現する場合がある。＋ｚ方向は、基板Ｓｂから離れる方向である。上下は、必ずしも重力が加わる方向とは一致しない。
　また本明細書において「第１方向に延びる」とは、第１方向の長さが他の方向の長さより長いことを意味する。また本明細書において「接続」とは、直接的な接続に限られず、間に層を介する接続を含む。
「第１実施形態」
　図１は、第１実施形態に係る集積装置２００の回路図である。集積装置２００は、複数の磁壁移動素子１００、複数の第１スイッチング素子ＳＷ１、複数の第２スイッチング素子ＳＷ２、複数の第３スイッチング素子ＳＷ３、複数の書き込み線ＷＬ、複数の読出し線ＲＬ、複数の共通線ＣＬを有する。磁壁移動素子１００は、磁気素子の一例である。
　磁壁移動素子１００は、例えば、行列状に配列している。一つの磁壁移動素子１００は、一つの第１スイッチング素子ＳＷ１、一つの第２スイッチング素子ＳＷ２、一つの第３スイッチング素子ＳＷ３のそれぞれに接続されている。第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３のいずれかは、複数の磁壁移動素子１００に接続してもよい。
　特定の磁壁移動素子１００に接続された第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２をＯＮにすると、特定の磁壁移動素子１００にデータが書き込まれる。また特定の磁壁移動素子１００に接続された第２スイッチング素子ＳＷ２と第３スイッチング素子ＳＷ３とをＯＮにすると、特定の磁壁移動素子１００に書き込まれたデータが読み出される。
　第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３は、例えば、電界効果型のトランジスタである。第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３は、例えば、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）のように結晶層の相変化を利用した素子、金属絶縁体転移（ＭＩＴ）スイッチのようにバンド構造の変化を利用した素子、ツェナーダイオード及びアバランシェダイオードのように降伏電圧を利用した素子、原子位置の変化に伴い伝導性が変化する素子でもよい。
　第１スイッチング素子ＳＷ１は、書き込み線ＷＬに接続される。第２スイッチング素子ＳＷ２は、共通線ＣＬに接続される。第３スイッチング素子ＳＷ３は、読出し線ＲＬに接続される。読出し線ＲＬは、データを読出し時に電流が流れる配線である。書き込み線ＷＬは、データを書き込み時に電流が流れる配線である。共通線ＣＬは、データの書き込み時及びデータの読出し時のいずれの場合にも電流が流れる配線である。
　図２は、第１実施形態にかかる集積装置２００の特徴部分の平面図である。図２は、読出し線ＲＬ、書き込み線ＷＬ、共通線ＣＬを除いて図示している。図３は、第１実施形態にかかる集積装置２００の２つの磁壁移動素子１０１，１０２の近傍を拡大した平面図である。図４は、第１実施形態にかかる集積装置２００の特徴部分の断面図である。図４は、図２及び図３におけるＡ－Ａ線に沿って切断したｘｚ断面である。図５は、集積装置２００の特徴部分の斜視図である。図５は、絶縁体Ｉｎを除いて図示している。磁壁移動素子１０１，１０２は、磁壁移動素子１００の一例である。
　集積装置２００は、基板Ｓｂと積層構造体ＬＳとを備える。積層構造体ＬＳは、基板Ｓｂ上にある。
　基板Ｓｂは、例えば、半導体基板である。基板Ｓｂは、複数のスイッチング素子を有する。複数のスイッチング素子の間は、素子間絶縁体Ｅｉで絶縁されている。複数のスイッチング素子は、後述する第１素子群及び第２素子群のそれぞれに属する複数の磁壁移動素子１００、１０１を制御する。複数のスイッチング素子は、第１素子群及び第２素子群のそれぞれに属する複数の磁壁移動素子１００、１０１のすべてを制御する必要はなく、少なくとも磁壁移動素子１００、１０１の一つずつを制御する。
　複数のスイッチング素子は、例えば、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２である。第３スイッチング素子ＳＷ３は、例えば、ｙ方向の異なる位置にある。第３スイッチング素子ＳＷ３は、例えば、磁壁移動素子１０１、１０２が集積された集積領域の外側の周辺領域にある。以下、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２が集積領域内に行列状に配列している場合を例とする。
　第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２はそれぞれ、例えば電界効果型のトランジスタＴｒである。以下、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２を区別せずに、単にトランジスタＴｒという場合がある。
　トランジスタＴｒは、例えば、行列状に配列している。トランジスタＴｒは、例えば、ゲートＧとゲート絶縁膜ＧＩとソースＳとドレインＤとを有する。ゲートＧは、ｚ方向から見て、ソースＳとドレインＤとの間にある。ゲートＧは、ソースＳとドレインＤとの間の電荷の流れを制御する。ソースＳとドレインＤとは、電流の流れ方向によって規定された名称であり、電流の流れ方向に応じて位置が変わる。図２から図５に示すソースＳとドレインＤとの位置関係は一例であり、それぞれのトランジスタＴｒのソースＳとドレインＤの位置関係は反対でもよい。
　積層構造体ＬＳは、複数の磁壁移動素子１０１、１０２と配線と絶縁体Ｉｎとを備える。積層構造体ＬＳは、複数の階層を有する。階層は、機能ごとに分けられた層である。積層構造体ＬＳは、積層工程と加工工程との繰り返しによって作製されており、それぞれの積層工程で積層された単位が階層となっている場合が多い。積層構造体ＬＳは、例えば、面内配線を含む配線層と磁壁移動素子を含む素子層とが交互に積層されている。素子層は、例えば、第１階層Ｌ１、第２階層Ｌ２を含む。素子層は、３層以上でもよい。
　複数の磁壁移動素子１０１、１０２及び配線は、絶縁体Ｉｎ内にある。絶縁体Ｉｎは、階層ごとに形成される。絶縁体Ｉｎは、例えば、階層ごとに絶縁体Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ４に区分される。絶縁体Ｉｎは、多層配線の配線間や素子間を絶縁する。絶縁体Ｉｎは、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣ）、窒化クロム、炭窒化シリコン（ＳｉＣＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯｘ）等である。
　配線は、導電性を有する。配線は、例えば、Ａｇ、Ｃｕ、Ｃｏ、Ａｌ、Ａｕからなる群から選択されるいずれか一つを含む。配線は、面内配線とビア配線ＶＬとがある。面内配線は、ｘｙ面内のいずれかの方向に延びる配線である。ビア配線ＶＬは、ｚ方向に延びる配線である。ビア配線ＶＬは、例えば、異なる階層にある素子間を繋ぐ。ビア配線ＶＬは、隣接する階層を貫通し、隣接する階層を挟む階層又は基板に至る貫通配線でもよい。貫通配線は、例えば、第２階層Ｌ２に属する磁壁移動素子１０２と基板ＳｂのトランジスタＴｒとを繋ぎ、絶縁体Ｉｎ１、Ｉｎ２、Ｉｎ３をｚ方向に貫通する。貫通配線は、例えば、ｚ方向に連続する。
　例えば、読出し線ＲＬ、書き込み線ＷＬ、共通線ＣＬ、これらとビア配線ＶＬとを接続する配線、ビア配線ＶＬの間を接続する配線は、面内配線である。面内配線は、例えば、基板Ｓｂと第１階層Ｌ１との間、及び、第１階層Ｌ１と第２階層Ｌ２との間にある。読出し線ＲＬは、例えば、ｘ方向に延びる。読出し線ＲＬは、例えば、磁壁移動素子１０１に接続される読出し線ＲＬ１と磁壁移動素子１０２に接続される読出し線ＲＬ２とがある。読出し線ＲＬ１、ＲＬ２は、例えば、電極ＥＬを介して磁壁移動素子１０２の強磁性層２０に接続される。書き込み線ＷＬは、例えば、ｘ方向に延びる。書き込み線ＷＬは、例えば、ｙ方向に延びる配線を介してトランジスタＴｒに至るビア配線ＶＬに接続されている。共通線ＣＬは、例えば、ｙ方向に延びる。
　磁壁移動素子１０１と磁壁移動素子１０２は、積層構造体ＬＳの異なる階層にある。磁壁移動素子１０１は第１階層にあり、磁壁移動素子１０２は第２階層にある。磁壁移動素子１０１は、第１階層に複数ある。第１階層にある複数の磁壁移動素子１０１の集合体を第１素子群と称する。磁壁移動素子１０２は、第２階層に複数ある。第２階層にある複数の磁壁移動素子１０２の集合体を第２素子群と称する。磁壁移動素子１０１，１０２はそれぞれ、導電層１０と非磁性層３０と強磁性層２０とを備える。
　磁壁移動素子１０１及び磁壁移動素子１０２のそれぞれは、例えば、基板ＳｂのトランジスタＴｒのいずれかに接続されている。例えば、ｘ方向に隣り合うトランジスタＴｒは、異なる階層の磁壁移動素子１０１、１０２に接続される。例えば、ｙ方向に並ぶ第１列に属するトランジスタＴｒは、第１階層Ｌ１に配置されたいずれかの磁壁移動素子１０１の第１端１０１ａに接続される。第１列と隣り合う第２列に属するトランジスタＴｒは、第２階層Ｌ２に配置されたいずれかの磁壁移動素子１０２の第１端１０２ａに接続される。第２列と隣り合う３列に属するトランジスタＴｒは、第１階層Ｌ１に配置され第１列のトランジスタＴｒに接続された磁壁移動素子１０１の第２端１０１ｂに接続される。第３列と隣り合う第４列に属するトランジスタＴｒは、第２階層Ｌ２に配置され第２列のトランジスタＴｒに接続された磁壁移動素子１０２の第２端１０２ｂに接続される。第１列と第３列のトランジスタＴｒは磁壁移動素子１０１を制御し、第２列と第４列のトランジスタＴｒは磁壁移動素子１０２を制御する。
　磁壁移動素子１０１と磁壁移動素子１０２とが同じ階層にある場合、第２列のトランジスタＴｒと磁壁移動素子１０２の第１端１０２ａとをビア配線ＶＬで接続しようとすると、ビア配線ＶＬと磁壁移動素子１０１とが接する恐れが高まる。そのため、第２列のトランジスタＴｒを利用することが難しい。したがって、第１列と第３列のトランジスタＴｒで磁壁移動素子１０１を制御した場合、磁壁移動素子１０１とｘ方向に隣り合う磁壁移動素子１０２は、第４列と第６列のトランジスタＴｒで制御することになる。つまり、磁壁移動素子１０１、１０２が同じ階層にあると、短絡を防ぐために、第２列と第５列のトランジスタＴｒを有効に利用することができない。これに対し、磁壁移動素子１０１、１０２が異なる階層にあることで、トランジスタＴｒを漏れなく利用でき、集積装置２００の集積性が高まる。
　また図２及び図３に示す第１素子群の磁壁移動素子１０１はそれぞれ、第２素子群のいずれかの磁壁移動素子１０２と、ｚ方向から見て一部で重なっている。磁壁移動素子１０１は、例えば、ｘ方向に最近接する磁壁移動素子１０２と、ｚ方向から見て一部で重なる。複数の磁壁移動素子１０１、１０２をｚ方向に重ねて配置すると、集積性に影響を及ぼすｘｙ面内において、所定の領域内に複数の磁壁移動素子１０１、１０２を収容できる。
　また図２及び図３に示す磁壁移動素子１０１の第１端１０１ａと、磁壁移動素子１０２の第１端１０２ａとは、ｘ方向の位置がずれている。磁壁移動素子１０１の第１端１０１ａ及び磁壁移動素子１０２の第１端１０２ａは、磁壁移動素子１０１、１０２のそれぞれを構成する導電層１０の第１端である。第１端１０１ａ、１０２ａの位置を基板ＳｂのトランジスタＴｒの位置に合わせてずらすことで、磁壁移動素子１０１、１０２とトランジスタＴｒとを繋ぐ配線の引き回しが簡単になる。
　図６は、第１実施形態に係る磁壁移動素子１０１、１０２の断面図である。図６は、導電層１０のｙ方向の幅の中心を通るｘｚ平面で磁壁移動素子１０１、１０２を切断した断面である。磁壁移動素子１０１と磁壁移動素子１０２との構成は、同じである。磁壁移動素子１０１、１０２は、導電層１０と非磁性層３０と強磁性層２０とを有する。非磁性層３０と強磁性層２０とを含む積層体は、導電層１０に積層されている。磁壁移動素子１０１、１０２は、３端子型の磁気抵抗効果素子であり、ｘ方向の長さがｙ方向の長さより長い。
　導電層１０は、ｘ方向に延びる。導電層１０は、例えば、ｚ方向からの平面視で、ｘ方向が長軸、ｙ方向が短軸の矩形である。導電層１０は、非磁性層３０を挟んで、強磁性層２０と対向する。導電層１０は、第１端が第１スイッチング素子ＳＷ１に接続され、第２端が第２スイッチング素子ＳＷ２に接続されている。
　導電層１０は、強磁性体を含む。導電層１０は、内部の磁気的な状態の変化により情報を磁気記録可能な層である。導電層１０は、磁気記録層、磁壁移動層と称される。導電層１０は、磁気的な状態の異なる第１磁区Ａ１と第２磁区Ａ２とを有することができる。第１磁区Ａ１の磁化ＭＡ１と第２磁区Ａ２の磁化ＭＡ２とは、例えば、反対方向に配向する。例えば第１磁区Ａ１の磁化ＭＡ１は＋ｚ方向に配向し、第２磁区Ａ２の磁化ＭＡ２は－ｚ方向に配向している。第１磁区Ａ１と第２磁区Ａ２との境界が磁壁ＤＷである。導電層１０は、内部に磁壁ＤＷを有することができる。
　以下、磁化がｚ軸方向に配向した例を用いて説明するが、導電層１０及び強磁性層２０の磁化はｘｙ面内のいずれかの方向に配向していてもよい。磁化がｚ方向に配向する場合は、磁化がｘｙ面内に配向する場合より磁壁移動素子の消費電力、動作時の発熱が抑制される。また磁化がｚ方向に配向する場合は、磁化がｘｙ面内に配向する場合より同じ強度のパルス電流を印加した際における磁壁ＤＷの移動幅が小さくなる。一方で、磁化がｘｙ面内のいずれかに配向する場合は、磁化がｚ方向に配向する場合より磁壁移動素子の磁気抵抗変化幅（ＭＲ比）が大きくなる。
　磁壁ＤＷが移動すると、導電層１０における第１磁区Ａ１と第２磁区Ａ２との比率が変化する。磁壁ＤＷは、導電層１０のｘ方向に書き込み電流を流すことによって移動する。導電層１０における第１磁区Ａ１と第２磁区Ａ２との比率が変化すると、磁壁移動素子１０１，１０２の抵抗値が変化する。磁壁移動素子１０１，１０２の抵抗値は、非磁性層３０を挟む強磁性層の磁化の相対角に応じて変化する。磁壁移動素子１０１，１０２は、導電層１０の磁化ＭＡ１，ＭＡ２と強磁性層２０の磁化Ｍ２０との相対角に応じて変化する。第１磁区Ａ１の比率が多くなると、磁壁移動素子１０１、１０２の抵抗値は小さくなり、第２磁区Ａ２の比率が多くなると、磁壁移動素子１０１、１０２の抵抗値は大きくなる。
　導電層１０は、磁性体により構成される。導電層１０は、強磁性体、フェリ磁性体、又はこれらと電流により磁気状態を変化させることが可能な反強磁性体との組み合わせでもよい。導電層１０は、Ｃｏ、Ｎｉ、Ｆｅ、Ｐｔ、Ｐｄ、Ｇｄ、Ｔｂ、Ｍｎ、Ｇｅ、Ｇａからなる群から選択される少なくとも一つの元素を有することが好ましい。導電層１０に用いられる材料として、例えば、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜、ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料が挙げられる。ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等のフェリ磁性体は飽和磁化が小さく、磁壁ＤＷを移動するために必要な閾値電流が小さくなる。またＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜は、保磁力が大きく、磁壁ＤＷの移動速度が遅くなる。反強磁性体は、例えば、Ｍｎ３Ｘ（ＸはＳｎ、Ｇｅ、Ｇａ、Ｐｔ、Ｉｒ等）、ＣｕＭｎＡｓ、Ｍｎ２Ａｕ等である。
　非磁性層３０は、導電層１０に積層されている。非磁性層３０は、導電層１０と強磁性層２０との間にある。
　非磁性層３０は、例えば、非磁性の絶縁体、半導体又は金属からなる。非磁性の絶縁体は、例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＭｇＡｌ２Ｏ４、およびこれらのＡｌ、Ｓｉ、Ｍｇの一部がＺｎ、Ｂｅ等に置換された材料である。これらの材料は、バンドギャップが大きく、絶縁性に優れる。非磁性層３０が非磁性の絶縁体からなる場合、非磁性層３０はトンネルバリア層である。非磁性の金属は、例えば、Ｃｕ、Ａｕ、Ａｇ等である。非磁性の半導体は、例えば、Ｓｉ、Ｇｅ、ＣｕＩｎＳｅ２、ＣｕＧａＳｅ２、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ２等である。
　非磁性層３０の厚みは、２０Å以上であることが好ましく、３０Å以上であることがより好ましい。非磁性層３０の厚みが厚いと、磁壁移動素子１０１，１０２の抵抗面積積（ＲＡ）が大きくなる。磁壁移動素子１０１，１０２の抵抗面積積（ＲＡ）は、１×１０４Ωμｍ２以上であることが好ましく、１×１０５Ωμｍ２以上であることがより好ましい。磁壁移動素子１０１，１０２の抵抗面積積（ＲＡ）は、一つの磁壁移動素子１０１，１０２の素子抵抗と磁壁移動素子１０１，１０２の素子断面積（非磁性層３０をｘｙ平面で切断した切断面の面積）の積で表される。
　強磁性層２０は、非磁性層３０上にある。強磁性層２０は、一方向に配向した磁化Ｍ２０を有する。強磁性層２０の磁化Ｍ２０は、所定の外力が印加された際に第１磁区Ａ１及び第２磁区Ａ２の磁化ＭＡ１、ＭＡ２よりも磁化反転しにくい。所定の外力は、例えば外部磁場により磁化に印加される外力や、スピン偏極電流により磁化に印加される外力である。強磁性層２０は、磁化固定層、磁化参照層と呼ばれることがある。
　強磁性層２０は、強磁性体を含む。強磁性層２０は、例えば、導電層１０との間で、コヒーレントトンネル効果を得やすい材料を含む。強磁性層２０は、例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を含む。強磁性層２０は、例えば、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｎｉ－Ｆｅである。
　強磁性層２０は、例えば、ホイスラー合金でもよい。ホイスラー合金はハーフメタルであり、高いスピン分極率を有する。ホイスラー合金は、ＸＹＺ又はＸ２ＹＺの化学組成をもつ金属間化合物であり、Ｘは周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、ＹはＭｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属又はＸの元素種であり、ＺはＩＩＩ族からＶ族の典型元素である。ホイスラー合金として例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＦｅＧａ、Ｃｏ２ＭｎＳｉ、Ｃｏ２Ｍｎ１－ａＦｅａＡｌｂＳｉ１－ｂ、Ｃｏ２ＦｅＧｅ１－ｃＧａｃ等が挙げられる。
　強磁性層２０の非磁性層３０と反対側の面に、スペーサ層を介して、磁性層を設けてもよい。強磁性層２０、スペーサ層、磁性層は、シンセティック反強磁性構造（ＳＡＦ構造）となる。シンセティック反強磁性構造は、非磁性層を挟む二つの磁性層からなる。強磁性層２０と磁性層とが反強磁性カップリングするとことで、磁性層を有さない場合より強磁性層２０の保磁力が大きくなる。磁性層は、例えば、強磁性体を含み、ＩｒＭｎ、ＰｔＭｎ等の反強磁性体を含んでもよい。スペーサ層は、例えば、Ｒｕ、Ｉｒ、Ｒｈからなる群から選択される少なくとも一つを含む。
　磁壁移動素子１０１、１０２の各層の磁化の向きは、例えば磁化曲線を測定することにより確認できる。磁化曲線は、例えば、ＭＯＫＥ（Magneto Optical Kerr Effect）を用いて測定できる。ＭＯＫＥによる測定は、直線偏光を測定対象物に入射させ、その偏光方向の回転等が起こる磁気光学効果(磁気Kerr効果)を用いることにより行う測定方法である。
　次いで、集積装置２００の製造方法について説明する。集積装置２００は、各層の積層工程と、各層の一部を所定の形状に加工する加工工程により形成される。各層の積層は、スパッタリング法、化学気相成長（ＣＶＤ）法、電子ビーム蒸着法（ＥＢ蒸着法）、原子レーザデポジッション法等を用いることができる。各層の加工は、フォトリソグラフィー等を用いて行うことができる。
　まず基板Ｓｂの所定の位置に、不純物をドープしソースＳ、ドレインＤを形成する。次いで、ソースＳとドレインＤとの間に、ゲート絶縁膜ＧＩ、ゲートＧを形成する。ソースＳ、ドレインＤ、ゲート絶縁膜ＧＩ及びゲートＧがトランジスタＴｒとなる。基板Ｓｂは、トランジスタＴｒが周期的に配列した市販の半導体基板を用いてもよい。
　次いで、第１階層Ｌ１までの配線層を形成する。配線層は、フォトリソグラフィーを用いて作製できる。
　次いで、第１階層Ｌ１の第１素子群を作製する。まず強磁性層、非磁性層、強磁性層を順に積層し、それらを所定の形状に加工する。強磁性層、非磁性層、強磁性層のそれぞれは、導電層１０、非磁性層３０、強磁性層２０となる。第１素子群もフォトリソグラフィーを用いて作製できる。
　次いで、同様の手順で、第１階層Ｌ１と第２階層Ｌ２との間の配線層及び第２階層の第２素子群を作製することで、集積装置２００が得られる。
　第１実施形態に係る集積装置２００は、集積性に優れる。磁壁移動素子１０１、１０２は、３端子型の磁気抵抗効果素子であり、ｘ方向の長さがｙ方向の長さより長い。そのため、ｚ方向から見た際において、磁壁移動素子１０１、１０２の占有領域の形状と、トランジスタＴｒの占有領域の形状と、が異なる。占有領域の異なる２つの素子を互いに電気的な接続を確保しながら、集積することは難しい。その結果、上述のように、規則的に配列されたトランジスタＴｒの一部を利用できない場合が生じる。これに対し、第１実施形態に係る集積装置２００は、磁壁移動素子１０１，１０２が異なる階層に形成されている。そのため、磁壁移動素子１０１、１０２を、基板ＳｂにおけるトランジスタＴｒの配列に合わせて作製できる。その結果、基板ＳｂにおけるトランジスタＴｒを漏れなく利用できる。
　また第１実施形態に係る集積装置２００は、ニューロモーフィックデバイスに適用できる。ニューロモーフィックデバイスは、ニューラルネットワークの演算を行う装置である。ニューロモーフィックデバイスは、人間の脳におけるニューロンとシナプスとの関係を人工的に模倣している。
　図７は、ニューラルネットワークＮＮの模式図である。ニューラルネットワークＮＮは、入力層Ｌｉｎと中間層Ｌｍと出力層Ｌｏｕｔとを有する。図７では中間層Ｌｍが３層の例を提示しているが、中間層Ｌｍの数は問わない。入力層Ｌｉｎと中間層Ｌｍと出力層Ｌｏｕｔのそれぞれは複数のチップＣを有し、それぞれのチップＣは脳におけるニューロンに対応する。入力層Ｌｉｎと中間層Ｌｍと出力層Ｌｏｕｔとのそれぞれは、伝達手段で接続されている。伝達手段は、脳におけるシナプスに対応する。ニューラルネットワークＮＮは、伝達手段（シナプス）が学習することで、問題の正答率を高める。学習は将来使えそうな知識を情報から見つけることである。ニューラルネットワークＮＮは、伝達手段に印加する重みを変えながら動作することで、学習する。伝達手段は、入力された信号に重みをかける積演算と、積演算された結果を足す和演算を行う。すなわち、伝達手段は、積和演算を行う。
　第１実施形態に係る集積装置２００は、積和演算を行うことができる。磁壁移動素子１００は、磁壁ＤＷの位置が変わることで、抵抗値がアナログに変化する。磁壁移動素子１００の抵抗値を設計することは、伝達手段に重みを与えることに対応する。
　例えば、読出し線ＲＬから共通線ＣＬに向かって電流を流す。共通線ＣＬから出力される電流（出力値）は、磁壁移動素子１００の抵抗値（重み）によって異なる。すなわち、読出し線ＲＬから共通線ＣＬに向かって電流を印加することは、ニューラルネットワークＮＮにおける積演算に対応する。また共通線ＣＬは、同じ列に属する複数の磁壁移動素子１００に接続され、共通線ＣＬの端部で検出される電流は、それぞれの磁壁移動素子１００で積演算された結果を和演算した値となる。したがって、集積装置２００は、ニューロモーフィックデバイスの積和演算器として機能する。
　集積装置２００の読出し線ＲＬのそれぞれから印加される電流は積和演算器への入力であり、集積装置２００の共通線ＣＬのそれぞれから出力される電流は積和演算器からの出力である。積和演算器への入力信号は、パルス幅で制御しても、パルス高さで制御しても、パルス頻度で制御してもよい。
　ニューロモーフィックデバイスは、例えば、集積装置２００と出力変換部と有する。出力変換部は、活性化関数を有する。出力変換部は、共通線ＣＬのそれぞれの端部に設けられている。出力変換部は、共通線ＣＬから出力された積和演算結果を活性化関数に応じて変換する。
　集積装置２００は、一つの積和演算を行っても、複数の積和演算を行ってもよい。集積装置２００が複数の積和演算を行う場合、例えば、第１階層Ｌ１に属する第１素子群が一つの積和演算を行い、第２階層Ｌ２に属する第２素子群が一つの積和演算を行ってもよい。
　図８は、集積装置２００が階層ごとに異なる積和演算を行う場合の回路イメージ図である。第１階層Ｌ１に属する第１素子群は、一つの積和演算器となり、第２階層Ｌ２に属する第２素子群は、一つの積和演算器となる。それぞれの積和演算器は、行列状に配列された磁壁移動素子１０１，１０２と、これらに繋がる読出し線ＲＬ、書き込み線ＷＬ、共通線ＣＬとを有する。
　図８に示すように、第１階層Ｌ１の積和演算器と第２階層Ｌ２の積和演算器とは、直接信号のやり取りを行ってもよい。例えば、第１階層Ｌ１の積和演算器の出力を、第２階層Ｌ２の積和演算器に入力してもよい。すなわち、第１素子群の出力を第２素子群に入力してもよい。例えば、第１階層Ｌ１の磁壁移動素子１０１に接続された共通線ＣＬのそれぞれを、第２階層Ｌ２の磁壁移動素子１０２に接続された読出し線ＲＬ２のそれぞれと接続する。
　第１階層Ｌ１の積和演算器の出力を第２階層Ｌ２の積和演算器に入力するということは、第１階層Ｌ１での積和演算結果を第２階層Ｌ２における積和演算に利用するということである。図７に示すように、ニューラルネットワークＮＮは、入力層Ｌｉｎと第１中間層Ｌｍ１との間、第１中間層Ｌｍ１と第２中間層Ｌｍ２との間、第２中間層Ｌｍ２と第３中間層Ｌｍ３との間、第３中間層Ｌｍ３と出力層Ｌｏｕｔとの間、のそれぞれで積和演算を行っている。すなわち、ニューラルネットワークＮＮは、先の積和演算の結果を後の積和演算に利用している。上記のように、第１階層Ｌ１と第２階層Ｌ２とを接続すると、第１素子群がニューラルネットワークＮＮにおける第１中間層Ｌｍ１と第２中間層Ｌｍ２との間の演算を担い、第２素子群がニューラルネットワークＮＮにおける第２中間層Ｌｍ２と第３中間層Ｌｍ３との間の演算を担うこととなる。すなわち、第１素子群及び第２素子群はそれぞれ、ニューラルネットワークにおける異なる中間層の間の演算を担う。
　また例えば、第２階層Ｌ２の積和演算器の出力を、第１階層Ｌ１の積和演算器の入力として再度戻してもよい。すなわち、第２素子群の出力を第１素子群に入力してもよい。例えば、第２階層Ｌ２の磁壁移動素子１０２に接続された共通線ＣＬのそれぞれを、第１階層Ｌ１の磁壁移動素子１０１に接続された読出し線ＲＬ１のそれぞれと接続してもよい。このような接続は、例えば、図７に示すニューラルネットワークＮＮにおいて第３中間層Ｌｍ３の結果を第１中間層Ｌｍ１に戻す処理に対応する。すなわち、このような接続を行うことで、集積装置２００はリカレントニューラルネットワークを実現できる。リカレントニューラルネットワークは、非線形な時系列のデータを扱うことができる。
　また図９は、第１変形例に係る集積装置２０１の回路図である。集積装置２０１は、二つの共通線ＣＬに接続された比較装置ＣＰを有する。集積装置２０１は、第１素子群に属する磁壁移動素子１０１に印加される重みと、第２素子群に属する磁壁移動素子１０２に印加される重みの正負が異なる。第１階層Ｌ１の第１素子群は、正の重みの積和演算を行う。第１階層Ｌ１は、活性層といわれる。第２階層Ｌ２の第２素子群は、負の重みの積和演算を行う。第２階層Ｌ２は、抑制層といわれる。重みの正負は、磁壁移動素子１０１、１０２の抵抗値がいずれの値の場合を重みが０であると規定するかによって自由に変えられる。
　比較装置ＣＰは、第１階層Ｌ１の出力と第２階層Ｌ２の出力とを比較し、比較した結果（例えば、出力値の差分）を出力する。比較装置ＣＰは、例えば、オペアンプである。
　集積装置２０１は、正負の異なる重みを用いた演算結果を比較することで、より複雑な演算を行うことができる。
　ここまで第１実施形態のいくつかの例を例示したが、本発明はこの例に限定されるものではない。
　例えば、ｚ方向から見た際の磁壁移動素子１０１と磁壁移動素子１０２との位置関係は自由に設定できる。
　図１０は、第２変形例にかかる集積装置２０２の特徴部分の平面図である。図１０は、読出し線ＲＬ、書き込み線ＷＬ、共通線ＣＬを除いて図示している。図１１は、第２変形例にかかる集積装置２０２の特徴部分の断面図である。図１１は、図１０におけるＢ－Ｂ線に沿って切断したｘｚ断面である。
　図１０に示す磁壁移動素子１０１の第１端１０１ａと、磁壁移動素子１０２の第１端１０２ａとは、ｘ方向の位置が一致している。素子間の配線の引き回しにより磁壁移動素子１０１と磁壁移動素子１０２のｘ方向の位置を合わせることもできる。
　また図１２に示す集積装置２０３（第３変形例）及び図１２に示す集積装置２０４（第４変形例）のように、磁壁移動素子１０１と磁壁移動素子１０２とは、ｚ方向に重畳しなくてもよい。図１２に示す集積装置２０３は、磁壁移動素子１０１と磁壁移動素子１０２とがｚ方向に重畳せず、かつ、それぞれの素子の第１端１０１ａと第１端１０２ａのｘ方向の位置がずれた例である。図１３に示す集積装置２０４は、磁壁移動素子１０１と磁壁移動素子１０２とがｚ方向に重畳せず、かつ、それぞれの素子の第１端１０１ａと第１端１０２ａのｘ方向の位置が一致する例である。
　また図１４に示す集積装置２０５（第５変形例）のように、磁壁移動素子１０１と磁壁移動素子１０２とがｚ方向から見て交差していてもよい。磁壁移動素子１０１，１０２の長手方向を、トランジスタＴｒの行方向及び列方向に対して傾けることで、導電層１０を長く設計できる。導電層１０の長さが長いと、磁壁移動素子１０１、１０２の抵抗値の変化率が緩やかになる。すなわち、磁壁移動素子１０１、１０２がよりアナログなデータ変化を実現できる。
　また図１５は、第６変形例にかかる集積装置２０６の特徴部分の平面図である。図１５は、読出し線ＲＬ、書き込み線ＷＬ、共通線ＣＬを除いて図示している。図１６は、第６変形例にかかる集積装置２０６の特徴部分の断面図である。
　第６変形例にかかる集積装置２０６は、第１素子群に属する磁壁移動素子１０１と、第２素子群に属する磁壁移動素子１０２とが、同じ第２スイッチング素子ＳＷ２に接続されている。この第２スイッチング素子は、共通線ＣＬに繋がる第２スイッチング素子ＳＷ２である。すなわち、磁壁移動素子１０１と磁壁移動素子１０２は、共通線ＣＬに繋がる第２スイッチング素子ＳＷ２を共有している。
　例えば、ｙ方向に並ぶ第１列に属するトランジスタＴｒは、第１階層Ｌ１に配置されたいずれかの磁壁移動素子１０１の第１端１０１ａに接続される。第１列と隣り合う第２列に属するトランジスタＴｒは、第２階層Ｌ２に配置されたいずれかの磁壁移動素子１０２の第１端１０２ａに接続される。第２列と隣り合う３列に属するトランジスタＴｒは、第１階層Ｌ１に配置され第１列のトランジスタＴｒに接続された磁壁移動素子１０１の第２端１０１ｂ、及び、第２列のトランジスタＴｒに接続された磁壁移動素子１０２の第２端１０２ｂに接続される。第１列と第３列のトランジスタＴｒは磁壁移動素子１０１を制御し、第２列と第３列のトランジスタＴｒは磁壁移動素子１０２を制御する。
　二つの磁壁移動素子１０１、１０２で第２スイッチング素子ＳＷ２を共有することで、磁壁移動素子１０１、１０２を制御するために必要なスイッチング素子の数を減らすことができる。
　また図１７は、第７変形例にかかる集積装置２０７の特徴部分の断面図である。第７変形例に係る集積装置２０７は、第１素子群に属するいずれかの磁壁移動素子１０１と第２素子群に属するいずれかの磁壁移動素子１０２とが接続配線ＣＷを介して接続されている。
　例えば、第１素子群に属する磁壁移動素子１０１は、最近接する第２素子群に属する磁壁移動素子１０２と、基板Ｓｂを電気的に介さずに、接続配線ＣＷを介して接続されている。第１素子群に属する磁壁移動素子１０１は、全てが磁壁移動素子１０２と接続されている必要はなく、いずれか一つでもよい。例えば、磁壁移動素子１０１の強磁性層２０は、磁壁移動素子１０２の導電層１０と接続されている。
　接続配線ＣＷは、縦型スイッチング素子ＶＳＷを有してもよい。縦型スイッチング素子ＶＳＷは、ｚ方向に積層された積層膜によって構成されたスイッチング素子である。例えば、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）のように結晶層の相変化を利用した素子、金属絶縁体転移（ＭＩＴ）スイッチのようにバンド構造の変化を利用した素子、ツェナーダイオード及びアバランシェダイオードのように降伏電圧を利用した素子、原子位置の変化に伴い伝導性が変化する素子は、縦型スイッチング素子ＶＳＷである。
　磁壁移動素子１０１と磁壁移動素子１０２とを接続配線ＣＷで接続すると、読出し線ＲＬ２から磁壁移動素子１０１、１０２を介して共通線ＣＬに至る電流経路ができる。すなわち、磁壁移動素子１０１の抵抗値と磁壁移動素子１０２の抵抗値を合わせた合成抵抗を読み出すことができる。ニューロモーフィックデバイスにおいて磁壁移動素子１０１、１０２の抵抗値は、重みに対応する。上記の電流経路は、２つの磁壁移動素子１０１，１０２の重みを合成した新たな重みを表現できる。したがって、第７変形例に係る集積装置２０７を用いたニューロモーフィックデバイスは、２つの磁壁移動素子１０１，１０２で３つの重みを表現でき、より複雑な演算を行うことができ、表現力が高まる。
　またここまで磁性素子として磁壁移動素子１００を用いる例を提示した。磁性素子は、３端子型の素子であればよく、例えば、スピン軌道トルク型磁気抵抗効果素子１１０でもよい。図１８は、磁性素子の一例であるスピン軌道トルク型磁気抵抗効果素子１１０の断面図である。
　スピン軌道トルク型磁気抵抗効果素子１１０は、導電層５０と第１強磁性層６０と非磁性層７０と第２強磁性層８０とを有する。スピン軌道トルク型磁気抵抗効果素子１１０は、スピン軌道トルクを利用して磁化反転を行う磁気抵抗効果素子である。スピン軌道トルク型磁気抵抗効果素子１１０の積層方向の抵抗値は、導電層５０から第１強磁性層６０にスピンが注入されることで変化する。スピン軌道トルク型磁気抵抗効果素子１１０は、スピン注入型磁気抵抗効果素子、スピン流磁気抵抗効果素子と言われる場合がある。また導電層５０は、スピン軌道トルク配線と言われる場合がある。
　導電層５０は、電流が流れる際のスピンホール効果によってスピン流を発生させ、第１強磁性層６０にスピンを注入する。導電層５０は、例えば、第１強磁性層６０の磁化Ｍ６０を反転できるだけのスピン軌道トルク（ＳＯＴ）を第１強磁性層６０の磁化Ｍ６０に加える。
　導電層５０は、電流が流れる際のスピンホール効果によってスピン流を発生させる機能を有する金属、合金、金属間化合物、金属硼化物、金属炭化物、金属珪化物、金属燐化物のいずれかを含む。
　導電層５０は、例えば、主元素として非磁性の重金属を含む。主元素とは、導電層５０を構成する元素のうち最も割合の高い元素である。導電層５０は、例えば、イットリウム（Ｙ）以上の比重を有する重金属を含む。非磁性の重金属は、原子番号３９以上の原子番号が大きく、最外殻にｄ電子又はｆ電子を有するため、スピン軌道相互作用が強く生じる。スピンホール効果はスピン軌道相互作用により生じ、導電層５０内にスピンが偏在しやすく、スピン流ＪＳが発生しやすくなる。導電層５０は、例えば、Ａｕ、Ｈｆ、Ｍｏ、Ｐｔ、Ｗ、Ｔａからなる群から選択されるいずれかを含む。
　第１強磁性層６０及び第２強磁性層８０は、強磁性層２０と同様の材料を用いることができる。第１強磁性層６０は、磁化Ｍ６０の方向が変化することで、データ記憶のトリガーとなる層である。第１強磁性層６０は、磁化自由層と言われる場合がある。第１強磁性層６０には導電層５０からスピンが注入される。第２強磁性層８０は、第１強磁性層６０の磁化Ｍ６０の方向の基準となる磁化Ｍ８０を有する層である。第２強磁性層８０の磁化Ｍ８０は、所定の外力が印加された際に第１強磁性層６０の磁化Ｍ６０よりも配向方向が変化しにくい。第２強磁性層８０は磁化固定層と言われることがある。スピン軌道トルク型磁気抵抗効果素子１１０は、第１強磁性層６０と第２強磁性層８０との磁化の相対角の違いに応じて抵抗値が変化する。
　非磁性層７０は、上述の非磁性層３０と同様の材料を用いることができる。
　スピン軌道トルク型磁気抵抗効果素子１１０は、３端子型の磁気抵抗効果素子であり、ｘ方向の長さがｙ方向の長さより長い。したがって、磁壁移動素子１００の場合と同様に、スピン軌道トルク型磁気抵抗効果素子１１０を異なる階層に形成することで、集積装置の集積性を高めることができる。
　以上、上記に記載した実施形態及び変形例の特徴的な構成は、それぞれ組み合わせてもよい。
１０、５０　導電層
２０　強磁性層
３０、７０　非磁性層
６０　第１強磁性層
８０　第２強磁性層
１００、１０１、１０２　磁壁移動素子
１０１ａ、１０２ａ　第１端
１０１ｂ、１０２ｂ　第１端
１１０　スピン軌道トルク型磁気抵抗効果素子
２００、２０１、２０２、２０３、２０４、２０５、２０６、２０７　集積装置
ＣＰ　比較装置
ＣＬ　共通線
ＣＷ　接続配線
Ｌ１　第１階層
Ｌ２　第２階層
Ｌｉｎ　入力層
Ｌｍ　中間層
Ｌｍ１　第１中間層
Ｌｍ２　第２中間層
Ｌｍ３　第３中間層
Ｌｏｕｔ　出力層
ＬＳ　積層構造体
ＮＮ　ニューラルネットワーク
ＲＬ、ＲＬ１、ＲＬ２　読出し線
Ｓｂ　基板
ＳＷ１　第１スイッチング素子
ＳＷ２　第２スイッチング素子
ＳＷ３　第３スイッチング素子
ＶＳＷ　縦型スイッチング素子
ＷＬ　書き込み線

Claims (17)

  1. 　基板と、前記基板上に積層された積層構造体と、を備え、
    　前記積層構造体は、第１階層に配置された第１素子群と、前記第１階層と異なる第２階層に配置された第２素子群と、を備え、
    　前記第１素子群及び前記第２素子群はそれぞれ、複数の磁気素子を含み、
    　前記基板は、前記第１素子群及び前記第２素子群のそれぞれに属する前記複数の磁気素子を制御する複数のスイッチング素子を有する、集積装置。
  2. 　前記積層構造体は、前記基板と前記第１階層又は前記第２階層との間、及び、前記第１階層と前記第２階層との間に、積層方向と交差する面内のいずれかの方向に延びる面内配線を含む、請求項１に記載の集積装置。
  3. 　前記第１素子群のいずれかの前記磁気素子と前記第２素子群のいずれかの前記磁気素子とが配線を介して接続されている、請求項１又は２に記載の集積装置。
  4. 　前記配線が、縦型スイッチング素子を有する、請求項３に記載の集積装置。
  5. 　前記積層構造体は、隣接する階層を貫通し、前記隣接する階層を挟む階層又は基板に至る貫通配線を含む、請求項１～４のいずれか一項に記載の集積装置。
  6. 　前記第１素子群の出力が、前記第２素子群に入力される、請求項１～５のいずれか一項に記載の集積装置。
  7. 　積層方向から見て、前記第１素子群の前記磁気素子はそれぞれ、前記第２素子群のいずれかの前記磁気素子と一部で重なる、請求項１～６のいずれか一項に記載の集積装置。
  8. 　前記複数の磁気素子はそれぞれ、導電層と、前記導電層に積層される強磁性層を含む積層体と、を備え、
    　前記複数の磁気素子はそれぞれ、３つのスイッチング素子と電気的に接続されている、請求項１～７のいずれか一項に記載の集積装置。
  9. 　前記導電層は強磁性体を含み、前記積層体は前記導電層に近い側から順に非磁性層、強磁性層を有する、請求項８に記載の集積装置。
  10. 　前記積層体は、前記導電層に近い側から順に第１強磁性層、非磁性層、第２強磁性層を有する、請求項８に記載の集積装置。
  11. 　前記導電層が延びる第１方向と交差する第２方向に隣接し、異なる階層にある２つの磁気素子において、
    　前記第１階層にある磁気素子の前記導電層の第１端と、前記第２階層にある磁気素子の前記導電層の第１端とは、前記第１方向の位置がずれている、請求項８～１０のいずれか一項に記載の集積装置。
  12. 　前記導電層が延びる第１方向と交差する第２方向に隣接し、異なる階層にある２つの磁気素子において、
    　前記第１階層にある磁気素子の前記導電層の第１端と、前記第２階層にある磁気素子の前記導電層の第１端とは、前記第１方向の位置が一致している、請求項８～１０のいずれか一項に記載の集積装置。
  13. 　前記複数のスイッチング素子は、行列状に配列し、
    　第１列に属するスイッチング素子は、前記第１階層に配置された前記複数の磁気素子のうちのいずれかに接続され、
    　第１列と隣接する第２列に属するスイッチング素子は、前記第２階層に配置された前記複数の磁気素子のいずれかに接続される、請求項１～１２のいずれか一項に記載の集積装置。
  14. 　前記第１素子群に属する前記複数の磁気素子のいずれかと、前記第２素子群に属する前記複数の磁気素子のいずれかとが、同じスイッチング素子に接続されている、請求項１～１３のいずれか一項に記載の集積装置。
  15. 　請求項１～１４のいずれか一項に記載の集積装置を含む、ニューロモーフィックデバイス。
  16. 　前記第１素子群及び前記第２素子群はそれぞれ、ニューラルネットワークにおける異なる中間層の間の演算を担う、請求項１５に記載のニューロモーフィックデバイス。
  17. 　前記第１素子群に印加される重みと前記第２素子群に印加される重みの正負が異なり、前記第１素子群の出力と前記第２素子群の出力とを比較する比較装置をさらに備える、請求項１５に記載のニューロモーフィックデバイス。
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