JP2003060165A5 - - Google Patents

Claims (10)

1. メモリセル部に設けられた第１の抵抗素子と、
   リファレンスセル部にそれぞれ少なくとも１つ以上設けられた第２及び第３の抵抗素子と
   を具備し、
   前記第１乃至第３の抵抗素子は抵抗変化によって２値のデータを記憶し、
   前記第２の抵抗素子は前記２値のデータのうち一方のデータを記憶し、
   前記第３の抵抗素子は前記２値のデータのうち他方のデータを記憶し、
   前記第１乃至第３の抵抗素子は第１の磁性層と第２の磁性層と非磁性層との少なくとも３層でそれぞれ形成され、
   前記第２の抵抗素子における前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向とは互いに反平行であり、
   前記第３の抵抗素子における前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向とは互いに平行である
   ことを特徴とする半導体記憶装置。
2. 前記第２の抵抗素子の抵抗値をＲ_０、前記第３の抵抗素子の抵抗値をＲ_１とした場合、前記第１及び第２の抵抗素子の全体の抵抗値Ｒ_ｒは（Ｒ_０＋Ｒ_１）／２であることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１の抵抗素子と対になって接続された第１のトランジスタ又は第１の整流素子と、
   前記第２の抵抗素子と対になって接続された第２のトランジスタ又は第２の整流素子と、
   前記第３の抵抗素子と対になって接続された第３のトランジスタ又は第３の整流素子と
   をさらに具備することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記第２の抵抗素子と前記第３の抵抗素子とは、直列に接続されることを特徴とする請求項１又は２記載の半導体記憶装置。
5. 第１の方向に延在された複数の第１の配線と、
   前記第１の方向と異なる第２の方向に延在された複数の第２の配線と
   をさらに具備し、
   前記第１及び第２の配線の各交点に前記第１乃至第３の抵抗素子がそれぞれ配置されることを特徴とする請求項１又は２記載の半導体記憶装置。
6. 前記第１乃至第３の抵抗素子の面積は、同じであることを特徴とする請求項１又は２記載の半導体記憶装置。
7. 前記リファレンスセル部において前記第２及び第３の抵抗素子がそれぞれ１つずつ存在する場合、前記第２及び第３の抵抗素子の面積は前記第１の抵抗素子の面積の２倍であることを特徴とする請求項１又は２記載の半導体記憶装置。
8. 前記第１の抵抗素子と前記第２及び第３の抵抗素子とは、同じパターンで配置されることを特徴とする請求項１又は２記載の半導体記憶装置。
9. 前記第１乃至第３の抵抗素子は、磁気抵抗効果素子であることを特徴とする請求項１又は２記載の半導体記憶装置。
10. 前記第１の抵抗素子に対して、前記第２及び第３の抵抗素子がペアとなって対応することを特徴とする請求項１又は２記載の半導体記憶装置。