JP2003196992A5

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Publication number: JP2003196992A5
Application number: JP2002349524A
Authority: JP
Filing date: 2002-12-02
Publication date: 2005-04-14

Claims

メモリ記憶デバイスであって、
複数の交点において交差する第１の組の横断電極と第２の組の横断電極とを含む、交点メモリアレイと、
各交点にあるメモリエレメントであって、各メモリエレメントが低インピーダンス状態と高インピーダンス状態との間で切り替えることができる、メモリエレメントと、
前記第１の組の横断電極と前記第２の組の横断電極とに結合されるアドレス復号化回路と、
前記第１の組の横断電極に結合されるストライピング回路であって、前記第１の組の横断電極の電極がともにグループ化され、１組のストライプが形成される、ストライピング回路と、
複数のセンス線セグメントであって、各センス線セグメントがダイオードによって別個のストライプに結合される、複数のセンス線セグメントと、及び
各ダイオードに結合されるセンスバスとからなる、メモリ記憶デバイス。
前記メモリエレメントが、前記メモリエレメントを流れる所定の電流密度の形態で書込み信号を加えることにより、低インピーダンス状態と高インピーダンス状態との間で切り替えることができる、請求項１のメモリ記憶デバイス。
前記アドレス復号化回路が、前記第１の組の横断電極と前記第２の組の横断電極とをそれぞれアドレス指定するための第１の組の入力線および第２の組の入力線を含む、請求項１のメモリ記憶デバイス。
前記メモリエレメントがダイオードとヒューズエレメントとからなり、前記ヒューズエレメントが電気的導通状態から電気的非導通状態に変化することができる、請求項１のメモリ記憶デバイス。
前記メモリエレメントがダイオードとアンチヒューズエレメントとからなり、前記アンチヒューズエレメントが電気的非導通状態から電気的導通状態に変化することができる、請求項１のメモリ記憶デバイス。
前記メモリエレメントが、導電性材料からなる２つの層と、前記導電性材料からなる２つの層の間にある半導体材料からなる１つ以上の層とを含む、請求項１のメモリ記憶デバイス。
前記導電性材料からなる２つの層が、導電性の金属からなる回路のパターン形成された層を含む、請求項６のメモリ記憶デバイス。
前記半導体材料が無機材料を含む、請求項６のメモリ記憶デバイス。
前記無機材料が、アモルファスシリコン及びゲルマニウムのうちの１つを含む、請求項８のメモリ記憶デバイス。
前記半導体材料が有機材料を含む、請求項６のメモリ記憶デバイス。
前記有機材料が、銅フタロシアニン（ＣｕＰｕ）、ＰＴＢＣＩ（perylene-3,4,9,10-tetracarboxylic-bis-benzimidazole）、ＰＴＣＤＡ（perylene-3,4,9,10-tetracarboxylic-dianhydride）、ＢＴＱＢＴ［bis(1,2,5-thiadiazolo)-p-quinobis(1,3-dithiole)］、ＴＰＤ(N,N’-diphenyl-N,N’-bis(3-methylphenyl)1-1’biphenyl-4,4’-diamine)、α−ＮＰＤ(4,4’-bis［N-(1-napthyl)-N-phenyl-amino］biphenyl)、およびＴＰＰ（5,10,15,20-tetraphenyl-21H,23H-porphine）のうちの１つを含む、請求項１０のメモリ記憶デバイス。
前記交点メモリアレイが、誘電体基板材料上に形成される、請求項１のメモリ記憶デバイス。
前記誘電体基板材料が、その上に誘電体材料のコーティングを有する高分子材料および金属膜のうちの１つを含む、請求項１２のメモリ記憶デバイス。
前記第１及び第２の組の横断電極が、それぞれ８個の電極、１９２個の電極からなる、請求項１のメモリ記憶デバイス。
前記ストライプの組が１６個のストライプからなる、請求項１のメモリ記憶デバイス。
メモリ記憶デバイスにおいて、
交点メモリアレイであって、該交点メモリアレイは、複数の交点と交差する第１の組の横断電極と第２の組の横断電極を含むことからなる、交点メモリアレイと、
各交点にあるメモリエレメントであって、各メモリエレメントが低インピーダンス状態と高インピーダンス状態との間で切り替わることができる、メモリエレメントと、
前記第１の組の横断電極と前記第２の組の横断電極とに結合されるアドレス復号化回路と、
前記第１の組の横断電極と第２の組の横断電極に結合されるストライピング回路であって、前記第１の組の横断電極と第２の組の横断電極の電極がともにグループ化され、第１の組のストライプと第２の組のストライプが形成される、ストライピング回路と、
複数のセンス線セグメントであって、各センス線セグメントがダイオードによって前記第１の組のストライプと第２の組のストライプの個別のストライプに結合される、複数のセンス線セグメントと、
前記第１の組のストライプのストライプに結合された各ダイオードに結合された第１のセンスバスと、前記第２の組のストライプのストライプに結合された各ダイオードに結合された第２のセンスバス
を備える、メモリ記憶デバイス。
複数のモジュール層を有するメモリモジュールであって、各々の層が、請求項１のメモリ記憶デバイスを有することからなる、メモリモジュール。
複数のモジュール層を有するメモリモジュールであって、各々の層が、請求項１６のメモリ記憶デバイスを有することからなる、メモリモジュール。
メモリ記憶デバイス内のメモリエレメントの状態をセンシングするための方法であって、
（ａ）ストライピング回路を第１の組の横断電極に結合するステップであって、それにより、前記第１の組の横断電極の電極がともにグループ化され、１組のストライプが形成される、ステップと、
（ｂ）前記メモリエレメントに対応する選択された電極に沿って電流を生成するステップと、
（ｃ）前記選択された電極に電流が流れているか否かを検出するステップ
とからなる、方法。
前記結合するステップが、
複数のセンス線セグメントを前記１組のストライプに結合するステップであって、各センス線セグメントがダイオードによって別個のストライプに結合される、ステップと、
センスバスを各ダイオードに結合するステップ
とを含む、請求項１９の方法。