JP4037407B2 - クロスポイント抵抗素子を含むクロスポイントメモリアレイ用のアドレス指定回路 - Google Patents

Description

本発明は、一般的に、デジタルメモリ回路に関する。詳細には、本発明は、メモリ回路のアドレス指定回路に関する。

多くの民生用デバイスは、ますます大量のデジタルデータを生成し利用する。例えば、静止画および／または動画用のポータブルデジタルカメラは、画像を表す大容量のデジタルデータを生成する。各デジタル画像は、最大で数メガバイト（ＭＢ）までのデータ記憶装置を必要とする場合がある。

デジタルカメラ等のポータブルデバイスに現在使用されている記憶デバイスの１つの形態は、フラッシュメモリである。一般に、フラッシュメモリは、機械的にロバスト（頑強）であり、低電力であり、かつ、良好なデータ転送特性を有する。しかしながら、フラッシュメモリは、ＭＢあたり１．５０〜２ドルというように依然として比較的高価である。その価格が原因で、アーカイブ装置としてフラッシュメモリを使用することは一般に妥当ではなく、したがって、フラッシュメモリから２次アーカイブ記憶部にデータを転送する必要がある。また、安価なデジタルカメラまたはＭＰ３プレーヤやＰＤＡ等の同様のデジタル機器に大容量のフラッシュメモリを含めると、価格が法外に高くなる。このことは、安価なデジタルカメラにビデオを録画する等の、さまざまなアプリケーションに対する一定の特徴を利用できなくする可能性があり、デジタルカメラが記憶することのできる写真の数またはＭＰ３プレーヤが記憶できる歌曲の数を制限する等、他の特徴の機能を損なう可能性がある。

磁気「ハードディスク」記憶装置は、携帯型の装置においても、通常、アーカイブ記憶用に使用される。小型ハードディスクドライブは、ＰＣＭＣＩＡタイプＩＩＩフォームファクタに利用可能であり、最大４ＧＢまでの容量を提供する。しかしながら、少なくとも部分的には、ディスクコントローラ電子機器の比較的高い固定費のため、このようなディスクドライブは、依然として比較的高価である。小型ハードドライブは、フラッシュメモリと比較すると、機械的なロバスト性が低く、例えば約２〜４Ｗと電力消費が多く、アクセス時間が比較的長い等の他の不利な点を有する。

取り外し可能な光記憶ディスクも同様に使用することができ、ハードディスクと比較して１つの大きな利点を提供することができる。取り外し可能な光媒体は、例えば、ミニディスク媒体の場合、ＭＢあたり０．０３ドル程度で非常に安価である。しかしながら、電力消費、機械的ロバスト性、大きさ、およびアクセス性能が相対的に劣ることを含めて、他のほとんどの点で、光ディスク記憶装置は磁気ハードディスクと比べると見劣りがする。

磁気テープは、取り外し可能な光ディスクよりもさらに低い媒体コストを有する。しかしながら、磁気テープは、ディスク記憶部を回転させるという他の不利な点を共有し、特に、物理的な大きさおよび電力消費の点で不利である。さらに、磁気テープは、アクセスがシリアルであるという不利な点も有する。このことにより、２つの適用問題、すなわち、ランダムアクセス動作が非常に低速であり、および、ビデオまたは他のタイプのデータを記憶するために一様な時間圧縮技法に制限される、という問題が生じる。
米国特許第６，６４６，９１２号明細書 国際特許出願公開第ＷＯ９９／３９３９４号明細書

本発明の１つの目的は、記憶装置をより高速にアクセス可能な手段を提供することである。

本発明の一態様におけるアドレス指定回路は、第１の組のアドレスラインおよび第２の組のアドレスラインを有するクロスポイントメモリアレイをアドレス指定するものであって、前記第１の組のアドレスラインに接続された第１の組のクロスポイント抵抗素子と、
前記第２の組のアドレスラインに接続された第２の組のクロスポイント抵抗素子と、さらに、前記第１の組のアドレスラインに接続されたプルアップクロスポイント抵抗素子と前記第２の組のアドレスラインに接続されたプルダウンクロスポイント抵抗素子とのうちの少なくとも１つを備える。

一実施形態によると、クロスポイントメモリアレイをアドレス指定するアドレス指定回路が提供される。このアドレス指定回路は、第１の組のアドレスラインおよび第２の組のアドレスラインと、プルアップ回路要素（以下、回路要素を回路素子と記載）およびプルダウン回路素子とを含む、第１の組のクロスポイント抵抗要素（以下、抵抗要素を抵抗素子と記載）が第１の組のアドレスラインに接続され、第２の組のクロスポイント抵抗素子が第２の組のアドレスラインに接続される。また、プルアップ回路素子およびプルダウン回路素子も、クロスポイント抵抗素子から構成される。

別の実施形態によると、メモリ回路が、第１の組の横断電極（transverse electrode）および第２の組の横断電極を有するクロスポイントメモリアレイを含む。この場合、各メモリ要素（以下、メモリ要素をメモリ素子と記載）がこれらの第１の組の電極と第２の組の電極のクロスポイントに形成される。各メモリ素子はクロスポイント抵抗素子を含む。このメモリアレイをアドレス指定するアドレス指定回路も、クロスポイント抵抗素子を含む。

さらに別の実施形態によると、クロスポイントメモリアレイの複数のメモリ素子のうちの１つのメモリ素子の状態を決定する方法は、所定の電気信号を第１の組のアドレスラインに印加することによってそのメモリ素子をアドレス指定すること、プルアップクロスポイント抵抗素子の少なくとも１つを使用して電流を生成すること、および生成した電流に基づき、かつ、プルアップクロスポイント抵抗素子およびプルダウンクロスポイント抵抗素子の少なくとも１つに接続され、さらにそのメモリ素子にも接続された少なくとも１つの検知ライン（センスライン）を使用して、そのメモリ素子の２値状態を検知すること、を含む。

さらに別の実施形態によると、装置が、メモリ素子をアドレス指定する手段と、プルアップクロスポイント抵抗素子およびプルダウンクロスポイント抵抗素子の少なくとも１つを使用して電流を生成する手段と、メモリ素子の２値状態を検知する手段とを備える。

実施形態のさまざまな特徴は、添付図面と共に、以下の実施形態の詳細な説明を参照することによってより十分に理解することができる。

簡単にするため、かつ、例示の目的で、主として本発明の例示の実施形態を参照することによって本発明の原理を説明する。しかしながら、当業者には、本発明の実施形態の真の思想および範囲から逸脱することなく、変形が可能であることが容易に認識されよう。さらに、以下の詳細な説明では、特定の実施形態を示す添付図面を参照する。実施形態の思想および範囲から逸脱することなく、電気的な変更、機械的な変更、論理的な変更、および構造的な変更を実施形態に対して行うことができる。したがって、以下の詳細な説明は、限定する意味に解釈されるべきではなく、実施形態の範囲は、添付した特許請求の範囲およびそれらの均等物によって規定される。

誘電体基板材料上に形成されたクロスポイントメモリアレイを含むデータ記憶装置が提供される。このクロスポイントメモリアレイは、少なくとも１つの半導体層を含む記憶層によって分離された第１の組の横断電極（transverse electrode）および第２の組の横断電極を備える。記憶層は、第１の組および第２の組からの電極の各クロスポイントにおいて不揮発性メモリ素子を形成する。記憶層は、従来の半導体材料に加えて、最近開発された有機電子材料を含むことができる。この有機電子材料は、半導体リソグラフィーの代わりに比較的安価な印刷技術を使用するものである。

メモリアレイの各メモリ素子は、メモリ素子を通過する所定の電流密度の形で書き込み信号を印加することによって、それぞれの２値データ状態を表す低インピーダンス状態と高インピーダンス状態とを切り換えることができる。メモリ素子は、状態間を１回切り換えることができるようなライトワンスメモリ素子を含むことができる。各メモリ素子は、少なくとも低インピーダンス状態の期間中、記憶層に形成されたダイオード接合を含む。複数のデータ記憶装置を積み重ねてメモリモジュールに積層することができ、安価で大容量のデータ記憶装置を提供することができる。このようなメモリモジュールは、アーカイブデータ記憶システムに使用することができ、このアーカイブデータ記憶システムでは、メモリモジュールは、機器またはインターフェースカードに収容可能なライトワンスデータ記憶ユニットを提供する。

データ記憶装置上には、メモリアレイのメモリ素子にアクセスするためのアドレス指定回路が設けられる。メモリアレイへの相互接続を簡単にするために、アドレス指定回路は、メモリアレイのメモリ素子にアクセスするための多重化アドレス指定方式を含む。各メモリ素子は、メモリアレイの行ラインおよび列ラインの総数よりも数が少ないアドレスラインを通じて一意にアドレス指定が可能である。

本発明の一実施形態によると、アドレス指定回路にプルアップ抵抗器およびプルダウン抵抗器を使用して、行アドレスラインをプルアップ電圧＋Ｖに引き上げ、列アドレスラインをプルダウン電圧−Ｖに引き下げる代わりに、メモリアレイに使用される回路素子と同じ材料および同じ構造から作製された回路素子が使用される。上述したように、メモリアレイのメモリ素子は、少なくとも半導体層が横断電極間に設けられた状態にある当該横断電極を含む。この構造は、クロスポイント構造と呼ばれ、抵抗回路素子を形成するのに使用することができる。プルアップ抵抗器およびプルダウン抵抗器をアドレス指定回路に使用する代わりに、メモリ素子と同じ構造でほぼ同じ材料を有するプルアップクロスポイント抵抗素子およびプルダウンクロスポイント抵抗素子が使用される。

クロスポイント抵抗素子は、２つの電極の交差部によって概ね画定されたサイズを有する非常にコンパクトな回路素子である。面内伝導に依拠する従来のＴａＮまたはＮｉＣｒの薄膜抵抗器技術と比較すると、クロスポイント抵抗素子によって使用される面積ははるかに小さい。アドレス指定回路によって使用される面積が小さいことによって、より多くの面積をメモリに利用可能とすることができる。

さらに、プルアップクロスポイント抵抗素子およびプルダウンクロスポイント抵抗素子を使用することによって、記憶装置は、ほぼ全体がクロスポイント抵抗素子から構成される。したがって、製造プロセスは、簡単になり、要する費用が少なくなる。例えば、従来の薄膜抵抗器の代わりにクロスポイント抵抗素子を使用すると、クロスポイントメモリアレイの作製および相互接続を行うのに必要な材料数またはプロセス数を超えて追加される材料またはプロセスの使用が最小にされる。したがって、クロスポイントメモリアレイは、自己整合特性を有する、高速かつ安価なロールツーロールプロセス（roll to roll process）において製造することができる。集積回路に抵抗器を製造する既存の方法論は、マスク、位置合わせ、および多くの場合、材料の追加を必要とする。さらに、異なる材料を導入して抵抗器として機能させることは、メモリアレイと比較すると、抵抗器の異なる抵抗温度係数を導入するという不利な点を有する。一般に、記憶装置の温度が変化するに伴い、回路素子の抵抗も変化する。しかしながら、異なる材料が、メモリ素子やアドレス指定回路の素子等の回路素子に使用されると、抵抗の変化量が回路素子のタイプごとに大幅に変化するおそれがある。この結果、異なる温度における動作時に、信号伝達が危険にさらされることになるおそれがある。その理由は、最適なプルアップ抵抗値およびプルダウン抵抗値は、低インピーダンス状態にあるメモリ素子の抵抗に依存するからである。この実施形態は、アドレス指定回路およびメモリアレイに同じクロスポイント抵抗素子を使用するので、温度の変動による抵抗の変化がすべての回路素子で同じであり、より安定した信号伝達が提供される。また、ロールツーロール処理について、材料特性に実行ごとの変動（run to run variation）がある場合、これらの変動も、すべての回路素子で同じである。一方、異なる材料が抵抗器に使用される場合には、これらの変動は異なったものになろう。

一例では、メモリアレイおよびアドレス指定回路に使用されるクロスポイント抵抗素子は概ねダイオードを含み、以下に詳細に説明する実施形態では、クロスポイント構造を有するダイオードを含むメモリアレイおよびアドレス指定回路について概して説明する。ダイオード以外に、クロスポイント構造を有する回路素子を記憶装置に使用できることが、当業者には明らかであろう。

［ライトワンスメモリシステム］
図１は、メモリカード１０に使用されるライトワンスメモリシステムを示している。ライトワンスメモリシステムは、ポータブルの安価で堅牢なメモリシステムを含む。このメモリシステムは、デジタルカメラやポータブルデジタルオーディオ装置等のデータ記憶アプリケーションに役立つものである。このメモリシステムは、業界標準のポータブルなインターフェースカード（例えば、ＰＣＭＣＩＡまたはＣＦ）に内蔵することができ、それゆえ、このようなインターフェースを有する既存の製品または将来の製品に使用することができる。メモリカード１０は、Ｉ／Ｏインターフェースコネクタ１２を有し、このＩ／Ｏインターフェースコネクタ１２を通じて、メモリカード１０と当該メモリカードが接続される装置２との間で通信が行われる。インターフェースコネクタ１２は、インターフェース／制御回路１４に接続されている。このインターフェース／制御回路１４は、内部インターフェース１６を介してリムーバブル（脱着可能な）メモリモジュール２０に接続されている。メモリモジュール２０は、いくつかの、検出機能、書き込みイネーブル機能、およびアドレス指定機能を含めて、ライトワンスデータ記憶用の回路を提供する。インターフェース／制御回路１４は、各リムーバブルメモリモジュール２０がメモリカード１０に収容された際に、各リムーバブルメモリモジュール２０用に制御、インターフェース、検出、誤り訂正符号化（ＥＣＣ）等を行う回路を備える。一実施形態では、コネクタ１２においてメモリカード１０を装置２から切り離すことによって、メモリカード１０は装置２から容易に取り外される。例えば、メモリカード１０がフルになると、ユーザは、メモリカード１０を装置２から取り外し、メモリカード１０を別のメモリカードと取り替える。別の実施形態では、メモリモジュール２０は、メモリカード１０のソケット等に収容され、その結果、メモリモジュール２０を、メモリカード１０から容易に取り外すことができ、別のメモリモジュール２０と取り替えることができる。メモリモジュール２０は、メモリカード１０に収容されると、内部インターフェース１６を通じてインターフェース／制御回路１４に接続される。

ライトワンスデータ記憶とは、実際には、データを１度だけメモリに書き込むことができ、その後、変更不能に維持されることを意味する。ライトワンスメモリの多くの形態では、ライトワンスメモリに記憶されたデータが、最初に書き込まれた後、全く変更できないということが厳密には当てはまらないが、当業者が認識するように、一般に、ライトワンスメモリは、任意に変更することができない。例えば、ほとんどのライトワンスメモリは、各メモリセルが第１の２値状態（例えば、２値データ「０」を表す）にある状態で製造され、書き込み手順中に、選択されたメモリセルが、第２の２値状態（例えば、２値データ「１」を表す）に変更される。多くの場合、第１の２値状態から第２の２値状態へのメモリの変更は不可逆的であり、データ「１」が一旦書き込まれると、そのデータはデータ「０」に再び変更できないようになっている。これは、データがメモリに書き込まれた後に行うことができる記憶データの変更を制限し、この場合、１度だけ任意のデータを書き込むことができ、その後、例えば、データ「０」をデータ「１」に変更できるだけであり、その逆の変更はできない。

メモリモジュール２０は、ライトワンスメモリを含むので、１度記憶されたデータが維持されるアーカイブデータ記憶部に使用することができる。これは写真フィルムに少し似ている。写真フィルムでは、写真が１度記憶され、現像されたフィルムが永久的な記録として保持される。したがって、メモリモジュール２０が一旦、データで容量がいっぱいになると、さらにデータを記憶するには、別のメモリモジュールが必要となる。しかしながら、装置２において、メモリカード１０全体を単に取り替えることが可能であり、これは、インターフェース／制御回路１４、さらにはメモリカードの構造がメモリモジュール２０と共にアーカイブされることを意味する。データ記憶部のコストを低減するには、メモリシステムの再利用可能で比較的高価なコンポーネントが実際の記憶メモリに永久には接続されないことが望ましい。この理由により、好ましい実施形態では、メモリモジュール２０はメモリカード１０から脱着可能なものになっている。したがって、メモリカード１０の大部分は１回限りのコストを含み、メモリカード１０に挿入されるメモリモジュール２０は、以下でさらに詳細に説明するように安価に製造される。

［ライトワンスメモリモジュール］
メモリモジュール２０のブロック表現を図２に示す。所与のベース面積に対する、メモリモジュール２０の記憶容量を増加させるために、メモリモジュール２０は、積層された層２２を積み重ねたものから構成される。各層２２は、データ記憶部を提供するメモリ素子のアレイ２５を有する。また、各層２２は、各メモリアレイ２５をメモリシステム内部インターフェース１６を通じてインターフェース／制御回路１４に接続するアドレス指定回路３０も含む。各層２２のアドレス指定回路３０は、メモリモジュール２０の層２２間の相互接続導体を少なくすることを可能にし、これによって、製造が容易になり、したがって、コストが低減される。

図３は、メモリモジュール２０の回路および層の可能な物理的配置を示すメモリモジュール２０の切り取り等角図である。層２２のそれぞれは、基板５０上に形成されたメモリアレイ２５およびアドレス指定回路３０を備える。メモリアレイ２５は、図４に示すメモリ素子２６のマトリクスを備える。アドレス指定回路３０は、メモリアレイ２５の直交する隣接した各エッジに配置されて示される列多重化（ｍｕｘ）回路部および行多重化（ｍｕｘ）回路部を備える。入出力（Ｉ／Ｏ）リード線４０も、製造プロセス中に基板５０上に形成される。メモリモジュール２０では、行ｍｕｘ回路から基板５０の第１の隣接するエッジまで、リード線４０の行Ｉ／Ｏリード線が伸び、列ｍｕｘ回路から基板５０の第２の隣接するエッジまで、リード線４０の列Ｉ／Ｏリード線が伸びている。リード線４０のそれぞれは、それぞれの接触パッド４２で終端し、接触パッド４２の一部は、基板５０のエッジに露出される。

複数の層２２は、同じ向きに積み重ねられて、互いに貼り合わされる。積み重ねられた層２２の接触パッド４２の露出部分に対する電気的接触が、導体接触素子５５によって提供される。この導体接点素子５５は、図３では、部分的な切り取り図で示されている。接点素子５５は、メモリモジュール２０の側面に沿って伸び、個々の層２２の平面に対して縦走する。図示するような各接触素子５５は、積み重ねられた多数の層２２の各接触パッドに対する電気的接触部を構成する。接触素子５５は、メモリモジュール２０をメモリシステム内部インターフェース１６を通じてインターフェース／制御回路１４に接続するのに使用することができる。

メモリモジュール２０の一実施態様では、層２２のそれぞれの基板５０は、ポリマープラスチック材料から形成することができる。集積回路（例えば、メモリアレイ２５およびアドレス指定回路３０）を基板５０上に形成することができるプロセスおよび層２２をメモリモジュール２０に組み立てることができるプロセスは、「Non-Volatile Memory」と題する米国特許第６，６４６，９１２号の明細書に詳細に説明されている。この米国特許は、その全内容が参照により本明細書に援用される。

［ライトワンスメモリアレイ］
メモリ素子２６のアレイ２５は、メモリモジュール２０の層のそれぞれに形成される。メモリアレイ２５は、各列／行の交差部にメモリ素子を有する列ラインおよび行ラインの規則的なマトリクスを備える。図４は、一実施形態による、列ライン６０および行ライン６２を有するメモリアレイ２５の一部の概略図を示している。列ラインのそれぞれと行ラインのそれぞれとの間にメモリ素子２６が接続される。このメモリ素子２６は、図４の図の拡大部分にも詳細に示されている。各メモリ素子２６は、ダイオード素子６６と直列接続されたヒューズ素子６４を備える。ヒューズ素子６４は、メモリ素子２６の実際のデータ記憶作用を提供し、ダイオード６６は、データの書き込みおよび読み出し用の行ラインおよび列ラインを使用してメモリ素子２６をアドレス指定することを容易にする。

上記説明は、低抵抗状態で製造されて、高抵抗状態を生成するために溶断される、メモリアレイのヒューズ素子に言及しているが、逆に動作する「アンチヒューズ」素子を使用してメモリアレイを同様に作製できることが理解されよう。この場合、メモリ素子は、高抵抗状態で製造され、低抵抗を生成するために溶断される。各メモリ素子のアンチヒューズも、上述した理由からダイオードと直列に形成される。この場合、アンチヒューズが溶断された後に、ダイオードの機能が必要とされるので、ダイオードとアンチヒューズとは分離されている。

メモリアレイ２５は以下のように使用される。製造時には、メモリ素子２６のそれぞれは、導通しているヒューズ素子６４を有する。ヒューズ素子６４の導通状態（低インピーダンス状態とも呼ばれる）は、或る２値データ状態、例えばデータ「０」を表す。メモリアレイ２５にデータを書き込みには、データ「１」の記憶が要求される各メモリ素子２６が、列ラインおよび行ラインを使用してアドレス指定され、データ「１」が書き込まれる各メモリ素子２３のヒューズ素子６４が「溶断」されて、それらのメモリ素子２３は非導通状態（高インピーダンス状態とも呼ばれる）に置かれる。ヒューズ素子６４の非導通状態は、データ「１」等の２値データ状態を表す。ヒューズ素子の溶断は、一方向のオペレーションであり、この一方向のオペレーションにより、メモリは、上述したように「ライトワンス」記憶にされる。データ書き込みオペレーション（例えば、選択されたメモリ素子２６にデータ「１」を書き込む）は、選択された行ラインを通じて、選択された列ラインへ、例えば、それらの行／列ラインを直接相互接続する選択されたメモリ素子２６のヒューズ６４を溶断するのに十分な所定の電流を通電することによって行うことができる。メモリアレイ２５からのデータの読み出しは、列ラインおよび行ラインを使用してメモリ素子２６をアドレス指定し、どのメモリ素子２６が導通し（データ「０」）、どれが非導通（データ「１」）であるのかを検知（センス）することによって行うことができる。

メモリアレイ２５の各メモリ素子２６のダイオード素子６６は、データの書き込みおよび読み出しを行うために、列ラインおよび行ラインを使用して一意にメモリ素子２６をアドレス指定するのを援助する。行／列のクロスポイントメモリ素子２６にダイオード素子６６がなければ、所与の列ラインと行ラインとの間の多くのメモリ素子２６を通る電流経路が存在することになる。しかしながら、ダイオード素子６６が、各メモリ素子２６を通る１方向導通経路を形成すると、単一の列ラインおよび単一の行ラインを使用して、単一のメモリ素子２６を一意にアドレス指定することができる。換言すると、１つの行ラインから１つの列ラインへの回路を形成することによって、電流を単一のメモリ素子２６にのみ送ることが可能になる。所定の「データ書き込み」電流をその回路に印加することによって、そのメモリ素子２６のヒューズ６４を溶断して、データ「０」をデータ「１」に変更することができる。また、その回路の抵抗を検知することによって、ヒューズ６４が溶断されているのか、それとも元の状態のままである（すなわち、変化していない）のかを判断することができ、それによって、データ「１」またはデータ「０」を読み出すことができる。

したがって、ダイオード６６は、読み出しオペレーションおよび書き込みオペレーション中に、メモリアレイ２５のメモリ素子２６間のクロストークの発生率を低減する。さらに、ダイオード６６の非線形電流−電圧（Ｉ−Ｖ）特性は、データ検知の信号対雑音比（ＳＮＲ）を改善し、これは、リモート検知およびダイオードベースのアドレス指定を援助する。検知回路部はインターフェース／制御回路１４にあり、インターフェース／制御回路１４は別個の集積回路に含まれるので、メモリモジュール２０のデータは遠隔で検知される。また、メモリモジュール２０とインターフェース／制御回路１４との間に必要な接続数を削減するために、後述のようなアドレス指定回路を使用して、メモリ素子２６の並べ替えダイオード論理アドレス指定（permuted diode logic addressing）も使用される。

図５は、クロスポイント抵抗素子の構造を一般的に表す。このクロスポイント抵抗素子は、図３および図４に示すメモリアレイ２５またはアドレス指定回路３０に使用することができる。この基本構造は、直交する数組の間隔を空けた平行な導体６０および６２から成る２つの層を備える。導体６０と６２との間には、少なくとも１つの半導体層７５が配置されている。この２つの導体６０および６２の組は行電極および列電極を形成する。これらの行電極および列電極は、当該行電極のそれぞれが当該列電極のそれぞれと正確に１箇所で交差するように重ね合わされている。これらの交差部のそれぞれにおいて、行電極（例えば、導体６２）と列電極（例えば、導体６０）との間の接続が半導体層７５を通じて行われる。ここでは一般に、半導体層７５が単数で言及されているが、実際には、異なる材料から成る複数の層を使用することができる。これらの層は、金属、さらには誘電体等の半導体ではない材料をさまざまな構成で含むことができる。

この構造は、図４に示すクロスポイントメモリアレイ２５に設けられたメモリ素子２６を形成するのに使用することができる。半導体層７５は、メモリ素子２６の、図４に示すヒューズ６４を図４に示すダイオード６６と直列に生成するための薄膜を含むことができる。アレイ２５のダイオード６６のすべては、すべての行電極とすべての列電極との間に共通の電位が印加された場合に、すべてのダイオード６６が同じ方向でバイアスされるような向きにされる。臨界電流が流れた時に開回路になるヒューズ６４は、ダイオード６６とは別個の素子として実現することもできるし、ダイオードの挙動をなすように組み込むこともできる。

ヒューズ６４の特性は、その抵抗が、高インピーダンス状態と低インピーダンス状態との間で不可逆的に変化するか、または、或る臨界電流しきい値において逆に変化することである。状態間の抵抗の変化は重要である。ヒューズ６４の臨界電流は、図５に示す行導体６０および列導体６２の交差部の面積等、デバイス（または装置）の面積によって制御することができる。このデバイスの面積も、リソグラフィーを用いて画定することができる。ヒューズ６４およびダイオード６６は、例えば、半導体層７５に設けられて行電極６０と列電極６２との間に連続的に堆積された多数の薄膜から形成することができる。個々のメモリ素子２６は、上述したように行電極６０および列電極６２の交差部に現れる。ヒューズ層およびダイオード層は、交差部の全面積を覆う連続した膜として堆積されるが、これらの層は、個々のデバイス間のクロストークを最小にするように、多くの手段（レーザアブレーション、フォトリソグラフィー、ソフトリソグラフィー）によってパターン形成することができる。

図５に示す構造は、図３に示すアドレス指定回路３０で使用されるダイオード等のクロスポイント抵抗素子を形成するのにも使用することができる。これらのダイオードでは、半導体層７５は、メモリ素子２６用に示すようなヒューズと直列のダイオードではなく、ダイオードのみを形成する１つまたは複数の薄膜を含むことができる。アドレス指定回路３０は、図７に関してさらに詳細に説明する。さらに、アドレス指定回路３０およびメモリ素子２６のクロスポイント抵抗素子は、同じ層を共有することもできる。アドレス指定回路３０の場合、第１の共有導体層が列電極（例えば、列電極６０）を含むことができ、第２の共有導体層が行電極（例えば、行電極６２）を含むことができる。アドレス指定回路３０のクロスポイント抵抗素子は、半導体層７５も共有することができる。メモリ素子２６も、これらの導体層および半導体層７５を共有することができる。

図６は、クロスポイントライトワンスダイオードのメモリアレイの概略表現である。図６は、８行８列アレイを示している。図４および図５に示す行導体６０や列導体６２等の行電極および列電極に、図のような電圧（すなわち、−Ｖである１つを除くすべての列電極が電位Ｖであり、Ｖである１つを除くすべての行電極が−Ｖである）が印加されると、１つのダイオードのみが順方向にバイアスされる。図６に示す場合では、アレイの左上コーナのダイオード９０のみが順方向にバイアスされる。最も上の行および最も左の列の残りのダイオードはバイアスされず、アレイの残りのダイオードは逆方向にバイアスされる。これは、アレイのアドレス指定方式を構成する。電極がこれらの電位にある場合、電流が行と列との間を流れると、左上のダイオードのヒューズは元のままである（例えば、データ「０」を表す）。逆に、電流がこの構成に流れない場合は、対応するダイオード／ヒューズは溶断されていることになる（すなわち、データ「１」を表す）。アレイ電極に印加される電圧の振幅を変調（または調整）することによって、より多くの電流が、選択されたダイオードに流れるようにすることができる。この電圧がヒューズのしきい値電流を超える電流を引き起こすと、そのヒューズを溶断することができ、メモリ素子の状態は変更される。これは、メモリアレイへの書き込み方法を構成する。

メモリアレイのヒューズを溶断するのに必要な実際の電流（またはその電流を達成するのに印加される電圧）を予測して製造時に制御することができる。動作要因となるのはメモリ素子を通る電流密度であるので、素子が溶断する印加電圧／電流は、その素子の接合面積を変化させることによって調整することができる。例えば、クロスポイント電極の交差部の断面積が削減されると、この削減は、メモリ素子２６のヒューズ６４を溶断する臨界電流密度に達するために印加する必要がある電流／電圧をも削減する。この方式は、メモリ回路の設計および製造に使用することができ、それによって、所望のクロスポイントのヒューズのみを溶断する制御電圧を確実に印加することができる。

［メモリアレイアドレス指定回路］
メモリアレイ２５との相互接続を簡単にするために、メモリアレイ２５のメモリ素子２６にアクセスするための多重化アドレス指定方式を使用することができる。メモリアレイ２５の各メモリ素子２６は、メモリアレイ２５を形成する図４および図５に示す行導体６０および列導体６２の総数よりも少ない個数のアドレス指定用ラインを通じて、外部回路から一意にアドレス指定することができる。そのために、図３に示すアドレス指定回路３０等のアドレス指定回路が、メモリアレイ２５と同じ基板５０に含まれる。

一実施形態によるアドレス指定回路は、本明細書では、多重化（ｍｕｘ）および／または分離（ｄｅｍｕｘ：非多重化）機能を実行するものとして参照されることがある。この明細書の文脈では、用語「多重化」は、選択方式が従来の多重化機構と幾分異なる場合であっても、好ましい実施形態で利用される並べ替えダイオード論理アドレス指定の形態を包含するものである。

アドレスｍｕｘ／ｄｅｍｕｘ機能は、以下に説明する並べ替えダイオード論理（permuted diode logic）と呼ばれる論理方式を使用して実行される。図７は、直列をなすヒューズとダイオードで表された単一のライトワンスメモリ素子１０２を示している。このライトワンスメモリ素子１０２は、図４に示すような直列をなすヒューズ６４とダイオード６６を含み、かつ、行電極６０と列電極６２との間に接続されたメモリ素子２６と同じである。メモリ素子１０２は、行電極１０４と列電極１０６との間に接続されている。行電極１０４には、行アドレスダイオード論理回路１１０が接続され、列電極１０６には、列アドレスダイオード論理回路１２０が接続されている。

行アドレス回路１１０は、行電極１０４とプルアップ電圧＋Ｖとの間に接続されたプルアップクロスポイント抵抗素子１１２を備える。プルアップクロスポイント抵抗素子１１２の一例は、図７に示すように、プルアップダイオード１１２と呼ばれるダイオードを含むことができる。また、行アドレス回路１１０は、行電極１０４に接続された複数の行アドレスライン１１６も備える。これらの行アドレスライン１１６は、アノードが行電極１０４に接続され、カソードがＸ、Ｙ、およびＺによって表された各行アドレス入力電圧により制御される行アドレスダイオード１１４を含む。

列アドレス回路１２０は、同様にして、列電極１０６からプルダウン電圧−Ｖに接続されたプルダウンクロスポイント抵抗素子１２２を有して構成される。プルダウンクロスポイント抵抗素子１２２の一例は、図７に示すように、プルダウンダイオード１２２と呼ばれるダイオードを含むことができる。列アドレス回路１２０は、列電極１０６に接続された複数の列アドレスライン１２６を含む。列アドレスライン１２６は、そのカソードが列電極１０６に接続され、アノードがＡ、Ｂ、およびＣによって表された各列アドレス入力電圧により制御される列アドレスダイオード１２４を含む。

＋Ｖおよび−（Ｖ＋ΔＶ）の論理レベルが行アドレス入力電圧（Ｘ，Ｙ，Ｚ）に使用される行アドレス回路１１０を最初に考察する。電圧＋Ｖが論理「１」を表す場合、行アドレス回路１１０は、入力としてダイオードのカソード（Ｘ，Ｙ，Ｚ）を有し、出力として行電極１０４を有するＡＮＤゲートのように動作することは明らかである。３つのすべての行アドレス入力（Ｘ，Ｙ，Ｚ）がハイ（＋Ｖ）である場合にのみ、行電極１０４はハイとなる。同様に、列アドレス回路１２０も、負論理ＡＮＤゲートのように動作する。この場合、−Ｖおよび（Ｖ＋ΔＶ）の論理レベルが列アドレス入力（Ａ，Ｂ，Ｃ）に印加されると、列電極１０６の出力は、３つのすべての入力が−Ｖである時にのみ−Ｖになる。行アドレス入力（Ｘ，Ｙ，Ｚ）がすべて、＋Ｖのカソード電圧をダイオード１１４に印加し、列アドレス入力（Ａ，Ｂ，Ｃ）がすべて、−Ｖのアノード電圧をダイオード１２４に印加すると、メモリ素子１０２が選択される。図７では、３入力回路のみを示すが、このアドレス指定方式は、任意の入力数を含むように拡張することができる。

ｎ個のノードからなるｄ個の群のそれぞれから１つの項目を選択する場合に、ｎ^ｄ個の並べ替えが存在する。したがって、ｎ^ｄ個の電極を、ｄ個の群のそれぞれにおけるｎ個のノードの中からの１つにダイオードを通じて接続することができる。電極を選択するには、当該電極に接続されたすべてのラインがハイでなければならず、どの２つの電極も同じ接続を共有することはないので、ハイの論理レベルが各群における真に１つのノードに印加されると、１つの電極のみが選択される。

上述したように、行アドレス回路１１０および列アドレス回路１２０は、プルアップ抵抗器およびプルダウン抵抗器の代わりに、それぞれプルアップダイオード１１２およびプルダウンダイオード１２２を使用することができる。プルアップダイオード１１２およびプルダウンダイオード１２２は、メモリ素子１０２と同じ構造およびほぼ同じ材料を含むことができる。例えば、プルアップダイオード１１２およびプルダウンダイオード１２２ならびにメモリ素子１０２は、図５に示す構造を有するクロスポイント抵抗素子を含む。また、メモリ素子１０２がヒューズ用の材料も含むことができることを除いて、材料も同じものを使用することができる。したがって、メモリアレイ２５およびアドレス指定回路３０を含むメモリモジュールの製造は簡単になり、要する費用は少なくなる。さらに、抵抗器として動作するのに異なる材料を導入することは、メモリモジュールの他の回路素子と比較すると、その抵抗器の異なる抵抗温度係数を導入するという不利な点を有する。一般に、メモリモジュールの温度が変化するに伴い、回路素子の抵抗も変化する。しかしながら、異なる材料が、メモリ素子やアドレス指定回路の素子等の回路素子に使用されると、抵抗の変化量が回路素子のタイプごとに大幅に変化するおそれがある。この結果、異なる温度における動作時に、信号伝達（例えば、メモリ素子の２値状態の検出）が危険にさらされることになるおそれがある。その理由は、最適なプルアップ抵抗値およびプルダウン抵抗値は、低インピーダンス状態にあるメモリ素子の抵抗に依存するからである。この実施形態は、アドレス指定回路およびメモリアレイに同じクロスポイント抵抗素子を使用するので、温度の変化がすべての回路素子で同じであり、より安定した信号伝達が提供される。

信号伝達には、メモリ素子１０２への読み出しおよび書き込みが含まれ得る。信号伝達は、行検知ライン（行センスライン）１３２および／または列検知ライン（列センスライン）１３４を使用して実行することができる。両検知ラインは、ダイオード等のクロスポイント抵抗素子を含む。アドレス指定されたメモリ素子の状態は、適切に選ばれたバイアスポイントに検知ラインを通じて流れる電流によって決定される。電流がいずれかの検知ラインを通過するには、２つの条件を満たさなければならない。すなわち、（１）ダイオードメモリ素子がアドレス指定されなければならず、（２）その素子のヒューズが溶断されていなければならない。それ以外のすべての場合には、ダイオードはアドレス指定されず、ヒューズの状態にかかわらず、対応する行検知ダイオードおよび／または列検知ダイオードは、順方向にバイアスされず、電流を導通しない。したがって、単一の検知ラインがすべての行（または列）電極に接続され、かつ、行と列のアレイの１つのメモリ素子がアドレス指定されると、そのメモリ素子の状態を明確に決定することができる。

図７に示す例を参照する。メモリ素子１０２が、行アドレスライン１１６および列アドレスライン１２６を使用してアドレス指定されると、メモリ素子１０２の２値状態を、検知ライン１３２および１３４の１つ以上を使用して決定することができる。例えば、プルアップダイオード１１２の両端に電圧が印加され、電流が生成される。メモリ素子１０２のヒューズが溶断されている（例えば、ヒューズが「１」を表す高インピーダンス状態にある）場合には、電流は、実質的に行検知ライン１３２を流れる。行検知ライン１３２に電流が検知されたことは、メモリ素子１０２が高インピーダンス状態にあることを示す。メモリ素子１０２が低インピーダンス状態にある（例えば、「０」を表す）場合には、電流は、行検知ライン１３２ではなく、実質的にメモリ素子１０２を流れる。したがって、行検知ライン１３２のダイオードは、バイアスされず、メモリ素子１０２が低インピーダンス状態にあることを示す。列検知ライン１３４も同様に機能する。

プルアップダイオード１１２およびプルダウンダイオード１２２の両端に生成された電流は、これらのダイオードの抵抗に比例する。したがって、プルアップダイオード１１２およびプルダウンダイオード１２２の抵抗を、メモリ素子１０２の２値状態を検出するための最大検出信号を供給するように選択することができる。検出信号は、メモリ素子１０２がその低インピーダンス状態と高インピーダンス状態との間で変化する時の、検知ライン１３２および１３４のダイオード等のクロスポイント抵抗素子を流れる電流の差分である。メモリ素子の高インピーダンス状態が低インピーダンス状態よりもはるかに大きいと仮定すると、検出信号は、プルアップダイオード１１２（またはプルダウンダイオード１２２）がＲｌｏｗにほぼ等しい抵抗を有する場合に最大になる。ここで、Ｒｌｏｗは、低インピーダンス状態にあるメモリ素子１０２の抵抗である。一方、プルアップダイオード１１２（またはプルダウンダイオード１２２）の抵抗は、０．１×Ｒｌｏｗから１０×Ｒｌｏｗの範囲内（０．１×Ｒｌｏｗと１０×Ｒｌｏｗを含む）とすることができる。電力消費、ＲＣ時定数、検出信号の最大化等の因子を、プルアップダイオード１１２およびプルダウンダイオード１２２の抵抗を選択する際に考慮することができる。

図８は、一実施形態によるメモリ素子１０２のアドレス指定方法を示している。ステップ１８０において、行アドレスライン１１６および列アドレスライン１２６に所定の電気信号（例えば、所定の電圧）を印加することによって、メモリ素子１０２がアドレス指定される。ステップ１８１において、電流がプルアップダイオード１１２および／またはプルダウンダイオード１２２の両端に生成される。ステップ１８２において、メモリ素子１０２の２値状態が、検知ライン１３２および／または検知ライン１３４を使用して決定される。例えば、メモリ素子１０２が高インピーダンス状態にある場合には、検知ライン１３２に電流が検出される。メモリ素子１０２が低インピーダンス状態にある場合には、検知ライン１３２には実質的に電流は検出されない。

検知ライン１３２および１３４は、アドレス指定されたメモリ素子１０２への書き込みを可能にしたり、防止したりするのに使用することもできる。図３に示すように、メモリモジュールは、各層がメモリアレイおよびアドレス指定回路を含む複数の層を含むことができる。特定の層の検知ラインに所定の電気信号を印加して、アドレス指定されたメモリ素子への書き込みを可能にしたり、禁止したりすることができる。例えば、図７を参照して、高電圧を検知ライン１３２に印加して、メモリ素子１０２への書き込みを可能にすることができ、低電圧を検知ライン１３２に印加して、メモリ素子１０２への書き込みを禁止することができる。

［複数のメモリモジュール層にわたるアドレス指定］
メモリモジュールでは、複数の層を並列にアドレス指定することができる。メモリモジュールは、複数の層を積み重ねたものから構成することができる。各層は、メモリアレイ２５等のライトワンスメモリアレイを含み、ここでは、外部回路に対して必要とされる接続数を削減するために、さまざまな層のメモリアレイが共通のアドレスラインを共有する。例えば、メモリモジュールがＭ個の層から成り、各層がＮ個のメモリ素子、Ｎ個の行電極、およびＮ個の列電極を有するアレイを含む場合に、ｉ番目の行およびｊ番目の列が或る層においてアドレス指定されると、それらの行および列は、すべての層においてアドレス指定される。これは２つの理由から望ましい。第１に、Ｍ個の層を並列に読み出すことを可能にすることによって、所与のシリアルビットレートを達成するのに必要な読み出しレートおよび書き込みレートがＭで分割される。第２に、メモリの層ごとに別々のアドレスラインが必要であるとすると、層から層への接続数およびメモリモジュールからインターフェース／制御回路への接続数が手に負えないほどのものになる。

図７に示す行検知ライン１３２および列検知ライン１３４等の検知ラインは、或る層を選択して並列アドレス指定を行うのに使用される。アドレス指定されたメモリ素子の２値状態は、行検知ダイオード、列検知ダイオード、または双方の検知ラインのいずれかを使用して検出することができる。さらに、アドレス指定されたメモリ素子の２値状態は、図７について上述したように、検知ラインを通じて、適切に選ばれたバイアスポイントへ流れる電流によって決定される。

行検知ラインおよび列検知ラインの使用は、読み出しプロセスの速度を損なうことなく冗長性を提供し、それによって、信号検出マージンを改善する。行電極または列電極のいずれかに検知ラインを追加して含めることによって、かつ／または、検知ラインと行電極または列電極との間の接続と並列にダイオードを更に追加することによっても、冗長性を追加できることに留意されたい。

図９は、図７について上述した技法を利用するアドレス指定／検知回路２５０の概略図を示している。ライトワンスメモリアレイの複数のメモリ素子２６０が示されている。メモリ素子２６０は、それらのそれぞれの行アドレス指定回路２７０および列アドレス指定回路２８０に接続されている。行アドレス指定回路２７０および列アドレス指定回路２８０は、メモリアレイをアドレス指定するように構成される。また、回路２５０は、共通の行検知ライン２７４および共通の列検知ライン２８４も含む。共通の行検知ライン２７４は、各行検知ダイオード２７２を通じてメモリアレイの行電極のそれぞれに接続されている。具体的には、各ダイオード２７２は、そのアノードが、対応する行電極に接続され、そのカソードが、共通の行検知ラインに接続されている。同様に、列検知ダイオード２８２は、共通の列検知ライン２８４からメモリアレイの各列電極に接続されている。ダイオード２８２のカソードは、各列電極に接続され、そのアノードは、共通の列検知ラインに接続されている。

図示するような例では、中央のメモリ素子２６２がアドレス指定される。これは、メモリ素子２６２がアドレス指定回路によって選択される行電極および列電極の双方に接続されているからである。図９に示すように、メモリ素子２６２は、その行アドレスダイオードおよび列アドレスダイオードのいずれも印加された電圧によって導通状態ではないところのアドレス指定回路に対応する。メモリ素子２６２のヒューズが溶断されている場合には、電流は、行検知ライン２７４および列検知ライン２８４の検知ダイオード２７２および２８２の双方を流れる。ヒューズが溶断されていない場合には、アレイの他の任意のメモリ素子のヒューズの状態にかかわらず、検知ライン２７４および２８４のいずれにも電流は流れない。その場合、アドレス指定方式は、アドレスダイオードの少なくとも１つが導通状態にあることを確保し、それによって、対応する検知ダイオードが逆方向にバイアスされることを保証するものであるので、電流は、アドレス指定されたメモリ素子に対応する検知ダイオードに流れず、他のすべてのメモリ素子は選択されない。

アレイの２つ以上の行電極または列電極がアドレス指定されると、各メモリ素子の少なくとも１つの端部をそれ以外のものと別の検知ラインに接続できる場合には、アドレス指定されたすべてのラインの交差部におけるメモリ素子の状態を依然として決定することができる。この構成の結果、検出マージンが削減される。例えば、２つのアドレス指定された行および１つのアドレス指定された列を考える。アドレス指定されたすべてのヒューズが元のままであると、検知ダイオードは、電源レールの一方には、並列な２つの抵抗器を通じて接続され、他方の電源レールには、１つだけの抵抗器を通じて接続されているように見える。この状況を検出可能にするために、検知ラインの終端に印加されるバイアスは、電源レール電圧の一方により近い値に調整されるべきであり、その結果、溶断されたヒューズ状態の検出時の電流が少なくなる（信号が小さくなる）。これは、複数のクロスポイントアレイが同じアドレスラインを共有するが、それら自身の検知ラインを有する場合、および、クロスポイントメモリが積み重ねられたものである場合のように、アドレス指定された各行／列が多くとも１つの他のアドレス指定された列／行と交差するとき、または複数の相互接続されていないクロスポイントアレイが単一の基板上に存在するときには問題とはならない。

図１０は、回路素子の相対的な配置の一例を示すメモリモジュール層６００のアーキテクチャ構成を示している。メモリアレイ６０２は、中央に配置されており、その周辺には、アドレス指定／検知ライン６０４、プルアップ／プルダウンダイオード６０６、および電源ストライピング接続部６０８が配置されている。これらの回路の周辺には、外部相互接続を行うための接触パッド６１０が配置されている。行／列電極が、アレイから外部に向かい、アドレス指定／検知回路、プルアップダイオードおよびプルダウンダイオード、ならびにストライピング接続を通じて相互接続接触パッドに伸びており、層６００の物理的なアーキテクチャはとりわけ単純であることが上記説明から理解されよう。アドレスラインおよび検知ラインも同様に配置され、ダイオード回路素子のすべては、導体クロスポイントにおいて自動的に形成される（すなわち、ダイオードのすべては、クロスポイント構造を有し、同じ材料を含むクロスポイント抵抗素子である）。

メモリモジュール層６００の一部を図１１により詳細に示す。ここでは、メモリアレイ６０２の一部が列電極６１２および行電極６１３と共に示されている。列電極６１２は、列検知ライン６１４および列アドレスライン６１６と交差して、アドレス指定／検知回路６０４を形成する。プルアップ／プルダウンダイオードは、６０６において列電極に形成される。列電極６１２は、ストライプをなすように配置され、ここでは、数群の電極が、別々の電源端子６０８ａ、６０８ｂに接続されている。行電極（図示せず）も同様に配置される。電源ストライピング接続は、一度にはメモリアレイの１つの部分（サブアレイ）にのみ電力を印加し、それによって、その１つの部分を選択することにより、アドレス指定方式の一部に加えて、漏れ電流を低減するメカニズムの一部としても使用することができる。

アドレスラインおよび電源ラインがメモリモジュールの層のすべてにバス接続（共通）されると仮定すると、データの書き込みは、各層の１ビットをアドレス指定して、読み出しレベルから書き込みレベルへ（電源ストライピングによって決定される）アクティブなサブアレイをなすように電源をストローブする（例えば一定時間電源を供給する）ことによって行うことができる。一方、異なるデータ状態の異なる層への書き込みは、検知ラインを使用して、メモリ素子のダイオード／ヒューズが保護される層の電圧を引き下げることによって達成される。これは、検知ラインの検知ダイオードが、メモリアレイ素子を溶断する電流に持ちこたえることを意味する。したがって、検知ダイオードは、より広い電圧／電流許容範囲で製造された、より頑強なダイオードである。プルアップダイオードおよびプルダウンダイオードも、より広い電圧／電流許容範囲で製造され、例えば、メモリアレイ素子を溶断する電流に持ちこたえる。

冗長な検知ラインの別の可能な使用法は、メモリに書き込む前にメモリの機能をチェックすることである。さまざまな検知ラインからの一貫しない測定値を、行電極端部および列電極端部に対する電源接続のさまざまな状態と組み合わせることから情報を収集して、欠陥のあるメモリ素子および／または欠陥のあるアドレス指定を明らかにすることができる。この情報は、メモリモジュールの欠陥のあるエリアへの書き込みを回避するのに使用できるスペアリングテーブル（sparing table）を生成するのに使用でき、それによって、加工生産に対する製品公差を改善するのに使用できる。

［集積回路の構造］
メモリアレイおよびアドレス指定回路は、例えば、プラスチック基板５０上における金属−半導体−金属（ＭＳＭ）プロセスに従って形成することができる。ＭＳＭプロセスの結果、１つまたは複数の層の半導体材料をその間に有する２つのパターン形成された導電金属回路層が生成される。これらの金属層が交差して、半導体層の対向した側と接触する箇所では、ダイオード接合が金属層間で形成される。ＭＳＭダイオード集積回路の製造は、例えば、「X-Y Addressable Electric Microswitch Arrays and Sensor Matrices Employing Them」と題する国際特許出願公開番号ＷＯ９９／３９３９４号明細書に記載されている。この文書の開示内容は、参照により本明細書に明示的に援用される。

［全般的な考察］
本明細書で説明したメモリシステムは、デジタルカメラ（静止画および／またはビデオ）、デジタル音楽プレーヤ／レコーダ（例えば、ＭＰ３プレーヤ）、携帯情報端末（ＰＤＡ）、携帯電話等のポータブルデータ記憶アプリケーションに当該メモリシステムを特に適したものとするいくつかの特徴を有する。このメモリシステムは、このような機器に役立つのに十分な容量のデータ記憶部を提供することができ、比較的低コストで製造することができる。データは、メモリに書き込むことができ、その後、永久的に記憶される。したがって、大容量記憶装置（例えば、１００ＭＢから１ＧＢ以上）を、ポータブル機器に使用される永久的なアーカイブデータ記憶用に低コスト（例えば、約５ドル未満）で提供することができる。

このデータ記憶部は、安価な材料および処理技術を使用することによって、低コストで製造されるメモリモジュールによって提供される。このメモリモジュールは、各層がクロスポイントメモリアレイおよびアドレス指定回路を有する複数の層から形成することができる。各層は、ポリマーや誘電体コーティングされた金属膜等の安価で柔軟性のある基板上に形成することができる。この基板は、従来の単一の結晶シリコン基板よりもはるかに安価であり、比較的高速で安価な製造プロセスの使用を可能にする。各層に形成された回路は、クロスポイントメモリアレイおよび関連したアドレス指定回路を備え、構造が単純になるように設計されて、簡単な製造処理を可能にする。特に、メモリアレイおよびアドレス指定回路は、並べ替えダイオード論理方式に従って設計され、これによって、これらのメモリアレイおよびアドレス指定回路の双方を同じ簡単なプロセスを使用して製造することが可能になる。

各メモリモジュール層は、２組の電極導体を有する。この２組の電極導体は、各層に配列され、その間に半導体層を有する。電極は、直交マトリクスをなすように配列され、交差する各対の電極の交差点に、メモリ素子が半導体材料で形成される。半導体層は、プラスチック基板と適合するように低温処理を可能とし、アモルファスシリコン材料とすることもできるし、１つまたは複数の有機半導体材料から構成することもできる。半導体層によって分離された電極層が交差する箇所では、２つの電極導体間に整流接合が形成される。各整流接合は、ヒューズ素子と直列のダイオードとみなすことができ、このような接合は、メモリアレイおよびダイオード論理アドレス指定回路の基礎を形成する。

アドレス指定回路がメモリモジュール層に含まれることによって、アレイのメモリ素子からの読み出しまたはメモリ素子への書き込みに必要な、外部からアクセス可能なアドレスラインの本数の削減が容易になる。これによって、例えば、メモリモジュールの層から外部回路への読み出しおよび書き込み等の相互接続の本数を管理可能なものにすることが容易になる。例えば、説明した並べ替えダイオード論理アドレス指定方式を使用すると、１００，０００，０００ビットのメモリアレイを、５６本の外部アドレスラインによってアドレス指定することができる。電源ストライピングも使用することができ、この場合、電力は、一度には、メモリアレイの一部にのみ供給される。電源ストライピングは、アレイの漏れ電流を低減し、また、メモリアレイアドレス指定方式の一部を形成することもできる。

インターフェース／制御回路が、メモリモジュールから分離され、例えば、従来の１つまたは複数の集積回路の形で構成される。このインターフェース／制御回路は、メモリモジュールに印加するアドレス指定信号を生成する回路と、記憶されたデータを読み出す検知回路とを含む。検知方式は、電荷ではなく、電流レベルに基づくものであり、これによって、検知回路は、メモリモジュールからリモートでデータをより簡単に読み出すことが可能になる。さらに、データ記憶は、メモリ素子のヒューズが溶断される時の大きな抵抗変化に基づいており、これは、比較的大きな検知信号をもたらす。

メモリモジュールのデータ記憶部がインターフェース／制御回路から分離されているので、メモリモジュールが記憶容量に達した時に、メモリモジュールを取り替えることができ、別のメモリモジュールを、同じインターフェース／制御回路と共に使用することができる。これは、より多くのデータ記憶を必要とする時にメモリシステムの再利用可能なほとんどのコンポーネントを取り替える必要がないことを意味する。また、インターフェース／制御回路は、メモリモジュール製造プロセスによる制限を受けないので、比較的複雑にすることができ、メモリシステムにおいて１度だけのコスト（ワンタイムコスト）を表すので、比較的高価にすることができる。インターフェース／制御回路に高度な誤り検出及び訂正能力を設けることによって、これを利用することができる。この高度な誤り検出及び訂正能力によって、メモリシステムは、リモート検知されるのにもかかわらず、エラー耐性を有することが可能になり、不完全に製造されたメモリモジュールに対処することができ、それによって、不十分な製造歩留まりから使用可能なメモリモジュールの個数を増加させることが可能になる。

本発明によるアドレス指定回路(250)は、クロスポイントメモリアレイ(25)内の１つ以上のメモリ素子をアドレス指定するよう動作可能である。アドレス指定回路(250)は、クロスポイントメモリアレイ(25)をアドレス指定するための第１の組のアドレスライン(116)と第２の組のアドレスライン(126)を有する。アドレス指定回路はまた、プルアップ回路素子(112)とプルダウン回路素子(122)を有する。プルアップ回路素子(112)、プルダウン回路素子(122)、アドレスライン(116、126)はいずれもクロスポイント抵抗素子を有する。

本発明の好ましい実施形態の上記詳細な説明は、単なる例として提示されており、本発明の範囲から逸脱することなく、説明した回路、構造、配列、およびプロセスに対して多くの変形が可能である。例えば、好ましい実施形態のメモリアドレス指定システムは、主として、複数の層のメモリ回路を有するメモリモジュールに関して説明されているが、他の多くの適用が可能であることが容易に認識されよう。

メモリモジュールの構造も、本発明の原理を維持しつつ、多くの可能なバリエーションを有する。説明した実施形態では、各層に単一のメモリアレイが製造され、それらの層は、位置合わせされて、互いに積み重ねられる。別法では、各層は２つ以上のメモリアレイを含むことができ、また、層はファンフォールドスタック（fan-fold stack：扇状褶曲状の積み重ね）等の異なる方法で積み重ねることができる。また、単一の基板上に構築された複数の回路層を製造することは、いくつかの用途において好都合となる場合もある。

ライトワンスメモリシステムのブロック図である。 メモリモジュールの一般的構造を示すライトワンスメモリシステムの概略ブロック図である。 ライトワンスメモリモジュールの切り取り等角図である。 クロスポイントメモリ素子の図である。 クロスポイントメモリ素子の簡単化した平面図である。 ライトワンスメモリアレイを示す図である。 メモリアレイアドレス指定回路の一部の概略回路図である。 クロスポイントメモリアレイのメモリ素子をアドレス指定する方法のフローチャートである。 メモリ素子検知回路の概略回路図である。 メモリモジュール層の簡単化したアーキテクチャ構成図である。 メモリアレイおよびアドレス指定／検知回路の一部の略レイアウト図である。

符号の説明

２５ クロスポイントメモリアレイ
１１２ プルアップクロスポイント抵抗素子
１１４ クロスポイント抵抗素子
１１６、１２６ アドレスライン
１２２ プルダウンクロスポイント抵抗素子
２５０ アドレス指定回路

Claims (10)

1. 第１の組のアドレスラインおよび第２の組のアドレスラインを有するクロスポイントメモリアレイ（２５）をアドレス指定するためのアドレス指定回路であって、該アドレス指定回路は、
   前記第１の組のアドレスライン（１１６）に接続された第１の組のクロスポイント抵抗素子（１１４）と、
   前記第２の組のアドレスライン（１２６）に接続された第２の組のクロスポイント抵抗素子（１１４）
   を備え、さらに、前記アドレス指定回路は、
   プルアップクロスポイント抵抗素子（１１２）とプルダウンクロスポイント抵抗素子（１２２）のうちの少なくとも一つを備え、
   前記プルアップクロスポイント抵抗素子は、第１の組のメモリアレイ電極と第１の組の横断電極に接続され、前記プルダウンクロスポイント抵抗素子は、第２の組のメモリアレイ電極と第２の組の横断電極に接続され、
   前記第１及び第２の組の横断電極は、メモリ素子に対するデータの読み出し及びデータの書き込みのために用いられ、
   前記プルアップクロスポイント抵抗素子の抵抗及びプルダウンクロスポイント抵抗素子の抵抗は、前記メモリ素子の状態を検出するための信号が最大になるように選択されることからなる、アドレス指定回路。
2. 請求項１の前記クロスポイント抵抗素子（１１４、１１２、１２２）のそれぞれは、同じ第１の導電性層（６０）、同じ第２の導電性層（６２）、及び、前記第１の導電性層（６０）と前記第２の導電性層（６２）との間に設けられた同じ半導体層（７５）を共有する、請求項１に記載のアドレス指定回路。
3. 前記クロスポイントメモリアレイ（２５）は、複数のクロスポイントメモリ素子（１０２）であって、それぞれがライトワンス回路素子（６４）と直列をなすクロスポイント抵抗素子（６６）を含むことからなる、複数のクロスポイントメモリ素子（１０２）を備え、該クロスポイントメモリ素子（１０２）の１つは、前記プルアップクロスポイント抵抗素子（１１２）に接続された入力および前記プルダウンクロスポイント抵抗素子（１２２）に接続された出力を有する、請求項１に記載のアドレス指定回路。
4. 前記第１の組のクロスポイント抵抗素子（１１４）、前記第２の組のクロスポイント抵抗素子（１１４）、前記プルアップクロスポイント抵抗素子（１１２）、前記プルダウンクロスポイント抵抗素子（１２２）、及び前記クロスポイントメモリ素子は、同じ製造プロセスで形成される、請求項３に記載のアドレス指定回路。
5. 前記第１の組のクロスポイント抵抗素子（１１４）、前記第２の組のクロスポイント抵抗素子（１１４）、前記プルアップクロスポイント抵抗素子（１１２）、前記プルダウンクロスポイント抵抗素子（１２２）、及び前記メモリ素子の前記クロスポイント抵抗素子は、ほぼ同じ抵抗温度係数を有する、請求項３に記載のアドレス指定回路。
6. 前記第１の組のクロスポイント抵抗素子（１１４）、前記第２の組のクロスポイント抵抗素子（１１４）、前記プルアップクロスポイント抵抗素子（１１２）、前記プルダウンクロスポイント抵抗素子（１２２）、及び前記メモリ素子の前記クロスポイント抵抗素子は、ほぼ同じ材料から形成され、かつ、同じクロスポイント構造を含む、請求項３に記載のアドレス指定回路。
7. 前記プルアップクロスポイント抵抗素子（１１２）と前記プルダウンクロスポイント抵抗素子（１２２）との少なくとも１つの抵抗は、Ｒｌｏｗ＊Ｘにほぼ等しく、ここで、Ｒｌｏｗは、低インピーダンス状態にある該クロスポイントメモリ素子の該１つの抵抗であり、Ｘは、０．１と１０のと間の範囲（０．１と１０を含む）にある、請求項３に記載のアドレス指定回路。
8. 前記クロスポイントメモリ素子（１０２）の１つの２値状態を検出するように動作可能な第１の検知ライン（１３２）をさらに備え、該第１の検知ライン（１３２）は、前記プルアップクロスポイント抵抗素子（１１２）と、前記クロスポイントメモリ素子（１０２）の１つとに接続された第１の検知ラインクロスポイント抵抗素子を含む、請求項３に記載のアドレス指定回路。
9. 前記クロスポイントメモリ素子（１０２）の１つの２値状態を検出するように動作可能な第２の検知ライン（１３４）をさらに備え、該第２の検知ライン（１３４）は、前記プルダウンクロスポイント抵抗素子（１２２）と、前記クロスポイントメモリ素子（１０２）の１つとに接続された第２の検知ラインクロスポイント抵抗素子を含む、請求項８に記載のアドレス指定回路。
10. 第１の組の横断電極（６０）および第２の組の横断電極（６２）を有し、各メモリ素子（２６）が該第１の組の電極（６０）と該第２の組の電極（６２）のクロスポイントに形成されたクロスポイントメモリアレイ（２５）であって、各メモリ素子がクロスポイント抵抗素子（６６）を含む、クロスポイントメモリアレイ（２５）と、
    アドレス指定回路（２５０）であって、
    第１の組のアドレスラインと第１の組のメモリアレイ電極との間に接続された第１の組のクロスポイント抵抗素子（行アドレスダイオード）と、
    第２の組のアドレスラインと第２の組のメモリアレイ電極との間に接続された第２の組のクロスポイント抵抗素子（列アドレスダイオード）と、
    前記第１の組のメモリアレイ電極と前記第１の組の横断電極に接続された１組のプルアップクロスポイント抵抗素子と、
    前記第２の組のメモリアレイ電極と前記第２の組の横断電極に接続された１組のプルダウンクロスポイント抵抗素子と、
    を備え、
    前記第１及び第２の組の横断電極は、メモリ素子に対するデータの読み出し及びデータの書き込みのために用いられ、
    前記プルアップクロスポイント抵抗素子の抵抗及びプルダウンクロスポイント抵抗素子の抵抗は、前記メモリ素子の状態を検出するための信号が最大になるように選択されることからなる、アドレス指定回路（２５０）
    とを備えるメモリ回路。

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