JP3895640B2 - クロスポイントダイオードメモリアレイのアドレス指定及びセンシング - Google Patents
クロスポイントダイオードメモリアレイのアドレス指定及びセンシング Download PDFInfo
- Publication number
- JP3895640B2 JP3895640B2 JP2002164627A JP2002164627A JP3895640B2 JP 3895640 B2 JP3895640 B2 JP 3895640B2 JP 2002164627 A JP2002164627 A JP 2002164627A JP 2002164627 A JP2002164627 A JP 2002164627A JP 3895640 B2 JP3895640 B2 JP 3895640B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- electrodes
- address lines
- diode
- memory array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はディジタルメモリ回路の分野に関し、特にクロスポイント(cross-point)ダイオードメモリアレイにおけるメモリ素子の並列のアドレス指定及びセンシングに関する。
【０００２】
【従来の技術】
現在、多くのコンシューマデバイス(consumer device)は、次第に大量のディジタルデータを生成し及び／又は利用するように構成されている。例えば、スチル写真及び／又は動画用のポータブルディジタルカメラは、画像を表現する大量のディジタルデータを生成する。各ディジタル画像は、最大数メガバイト（MB）程度のデータ記憶装置を必要する可能性があり、かかる記憶装置がカメラにおいて利用できなければならない。この種のデータ記憶用途を提供するために、記憶メモリは、10MB〜1GB程度の十分な記憶容量を比較的低コストで実現しなければならない。記憶メモリはまた、低電力消費（例えば1W未満）であると共に比較的強固な物理的特性を有して、持ち運び可能なバッテリで駆動される環境に対処しなければならない。アーカイブ用記憶装置の場合には、データを一度だけメモリに書き込むことしか必要としない。メモリは、短いアクセス時間（好適には1msec未満）と適度な転送速度（例えば20Mb/s）とを有することが好ましい。好適には、記憶メモリは、PCMCIA又はCompactFlash(R)カードといった工業規格によるインタフェイスモジュールにパッケージ化できるべきである。
【０００３】
【発明が解決しようとする課題】
ディジタルカメラといったポータブル装置の用途に現時点で使用されている一形態の記憶装置としてフラッシュメモリが挙げられる。これは、上述したような所望の機械的堅牢性、消費電力、転送速度、及びアクセス速度特性を満足するものである。しかし、主な欠点として、フラッシュメモリが依然として比較的高価なことが挙げられる（1.5〜2ドル/MB）。その価格のため、アーカイブ用装置としてフラッシュメモリ記憶装置を用いることは一般に妥当ではなく、このため、該フラッシュメモリから二次的なアーカイブ用記憶装置へデータを転送する必要がある。
【０００４】
磁気「ハードディスク」記憶装置は、ポータブル装置の場合であっても、アーカイブ用記憶装置のために用いることができる。PCMCIAタイプIIIフォームファクタの場合には、1GBまでの記憶容量を提供する小型のハードディスク装置を利用することができる。しかし、かかるハードディスクドライブも依然として比較的高価なものであり（0.5ドル/MB）、これは、少なくとも部分的には、ディスクコントローラ電子装置の比較的高い固定費に起因する。小型のハードディスクドライブは、フラッシュメモリと比較すると、機械的堅牢性が低い、電力消費が大きい（〜2ないし4W）、及びアクセス時間が比較的長い（〜10msec）といった他の欠点を有するものである。
【０００５】
リムーバブル光記憶ディスクもまた同様に用いることができ、ハードディスクと比較すると１つの大きな利点を提供する。リムーバブル光媒体は非常に安価であり、例えば、ミニディスク媒体の場合には0.03ドル/MB程度である。しかし、他の殆どの点で光ディスク記憶装置は磁気ハードディスクよりも劣っており、例えば、電力消費が比較的大きい、機械的堅牢性に劣る、かさばる、及びアクセス性能が劣る、といった問題を有するものである。
【０００６】
別の形態のアーカイブ用記憶装置が、「Non-Volatile Memory」と題する同時係属中の米国特許出願第09/875,356号（代理人整理番号HP10002367）に記載されている。そこに開示されるメモリシステムは、アーカイブ用記憶装置のための低コストの大容量ライトワンスメモリを提供することを目的とするものである。これは、部分的には、シリコン基板を回避し、プロセスの複雑さを最小限にし、面密度を小さくすることにより実現される。該メモリシステムは、プラスチック基板上に構成された複数の集積回路層の積層体からなるメモリモジュールを含む。各層は、クロスポイントダイオードメモリアレイを含み、該アレイ内に格納されているデータのセンスは、メモリモジュールから離隔した別個の集積回路から実行される。様々なメモリモジュール層のアレイ内の全てのメモリ素子に対するアドレス指定、読み出し、及び書き込みを行うために、多重化方式が必要とされ、これにより、メモリモジュールとリモートのセンス回路との間にあまりにも多くの相互接続を有することが回避される。
【０００７】
従来の集積回路では、多重化は、トランジスタから合成された論理ゲートによって達成される。トランジスタは、必要とされる処理を増加させ、これにより製造コストを上昇させるものとなるため、ダイオードベースのクロスポイントメモリアレイにトランジスタを含むことは望ましくない。該増加する処理の中には、クロスポイントアレイで使用される他の材料に適合しないものもある。例えば、プラスチック基板又は有機半導体を使用してクロスポイントメモリアレイを形成する場合には、それらの材料は、トランジスタの作製のために必要とされる温度によって破壊される可能性があり、又はウエットエッチングプロセスで使用される特定の溶剤によって損傷を受ける可能性がある。最近、Lawrence Livermore Laboratoriesの研究者たちは、プラスチック基板上への薄膜トランジスタの作製を立証したが、そのために必要となるプロセスは遙かに複雑なものであり、このためダイオードの作製に必要となる等価なプロセスよりも高いコストが必要となる。
【０００８】
自動車用途のためのパワーリレー、並びに計測及び自動検査装置のための小型信号切替器を含む多数の応用形態のために、静電マイクロリレーが開発された。静電マイクロリレーについては、例えば、Wong，Jo-Ey等による「An Electrostatically-actuated MEMS Switch for Power Applications」（Micro Electro-Mechanical System, 2000. MEMS’00. Thirteenth IEEE. 2000）及びZavracky，P．M，等による「Micro-mechanical switches fabricated using nickel surface micro-machining」（Micro-electromechanical System, Journal of, 1997.6(1): p3-9）に記載されている。この技術の主な利点は、電力消費が少ないこと及び構成が単純なことである。しかし、これらの装置のためのプロセスは依然として、単純なダイオードアレイのために必要となるプロセスよりもかなり多く、これは、低接触抵抗が必要とされる場合に特に顕著となる。
【０００９】
第３の可能性、すなわちコードワードアドレス指定は、画素式(pixelated)の表示装置との相互接続を最小限にするために使用されている多くの方法を含む。かかるシステムが、例えば、国際特許出願第WO98／44481号公報、及び米国特許第5,034,736号明細書に記載されている。一般に、コードワードアドレス指定は、アレイ電極に対するアドレス指定線の比と、選択された電極と選択されていない電極との間のクロストークとの間のトレードオフを伴うものである。これらの解決手法は、底２の対数での相互接続の削減を提供するものではないが、４：１のクロストーク比を維持しつつ、電極とアドレス線との10：１よりも良好な比を提供することが可能である。これらの解決手法は、比較的簡単に実施できるものではあるが、所与の数のアドレス指定される線に対し、既述の真の多重化方式よりも多数のアドレス線を必要とする。更なる欠点として、アドレス指定されたメモリ素子とアドレス指定されないメモリ素子との間に生じるクロストークが挙げられ、該クロストークにより特定のメモリ素子に対する読み出し及び書き込みが困難となる。
【００１０】
【課題を解決するための手段】
本発明の原理によれば、第１組及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するためのアドレス指定回路が提供され、該第１組の各電極が第２組の各電極の上方で交差し、各メモリ素子が該第１組及び第２組の電極の各交点に形成されるようになっている。該アドレス指定回路は、第１組のアドレス線と、該第１組のアドレス線と第１組の電極との間に接続された複数の第１のダイオード素子とを有している。前記第１組の電極の各々は、前記第１のダイオード素子により、前記第１組のアドレス線の一意の各サブセットに接続される。該アドレス指定回路はまた、第２組のアドレス線と、該第２組のアドレス線と第２組の電極との間に接続された複数の第２のダイオード素子とを有し、該第２組の電極の各々は、前記第２のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される。
【００１１】
好適には、該アドレス指定回路は、前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成されたアドレス電圧印加回路と、該印加された電圧に起因するアドレス線内の電流をセンスするために前記第１組及び第２組のアドレス線に接続されたセンス回路とを含み、これにより、センスされた電流に基づいて、メモリアレイ内のアドレス指定されたメモリ素子の２値状態が判定される。
【００１２】
該アドレス指定回路はまた、前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含むことが好ましく、該メモリ書込回路は、第１組及び第２組の電極に所定の書込み電圧を印加し、また第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するように構成され、該所定の書込電圧は、選択されたサブセットにより決定されるアレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である。
【００１３】
好適な形態のアドレス指定回路では、第１のダイオード素子は、第１組の各メモリアレイ電極に接続されたアノードと、第１組の各アドレス線に接続されたカソードとを有し、第２のダイオード素子は、第２組の各メモリアレイ電極に接続されたカソードと、第２組の各アドレス線に接続されたアノードとを有する。
【００１４】
好適には、クロスポイントメモリアレイは、第１組及び第２組の電極の交点（すなわちクロスポイント）に形成されたダイオードベースの複数のメモリ素子のアレイを含み、該電極の端部が各抵抗素子を介して電源接続に接続される。次いで、クロスポイントアレイの各部に電源を選択的に供給することを可能にするために、該電源接続を、複数の電源ストライピング(striping)グループをなすよう構成することが可能である。
【００１５】
また、本発明によれば、第１組及び第２組の横断(transverse)電極を有するクロスポイントメモリアレイを含むメモリ回路が提供され、該第１組及び第２組の電極の交点に各メモリ素子が形成され、各メモリ素子は、その２値状態のうちの少なくとも１つの状態でダイオード素子を含むものである。該メモリ回路は、第１組のアドレス線を有し、該第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を有する、アドレス指定回路を含み、該第１のダイオード接続は、第１組の各メモリアレイ電極を第１組のアドレス線の一意の各サブセットに接続する。第２組のアドレス線には、該第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続が設けられ、該第２のダイオード接続は、第２組の各メモリアレイ電極を第２組のアドレス線の一意の各サブセットに接続する。該メモリ回路はまた、第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成された読出／書込回路を有している。該読出／書込回路は、第１組及び第２組のアドレス線に接続されたセンス回路を含み、該センス回路は、前記印加された電圧に起因して生じたアドレス線内の電流をセンスするものであり、これにより、該センスされた電流に基づいてアレイ内のアドレス指定されたメモリ素子の２値状態を判定することが可能となる。
【００１６】
該読出／書込回路は更に、第１組及び第２組のアドレス線と第１組及び第２組の電極とに接続されたメモリ書込回路を含むことが可能であり、該メモリ書込回路は、第１組及び第２組の電極に所定の書込電圧を印加し、及び第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、該所定の書込電圧は、選択されたサブセットにより決定されるアレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である。
【００１７】
また、該メモリ回路を含む集積回路を構成することが可能であり、この場合、メモリアレイ及びアドレス指定回路は同じ製造プロセスで形成される。本発明の好適な形態では、該集積回路は、誘電体基板表面上に形成される。
【００１８】
また、本発明によれば、第１組及び第２のアドレス線から第１組及び第２組の電極を有するクロスポイントメモリアレイに対してデータの読み出し又は書き込みを行うための方法が提供される。該方法は、第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を形成し、該第１のダイオード接続が、第１組の各メモリアレイ電極を第１組のアドレス線の一意の各サブセットに接続する、という各ステップを含む。また第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続を形成し、該第２のダイオード接続が、第２組の各メモリアレイ電極を第２組のアドレス線の一意の各サブセットに接続する。該アレイからデータを読み出す場合には、第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加して、該印加した電圧に起因するアドレス線内の電流をセンスすることを可能とし、これにより、該センスした電流に基づいて該アレイ内のアドレス指定されたメモリ素子の２値状態を判定することが可能となる。また、該アレイにデータを書き込む場合には、メモリアレイ電極に所定の書込電圧を印加すると共に第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加する。該所定の書込電圧は、該アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である。アドレス指定されたメモリ素子は、選択電圧が印加された第１組及び第２組のアドレス線の特定のサブセットによって決まる。
【００１９】
【発明の実施の形態】
以下、本発明の単なる例示として、その好適な実施形態の説明を介して、及び図面を参照して、本発明を更に詳細に説明する。
【００２０】
本書では、ライトワンスメモリ回路、記憶システム、アドレス指定及びセンス回路、並びにかかる回路及びシステムを製造し、実施し、及び使用するための方法について開示する。以下の説明では、例示を目的として、本発明の完全な理解を提供するために特定の用語及び特定の実施形態の詳細について記載する。しかし、当業者には明らかであるように、これら特定の詳細は本発明の実施に必ずしも必要ないものである。
【００２１】
以下の説明で「データ」と称した場合、かかる「データ」は当該文脈に応じて種々の態様で表現され得るものであることが理解されよう。一例として、メモリセル内の「データ」は、電圧レベル、磁気的な状態、又は物理的特性（例えば、センス回路に対する電圧若しくは電流レベル又は変化といった測定可能な作用を提供する電気抵抗等）により表すことが可能なものである。一方、バス上に存在する場合、又は伝送されている間は、かかる「データ」は、電流又は電圧信号という形をとることが可能である。更に、本書では、殆どの場合、「データ」は、主に２値であり、便宜上、「0」又は「1」の状態によって表現することが可能なものであるが、該２値状態は、実際には、相対的に異なる電圧、電流、抵抗等によって表現され得るものであり、特定の実際上の表現が「0」であるか「1」であるかは一般に重要ではないことが理解されよう。
【００２２】
本発明の好適な実施形態は、先に引用した同時係属中の米国特許に記載されるメモリシステムで用いられるタイプのクロスポイントダイオードメモリアレイのアドレス指定回路及びアドレス指定方法を含むものである。よって、本発明の完全な理解を提供するために、以下の詳細な説明は、かかるメモリシステムに関連して与えるものであるが、本発明は、本書に記載する構造への適用に限定されるものではない、ということが当業者には理解されよう。
【００２３】
ライトワンスメモリシステム
とりわけ、ディジタルカメラ及びポータブルディジタルオーディオ装置といった応用形態でデータ記憶のために特に有用な可搬性で廉価で堅牢なメモリシステムが、図１にブロック図形式で示すメモリカード10により具現される。該メモリシステムは、工業規格のポータブルインタフェイスカード（例えばPCMCIA又はCF）に組み込むことが可能であり、かかるインタフェイスを有する既存の又は将来の製品で使用することが可能となる。メモリカード10は、該カード10とそれが接続される装置2との間で通信を行うための入出力インタフェイスコネクタ12を有する。該インタフェイスコネクタ12は、インタフェイス及び制御回路14に接続され、該回路14がリムーバブルメモリモジュール20に接続される。該メモリモジュール20は、幾つかの検出、書込みイネーブル、及びアドレス指定機能を含む、ライトワンスデータ記憶装置のための回路を提供する。前記インタフェイス及び制御回路14は、リムーバブルメモリモジュール20がカードに受容された際に該メモリモジュール20の各々毎の制御、インタフェイス、検出、及び誤り訂正符号（ECC）等を実施するための回路を含む。該メモリモジュール20は、メモリカード内のソケット等に受容され、これにより、そこから取り出して別のメモリモジュール20と交換することが可能となっている。メモリカードに受容された際に、メモリモジュール20は、内部インタフェイス16を介してインタフェイス及び制御回路14に接続される。
【００２４】
ライトワンスデータ記憶装置は、事実上、そのメモリにデータを一度しか書き込むことができず、それ以降は該データを不変の状態に維持するものを意味する。多くの形態のライトワンスメモリでは、最初にデータを書き込んだ後に該格納したデータを全く変更できないということは厳密には正しくないが、一般にデータを任意に変更することはできないことが当業者には理解されよう。例えば、殆どのライトワンスメモリは、各メモリセルを第１の２値状態（例えば２値データ「0」を表す状態）にして製造され、書込み動作時に、選択されたメモリセルが第２の２値状態（例えば２値データ「1」を表す状態）に変更される。多くの場合、第１の２値状態から第２の２値状態へのメモリの変化は不可逆的であり、一旦データ「1」が書き込まれると、該データをデータ「0」に戻すことはできない。これは、データがメモリに書き込まれた後に行うことが可能な既格納データに対する変更を制限し、この場合には、任意のデータを一度しか書き込むことができず、それ以降は、例えばデータ「0」をデータ「1」に変更することしかできず、それ以外の変更は不可能となる。
【００２５】
ライトワンスメモリモジュール
インタフェイス及び制御回路14に接続されたメモリモジュール20の概要を示すブロック図を図２に示す。所与のベース面積(base area)についてのメモリモジュールの記憶容量を増大させるために、モジュール20は、積層された複数の層22からなる積層体で構成される。各層22は、データ記憶を提供する複数のメモリ素子のアレイ25を有する。各層はまた、それぞれのメモリアレイをメモリシステム内部インタフェイス16を介してインタフェイス及び制御回路14に接続するアドレス指定回路30を含む。各層のアドレス指定回路により、メモリモジュールの各層間の相互接続用導体を少数にすることが可能となり、これにより製造が容易になり、このためコストが削減される。
【００２６】
図３は、メモリモジュール20を破断して示す等角図であり、メモリモジュールにおける回路及び層の考え得る物理的な構成を示している。各層22は、基板50上に形成されたメモリアレイ25及びアドレス指定回路30を備えている。該メモリアレイ25は複数のメモリ素子26のマトリクスを含む。アドレス指定回路30は、メモリアレイ25のそれぞれの直交する縁部に隣接して配置された列及び行多重化（multiplexing）回路部分を含む。入出力リード40もまた製造プロセス中に基板上に形成される。メモリモジュール20では、行入出力リードは、行多重化回路から基板の第１の隣接する縁部まで延び、列入出力リードは、列多重化回路から基板の第２の隣接する縁部まで延びる。各リード40は、それぞれの接点パッド42で終端し、その一部が基板50の縁部に露出している。
【００２７】
複数の層22が同じ向きで互いに積層される。電気的接点は、積層された層の接点パッド42の露出部分に対して導電性接点素子55により形成され、これを図３に部分的に破断して示す。該接点素子55は、各層22の平面を横切ってメモリモジュール20の側面に沿って延びる。図示するような各接点素子55は、積層体の複数の層の各接点パッドに対する電気的な接触を行う。該接点素子55を使用して、メモリモジュール20を該メモリシステムの内部インタフェイス16を介してインタフェイス及び制御回路14に接続することができる。
【００２８】
メモリモジュールの好適な実装形態では、各層22のための基板50は、ポリマープラスチック材料から形成される。基板上に集積回路（例えばメモリアレイ及びアドレス指定回路）を形成するためのプロセス及びメモリモジュールに組み付けられた層が既述の同時係属中の米国特許出願の明細書に詳細に記載されている。
【００２９】
ライトワンスメモリアレイ
複数のメモリ素子26のアレイ25はメモリモジュール20内の各層上に形成される。該メモリアレイは、複数の列線及び複数の行線の規則的なマトリクスを含み、その行／列交点の各々にメモリ素子が配置される。図４は、列線60及び行線62を有するメモリアレイ25の一部の概要を示している。各列線と各行線との間にはメモリ素子26が接続され、これを同図の拡大部分に更に詳細に示す。メモリアレイの好適な実施形態では、各メモリ素子26は、ダイオード素子66と直列に接続されたヒューズ素子64を含む。該ヒューズ素子64は、メモリ素子の実際のデータ記憶能力を提供し、一方、ダイオード素子66は、データの読み書きを行うために行線及び列線を使用してメモリ素子のアドレス指定を行うことを容易にする。
【００３０】
メモリアレイ25の好適な動作は次の通りである。製造時に、各メモリ素子26は導電性のヒューズ素子64を有する。該ヒューズ素子の導電状態は１つの２値データ状態（例えばデータ「0」）を表すものとなる。メモリアレイにデータを書き込むために、データ「1」を格納することが望まれる各メモリ素子が、列線及び行線を使用してアドレス指定され、その中のヒューズ素子が「切断」されて非導電状態になる。このヒューズ素子の非導電状態は、もう１つの２値データ状態（例えばデータ「1」）を表すものとなる。ヒューズ素子の切断は一方向性の動作であり、これにより上述したようにメモリ素子が「ライトワンス」記憶装置となる。データ書込み動作（例えば選択されたメモリ素子にデータ「1」を書き込むこと）は、選択された行線を介して選択された列線へ所定の電流（例えば、その行線／列線を直接相互接続するメモリ素子のヒューズを切断するのに十分な電流）を加えることにより行うことができる。列線及び行線を使用してメモリ素子をアドレス指定してメモリ素子が導電状態（データ「0」）にあるか非導電状態（データ「1」）にあるかをセンスすることにより、メモリアレイからデータを読み出すことができる。より一般的には、メモリ素子の２値データ状態は、「導電性の」抵抗値と「非導電性の」抵抗値との間の比により識別される。
【００３１】
上記説明は、低抵抗状態で製造され、高抵抗状態を生成するために切断される、メモリアレイ内のヒューズ素子に関するものであるが、その逆の態様で動作する「アンチヒューズ」素子を用いてメモリアレイを作製することも同様に可能である。この場合には、メモリ素子は、高抵抗状態で製造され、低抵抗を生成するために切断される。各メモリ素子内のアンチヒューズも上記理由からダイオードと直列に形成される。この場合にはダイオードとアンチヒューズとは別個に配設される。これは、アンチヒューズが切断された後にもダイオード機能が必要とされるためである。
【００３２】
ヒューズあるいはアンチヒューズ素子にとって必須の特性は、その抵抗値が高抵抗状態と低抵抗状態との間で不可逆的に変化すること、又は一定の臨界電流しきい値で可逆的に変化することである。該抵抗値の変化は著しく、すなわち数桁の変化を与えるものでなければならない。またヒューズの臨界電流はデバイスの面積により制御することが可能であるべきである。デバイスの面積は、単に行及び列電極の交点の面積により決定することが可能であり、又はリソグラフィを用いて画定することが可能である。ヒューズおよびダイオード素子は、行電極と列電極との間に直列に堆積させた多数の薄膜から形成することができる。個々のメモリ素子は行及び列電極の交点に形成される。ヒューズおよびダイオード層は、全面積を覆う連続した薄膜として堆積されるが、これは、個々のデバイス間のクロストークを最小限にするよう種々の手段（レーザアブレーション、フォトリソグラフィ、ソフトリソグラフィ）によりパターニングすることが可能である。
【００３３】
アレイの各メモリ素子26内のダイオード素子66は、データの読み書きのために列線及び行線を使用して一意にメモリ素子をアドレス指定するのを助ける。行／列クロスポイントメモリ素子でダイオードを用いない場合には、所与の列線と行線との間の多くのメモリ素子を通る電流経路が存在することになる。しかし、各メモリ素子を通る一方向の導電経路を形成するダイオード素子を用いる場合には、１つの列線及び１つの行線を使用して１つのメモリ素子を一意にアドレス指定することが可能となる。換言すれば、１つの行線から１つの列線への回路を形成することにより、１つのメモリ素子のみを通して電流を流すことが可能になる。その回路内に所定の「データ書込み」電流を加えることにより、当該メモリ素子内のヒューズを切断させてデータ「0」をデータ「1」に変化させることができる。また、回路内の抵抗をセンスすることにより、メモリ素子ヒューズが切断されているか無傷であるかを判定し、これによりデータ「1」又は「0」を読み出すことができる。
【００３４】
このため、ダイオード素子66は、読出し及び書込み動作時におけるメモリアレイ内のメモリ素子間のクロストークを排除するものとなる。更に、ダイオードの非線形の電流−電圧（Ｉ−Ｖ）特性によって、データセンシングのＳＮ比が改善され、これはリモートでのセンシング及びコードワードアドレス指定を助けるものとなる。センス回路がインタフェイス及び制御回路14内にあり、該制御回路14が別個の集積回路内に収容されるため、メモリモジュール内のデータはリモートでセンスされる。また、メモリモジュール20とインタフェイス及び制御回路14との間に必要となる接続の数を低減させるために、以下で説明するように順序変更（permuted）ダイオードロジックを使用してメモリ素子のアドレス指定を行う。
【００３５】
メモリアレイは、本書では、その構造に鑑みてクロスポイントアレイメモリと称する場合があり、図５は、好適な実施形態のメモリアレイの単位セルを単純化して示す平面図を提供するものである。クロスポイントアレイメモリの基本構造は、互いに隔置された複数の平行な導体の組であって互いに直交する組からなる２つの層を含み、該層間に半導体層が配置される。該２組の導体は、厳密に１つの場所において各行電極が各列電極と交差するように重なり合う行電極及び列電極を形成する。これらの各交点において、半導体層（図５の符号75）を介して、行電極（図５の符号62）と列電極（図５の符号60）との間に１つの接続が形成され、該半導体層が直列のダイオード及びヒューズのように機能する。アレイ内のダイオードは全て、全ての行電極と全ての列電極との間に共通の電位が印加された場合に全てのダイオードが同一方向にバイアスされるような向きを有する。ヒューズ素子は、臨界(critical)電流が流れる際に回路を開く別個の素子として実現することが可能であり、又はダイオードの挙動に含めることが可能である。
【００３６】
一般に本書では、半導体層（例えば符号75）は単一層のものを指すが、実際には、異なる材料からなる複数の層を用いることが可能である。該層は、様々な構成の金属、更には誘電体といった半導体以外の材料を含むことが可能である。所望の機能を実施するのに適した材料及び構造については他の場所で詳細に説明する。
【００３７】
図６は、クロスポイントライトワンスダイオードメモリアレイの概要を示す説明図である。同図には、８行×８列のアレイが示されている。図示のように行電極及び列電極に電圧が印加される（すなわち、電位「−Ｖ」である１つの列電極を除く全ての列電極が電位「Ｖ」であり、電位「Ｖ」である１つの行電極を除く全ての行電極が電位「−Ｖ」である）場合には、１つのダイオードのみが順バイアスされることになる。図６の場合、アレイの左上隅のダイオード（90）のみが順バイアスされることになる。一番上の行及び最も左の列のダイオードはバイアスされず、アレイ内の残りのダイオードは逆バイアスされることになる。これは、該アレイのアドレス指定方式を構成するものである。かかる電位にある電極を有する行と列との間に電流が流れる場合には、左上のダイオードのヒューズは無傷である（例えばデータ「0」を表す）。逆に、該構成で電流が流れない場合には、対応するダイオード／ヒューズは切断されている（例えばデータ「1」を表す）。アレイ電極に印加される電圧の振幅を調整することにより、選択されたダイオードにより多くの電流を流すことができる。該電圧によってヒューズのしきい値電流を超える電流が発生した場合には、ヒューズを切断してメモリ素子の状態を変化させることができる。これは、メモリの書込方式を構成するものである。
【００３８】
メモリアレイ内のヒューズを切断するために必要とされる実際の電流（又は、その電流を達成するために印加される電圧）は、製造時に予測可能であり、かつ制御可能でなければならない。これに影響を与える因子となるのはメモリ素子内を流れる電流密度であるため、素子を切断するために印加される電圧／電流は、その素子の接合面積を変更することにより調整することができる。例えば、クロスポイント電極の交点の断面積を小さくすると、ヒューズを切断すべく臨界電流密度に到達させるために加える必要のある電流／電圧も小さくなる。この方式をメモリ回路の設計及び製造時に用いて、所望のクロスポイントヒューズのみを切断するよう制御電圧を確実に印加できるようにすることが可能である。
【００３９】
メモリアレイアドレス指定回路
メモリモジュールに対する相互接続を単純化するために、メモリ素子へのアクセスに多重化されたアドレス指定方式を用いることが望ましい。換言すれば、メモリアレイ内の各メモリ素子が、該アレイの行線及び列線の総数よりも少ないアドレス指定線を介して外部回路から一意にアドレス指定可能であることが望ましい。この目的のために、アドレス指定回路（30）は、メモリアレイと同じ基板上に含められる。
【００４０】
好適な実施形態のアドレス指定回路は、本書では、多重化（multiplexing）機能を実行するものとして示す場合がある。本書の文脈では、「多重化」という用語は、（選択された方式が従来の多重化構成と幾分異なる場合であっても）好適な実施形態で利用される順序変更ダイオードロジックアドレス指定という形を包含するものとして理解されるものである。
【００４１】
好適な実施形態では、アドレス多重化機能は、以下で説明する、順序変更ダイオードロジックと呼ばれるロジック方式を使用して実行される。図７は、直列のヒューズ及びダイオードにより表される１つのライトワンスメモリ素子102を示している。メモリ素子102は、行電極104と列電極106との間に接続される。行アドレスダイオード論理回路110は行電極104に接続され、列アドレスダイオード論理回路120は列電極106に接続される。図示するような行アドレス回路110は、行電極とプルアップ電圧＋Ｖとの間に接続された抵抗素子112を含む。該行アドレス回路110はまた、行電極に接続されたアノードと、Ｘ,Ｙ,Ｚで示すそれぞれの行アドレス入力電圧により制御されるカソードとを有する複数の行アドレスダイオード114を含む。列アドレスダイオード論理回路120も同様に構成され、抵抗素子122が列電極106とプルダウン電圧−Ｖとの間に接続される。複数の列アドレスダイオード124は、列電極に接続されたカソードと、Ａ、Ｂ、Ｃで示すそれぞれの列アドレス入力電圧により制御されるアノードとを有する。
【００４２】
先ず、行アドレス入力電圧（Ｘ,Ｙ,Ｚ）のために＋Ｖ及び−（Ｖ＋ΔＶ）の論理レベルが用いられる行アドレス回路110について考察する。自明であるように、電圧＋Ｖが論理「１」を表す場合には、行アドレス回路110は、入力としてダイオードカソード（Ｘ,Ｙ,Ｚ）を有すると共に出力として行電極104を有するＡＮＤゲートのように動作する。行電極104は、３つ全ての行アドレス入力（Ｘ,Ｙ,Ｚ）がHighの場合にのみHigh（＋Ｖ）になる。同様に、列アドレス回路120は、負論理のＡＮＤゲート（例えばＮＡＮＤゲート）のように動作する。この場合、−Ｖ及び（Ｖ＋ΔＶ）の論理レベルが列アドレス入力（Ａ,Ｂ,Ｃ）に加えられると、列電極106の出力は、３つ全ての入力が−Ｖである場合にのみ−Ｖになる。行アドレス入力（Ｘ,Ｙ,Ｚ）の全てが＋Ｖのカソード電圧をダイオード114に印加し、及び列アドレス入力（Ａ,Ｂ,Ｃ）の全てが−Ｖのアノード電圧をダイオード124に印加する場合に、メモリ素子102が選択される。図７には３つの入力回路しか示していないが、このアドレス指定方式は、任意の数の入力を含むように拡張することが可能である。
【００４３】
ｎ個のノードからなるｄ個のグループの各々から１つのアイテムが選択される場合には、ｎd個の順列が存在する。それゆえ、ｎd個の電極を、ダイオードを介して、ｄ個のグループの各々におけるｎ個のノードのうちの１つに接続することができる。各グループ中の厳密に１つのノードにHigh論理レベルが加えられる場合には、１つの電極のみが選択されることになる。これは、１つの電極に接続された全ての線が該電極を選択するためにHighにならなければならず、同じ接続を２つの電極が共有することがないからである。
【００４４】
図８は、上述のようにメモリ素子をアドレス指定するために接続された行電極及び列電極を有する８×８のライトワンスメモリアレイ150の概要を示している。参照するために、メモリアレイ150の列電極に符号Ｇ0〜Ｇ7を付し、行電極に符号Ｈ0〜Ｈ7を付してある。３つのアドレス指定グループに行（Ｘ,Ｙ,Ｚ）及び列（Ａ,Ｂ,Ｃ）の各々が与えられる。各アドレス指定グループは、２つの相補的なアドレス指定ノード（例えばＡ1及びＡ2）を有し、各ノードは、８個の対応する行／列電極のうちの４つに接続される。ノードと行／列電極との間の接続パターンは、各アドレス指定グループによって異なる。図８の例では、接続パターンは次の通りである。
【００４５】
【表１】
【００４６】
【表２】
【００４７】
列電極と列アドレス指定ノードとの間の接続は、それぞれ、符号152で示すように接続されたダイオードを含み、行電極と行アドレス指定ノードとの間の接続は、それぞれ、符号154で示すように接続されたダイオードを含む。これらのダイオードの大部分は、不必要な複雑化を回避すべく図８には示さない。この例におけるトポロジは、アレイ内の電極の一端に全て接続されたアドレス線を示しているが、該アドレス線は電極の一端又は両端（アレイの側面）に容易に接続することが可能である。
【００４８】
メモリアレイ150は、アドレス指定ノード（Ａ1、Ａ2等）に電圧を印加することによりアドレス指定される。各アドレス指定グループからの１つのノードのみにイネーブル電圧が印加される。これにより、アレイ150からの１つのメモリ素子を図７に関連して説明したように選択することが可能となる。
【００４９】
Ｎ個のメモリ素子からなるクロスポイントアレイは、２√Ｎ個の行及び列電極を必要とする。これらの電極は、２ｄ2d√Ｎ本（ｄはネットワークの次数(order)）のアドレス線によりアドレス指定することが可能である。例えば、108個のメモリ素子は、全部で20000個の行及び列電極を必要とするが、２次ネットワーク（行のための100ノードと列のための100ノードとからなる２グループ）の場合には400本の線により、また４次ネットワーク（行のための10ノードと列のための10ノードとからなる４グループ）の場合には80本の線により、アドレス指定することが可能である。一般に、高い次数のネットワークの場合には、線の数は２ｄに近づくが、これは、所与のアレイに必要とされるアドレス線の最低数を決定するものではない。所与の大きさＮのアレイに必要とされるアドレス線の最低数に対応する次数は、ln（Ｎ0.5）であることが理解されよう。したがって、上記の例の場合には、アドレス線の最低数は、（およそ）９次系（ninth order system）で達成され、約50本に等しくなる。
【００５０】
図９は、選択されたメモリ素子の状態を検出するために用いることができる回路の概要を示すブロック図である。上述のようにメモリ素子を選択するために用いられるダイオードロジックは、未選択のアドレス線に接続されたダイオード内に電流を流すことを必要とするが、該電流は、行電極又は列電極の何れかに限定される。行電極から列電極に流れる唯一の電流は、選択されたメモリ素子内を流れる電流、及びアレイ中のバイアスされていないダイオード又は逆バイアスされたダイオードからの漏れ電流である。漏れ電流が存在しない場合には、メモリ素子の状態の検出は単に、メモリ素子内を流れる電流と等しい電流を伝搬する分路を介して、行電極及び列電極のための電源を分離させることを含む。かかる回路200を図９に示す。
【００５１】
このセンス方式で直面し得る問題点は、大きなダイオードアレイ内に小さな漏れ電流が存在する場合に、順バイアスされた１つのダイオードからの電流が該漏れ電流に圧倒される(swamp)可能性があり、このため、ダイオードの順バイアス電流を明らかにセンスすることが困難になる、という点である。この問題に対する１つの実施可能な解決法は、全てのメモリ素子を非選択状態にし、第１の電流測定（漏れ電流のみを含む）を行い、次いで、１つのメモリ素子を選択し、第２の電流測定を行う、ということである。次いで、それら第１の電流測定値と第２の電流測定値との差が、選択されたメモリ素子に流れる電流を表すものとなる（例えば、データ「1」の場合には電流は流れず、データ「0」の場合にはダイオードの順バイアス電流が流れる）。
【００５２】
図１０のメモリ回路300は、行電極（312）および列電極（314）のマトリクスにより形成されるクロスポイントメモリアレイ310を有する。該行および列電極は、上述の種類のアドレス指定（多重化／多重分離化）回路316,318を介して、メモリアレイから延びる。該アドレス指定回路は、主としてアドレス指定線とメモリアレイ電極との間のダイオード接続から構成されるため、メモリアレイと同じプロセスで形成することができる。実際には、アドレス線と電極との間のダイオード接続は、各電極線を横切って延びると共にメモリアレイの場合のように半導体層により分離されるアドレス線を設けることにより形成されるのが好ましい。これは、アドレス線と該アドレス線が交差する各アレイ電極との間にダイオード接続を形成する。例えば、図７及び図８に関して説明したようなアドレス指定方式を実施するために必要とされるアドレス線と電極との間の選択的なダイオード接続は、アレイ内にデータを格納するために用いられる方法と同様にして、選択されたアドレス線から電極へのダイオード接続を「切断する」ことにより形成することができる。
【００５３】
製造時に、各列アドレス線と各列電極との間に、及び各行アドレス線と各行電極との間に、ダイオード接合が形成される。しかし、上述のグループ／ノードアドレス指定方式を実施するために、アドレス指定線とアレイ電極との間に、選択されたダイオード接続のみが保持される必要がある。選択された接続の「プログラミング」は、特定のアドレスダイオードを切断し、選択されたダイオード接続のみを無傷のままにすることにより、回路の製造後に完成させることができる。これは、例えばアレイ電極に対してダイオード接合の断面積を選択的に変更するように線幅を調整してアドレス線を作製することにより達成される。上記のように、所与のダイオード素子の断面積は、該ダイオードを切断すべく臨界電流密度に達するために印加される必要のある電圧／電流を変更するように調整することが可能である。このため、アドレス線幅は、アレイ電極との特定の交点で狭くなり、その位置におけるダイオードが縮小された断面積を有するように調整される。次いで、該回路にプログラミング電圧が印加された際に、縮小された面積を有するダイオードのみを切断させ、所望のダイオード接続を無傷のままとすることができる。
【００５４】
再び図１０を参照する。センシング時におけるアレイの漏れ電流は、行及び列電極の端部に対する電源接続を複数のグループ又はストライプに構成することにより最小限にすることができる。この方式を用いると、アドレス指定されたメモリ素子が存在するアレイ領域のみが付勢されるように該アレイに電源を供給することができ、残りの電極は高インピーダンス状態に接続される。同図に示すように、列電極の端部は、電源入力PC1,PC2,PC3を有する電源ストライプに接続され、行電極は、各電源ストライプ入力PR1,PR2,PR3に接続される。この例では、符号322で示すメモリ素子をアドレス指定する場合に、電源ストライプ入力PC1,PR1を介して電源を供給することができ、該電源は、メモリ素子322を含むサブアレイ320のみを付勢することになる。次いで、メモリ素子322の読み出し又は書き込み動作時に、漏れ電流は、サブアレイ320内の素子を介してメモリアレイの小さな部分にしか生じないようになる。電源ストライピングは、アドレス指定方式の一部として使用して相互接続の効率を維持することが可能なものである。
【００５５】
集積回路構造
好適な実施形態のメモリ回路は、メモリアレイを含み、アドレス指定回路は、例えば、プラスチック基板50上に、金属−半導体−金属（MSM）プロセスにより形成することができる。該MSMプロセスの結果として、半導体材料からなる１つ又は複数の層を間に有する２つの導電性金属回路のパターニングされた層が形成される。金属層が交差して半導体層の両側で接触する場所において、該金属層間にダイオード接合が形成される。MSMダイオード集積回路の製造については、例えば、「X-Y Addressable Electric Microswitch Arrays and Sensor Matrices Employing Them」と題する国際特許出願第WO99/39394号公報に記載されている。上記の類のメモリモジュールのメモリ回路の製造及び構成の更なる細部については、上記引用の同時係属中の米国特許出願の明細書に見い出すことができる。
【００５６】
全般的な考察
本書に記載されるメモリシステムは、該メモリシステムを、ディジタルカメラ（スチル画像及び／又はビデオ）、ディジタル音楽プレーヤ／レコーダ（例えばMP3プレーヤ）、携帯情報端末（PDA）、移動電話等といったポータブルデータ記憶用途に特に適したものにする幾つかの特徴を有する。該メモリシステムは、かかる装置にとって有用な十分なデータ記憶容量を提供することが可能なものであり、比較的低コストで製造することができる。データは、該メモリに書き込んだ後に永久的に格納することが可能である。このため、大容量記憶装置（例えば100MB〜1GBを越えるもの）を、ポータブル装置で用いる永久的なアーカイブ用記憶装置のために低コスト（例えば約5ドル未満）で提供することができる。
【００５７】
該データ記憶装置は、安価な材料及び処理技術を用いることにより低コストで製造されるメモリモジュールによって提供される。該メモリモジュールは、クロスポイントメモリアレイ及びアドレス指定回路を各々が有する複数の層から形成することが可能である。その各層は、ポリマー又は誘電体コーティングされた金属薄膜といった安価なフレキシブル基板（従来の単結晶シリコン基板よりも遙かに安価であり、比較的高速で安価な製造プロセスの使用を可能にするもの）上に形成することができる。各層上に形成される回路は、クロスポイントメモリアレイ及びそれに関連するアドレス指定回路を含み、単純な構造に設計して製造プロセスの単純化を可能にするものである。詳細には、メモリアレイ及びアドレス指定回路は、メモリアレイ及びアドレス指定回路の両方を同一の単純なプロセスを使用して製造することを可能にする、順序変更ダイオードロジック方式により設計される。
【００５８】
各メモリモジュール層は、半導体層を間に有する別個の層として構成された２組の電極導体を有する。該電極は、直交するマトリクスとして配置され、交差する電極の各対の交点において半導体層にメモリ素子が形成される。該半導体層は、プラスチック基板に適合するよう低温処理を可能とし、アモルファスシリコン材料とすることが可能なものであり、また１つ若しくは２つ以上の有機半導体材料から構成することが可能なものである。半導体層により分離された電極層が交差する場所で、２つの電極導体間に整流接合が形成される。各整流接合は、ヒューズ素子と直列のダイオードと見なすことができ、かかる接合は、メモリアレイ及びダイオードロジックアドレス指定回路の基本的な部分を形成する。
【００５９】
メモリモジュール層上に含まれるアドレス指定回路は、アレイ内のメモリ素子に対する読み出し又は書き込みを行うために必要となる外部からアクセス可能なアドレス指定線の数を低減させるのを容易化する。これは、例えばメモリモジュール内の層から、外部の読み出し及び書き込みのための回路への、相互接続の数を、管理可能なものとすることを容易化する。例えば、上記の順序変更ダイオードロジックアドレス指定方式を使用すると、100,000,000ビットのメモリアレイを50本の外部アドレス指定線によりアドレス指定することができる。また電源ストライピングを用いることも可能であり、この場合には、所与の時点でメモリアレイの一部のみに電源が供給され、これによりアレイ内の漏れ電流が低減される。電源ストライピングはまた、メモリアレイのアドレス指定方式の一部を構成することが可能である。
【００６０】
インタフェイス及び制御回路は、メモリモジュールとは別個に配設され、例えば、従来の１つ又は２つ以上の集積回路という形で構成される。該インタフェイス及び制御回路は、メモリモジュールに加えられることになるアドレス指定信号を生成するための回路と、格納されているデータを読み出すためのセンス回路とを含む。そのセンス方式は、電荷ではなく電流レベルに基づくものであり、これにより、センス回路がメモリモジュールからリモートでより容易にデータを読み出すことが可能になる。更に、そのデータ記憶は、メモリ素子のヒューズが切断される際の抵抗値の大きな変化に基づくものであり、このため比較的大きなセンス信号が提供されることになる。
【００６１】
本発明の好適な実施形態の上記の詳細な説明は、例示を目的として提供したものに過ぎず、本発明の特許請求の範囲から逸脱することなく本開示の回路、構造、構成、及びプロセスに対する多くの変形形態が実施可能である。例えば、好適な実施形態のメモリアドレス指定システムは、主にメモリ回路の複数の層を有するメモリモジュールに関して説明したが、多くの他の応用形態が実施可能であることが容易に理解されよう。
【００６２】
メモリモジュールの構造もまた、本発明の原理を保持しつつ多くの実施可能な変形形態を有するものである。本開示の実施形態では、各層上に１つのメモリアレイが製造され、該複数の層が位置合わせされて積層される。代替的に、該各層は、２つ以上のメモリアレイを含むことが可能であり、該複数の層は異なる態様で（例えば扇子状に折り畳んで(fan-fold)）積層することが可能である。また、実施形態によっては、１つの基板上に多数の回路層を製造することが有利となる可能性がある。
【００６３】
当業者には明らかであるように、本発明の原理は、特許請求の範囲に規定する本発明の範囲から逸脱することなく、本書に記載する回路、構造、配置、及びプロセスに対する多くの他の変形形態に適用することが可能である。
【００６４】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．第１組の電極(312)及び第２組の電極(314)を有するクロスポイントメモリアレイ(25)をアドレス指定するためのアドレス指定回路(30)であって、該第１組の各電極が第２組の各電極の上方で交差し、及び該第１組及び第２組の電極の各交点に各メモリ素子(26)が形成されるよう構成されている、アドレス指定回路(30)であって、
第１組のアドレス線、及び該第１組のアドレス線と前記第１組の電極との間に接続された複数の第１のダイオード素子(152)であって、前記第１組の各電極が、該第１のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される、第１組のアドレス線及び複数の第１のダイオード素子(152)と、
第２組のアドレス線、及び該第２組のアドレス線と前記第２組の電極との間に接続された複数の第２のダイオード素子(154)であって、前記第２組の各電極が、該第２のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される、第２組のアドレス線及び複数の第２のダイオード素子(154)とを含む、アドレス指定回路(30)。
２．前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成されたアドレス電圧印加回路と、該印加された電圧に起因して生じた前記アドレス線内の電流をセンスし、及び該センスされた電流に基づいて前記アレイ内のアドレス指定されたメモリ素子(102)の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路(200)とを含む、前項１に記載のアドレス指定回路。
３．前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、前項２に記載のアドレス指定回路。
４．前記第１のダイオード素子(114)が、前記メモリアレイ電極(104,106)及びアドレス線に対して前記第２のダイオード素子(124)とは異なる向きに向けられる、前項３に記載のアドレス指定回路。
５．前記第１のダイオード素子が、前記第１組のメモリアレイ電極に接続されたアノードと、前記第１組のアドレス線に接続されたカソードとを有し、前記第２のダイオード素子が、前記第２組のメモリアレイ電極に接続されたカソードと、前記第２組のアドレス線に接続されたアノードとを有する、前項４に記載のアドレス指定回路。
６．前記クロスポイントメモリアレイが、前記第１組及び第２組の電極の交点に形成されたダイオードベースのメモリ素子のアレイを含み、前記電極の端部が、それぞれの抵抗素子(112)を介して電源接続に接続される、前項５に記載のアドレス指定回路。
７．前記クロスポイントアレイの一部(320)に電源を選択的に供給することが可能となるように前記電源接続が複数の電源ストライピンググループに構成される、前項６に記載のアドレス指定回路。
８．前項１に記載のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路(22)。
９．前記クロスポイントダイオードメモリアレイ及び前記アドレス指定回路が同じ製造プロセスで形成される、前項８に記載の集積回路。
10．メモリ回路(300)であって、
第１組の横断電極(312)及び第２組の横断電極(314)を有し、該第１組及び第２組の電極の交点に各メモリ素子(306)が形成される、クロスポイントメモリアレイ(25)であって、前記各メモリ素子が、その２値状態のうちの少なくとも１つの状態でダイオード素子(66)を含む、クロスポイントメモリアレイ(25)と、
アドレス指定回路(316,318)とを含み、該アドレス指定回路が、
第１組のアドレス線であって、該第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を有しており、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１組のアドレス線と、
第２組のアドレス線であって、該第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を有しており、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２組のアドレス線と、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成された読出／書込回路であって、該印加した電圧に起因する前記アドレス線内の電流をセンスし、及び該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路を含む、読出／書込回路と
を含む、メモリ回路(300)。
11．前記読出／書込回路が更に、前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、前項10に記載のメモリ回路。
12．前記第１のダイオード接続(114)の前記ダイオード素子が、前記メモリアレイ電極(104,106)及びアドレス線に対して前記第２のダイオード接続(124)の前記ダイオード素子とは異なる向きに向けられる、前項11に記載のメモリ回路。
13．前記メモリアレイ電極の端部が、各抵抗素子(112)を介して電源接続に接続され、該電源接続が、前記クロスポイントアレイの一部(320)に電源を選択的に供給することを可能にするよう複数の電源ストライピンググループに構成される、前項11に記載のメモリ回路。
14．前記第１のダイオード接続が、前記第１のアドレス線と前記第１のメモリアレイ電極との交点に形成され、前記第２のダイオード接続が、前記第２のアドレス線と前記第２のメモリアレイ電極との交点に形成される、前項11に記載のメモリ回路。
15．前項11に記載の少なくとも1つのメモリ回路を有する集積回路(22)。
16．前記メモリアレイ及びアドレス指定回路が同じ製造プロセスで形成される、前項15に記載の集積回路。
17．誘電体基板表面(50)上に形成される、前項15に記載の集積回路。
18．第１組及び第２組のアドレス線により第１組の電極(312)及び第２組の電極(314)を有するクロスポイントメモリアレイ(25)からデータを読み出すための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続(152)を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続(154)を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加し、該印加した電圧に起因する前記アドレス線内の電流をセンスし、該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、
という各ステップを含む方法。
19．第１組及び第２組のアドレス線により第１組の電極(312)及び第２組の電極(314)を有するクロスポイントメモリアレイ(25)にデータを書き込むための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続(152)を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続(154)を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加し、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、
という各ステップを含む方法。
【図面の簡単な説明】
【図１】本発明の一実施形態によるライトワンスメモリシステムを示すブロック図である。
【図２】ライトワンスメモリシステムのメモリモジュールの全体的な構造を示す、ライトワンスメモリシステムの概要を示すブロック図である。
【図３】本発明の一実施形態に従って構成されたライトワンスメモリモジュールを破断して示す等角図である。
【図４】本発明の実施形態での実装に適したクロスポイントメモリ素子を示す説明図である。
【図５】クロスポイントアレイメモリの単位セルを単純化して示す平面図である。
【図６】ライトワンスメモリアレイのメモリ素子のアドレス指定を示す、ライトワンスメモリアレイの説明図である。
【図７】メモリアレイアドレス指定回路の一部の概要を示す回路図である。
【図８】順序変更ダイオードロジックアドレス指定回路接続の概要を例示した、クロスポイントメモリアレイを示す説明図である。
【図９】メモリ素子センス回路の概要を示す回路図である。
【図１０】本発明の一実施形態によるメモリ回路のレイアウトの概要を示す説明図である。
【符号の説明】
502 列電極
504 行電極
506 クロスポイントダイオードメモリアレイ
508 プルアップ／プルダウン抵抗
510 列アドレス線
512 列センス線
514 行アドレス線
516 行センス線
【発明の属する技術分野】
本発明はディジタルメモリ回路の分野に関し、特にクロスポイント(cross-point)ダイオードメモリアレイにおけるメモリ素子の並列のアドレス指定及びセンシングに関する。
【０００２】
【従来の技術】
現在、多くのコンシューマデバイス(consumer device)は、次第に大量のディジタルデータを生成し及び／又は利用するように構成されている。例えば、スチル写真及び／又は動画用のポータブルディジタルカメラは、画像を表現する大量のディジタルデータを生成する。各ディジタル画像は、最大数メガバイト（MB）程度のデータ記憶装置を必要する可能性があり、かかる記憶装置がカメラにおいて利用できなければならない。この種のデータ記憶用途を提供するために、記憶メモリは、10MB〜1GB程度の十分な記憶容量を比較的低コストで実現しなければならない。記憶メモリはまた、低電力消費（例えば1W未満）であると共に比較的強固な物理的特性を有して、持ち運び可能なバッテリで駆動される環境に対処しなければならない。アーカイブ用記憶装置の場合には、データを一度だけメモリに書き込むことしか必要としない。メモリは、短いアクセス時間（好適には1msec未満）と適度な転送速度（例えば20Mb/s）とを有することが好ましい。好適には、記憶メモリは、PCMCIA又はCompactFlash(R)カードといった工業規格によるインタフェイスモジュールにパッケージ化できるべきである。
【０００３】
【発明が解決しようとする課題】
ディジタルカメラといったポータブル装置の用途に現時点で使用されている一形態の記憶装置としてフラッシュメモリが挙げられる。これは、上述したような所望の機械的堅牢性、消費電力、転送速度、及びアクセス速度特性を満足するものである。しかし、主な欠点として、フラッシュメモリが依然として比較的高価なことが挙げられる（1.5〜2ドル/MB）。その価格のため、アーカイブ用装置としてフラッシュメモリ記憶装置を用いることは一般に妥当ではなく、このため、該フラッシュメモリから二次的なアーカイブ用記憶装置へデータを転送する必要がある。
【０００４】
磁気「ハードディスク」記憶装置は、ポータブル装置の場合であっても、アーカイブ用記憶装置のために用いることができる。PCMCIAタイプIIIフォームファクタの場合には、1GBまでの記憶容量を提供する小型のハードディスク装置を利用することができる。しかし、かかるハードディスクドライブも依然として比較的高価なものであり（0.5ドル/MB）、これは、少なくとも部分的には、ディスクコントローラ電子装置の比較的高い固定費に起因する。小型のハードディスクドライブは、フラッシュメモリと比較すると、機械的堅牢性が低い、電力消費が大きい（〜2ないし4W）、及びアクセス時間が比較的長い（〜10msec）といった他の欠点を有するものである。
【０００５】
リムーバブル光記憶ディスクもまた同様に用いることができ、ハードディスクと比較すると１つの大きな利点を提供する。リムーバブル光媒体は非常に安価であり、例えば、ミニディスク媒体の場合には0.03ドル/MB程度である。しかし、他の殆どの点で光ディスク記憶装置は磁気ハードディスクよりも劣っており、例えば、電力消費が比較的大きい、機械的堅牢性に劣る、かさばる、及びアクセス性能が劣る、といった問題を有するものである。
【０００６】
別の形態のアーカイブ用記憶装置が、「Non-Volatile Memory」と題する同時係属中の米国特許出願第09/875,356号（代理人整理番号HP10002367）に記載されている。そこに開示されるメモリシステムは、アーカイブ用記憶装置のための低コストの大容量ライトワンスメモリを提供することを目的とするものである。これは、部分的には、シリコン基板を回避し、プロセスの複雑さを最小限にし、面密度を小さくすることにより実現される。該メモリシステムは、プラスチック基板上に構成された複数の集積回路層の積層体からなるメモリモジュールを含む。各層は、クロスポイントダイオードメモリアレイを含み、該アレイ内に格納されているデータのセンスは、メモリモジュールから離隔した別個の集積回路から実行される。様々なメモリモジュール層のアレイ内の全てのメモリ素子に対するアドレス指定、読み出し、及び書き込みを行うために、多重化方式が必要とされ、これにより、メモリモジュールとリモートのセンス回路との間にあまりにも多くの相互接続を有することが回避される。
【０００７】
従来の集積回路では、多重化は、トランジスタから合成された論理ゲートによって達成される。トランジスタは、必要とされる処理を増加させ、これにより製造コストを上昇させるものとなるため、ダイオードベースのクロスポイントメモリアレイにトランジスタを含むことは望ましくない。該増加する処理の中には、クロスポイントアレイで使用される他の材料に適合しないものもある。例えば、プラスチック基板又は有機半導体を使用してクロスポイントメモリアレイを形成する場合には、それらの材料は、トランジスタの作製のために必要とされる温度によって破壊される可能性があり、又はウエットエッチングプロセスで使用される特定の溶剤によって損傷を受ける可能性がある。最近、Lawrence Livermore Laboratoriesの研究者たちは、プラスチック基板上への薄膜トランジスタの作製を立証したが、そのために必要となるプロセスは遙かに複雑なものであり、このためダイオードの作製に必要となる等価なプロセスよりも高いコストが必要となる。
【０００８】
自動車用途のためのパワーリレー、並びに計測及び自動検査装置のための小型信号切替器を含む多数の応用形態のために、静電マイクロリレーが開発された。静電マイクロリレーについては、例えば、Wong，Jo-Ey等による「An Electrostatically-actuated MEMS Switch for Power Applications」（Micro Electro-Mechanical System, 2000. MEMS’00. Thirteenth IEEE. 2000）及びZavracky，P．M，等による「Micro-mechanical switches fabricated using nickel surface micro-machining」（Micro-electromechanical System, Journal of, 1997.6(1): p3-9）に記載されている。この技術の主な利点は、電力消費が少ないこと及び構成が単純なことである。しかし、これらの装置のためのプロセスは依然として、単純なダイオードアレイのために必要となるプロセスよりもかなり多く、これは、低接触抵抗が必要とされる場合に特に顕著となる。
【０００９】
第３の可能性、すなわちコードワードアドレス指定は、画素式(pixelated)の表示装置との相互接続を最小限にするために使用されている多くの方法を含む。かかるシステムが、例えば、国際特許出願第WO98／44481号公報、及び米国特許第5,034,736号明細書に記載されている。一般に、コードワードアドレス指定は、アレイ電極に対するアドレス指定線の比と、選択された電極と選択されていない電極との間のクロストークとの間のトレードオフを伴うものである。これらの解決手法は、底２の対数での相互接続の削減を提供するものではないが、４：１のクロストーク比を維持しつつ、電極とアドレス線との10：１よりも良好な比を提供することが可能である。これらの解決手法は、比較的簡単に実施できるものではあるが、所与の数のアドレス指定される線に対し、既述の真の多重化方式よりも多数のアドレス線を必要とする。更なる欠点として、アドレス指定されたメモリ素子とアドレス指定されないメモリ素子との間に生じるクロストークが挙げられ、該クロストークにより特定のメモリ素子に対する読み出し及び書き込みが困難となる。
【００１０】
【課題を解決するための手段】
本発明の原理によれば、第１組及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するためのアドレス指定回路が提供され、該第１組の各電極が第２組の各電極の上方で交差し、各メモリ素子が該第１組及び第２組の電極の各交点に形成されるようになっている。該アドレス指定回路は、第１組のアドレス線と、該第１組のアドレス線と第１組の電極との間に接続された複数の第１のダイオード素子とを有している。前記第１組の電極の各々は、前記第１のダイオード素子により、前記第１組のアドレス線の一意の各サブセットに接続される。該アドレス指定回路はまた、第２組のアドレス線と、該第２組のアドレス線と第２組の電極との間に接続された複数の第２のダイオード素子とを有し、該第２組の電極の各々は、前記第２のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される。
【００１１】
好適には、該アドレス指定回路は、前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成されたアドレス電圧印加回路と、該印加された電圧に起因するアドレス線内の電流をセンスするために前記第１組及び第２組のアドレス線に接続されたセンス回路とを含み、これにより、センスされた電流に基づいて、メモリアレイ内のアドレス指定されたメモリ素子の２値状態が判定される。
【００１２】
該アドレス指定回路はまた、前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含むことが好ましく、該メモリ書込回路は、第１組及び第２組の電極に所定の書込み電圧を印加し、また第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するように構成され、該所定の書込電圧は、選択されたサブセットにより決定されるアレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である。
【００１３】
好適な形態のアドレス指定回路では、第１のダイオード素子は、第１組の各メモリアレイ電極に接続されたアノードと、第１組の各アドレス線に接続されたカソードとを有し、第２のダイオード素子は、第２組の各メモリアレイ電極に接続されたカソードと、第２組の各アドレス線に接続されたアノードとを有する。
【００１４】
好適には、クロスポイントメモリアレイは、第１組及び第２組の電極の交点（すなわちクロスポイント）に形成されたダイオードベースの複数のメモリ素子のアレイを含み、該電極の端部が各抵抗素子を介して電源接続に接続される。次いで、クロスポイントアレイの各部に電源を選択的に供給することを可能にするために、該電源接続を、複数の電源ストライピング(striping)グループをなすよう構成することが可能である。
【００１５】
また、本発明によれば、第１組及び第２組の横断(transverse)電極を有するクロスポイントメモリアレイを含むメモリ回路が提供され、該第１組及び第２組の電極の交点に各メモリ素子が形成され、各メモリ素子は、その２値状態のうちの少なくとも１つの状態でダイオード素子を含むものである。該メモリ回路は、第１組のアドレス線を有し、該第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を有する、アドレス指定回路を含み、該第１のダイオード接続は、第１組の各メモリアレイ電極を第１組のアドレス線の一意の各サブセットに接続する。第２組のアドレス線には、該第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続が設けられ、該第２のダイオード接続は、第２組の各メモリアレイ電極を第２組のアドレス線の一意の各サブセットに接続する。該メモリ回路はまた、第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成された読出／書込回路を有している。該読出／書込回路は、第１組及び第２組のアドレス線に接続されたセンス回路を含み、該センス回路は、前記印加された電圧に起因して生じたアドレス線内の電流をセンスするものであり、これにより、該センスされた電流に基づいてアレイ内のアドレス指定されたメモリ素子の２値状態を判定することが可能となる。
【００１６】
該読出／書込回路は更に、第１組及び第２組のアドレス線と第１組及び第２組の電極とに接続されたメモリ書込回路を含むことが可能であり、該メモリ書込回路は、第１組及び第２組の電極に所定の書込電圧を印加し、及び第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、該所定の書込電圧は、選択されたサブセットにより決定されるアレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である。
【００１７】
また、該メモリ回路を含む集積回路を構成することが可能であり、この場合、メモリアレイ及びアドレス指定回路は同じ製造プロセスで形成される。本発明の好適な形態では、該集積回路は、誘電体基板表面上に形成される。
【００１８】
また、本発明によれば、第１組及び第２のアドレス線から第１組及び第２組の電極を有するクロスポイントメモリアレイに対してデータの読み出し又は書き込みを行うための方法が提供される。該方法は、第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を形成し、該第１のダイオード接続が、第１組の各メモリアレイ電極を第１組のアドレス線の一意の各サブセットに接続する、という各ステップを含む。また第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続を形成し、該第２のダイオード接続が、第２組の各メモリアレイ電極を第２組のアドレス線の一意の各サブセットに接続する。該アレイからデータを読み出す場合には、第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加して、該印加した電圧に起因するアドレス線内の電流をセンスすることを可能とし、これにより、該センスした電流に基づいて該アレイ内のアドレス指定されたメモリ素子の２値状態を判定することが可能となる。また、該アレイにデータを書き込む場合には、メモリアレイ電極に所定の書込電圧を印加すると共に第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加する。該所定の書込電圧は、該アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である。アドレス指定されたメモリ素子は、選択電圧が印加された第１組及び第２組のアドレス線の特定のサブセットによって決まる。
【００１９】
【発明の実施の形態】
以下、本発明の単なる例示として、その好適な実施形態の説明を介して、及び図面を参照して、本発明を更に詳細に説明する。
【００２０】
本書では、ライトワンスメモリ回路、記憶システム、アドレス指定及びセンス回路、並びにかかる回路及びシステムを製造し、実施し、及び使用するための方法について開示する。以下の説明では、例示を目的として、本発明の完全な理解を提供するために特定の用語及び特定の実施形態の詳細について記載する。しかし、当業者には明らかであるように、これら特定の詳細は本発明の実施に必ずしも必要ないものである。
【００２１】
以下の説明で「データ」と称した場合、かかる「データ」は当該文脈に応じて種々の態様で表現され得るものであることが理解されよう。一例として、メモリセル内の「データ」は、電圧レベル、磁気的な状態、又は物理的特性（例えば、センス回路に対する電圧若しくは電流レベル又は変化といった測定可能な作用を提供する電気抵抗等）により表すことが可能なものである。一方、バス上に存在する場合、又は伝送されている間は、かかる「データ」は、電流又は電圧信号という形をとることが可能である。更に、本書では、殆どの場合、「データ」は、主に２値であり、便宜上、「0」又は「1」の状態によって表現することが可能なものであるが、該２値状態は、実際には、相対的に異なる電圧、電流、抵抗等によって表現され得るものであり、特定の実際上の表現が「0」であるか「1」であるかは一般に重要ではないことが理解されよう。
【００２２】
本発明の好適な実施形態は、先に引用した同時係属中の米国特許に記載されるメモリシステムで用いられるタイプのクロスポイントダイオードメモリアレイのアドレス指定回路及びアドレス指定方法を含むものである。よって、本発明の完全な理解を提供するために、以下の詳細な説明は、かかるメモリシステムに関連して与えるものであるが、本発明は、本書に記載する構造への適用に限定されるものではない、ということが当業者には理解されよう。
【００２３】
ライトワンスメモリシステム
とりわけ、ディジタルカメラ及びポータブルディジタルオーディオ装置といった応用形態でデータ記憶のために特に有用な可搬性で廉価で堅牢なメモリシステムが、図１にブロック図形式で示すメモリカード10により具現される。該メモリシステムは、工業規格のポータブルインタフェイスカード（例えばPCMCIA又はCF）に組み込むことが可能であり、かかるインタフェイスを有する既存の又は将来の製品で使用することが可能となる。メモリカード10は、該カード10とそれが接続される装置2との間で通信を行うための入出力インタフェイスコネクタ12を有する。該インタフェイスコネクタ12は、インタフェイス及び制御回路14に接続され、該回路14がリムーバブルメモリモジュール20に接続される。該メモリモジュール20は、幾つかの検出、書込みイネーブル、及びアドレス指定機能を含む、ライトワンスデータ記憶装置のための回路を提供する。前記インタフェイス及び制御回路14は、リムーバブルメモリモジュール20がカードに受容された際に該メモリモジュール20の各々毎の制御、インタフェイス、検出、及び誤り訂正符号（ECC）等を実施するための回路を含む。該メモリモジュール20は、メモリカード内のソケット等に受容され、これにより、そこから取り出して別のメモリモジュール20と交換することが可能となっている。メモリカードに受容された際に、メモリモジュール20は、内部インタフェイス16を介してインタフェイス及び制御回路14に接続される。
【００２４】
ライトワンスデータ記憶装置は、事実上、そのメモリにデータを一度しか書き込むことができず、それ以降は該データを不変の状態に維持するものを意味する。多くの形態のライトワンスメモリでは、最初にデータを書き込んだ後に該格納したデータを全く変更できないということは厳密には正しくないが、一般にデータを任意に変更することはできないことが当業者には理解されよう。例えば、殆どのライトワンスメモリは、各メモリセルを第１の２値状態（例えば２値データ「0」を表す状態）にして製造され、書込み動作時に、選択されたメモリセルが第２の２値状態（例えば２値データ「1」を表す状態）に変更される。多くの場合、第１の２値状態から第２の２値状態へのメモリの変化は不可逆的であり、一旦データ「1」が書き込まれると、該データをデータ「0」に戻すことはできない。これは、データがメモリに書き込まれた後に行うことが可能な既格納データに対する変更を制限し、この場合には、任意のデータを一度しか書き込むことができず、それ以降は、例えばデータ「0」をデータ「1」に変更することしかできず、それ以外の変更は不可能となる。
【００２５】
ライトワンスメモリモジュール
インタフェイス及び制御回路14に接続されたメモリモジュール20の概要を示すブロック図を図２に示す。所与のベース面積(base area)についてのメモリモジュールの記憶容量を増大させるために、モジュール20は、積層された複数の層22からなる積層体で構成される。各層22は、データ記憶を提供する複数のメモリ素子のアレイ25を有する。各層はまた、それぞれのメモリアレイをメモリシステム内部インタフェイス16を介してインタフェイス及び制御回路14に接続するアドレス指定回路30を含む。各層のアドレス指定回路により、メモリモジュールの各層間の相互接続用導体を少数にすることが可能となり、これにより製造が容易になり、このためコストが削減される。
【００２６】
図３は、メモリモジュール20を破断して示す等角図であり、メモリモジュールにおける回路及び層の考え得る物理的な構成を示している。各層22は、基板50上に形成されたメモリアレイ25及びアドレス指定回路30を備えている。該メモリアレイ25は複数のメモリ素子26のマトリクスを含む。アドレス指定回路30は、メモリアレイ25のそれぞれの直交する縁部に隣接して配置された列及び行多重化（multiplexing）回路部分を含む。入出力リード40もまた製造プロセス中に基板上に形成される。メモリモジュール20では、行入出力リードは、行多重化回路から基板の第１の隣接する縁部まで延び、列入出力リードは、列多重化回路から基板の第２の隣接する縁部まで延びる。各リード40は、それぞれの接点パッド42で終端し、その一部が基板50の縁部に露出している。
【００２７】
複数の層22が同じ向きで互いに積層される。電気的接点は、積層された層の接点パッド42の露出部分に対して導電性接点素子55により形成され、これを図３に部分的に破断して示す。該接点素子55は、各層22の平面を横切ってメモリモジュール20の側面に沿って延びる。図示するような各接点素子55は、積層体の複数の層の各接点パッドに対する電気的な接触を行う。該接点素子55を使用して、メモリモジュール20を該メモリシステムの内部インタフェイス16を介してインタフェイス及び制御回路14に接続することができる。
【００２８】
メモリモジュールの好適な実装形態では、各層22のための基板50は、ポリマープラスチック材料から形成される。基板上に集積回路（例えばメモリアレイ及びアドレス指定回路）を形成するためのプロセス及びメモリモジュールに組み付けられた層が既述の同時係属中の米国特許出願の明細書に詳細に記載されている。
【００２９】
ライトワンスメモリアレイ
複数のメモリ素子26のアレイ25はメモリモジュール20内の各層上に形成される。該メモリアレイは、複数の列線及び複数の行線の規則的なマトリクスを含み、その行／列交点の各々にメモリ素子が配置される。図４は、列線60及び行線62を有するメモリアレイ25の一部の概要を示している。各列線と各行線との間にはメモリ素子26が接続され、これを同図の拡大部分に更に詳細に示す。メモリアレイの好適な実施形態では、各メモリ素子26は、ダイオード素子66と直列に接続されたヒューズ素子64を含む。該ヒューズ素子64は、メモリ素子の実際のデータ記憶能力を提供し、一方、ダイオード素子66は、データの読み書きを行うために行線及び列線を使用してメモリ素子のアドレス指定を行うことを容易にする。
【００３０】
メモリアレイ25の好適な動作は次の通りである。製造時に、各メモリ素子26は導電性のヒューズ素子64を有する。該ヒューズ素子の導電状態は１つの２値データ状態（例えばデータ「0」）を表すものとなる。メモリアレイにデータを書き込むために、データ「1」を格納することが望まれる各メモリ素子が、列線及び行線を使用してアドレス指定され、その中のヒューズ素子が「切断」されて非導電状態になる。このヒューズ素子の非導電状態は、もう１つの２値データ状態（例えばデータ「1」）を表すものとなる。ヒューズ素子の切断は一方向性の動作であり、これにより上述したようにメモリ素子が「ライトワンス」記憶装置となる。データ書込み動作（例えば選択されたメモリ素子にデータ「1」を書き込むこと）は、選択された行線を介して選択された列線へ所定の電流（例えば、その行線／列線を直接相互接続するメモリ素子のヒューズを切断するのに十分な電流）を加えることにより行うことができる。列線及び行線を使用してメモリ素子をアドレス指定してメモリ素子が導電状態（データ「0」）にあるか非導電状態（データ「1」）にあるかをセンスすることにより、メモリアレイからデータを読み出すことができる。より一般的には、メモリ素子の２値データ状態は、「導電性の」抵抗値と「非導電性の」抵抗値との間の比により識別される。
【００３１】
上記説明は、低抵抗状態で製造され、高抵抗状態を生成するために切断される、メモリアレイ内のヒューズ素子に関するものであるが、その逆の態様で動作する「アンチヒューズ」素子を用いてメモリアレイを作製することも同様に可能である。この場合には、メモリ素子は、高抵抗状態で製造され、低抵抗を生成するために切断される。各メモリ素子内のアンチヒューズも上記理由からダイオードと直列に形成される。この場合にはダイオードとアンチヒューズとは別個に配設される。これは、アンチヒューズが切断された後にもダイオード機能が必要とされるためである。
【００３２】
ヒューズあるいはアンチヒューズ素子にとって必須の特性は、その抵抗値が高抵抗状態と低抵抗状態との間で不可逆的に変化すること、又は一定の臨界電流しきい値で可逆的に変化することである。該抵抗値の変化は著しく、すなわち数桁の変化を与えるものでなければならない。またヒューズの臨界電流はデバイスの面積により制御することが可能であるべきである。デバイスの面積は、単に行及び列電極の交点の面積により決定することが可能であり、又はリソグラフィを用いて画定することが可能である。ヒューズおよびダイオード素子は、行電極と列電極との間に直列に堆積させた多数の薄膜から形成することができる。個々のメモリ素子は行及び列電極の交点に形成される。ヒューズおよびダイオード層は、全面積を覆う連続した薄膜として堆積されるが、これは、個々のデバイス間のクロストークを最小限にするよう種々の手段（レーザアブレーション、フォトリソグラフィ、ソフトリソグラフィ）によりパターニングすることが可能である。
【００３３】
アレイの各メモリ素子26内のダイオード素子66は、データの読み書きのために列線及び行線を使用して一意にメモリ素子をアドレス指定するのを助ける。行／列クロスポイントメモリ素子でダイオードを用いない場合には、所与の列線と行線との間の多くのメモリ素子を通る電流経路が存在することになる。しかし、各メモリ素子を通る一方向の導電経路を形成するダイオード素子を用いる場合には、１つの列線及び１つの行線を使用して１つのメモリ素子を一意にアドレス指定することが可能となる。換言すれば、１つの行線から１つの列線への回路を形成することにより、１つのメモリ素子のみを通して電流を流すことが可能になる。その回路内に所定の「データ書込み」電流を加えることにより、当該メモリ素子内のヒューズを切断させてデータ「0」をデータ「1」に変化させることができる。また、回路内の抵抗をセンスすることにより、メモリ素子ヒューズが切断されているか無傷であるかを判定し、これによりデータ「1」又は「0」を読み出すことができる。
【００３４】
このため、ダイオード素子66は、読出し及び書込み動作時におけるメモリアレイ内のメモリ素子間のクロストークを排除するものとなる。更に、ダイオードの非線形の電流−電圧（Ｉ−Ｖ）特性によって、データセンシングのＳＮ比が改善され、これはリモートでのセンシング及びコードワードアドレス指定を助けるものとなる。センス回路がインタフェイス及び制御回路14内にあり、該制御回路14が別個の集積回路内に収容されるため、メモリモジュール内のデータはリモートでセンスされる。また、メモリモジュール20とインタフェイス及び制御回路14との間に必要となる接続の数を低減させるために、以下で説明するように順序変更（permuted）ダイオードロジックを使用してメモリ素子のアドレス指定を行う。
【００３５】
メモリアレイは、本書では、その構造に鑑みてクロスポイントアレイメモリと称する場合があり、図５は、好適な実施形態のメモリアレイの単位セルを単純化して示す平面図を提供するものである。クロスポイントアレイメモリの基本構造は、互いに隔置された複数の平行な導体の組であって互いに直交する組からなる２つの層を含み、該層間に半導体層が配置される。該２組の導体は、厳密に１つの場所において各行電極が各列電極と交差するように重なり合う行電極及び列電極を形成する。これらの各交点において、半導体層（図５の符号75）を介して、行電極（図５の符号62）と列電極（図５の符号60）との間に１つの接続が形成され、該半導体層が直列のダイオード及びヒューズのように機能する。アレイ内のダイオードは全て、全ての行電極と全ての列電極との間に共通の電位が印加された場合に全てのダイオードが同一方向にバイアスされるような向きを有する。ヒューズ素子は、臨界(critical)電流が流れる際に回路を開く別個の素子として実現することが可能であり、又はダイオードの挙動に含めることが可能である。
【００３６】
一般に本書では、半導体層（例えば符号75）は単一層のものを指すが、実際には、異なる材料からなる複数の層を用いることが可能である。該層は、様々な構成の金属、更には誘電体といった半導体以外の材料を含むことが可能である。所望の機能を実施するのに適した材料及び構造については他の場所で詳細に説明する。
【００３７】
図６は、クロスポイントライトワンスダイオードメモリアレイの概要を示す説明図である。同図には、８行×８列のアレイが示されている。図示のように行電極及び列電極に電圧が印加される（すなわち、電位「−Ｖ」である１つの列電極を除く全ての列電極が電位「Ｖ」であり、電位「Ｖ」である１つの行電極を除く全ての行電極が電位「−Ｖ」である）場合には、１つのダイオードのみが順バイアスされることになる。図６の場合、アレイの左上隅のダイオード（90）のみが順バイアスされることになる。一番上の行及び最も左の列のダイオードはバイアスされず、アレイ内の残りのダイオードは逆バイアスされることになる。これは、該アレイのアドレス指定方式を構成するものである。かかる電位にある電極を有する行と列との間に電流が流れる場合には、左上のダイオードのヒューズは無傷である（例えばデータ「0」を表す）。逆に、該構成で電流が流れない場合には、対応するダイオード／ヒューズは切断されている（例えばデータ「1」を表す）。アレイ電極に印加される電圧の振幅を調整することにより、選択されたダイオードにより多くの電流を流すことができる。該電圧によってヒューズのしきい値電流を超える電流が発生した場合には、ヒューズを切断してメモリ素子の状態を変化させることができる。これは、メモリの書込方式を構成するものである。
【００３８】
メモリアレイ内のヒューズを切断するために必要とされる実際の電流（又は、その電流を達成するために印加される電圧）は、製造時に予測可能であり、かつ制御可能でなければならない。これに影響を与える因子となるのはメモリ素子内を流れる電流密度であるため、素子を切断するために印加される電圧／電流は、その素子の接合面積を変更することにより調整することができる。例えば、クロスポイント電極の交点の断面積を小さくすると、ヒューズを切断すべく臨界電流密度に到達させるために加える必要のある電流／電圧も小さくなる。この方式をメモリ回路の設計及び製造時に用いて、所望のクロスポイントヒューズのみを切断するよう制御電圧を確実に印加できるようにすることが可能である。
【００３９】
メモリアレイアドレス指定回路
メモリモジュールに対する相互接続を単純化するために、メモリ素子へのアクセスに多重化されたアドレス指定方式を用いることが望ましい。換言すれば、メモリアレイ内の各メモリ素子が、該アレイの行線及び列線の総数よりも少ないアドレス指定線を介して外部回路から一意にアドレス指定可能であることが望ましい。この目的のために、アドレス指定回路（30）は、メモリアレイと同じ基板上に含められる。
【００４０】
好適な実施形態のアドレス指定回路は、本書では、多重化（multiplexing）機能を実行するものとして示す場合がある。本書の文脈では、「多重化」という用語は、（選択された方式が従来の多重化構成と幾分異なる場合であっても）好適な実施形態で利用される順序変更ダイオードロジックアドレス指定という形を包含するものとして理解されるものである。
【００４１】
好適な実施形態では、アドレス多重化機能は、以下で説明する、順序変更ダイオードロジックと呼ばれるロジック方式を使用して実行される。図７は、直列のヒューズ及びダイオードにより表される１つのライトワンスメモリ素子102を示している。メモリ素子102は、行電極104と列電極106との間に接続される。行アドレスダイオード論理回路110は行電極104に接続され、列アドレスダイオード論理回路120は列電極106に接続される。図示するような行アドレス回路110は、行電極とプルアップ電圧＋Ｖとの間に接続された抵抗素子112を含む。該行アドレス回路110はまた、行電極に接続されたアノードと、Ｘ,Ｙ,Ｚで示すそれぞれの行アドレス入力電圧により制御されるカソードとを有する複数の行アドレスダイオード114を含む。列アドレスダイオード論理回路120も同様に構成され、抵抗素子122が列電極106とプルダウン電圧−Ｖとの間に接続される。複数の列アドレスダイオード124は、列電極に接続されたカソードと、Ａ、Ｂ、Ｃで示すそれぞれの列アドレス入力電圧により制御されるアノードとを有する。
【００４２】
先ず、行アドレス入力電圧（Ｘ,Ｙ,Ｚ）のために＋Ｖ及び−（Ｖ＋ΔＶ）の論理レベルが用いられる行アドレス回路110について考察する。自明であるように、電圧＋Ｖが論理「１」を表す場合には、行アドレス回路110は、入力としてダイオードカソード（Ｘ,Ｙ,Ｚ）を有すると共に出力として行電極104を有するＡＮＤゲートのように動作する。行電極104は、３つ全ての行アドレス入力（Ｘ,Ｙ,Ｚ）がHighの場合にのみHigh（＋Ｖ）になる。同様に、列アドレス回路120は、負論理のＡＮＤゲート（例えばＮＡＮＤゲート）のように動作する。この場合、−Ｖ及び（Ｖ＋ΔＶ）の論理レベルが列アドレス入力（Ａ,Ｂ,Ｃ）に加えられると、列電極106の出力は、３つ全ての入力が−Ｖである場合にのみ−Ｖになる。行アドレス入力（Ｘ,Ｙ,Ｚ）の全てが＋Ｖのカソード電圧をダイオード114に印加し、及び列アドレス入力（Ａ,Ｂ,Ｃ）の全てが−Ｖのアノード電圧をダイオード124に印加する場合に、メモリ素子102が選択される。図７には３つの入力回路しか示していないが、このアドレス指定方式は、任意の数の入力を含むように拡張することが可能である。
【００４３】
ｎ個のノードからなるｄ個のグループの各々から１つのアイテムが選択される場合には、ｎd個の順列が存在する。それゆえ、ｎd個の電極を、ダイオードを介して、ｄ個のグループの各々におけるｎ個のノードのうちの１つに接続することができる。各グループ中の厳密に１つのノードにHigh論理レベルが加えられる場合には、１つの電極のみが選択されることになる。これは、１つの電極に接続された全ての線が該電極を選択するためにHighにならなければならず、同じ接続を２つの電極が共有することがないからである。
【００４４】
図８は、上述のようにメモリ素子をアドレス指定するために接続された行電極及び列電極を有する８×８のライトワンスメモリアレイ150の概要を示している。参照するために、メモリアレイ150の列電極に符号Ｇ0〜Ｇ7を付し、行電極に符号Ｈ0〜Ｈ7を付してある。３つのアドレス指定グループに行（Ｘ,Ｙ,Ｚ）及び列（Ａ,Ｂ,Ｃ）の各々が与えられる。各アドレス指定グループは、２つの相補的なアドレス指定ノード（例えばＡ1及びＡ2）を有し、各ノードは、８個の対応する行／列電極のうちの４つに接続される。ノードと行／列電極との間の接続パターンは、各アドレス指定グループによって異なる。図８の例では、接続パターンは次の通りである。
【００４５】
【表１】
【表２】
列電極と列アドレス指定ノードとの間の接続は、それぞれ、符号152で示すように接続されたダイオードを含み、行電極と行アドレス指定ノードとの間の接続は、それぞれ、符号154で示すように接続されたダイオードを含む。これらのダイオードの大部分は、不必要な複雑化を回避すべく図８には示さない。この例におけるトポロジは、アレイ内の電極の一端に全て接続されたアドレス線を示しているが、該アドレス線は電極の一端又は両端（アレイの側面）に容易に接続することが可能である。
【００４８】
メモリアレイ150は、アドレス指定ノード（Ａ1、Ａ2等）に電圧を印加することによりアドレス指定される。各アドレス指定グループからの１つのノードのみにイネーブル電圧が印加される。これにより、アレイ150からの１つのメモリ素子を図７に関連して説明したように選択することが可能となる。
【００４９】
Ｎ個のメモリ素子からなるクロスポイントアレイは、２√Ｎ個の行及び列電極を必要とする。これらの電極は、２ｄ2d√Ｎ本（ｄはネットワークの次数(order)）のアドレス線によりアドレス指定することが可能である。例えば、108個のメモリ素子は、全部で20000個の行及び列電極を必要とするが、２次ネットワーク（行のための100ノードと列のための100ノードとからなる２グループ）の場合には400本の線により、また４次ネットワーク（行のための10ノードと列のための10ノードとからなる４グループ）の場合には80本の線により、アドレス指定することが可能である。一般に、高い次数のネットワークの場合には、線の数は２ｄに近づくが、これは、所与のアレイに必要とされるアドレス線の最低数を決定するものではない。所与の大きさＮのアレイに必要とされるアドレス線の最低数に対応する次数は、ln（Ｎ0.5）であることが理解されよう。したがって、上記の例の場合には、アドレス線の最低数は、（およそ）９次系（ninth order system）で達成され、約50本に等しくなる。
【００５０】
図９は、選択されたメモリ素子の状態を検出するために用いることができる回路の概要を示すブロック図である。上述のようにメモリ素子を選択するために用いられるダイオードロジックは、未選択のアドレス線に接続されたダイオード内に電流を流すことを必要とするが、該電流は、行電極又は列電極の何れかに限定される。行電極から列電極に流れる唯一の電流は、選択されたメモリ素子内を流れる電流、及びアレイ中のバイアスされていないダイオード又は逆バイアスされたダイオードからの漏れ電流である。漏れ電流が存在しない場合には、メモリ素子の状態の検出は単に、メモリ素子内を流れる電流と等しい電流を伝搬する分路を介して、行電極及び列電極のための電源を分離させることを含む。かかる回路200を図９に示す。
【００５１】
このセンス方式で直面し得る問題点は、大きなダイオードアレイ内に小さな漏れ電流が存在する場合に、順バイアスされた１つのダイオードからの電流が該漏れ電流に圧倒される(swamp)可能性があり、このため、ダイオードの順バイアス電流を明らかにセンスすることが困難になる、という点である。この問題に対する１つの実施可能な解決法は、全てのメモリ素子を非選択状態にし、第１の電流測定（漏れ電流のみを含む）を行い、次いで、１つのメモリ素子を選択し、第２の電流測定を行う、ということである。次いで、それら第１の電流測定値と第２の電流測定値との差が、選択されたメモリ素子に流れる電流を表すものとなる（例えば、データ「1」の場合には電流は流れず、データ「0」の場合にはダイオードの順バイアス電流が流れる）。
【００５２】
図１０のメモリ回路300は、行電極（312）および列電極（314）のマトリクスにより形成されるクロスポイントメモリアレイ310を有する。該行および列電極は、上述の種類のアドレス指定（多重化／多重分離化）回路316,318を介して、メモリアレイから延びる。該アドレス指定回路は、主としてアドレス指定線とメモリアレイ電極との間のダイオード接続から構成されるため、メモリアレイと同じプロセスで形成することができる。実際には、アドレス線と電極との間のダイオード接続は、各電極線を横切って延びると共にメモリアレイの場合のように半導体層により分離されるアドレス線を設けることにより形成されるのが好ましい。これは、アドレス線と該アドレス線が交差する各アレイ電極との間にダイオード接続を形成する。例えば、図７及び図８に関して説明したようなアドレス指定方式を実施するために必要とされるアドレス線と電極との間の選択的なダイオード接続は、アレイ内にデータを格納するために用いられる方法と同様にして、選択されたアドレス線から電極へのダイオード接続を「切断する」ことにより形成することができる。
【００５３】
製造時に、各列アドレス線と各列電極との間に、及び各行アドレス線と各行電極との間に、ダイオード接合が形成される。しかし、上述のグループ／ノードアドレス指定方式を実施するために、アドレス指定線とアレイ電極との間に、選択されたダイオード接続のみが保持される必要がある。選択された接続の「プログラミング」は、特定のアドレスダイオードを切断し、選択されたダイオード接続のみを無傷のままにすることにより、回路の製造後に完成させることができる。これは、例えばアレイ電極に対してダイオード接合の断面積を選択的に変更するように線幅を調整してアドレス線を作製することにより達成される。上記のように、所与のダイオード素子の断面積は、該ダイオードを切断すべく臨界電流密度に達するために印加される必要のある電圧／電流を変更するように調整することが可能である。このため、アドレス線幅は、アレイ電極との特定の交点で狭くなり、その位置におけるダイオードが縮小された断面積を有するように調整される。次いで、該回路にプログラミング電圧が印加された際に、縮小された面積を有するダイオードのみを切断させ、所望のダイオード接続を無傷のままとすることができる。
【００５４】
再び図１０を参照する。センシング時におけるアレイの漏れ電流は、行及び列電極の端部に対する電源接続を複数のグループ又はストライプに構成することにより最小限にすることができる。この方式を用いると、アドレス指定されたメモリ素子が存在するアレイ領域のみが付勢されるように該アレイに電源を供給することができ、残りの電極は高インピーダンス状態に接続される。同図に示すように、列電極の端部は、電源入力PC1,PC2,PC3を有する電源ストライプに接続され、行電極は、各電源ストライプ入力PR1,PR2,PR3に接続される。この例では、符号322で示すメモリ素子をアドレス指定する場合に、電源ストライプ入力PC1,PR1を介して電源を供給することができ、該電源は、メモリ素子322を含むサブアレイ320のみを付勢することになる。次いで、メモリ素子322の読み出し又は書き込み動作時に、漏れ電流は、サブアレイ320内の素子を介してメモリアレイの小さな部分にしか生じないようになる。電源ストライピングは、アドレス指定方式の一部として使用して相互接続の効率を維持することが可能なものである。
【００５５】
集積回路構造
好適な実施形態のメモリ回路は、メモリアレイを含み、アドレス指定回路は、例えば、プラスチック基板50上に、金属−半導体−金属（MSM）プロセスにより形成することができる。該MSMプロセスの結果として、半導体材料からなる１つ又は複数の層を間に有する２つの導電性金属回路のパターニングされた層が形成される。金属層が交差して半導体層の両側で接触する場所において、該金属層間にダイオード接合が形成される。MSMダイオード集積回路の製造については、例えば、「X-Y Addressable Electric Microswitch Arrays and Sensor Matrices Employing Them」と題する国際特許出願第WO99/39394号公報に記載されている。上記の類のメモリモジュールのメモリ回路の製造及び構成の更なる細部については、上記引用の同時係属中の米国特許出願の明細書に見い出すことができる。
【００５６】
全般的な考察
本書に記載されるメモリシステムは、該メモリシステムを、ディジタルカメラ（スチル画像及び／又はビデオ）、ディジタル音楽プレーヤ／レコーダ（例えばMP3プレーヤ）、携帯情報端末（PDA）、移動電話等といったポータブルデータ記憶用途に特に適したものにする幾つかの特徴を有する。該メモリシステムは、かかる装置にとって有用な十分なデータ記憶容量を提供することが可能なものであり、比較的低コストで製造することができる。データは、該メモリに書き込んだ後に永久的に格納することが可能である。このため、大容量記憶装置（例えば100MB〜1GBを越えるもの）を、ポータブル装置で用いる永久的なアーカイブ用記憶装置のために低コスト（例えば約5ドル未満）で提供することができる。
【００５７】
該データ記憶装置は、安価な材料及び処理技術を用いることにより低コストで製造されるメモリモジュールによって提供される。該メモリモジュールは、クロスポイントメモリアレイ及びアドレス指定回路を各々が有する複数の層から形成することが可能である。その各層は、ポリマー又は誘電体コーティングされた金属薄膜といった安価なフレキシブル基板（従来の単結晶シリコン基板よりも遙かに安価であり、比較的高速で安価な製造プロセスの使用を可能にするもの）上に形成することができる。各層上に形成される回路は、クロスポイントメモリアレイ及びそれに関連するアドレス指定回路を含み、単純な構造に設計して製造プロセスの単純化を可能にするものである。詳細には、メモリアレイ及びアドレス指定回路は、メモリアレイ及びアドレス指定回路の両方を同一の単純なプロセスを使用して製造することを可能にする、順序変更ダイオードロジック方式により設計される。
【００５８】
各メモリモジュール層は、半導体層を間に有する別個の層として構成された２組の電極導体を有する。該電極は、直交するマトリクスとして配置され、交差する電極の各対の交点において半導体層にメモリ素子が形成される。該半導体層は、プラスチック基板に適合するよう低温処理を可能とし、アモルファスシリコン材料とすることが可能なものであり、また１つ若しくは２つ以上の有機半導体材料から構成することが可能なものである。半導体層により分離された電極層が交差する場所で、２つの電極導体間に整流接合が形成される。各整流接合は、ヒューズ素子と直列のダイオードと見なすことができ、かかる接合は、メモリアレイ及びダイオードロジックアドレス指定回路の基本的な部分を形成する。
【００５９】
メモリモジュール層上に含まれるアドレス指定回路は、アレイ内のメモリ素子に対する読み出し又は書き込みを行うために必要となる外部からアクセス可能なアドレス指定線の数を低減させるのを容易化する。これは、例えばメモリモジュール内の層から、外部の読み出し及び書き込みのための回路への、相互接続の数を、管理可能なものとすることを容易化する。例えば、上記の順序変更ダイオードロジックアドレス指定方式を使用すると、100,000,000ビットのメモリアレイを50本の外部アドレス指定線によりアドレス指定することができる。また電源ストライピングを用いることも可能であり、この場合には、所与の時点でメモリアレイの一部のみに電源が供給され、これによりアレイ内の漏れ電流が低減される。電源ストライピングはまた、メモリアレイのアドレス指定方式の一部を構成することが可能である。
【００６０】
インタフェイス及び制御回路は、メモリモジュールとは別個に配設され、例えば、従来の１つ又は２つ以上の集積回路という形で構成される。該インタフェイス及び制御回路は、メモリモジュールに加えられることになるアドレス指定信号を生成するための回路と、格納されているデータを読み出すためのセンス回路とを含む。そのセンス方式は、電荷ではなく電流レベルに基づくものであり、これにより、センス回路がメモリモジュールからリモートでより容易にデータを読み出すことが可能になる。更に、そのデータ記憶は、メモリ素子のヒューズが切断される際の抵抗値の大きな変化に基づくものであり、このため比較的大きなセンス信号が提供されることになる。
【００６１】
本発明の好適な実施形態の上記の詳細な説明は、例示を目的として提供したものに過ぎず、本発明の特許請求の範囲から逸脱することなく本開示の回路、構造、構成、及びプロセスに対する多くの変形形態が実施可能である。例えば、好適な実施形態のメモリアドレス指定システムは、主にメモリ回路の複数の層を有するメモリモジュールに関して説明したが、多くの他の応用形態が実施可能であることが容易に理解されよう。
【００６２】
メモリモジュールの構造もまた、本発明の原理を保持しつつ多くの実施可能な変形形態を有するものである。本開示の実施形態では、各層上に１つのメモリアレイが製造され、該複数の層が位置合わせされて積層される。代替的に、該各層は、２つ以上のメモリアレイを含むことが可能であり、該複数の層は異なる態様で（例えば扇子状に折り畳んで(fan-fold)）積層することが可能である。また、実施形態によっては、１つの基板上に多数の回路層を製造することが有利となる可能性がある。
【００６３】
当業者には明らかであるように、本発明の原理は、特許請求の範囲に規定する本発明の範囲から逸脱することなく、本書に記載する回路、構造、配置、及びプロセスに対する多くの他の変形形態に適用することが可能である。
【００６４】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．第１組の電極(312)及び第２組の電極(314)を有するクロスポイントメモリアレイ(25)をアドレス指定するためのアドレス指定回路(30)であって、該第１組の各電極が第２組の各電極の上方で交差し、及び該第１組及び第２組の電極の各交点に各メモリ素子(26)が形成されるよう構成されている、アドレス指定回路(30)であって、
第１組のアドレス線、及び該第１組のアドレス線と前記第１組の電極との間に接続された複数の第１のダイオード素子(152)であって、前記第１組の各電極が、該第１のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される、第１組のアドレス線及び複数の第１のダイオード素子(152)と、
第２組のアドレス線、及び該第２組のアドレス線と前記第２組の電極との間に接続された複数の第２のダイオード素子(154)であって、前記第２組の各電極が、該第２のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される、第２組のアドレス線及び複数の第２のダイオード素子(154)とを含む、アドレス指定回路(30)。
２．前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成されたアドレス電圧印加回路と、該印加された電圧に起因して生じた前記アドレス線内の電流をセンスし、及び該センスされた電流に基づいて前記アレイ内のアドレス指定されたメモリ素子(102)の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路(200)とを含む、前項１に記載のアドレス指定回路。
３．前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、前項２に記載のアドレス指定回路。
４．前記第１のダイオード素子(114)が、前記メモリアレイ電極(104,106)及びアドレス線に対して前記第２のダイオード素子(124)とは異なる向きに向けられる、前項３に記載のアドレス指定回路。
５．前記第１のダイオード素子が、前記第１組のメモリアレイ電極に接続されたアノードと、前記第１組のアドレス線に接続されたカソードとを有し、前記第２のダイオード素子が、前記第２組のメモリアレイ電極に接続されたカソードと、前記第２組のアドレス線に接続されたアノードとを有する、前項４に記載のアドレス指定回路。
６．前記クロスポイントメモリアレイが、前記第１組及び第２組の電極の交点に形成されたダイオードベースのメモリ素子のアレイを含み、前記電極の端部が、それぞれの抵抗素子(112)を介して電源接続に接続される、前項５に記載のアドレス指定回路。
７．前記クロスポイントアレイの一部(320)に電源を選択的に供給することが可能となるように前記電源接続が複数の電源ストライピンググループに構成される、前項６に記載のアドレス指定回路。
８．前項１に記載のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路(22)。
９．前記クロスポイントダイオードメモリアレイ及び前記アドレス指定回路が同じ製造プロセスで形成される、前項８に記載の集積回路。
10．メモリ回路(300)であって、
第１組の横断電極(312)及び第２組の横断電極(314)を有し、該第１組及び第２組の電極の交点に各メモリ素子(306)が形成される、クロスポイントメモリアレイ(25)であって、前記各メモリ素子が、その２値状態のうちの少なくとも１つの状態でダイオード素子(66)を含む、クロスポイントメモリアレイ(25)と、
アドレス指定回路(316,318)とを含み、該アドレス指定回路が、
第１組のアドレス線であって、該第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を有しており、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１組のアドレス線と、
第２組のアドレス線であって、該第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を有しており、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２組のアドレス線と、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成された読出／書込回路であって、該印加した電圧に起因する前記アドレス線内の電流をセンスし、及び該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路を含む、読出／書込回路と
を含む、メモリ回路(300)。
11．前記読出／書込回路が更に、前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、前項10に記載のメモリ回路。
12．前記第１のダイオード接続(114)の前記ダイオード素子が、前記メモリアレイ電極(104,106)及びアドレス線に対して前記第２のダイオード接続(124)の前記ダイオード素子とは異なる向きに向けられる、前項11に記載のメモリ回路。
13．前記メモリアレイ電極の端部が、各抵抗素子(112)を介して電源接続に接続され、該電源接続が、前記クロスポイントアレイの一部(320)に電源を選択的に供給することを可能にするよう複数の電源ストライピンググループに構成される、前項11に記載のメモリ回路。
14．前記第１のダイオード接続が、前記第１のアドレス線と前記第１のメモリアレイ電極との交点に形成され、前記第２のダイオード接続が、前記第２のアドレス線と前記第２のメモリアレイ電極との交点に形成される、前項11に記載のメモリ回路。
15．前項11に記載の少なくとも1つのメモリ回路を有する集積回路(22)。
16．前記メモリアレイ及びアドレス指定回路が同じ製造プロセスで形成される、前項15に記載の集積回路。
17．誘電体基板表面(50)上に形成される、前項15に記載の集積回路。
18．第１組及び第２組のアドレス線により第１組の電極(312)及び第２組の電極(314)を有するクロスポイントメモリアレイ(25)からデータを読み出すための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続(152)を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続(154)を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加し、該印加した電圧に起因する前記アドレス線内の電流をセンスし、該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、
という各ステップを含む方法。
19．第１組及び第２組のアドレス線により第１組の電極(312)及び第２組の電極(314)を有するクロスポイントメモリアレイ(25)にデータを書き込むための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続(152)を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続(154)を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加し、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、
という各ステップを含む方法。
【図面の簡単な説明】
【図１】本発明の一実施形態によるライトワンスメモリシステムを示すブロック図である。
【図２】ライトワンスメモリシステムのメモリモジュールの全体的な構造を示す、ライトワンスメモリシステムの概要を示すブロック図である。
【図３】本発明の一実施形態に従って構成されたライトワンスメモリモジュールを破断して示す等角図である。
【図４】本発明の実施形態での実装に適したクロスポイントメモリ素子を示す説明図である。
【図５】クロスポイントアレイメモリの単位セルを単純化して示す平面図である。
【図６】ライトワンスメモリアレイのメモリ素子のアドレス指定を示す、ライトワンスメモリアレイの説明図である。
【図７】メモリアレイアドレス指定回路の一部の概要を示す回路図である。
【図８】順序変更ダイオードロジックアドレス指定回路接続の概要を例示した、クロスポイントメモリアレイを示す説明図である。
【図９】メモリ素子センス回路の概要を示す回路図である。
【図１０】本発明の一実施形態によるメモリ回路のレイアウトの概要を示す説明図である。
【符号の説明】
502 列電極
504 行電極
506 クロスポイントダイオードメモリアレイ
508 プルアップ／プルダウン抵抗
510 列アドレス線
512 列センス線
514 行アドレス線
516 行センス線
Claims (18)
- 第１組の電極及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するためのアドレス指定回路であって、該第１組の各電極が該第２組の各電極の上方で交差し、及び該第１組及び第２組の電極の各交点に各メモリ素子が形成されるよう構成されている、アドレス指定回路であって、
第１組のアドレス線、及び該第１組のアドレス線と前記第１組の電極との間に接続された複数の第１のダイオード素子であって、前記第１組の各電極が、該第１のダイオード素子により、前記第１組のアドレス線の一意の各サブセットに接続される、第１組のアドレス線及び複数の第１のダイオード素子と、
第２組のアドレス線、及び該第２組のアドレス線と前記第２組の電極との間に接続された複数の第２のダイオード素子であって、前記第２組の各電極が、該第２のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される、第２組のアドレス線及び複数の第２のダイオード素子と、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成されたアドレス電圧印加回路と、該印加された電圧に起因して生じた前記アドレス線内の電流をセンスし、及び該センスされた電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路と
を含む、アドレス指定回路。 - 前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、請求項１に記載のアドレス指定回路。
- 前記第１のダイオード素子が、前記メモリアレイ電極及びアドレス線に対して前記第２のダイオード素子(124)とは異なる向きに向けられる、請求項２に記載のアドレス指定回路。
- 前記第１のダイオード素子が、前記第１組の各メモリアレイ電極に接続されたアノードと、前記第１組の各アドレス線に接続されたカソードとを有し、前記第２のダイオード素子が、前記第２組の各メモリアレイ電極に接続されたカソードと、前記第２組の各アドレス線に接続されたアノードとを有する、請求項３に記載のアドレス指定回路。
- 前記クロスポイントメモリアレイが、前記第１組及び第２組の電極の交点に形成されたダイオードベースのメモリ素子のアレイを含み、前記電極の端部が、それぞれの抵抗素子を介して電源接続に接続される、請求項４に記載のアドレス指定回路。
- 前記クロスポイントアレイの一部に電源を選択的に供給することが可能となるように前記電源接続が複数の電源ストライピンググループに構成される、請求項５に記載のアドレス指定回路。
- 請求項１に記載のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路。
- 前記クロスポイントダイオードメモリアレイ及び前記アドレス指定回路が同じ製造プロセスで形成される、請求項７に記載の集積回路。
- メモリ回路であって、
第１組の横断電極及び第２組の横断電極を有し、該第１組及び第２組の電極の交点に各メモリ素子が形成される、クロスポイントメモリアレイであって、前記各メモリ素子が、その２値状態のうちの少なくとも１つの状態でダイオード素子を含む、クロスポイントメモリアレイと、
アドレス指定回路とを含み、該アドレス指定回路が、
第１組のアドレス線であって、該第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を有しており、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１組のアドレス線と、
第２組のアドレス線であって、該第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を有しており、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２組のアドレス線と、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成された読出／書込回路であって、該印加した電圧に起因する前記アドレス線内の電流をセンスし、及び該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路を含む、読出／書込回路と
を含む、メモリ回路。 - 前記読出／書込回路が更に、前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、請求項９に記載のメモリ回路。
- 前記第１のダイオード接続の前記ダイオード素子が、前記メモリアレイ電極及びアドレス線に対して前記第２のダイオード接続の前記ダイオード素子とは異なる向きに向けられる、請求項１０に記載のメモリ回路。
- 前記メモリアレイ電極の端部が、各抵抗素子を介して電源接続に接続され、該電源接続が、前記クロスポイントアレイの一部に電源を選択的に供給することを可能にするよう複数の電源ストライピンググループに構成される、請求項１０に記載のメモリ回路。
- 前記第１のダイオード接続が、前記第１のアドレス線と前記第１のメモリアレイ電極との交点に形成され、前記第２のダイオード接続が、前記第２のアドレス線と前記第２のメモリアレイ電極との交点に形成される、請求項１０に記載のメモリ回路。
- 請求項１０に記載の少なくとも１つのメモリ回路を有する集積回路。
- 前記メモリアレイ及びアドレス指定回路が同じ製造プロセスで形成される、請求項１４に記載の集積回路。
- 誘電体基板表面上に形成される、請求項１４に記載の集積回路。
- 第１組及び第２組のアドレス線により第１組及び第２組の電極を有するクロスポイントメモリアレイからデータを読み出すための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加し、該印加した電圧に起因する前記アドレス線内の電流をセンスし、該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、
という各ステップを含む方法。 - 第１組及び第２組のアドレス線により第１組及び第２組の電極を有するクロスポイントメモリアレイにデータを書き込むための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加し、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、
という各ステップを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/875,496 US6567295B2 (en) | 2001-06-05 | 2001-06-05 | Addressing and sensing a cross-point diode memory array |
| US09/875496 | 2001-06-05 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003059281A JP2003059281A (ja) | 2003-02-28 |
| JP2003059281A5 JP2003059281A5 (ja) | 2005-04-07 |
| JP3895640B2 true JP3895640B2 (ja) | 2007-03-22 |
Family
ID=25365914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002164627A Expired - Fee Related JP3895640B2 (ja) | 2001-06-05 | 2002-06-05 | クロスポイントダイオードメモリアレイのアドレス指定及びセンシング |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6567295B2 (ja) |
| EP (1) | EP1265248A3 (ja) |
| JP (1) | JP3895640B2 (ja) |
| KR (1) | KR20020092831A (ja) |
| CN (1) | CN100378863C (ja) |
| TW (1) | TW571439B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673218A (en) | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US7064879B1 (en) * | 2000-04-07 | 2006-06-20 | Microsoft Corporation | Magnetically actuated microelectrochemical systems actuator |
| US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
| US6586327B2 (en) * | 2000-09-27 | 2003-07-01 | Nup2 Incorporated | Fabrication of semiconductor devices |
| US6775048B1 (en) * | 2000-10-31 | 2004-08-10 | Microsoft Corporation | Microelectrical mechanical structure (MEMS) optical modulator and optical display system |
| JP2002343562A (ja) * | 2001-05-11 | 2002-11-29 | Pioneer Electronic Corp | 発光ディスプレイ装置及びその製造方法 |
| US6804959B2 (en) * | 2001-12-31 | 2004-10-19 | Microsoft Corporation | Unilateral thermal buckle-beam actuator |
| US6797163B2 (en) * | 2002-03-28 | 2004-09-28 | Tetra Holding (Us), Inc. | Filtration devices |
| US7053519B2 (en) * | 2002-03-29 | 2006-05-30 | Microsoft Corporation | Electrostatic bimorph actuator |
| US6813182B2 (en) * | 2002-05-31 | 2004-11-02 | Hewlett-Packard Development Company, L.P. | Diode-and-fuse memory elements for a write-once memory comprising an anisotropic semiconductor sheet |
| US6876594B2 (en) * | 2002-12-26 | 2005-04-05 | Texas Instruments Incorporated | Integrated circuit with programmable fuse array |
| US7179534B2 (en) * | 2003-01-31 | 2007-02-20 | Princeton University | Conductive-polymer electronic switch |
| US6980465B2 (en) * | 2003-12-19 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Addressing circuit for a cross-point memory array including cross-point resistive elements |
| US7106639B2 (en) * | 2004-09-01 | 2006-09-12 | Hewlett-Packard Development Company, L.P. | Defect management enabled PIRM and method |
| US7462513B2 (en) * | 2005-08-22 | 2008-12-09 | Lexmark International, Inc. | Methods for making printed fuse devices |
| US7486534B2 (en) * | 2005-12-08 | 2009-02-03 | Macronix International Co., Ltd. | Diode-less array for one-time programmable memory |
| JP4167298B2 (ja) | 2006-11-20 | 2008-10-15 | 松下電器産業株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US7583554B2 (en) * | 2007-03-02 | 2009-09-01 | Freescale Semiconductor, Inc. | Integrated circuit fuse array |
| US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
| US20090225621A1 (en) * | 2008-03-05 | 2009-09-10 | Shepard Daniel R | Split decoder storage array and methods of forming the same |
| WO2009149061A2 (en) * | 2008-06-02 | 2009-12-10 | Contour Semiconductor, Inc. | Diode decoder array with non-sequential layout and methods of forming the same |
| US8325556B2 (en) * | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
| US8461566B2 (en) * | 2009-11-02 | 2013-06-11 | Micron Technology, Inc. | Methods, structures and devices for increasing memory density |
| WO2013046217A2 (en) * | 2011-06-13 | 2013-04-04 | Indian Institute Of Technology Bombay | Selector device for bipolar rram |
| JP2013069928A (ja) | 2011-09-22 | 2013-04-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US10978007B2 (en) * | 2018-12-03 | 2021-04-13 | Sharp Life Science (Eu) Limited | AM-EWOD circuit configuration with sensing column detection circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE757114A (fr) * | 1969-10-08 | 1971-03-16 | Western Electric Co | Memoire a matrice de points de croisement |
| US4385368A (en) * | 1980-11-24 | 1983-05-24 | Raytheon Company | Programmable read only memory |
| US4795657A (en) * | 1984-04-13 | 1989-01-03 | Energy Conversion Devices, Inc. | Method of fabricating a programmable array |
| US4782340A (en) * | 1986-08-22 | 1988-11-01 | Energy Conversion Devices, Inc. | Electronic arrays having thin film line drivers |
| JPH04348068A (ja) * | 1991-03-18 | 1992-12-03 | Toshiba Corp | 半導体記憶装置 |
| US5889694A (en) * | 1996-03-05 | 1999-03-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US6285582B1 (en) * | 2000-03-20 | 2001-09-04 | Epitaxial Technologies, Llc | Two-dimensional resonant tunneling diode memory system |
| US6385075B1 (en) * | 2001-06-05 | 2002-05-07 | Hewlett-Packard Company | Parallel access of cross-point diode memory arrays |
-
2001
- 2001-06-05 US US09/875,496 patent/US6567295B2/en not_active Expired - Lifetime
-
2002
- 2002-04-25 TW TW091108561A patent/TW571439B/zh not_active IP Right Cessation
- 2002-06-04 KR KR1020020031325A patent/KR20020092831A/ko not_active Application Discontinuation
- 2002-06-05 CN CNB021224471A patent/CN100378863C/zh not_active Expired - Lifetime
- 2002-06-05 JP JP2002164627A patent/JP3895640B2/ja not_active Expired - Fee Related
- 2002-06-05 EP EP02253898A patent/EP1265248A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20020191434A1 (en) | 2002-12-19 |
| KR20020092831A (ko) | 2002-12-12 |
| US6567295B2 (en) | 2003-05-20 |
| JP2003059281A (ja) | 2003-02-28 |
| EP1265248A2 (en) | 2002-12-11 |
| EP1265248A3 (en) | 2003-09-17 |
| TW571439B (en) | 2004-01-11 |
| CN100378863C (zh) | 2008-04-02 |
| CN1397952A (zh) | 2003-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3936246B2 (ja) | クロスポイントダイオードメモリアレイの並列アクセス | |
| JP3895640B2 (ja) | クロスポイントダイオードメモリアレイのアドレス指定及びセンシング | |
| US6980465B2 (en) | Addressing circuit for a cross-point memory array including cross-point resistive elements | |
| US6646912B2 (en) | Non-volatile memory | |
| US6552409B2 (en) | Techniques for addressing cross-point diode memory arrays | |
| KR100885365B1 (ko) | 메모리회로 | |
| KR20030074423A (ko) | 데이터 저장 장치 및 데이터 저장 장치 제조 프로세스 | |
| US6594171B1 (en) | Memory systems and methods of making the same | |
| US6661704B2 (en) | Diode decoupled sensing method and apparatus | |
| KR20050107813A (ko) | 프로그램가능 저항 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040527 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060718 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061023 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061128 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3895640 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |