JP2003059281A - クロスポイントダイオードメモリアレイのアドレス指定及びセンシング - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】メモリアレイの各メモリ素子が、アレイの行
線、列線が少ないアドレス指定線を介して一意にアドレ
ス指定を可能にする。 【解決手段】複数のメモリ素子２６のメモリアレイ２５
はメモリモジユール内の各層の上に形成される、メモリ
アレイ２５は複数の列線及び行線の規則的なマトリクス
を持ち、その行／列交点の各々にメモリ素子２６が配置
される。列線６０及び行線６２との間にはメモリ素子２
６が接続される、各メモリ素子２６はダイオード素子６
６と直列に接続されたヒューズ素子６４を含む。ヒュー
ズ素子６４はメモリ素子の実際のデータ記憶能力を提供
し、ダイオード素子６６は、データの読み書きを行うた
めに行線及び列線を使用してメモリ素子のアドレス指定
を容易にする。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はディジタルメモリ回
路の分野に関し、特にクロスポイント(cross-point)ダ
イオードメモリアレイにおけるメモリ素子の並列のアド
レス指定及びセンシングに関する。 【０００２】 【従来の技術】現在、多くのコンシューマデバイス(con
sumer device)は、次第に大量のディジタルデータを生
成し及び／又は利用するように構成されている。例え
ば、スチル写真及び／又は動画用のポータブルディジタ
ルカメラは、画像を表現する大量のディジタルデータを
生成する。各ディジタル画像は、最大数メガバイト（M
B）程度のデータ記憶装置を必要する可能性があり、か
かる記憶装置がカメラにおいて利用できなければならな
い。この種のデータ記憶用途を提供するために、記憶メ
モリは、10MB〜1GB程度の十分な記憶容量を比較的低コ
ストで実現しなければならない。記憶メモリはまた、低
電力消費（例えば1W未満）であると共に比較的強固な物
理的特性を有して、持ち運び可能なバッテリで駆動され
る環境に対処しなければならない。アーカイブ用記憶装
置の場合には、データを一度だけメモリに書き込むこと
しか必要としない。メモリは、短いアクセス時間（好適
には1msec未満）と適度な転送速度（例えば20Mb/s）と
を有することが好ましい。好適には、記憶メモリは、PC
MCIA又はCompactFlash(R)カードといった工業規格によ
るインタフェイスモジュールにパッケージ化できるべき
である。 【０００３】 【発明が解決しようとする課題】ディジタルカメラとい
ったポータブル装置の用途に現時点で使用されている一
形態の記憶装置としてフラッシュメモリが挙げられる。
これは、上述したような所望の機械的堅牢性、消費電
力、転送速度、及びアクセス速度特性を満足するもので
ある。しかし、主な欠点として、フラッシュメモリが依
然として比較的高価なことが挙げられる（1.5〜2ドル/M
B）。その価格のため、アーカイブ用装置としてフラッ
シュメモリ記憶装置を用いることは一般に妥当ではな
く、このため、該フラッシュメモリから二次的なアーカ
イブ用記憶装置へデータを転送する必要がある。 【０００４】磁気「ハードディスク」記憶装置は、ポー
タブル装置の場合であっても、アーカイブ用記憶装置の
ために用いることができる。PCMCIAタイプIIIフォーム
ファクタの場合には、1GBまでの記憶容量を提供する小
型のハードディスク装置を利用することができる。しか
し、かかるハードディスクドライブも依然として比較的
高価なものであり（0.5ドル/MB）、これは、少なくとも
部分的には、ディスクコントローラ電子装置の比較的高
い固定費に起因する。小型のハードディスクドライブ
は、フラッシュメモリと比較すると、機械的堅牢性が低
い、電力消費が大きい（〜2ないし4W）、及びアクセス
時間が比較的長い（〜10msec）といった他の欠点を有す
るものである。 【０００５】リムーバブル光記憶ディスクもまた同様に
用いることができ、ハードディスクと比較すると１つの
大きな利点を提供する。リムーバブル光媒体は非常に安
価であり、例えば、ミニディスク媒体の場合には0.03ド
ル/MB程度である。しかし、他の殆どの点で光ディスク
記憶装置は磁気ハードディスクよりも劣っており、例え
ば、電力消費が比較的大きい、機械的堅牢性に劣る、か
さばる、及びアクセス性能が劣る、といった問題を有す
るものである。 【０００６】別の形態のアーカイブ用記憶装置が、「No
n-Volatile Memory」と題する同時係属中の米国特許出
願第09/875,356号（代理人整理番号HP10002367）に記載
されている。そこに開示されるメモリシステムは、アー
カイブ用記憶装置のための低コストの大容量ライトワン
スメモリを提供することを目的とするものである。これ
は、部分的には、シリコン基板を回避し、プロセスの複
雑さを最小限にし、面密度を小さくすることにより実現
される。該メモリシステムは、プラスチック基板上に構
成された複数の集積回路層の積層体からなるメモリモジ
ュールを含む。各層は、クロスポイントダイオードメモ
リアレイを含み、該アレイ内に格納されているデータの
センスは、メモリモジュールから離隔した別個の集積回
路から実行される。様々なメモリモジュール層のアレイ
内の全てのメモリ素子に対するアドレス指定、読み出
し、及び書き込みを行うために、多重化方式が必要とさ
れ、これにより、メモリモジュールとリモートのセンス
回路との間にあまりにも多くの相互接続を有することが
回避される。 【０００７】従来の集積回路では、多重化は、トランジ
スタから合成された論理ゲートによって達成される。ト
ランジスタは、必要とされる処理を増加させ、これによ
り製造コストを上昇させるものとなるため、ダイオード
ベースのクロスポイントメモリアレイにトランジスタを
含むことは望ましくない。該増加する処理の中には、ク
ロスポイントアレイで使用される他の材料に適合しない
ものもある。例えば、プラスチック基板又は有機半導体
を使用してクロスポイントメモリアレイを形成する場合
には、それらの材料は、トランジスタの作製のために必
要とされる温度によって破壊される可能性があり、又は
ウエットエッチングプロセスで使用される特定の溶剤に
よって損傷を受ける可能性がある。最近、Lawrence Liv
ermore Laboratoriesの研究者たちは、プラスチック基
板上への薄膜トランジスタの作製を立証したが、そのた
めに必要となるプロセスは遙かに複雑なものであり、こ
のためダイオードの作製に必要となる等価なプロセスよ
りも高いコストが必要となる。 【０００８】自動車用途のためのパワーリレー、並びに
計測及び自動検査装置のための小型信号切替器を含む多
数の応用形態のために、静電マイクロリレーが開発され
た。静電マイクロリレーについては、例えば、Wong，Jo
-Ey等による「An Electrostatically-actuated MEMS Sw
itch for Power Applications」（Micro Electro-Mecha
nical System, 2000. MEMS’00. Thirteenth IEEE. 200
0）及びZavracky，P．M，等による「Micro-mechanical
switches fabricated using nickel surface micro-mac
hining」（Micro-electromechanical System, Journal
of, 1997.6(1):p3-9）に記載されている。この技術の主
な利点は、電力消費が少ないこと及び構成が単純なこと
である。しかし、これらの装置のためのプロセスは依然
として、単純なダイオードアレイのために必要となるプ
ロセスよりもかなり多く、これは、低接触抵抗が必要と
される場合に特に顕著となる。 【０００９】第３の可能性、すなわちコードワードアド
レス指定は、画素式(pixelated)の表示装置との相互接
続を最小限にするために使用されている多くの方法を含
む。かかるシステムが、例えば、国際特許出願第WO98／
44481号公報、及び米国特許第5,034,736号明細書に記載
されている。一般に、コードワードアドレス指定は、ア
レイ電極に対するアドレス指定線の比と、選択された電
極と選択されていない電極との間のクロストークとの間
のトレードオフを伴うものである。これらの解決手法
は、底２の対数での相互接続の削減を提供するものでは
ないが、４：１のクロストーク比を維持しつつ、電極と
アドレス線との10：１よりも良好な比を提供することが
可能である。これらの解決手法は、比較的簡単に実施で
きるものではあるが、所与の数のアドレス指定される線
に対し、既述の真の多重化方式よりも多数のアドレス線
を必要とする。更なる欠点として、アドレス指定された
メモリ素子とアドレス指定されないメモリ素子との間に
生じるクロストークが挙げられ、該クロストークにより
特定のメモリ素子に対する読み出し及び書き込みが困難
となる。 【００１０】 【課題を解決するための手段】本発明の原理によれば、
第１組及び第２組の電極を有するクロスポイントメモリ
アレイをアドレス指定するためのアドレス指定回路が提
供され、該第１組の各電極が第２組の各電極の上方で交
差し、各メモリ素子が該第１組及び第２組の電極の各交
点に形成されるようになっている。該アドレス指定回路
は、第１組のアドレス線と、該第１組のアドレス線と第
１組の電極との間に接続された複数の第１のダイオード
素子とを有している。前記第１組の電極の各々は、前記
第１のダイオード素子により、前記第１組のアドレス線
の一意の各サブセットに接続される。該アドレス指定回
路はまた、第２組のアドレス線と、該第２組のアドレス
線と第２組の電極との間に接続された複数の第２のダイ
オード素子とを有し、該第２組の電極の各々は、前記第
２のダイオード素子により、前記第２組のアドレス線の
一意の各サブセットに接続される。 【００１１】好適には、該アドレス指定回路は、前記第
１組及び第２組のアドレス線の選択されたサブセットに
所定の電圧を印加するよう構成されたアドレス電圧印加
回路と、該印加された電圧に起因するアドレス線内の電
流をセンスするために前記第１組及び第２組のアドレス
線に接続されたセンス回路とを含み、これにより、セン
スされた電流に基づいて、メモリアレイ内のアドレス指
定されたメモリ素子の２値状態が判定される。 【００１２】該アドレス指定回路はまた、前記第１組及
び第２組のアドレス線と前記第１組及び第２組の電極と
に接続されたメモリ書込回路を含むことが好ましく、該
メモリ書込回路は、第１組及び第２組の電極に所定の書
込み電圧を印加し、また第１組及び第２組のアドレス線
の選択されたサブセットに選択電圧を印加するように構
成され、該所定の書込電圧は、選択されたサブセットに
より決定されるアレイ内のアドレス指定されたメモリ素
子の抵抗値の永久的な及び大きな変化を生じさせるのに
十分な電圧である。 【００１３】好適な形態のアドレス指定回路では、第１
のダイオード素子は、第１組の各メモリアレイ電極に接
続されたアノードと、第１組の各アドレス線に接続され
たカソードとを有し、第２のダイオード素子は、第２組
の各メモリアレイ電極に接続されたカソードと、第２組
の各アドレス線に接続されたアノードとを有する。 【００１４】好適には、クロスポイントメモリアレイ
は、第１組及び第２組の電極の交点（すなわちクロスポ
イント）に形成されたダイオードベースの複数のメモリ
素子のアレイを含み、該電極の端部が各抵抗素子を介し
て電源接続に接続される。次いで、クロスポイントアレ
イの各部に電源を選択的に供給することを可能にするた
めに、該電源接続を、複数の電源ストライピング(strip
ing)グループをなすよう構成することが可能である。 【００１５】また、本発明によれば、第１組及び第２組
の横断(transverse)電極を有するクロスポイントメモリ
アレイを含むメモリ回路が提供され、該第１組及び第２
組の電極の交点に各メモリ素子が形成され、各メモリ素
子は、その２値状態のうちの少なくとも１つの状態でダ
イオード素子を含むものである。該メモリ回路は、第１
組のアドレス線を有し、該第１組のアドレス線と第１組
のメモリアレイ電極との間に第１のダイオード接続を有
する、アドレス指定回路を含み、該第１のダイオード接
続は、第１組の各メモリアレイ電極を第１組のアドレス
線の一意の各サブセットに接続する。第２組のアドレス
線には、該第２組のアドレス線と第２組のメモリアレイ
電極との間に第２のダイオード接続が設けられ、該第２
のダイオード接続は、第２組の各メモリアレイ電極を第
２組のアドレス線の一意の各サブセットに接続する。該
メモリ回路はまた、第１組及び第２組のアドレス線の選
択されたサブセットに所定の電圧を印加するよう構成さ
れた読出／書込回路を有している。該読出／書込回路
は、第１組及び第２組のアドレス線に接続されたセンス
回路を含み、該センス回路は、前記印加された電圧に起
因して生じたアドレス線内の電流をセンスするものであ
り、これにより、該センスされた電流に基づいてアレイ
内のアドレス指定されたメモリ素子の２値状態を判定す
ることが可能となる。 【００１６】該読出／書込回路は更に、第１組及び第２
組のアドレス線と第１組及び第２組の電極とに接続され
たメモリ書込回路を含むことが可能であり、該メモリ書
込回路は、第１組及び第２組の電極に所定の書込電圧を
印加し、及び第１組及び第２組のアドレス線の選択され
たサブセットに選択電圧を印加するよう構成され、該所
定の書込電圧は、選択されたサブセットにより決定され
るアレイ内のアドレス指定されたメモリ素子の抵抗値の
永久的な及び大きな変化を生じさせるのに十分な電圧で
ある。 【００１７】また、該メモリ回路を含む集積回路を構成
することが可能であり、この場合、メモリアレイ及びア
ドレス指定回路は同じ製造プロセスで形成される。本発
明の好適な形態では、該集積回路は、誘電体基板表面上
に形成される。 【００１８】また、本発明によれば、第１組及び第２の
アドレス線から第１組及び第２組の電極を有するクロス
ポイントメモリアレイに対してデータの読み出し又は書
き込みを行うための方法が提供される。該方法は、第１
組のアドレス線と第１組のメモリアレイ電極との間に第
１のダイオード接続を形成し、該第１のダイオード接続
が、第１組の各メモリアレイ電極を第１組のアドレス線
の一意の各サブセットに接続する、という各ステップを
含む。また第２組のアドレス線と第２組のメモリアレイ
電極との間に第２のダイオード接続を形成し、該第２の
ダイオード接続が、第２組の各メモリアレイ電極を第２
組のアドレス線の一意の各サブセットに接続する。該ア
レイからデータを読み出す場合には、第１組及び第２組
のアドレス線の選択されたサブセットに所定の電圧を印
加して、該印加した電圧に起因するアドレス線内の電流
をセンスすることを可能とし、これにより、該センスし
た電流に基づいて該アレイ内のアドレス指定されたメモ
リ素子の２値状態を判定することが可能となる。また、
該アレイにデータを書き込む場合には、メモリアレイ電
極に所定の書込電圧を印加すると共に第１組及び第２組
のアドレス線の選択されたサブセットに選択電圧を印加
する。該所定の書込電圧は、該アレイ内のアドレス指定
されたメモリ素子の抵抗値の永久的な及び大きな変化を
生じさせるのに十分な電圧である。アドレス指定された
メモリ素子は、選択電圧が印加された第１組及び第２組
のアドレス線の特定のサブセットによって決まる。 【００１９】 【発明の実施の形態】以下、本発明の単なる例示とし
て、その好適な実施形態の説明を介して、及び図面を参
照して、本発明を更に詳細に説明する。 【００２０】本書では、ライトワンスメモリ回路、記憶
システム、アドレス指定及びセンス回路、並びにかかる
回路及びシステムを製造し、実施し、及び使用するため
の方法について開示する。以下の説明では、例示を目的
として、本発明の完全な理解を提供するために特定の用
語及び特定の実施形態の詳細について記載する。しか
し、当業者には明らかであるように、これら特定の詳細
は本発明の実施に必ずしも必要ないものである。 【００２１】以下の説明で「データ」と称した場合、か
かる「データ」は当該文脈に応じて種々の態様で表現さ
れ得るものであることが理解されよう。一例として、メ
モリセル内の「データ」は、電圧レベル、磁気的な状
態、又は物理的特性（例えば、センス回路に対する電圧
若しくは電流レベル又は変化といった測定可能な作用を
提供する電気抵抗等）により表すことが可能なものであ
る。一方、バス上に存在する場合、又は伝送されている
間は、かかる「データ」は、電流又は電圧信号という形
をとることが可能である。更に、本書では、殆どの場
合、「データ」は、主に２値であり、便宜上、「0」又
は「1」の状態によって表現することが可能なものであ
るが、該２値状態は、実際には、相対的に異なる電圧、
電流、抵抗等によって表現され得るものであり、特定の
実際上の表現が「0」であるか「1」であるかは一般に重
要ではないことが理解されよう。 【００２２】本発明の好適な実施形態は、先に引用した
同時係属中の米国特許に記載されるメモリシステムで用
いられるタイプのクロスポイントダイオードメモリアレ
イのアドレス指定回路及びアドレス指定方法を含むもの
である。よって、本発明の完全な理解を提供するため
に、以下の詳細な説明は、かかるメモリシステムに関連
して与えるものであるが、本発明は、本書に記載する構
造への適用に限定されるものではない、ということが当
業者には理解されよう。 【００２３】ライトワンスメモリシステム とりわけ、ディジタルカメラ及びポータブルディジタル
オーディオ装置といった応用形態でデータ記憶のために
特に有用な可搬性で廉価で堅牢なメモリシステムが、図
１にブロック図形式で示すメモリカード10により具現さ
れる。該メモリシステムは、工業規格のポータブルイン
タフェイスカード（例えばPCMCIA又はCF）に組み込むこ
とが可能であり、かかるインタフェイスを有する既存の
又は将来の製品で使用することが可能となる。メモリカ
ード10は、該カード10とそれが接続される装置2との間
で通信を行うための入出力インタフェイスコネクタ12を
有する。該インタフェイスコネクタ12は、インタフェイ
ス及び制御回路14に接続され、該回路14がリムーバブル
メモリモジュール20に接続される。該メモリモジュール
20は、幾つかの検出、書込みイネーブル、及びアドレス
指定機能を含む、ライトワンスデータ記憶装置のための
回路を提供する。前記インタフェイス及び制御回路14
は、リムーバブルメモリモジュール20がカードに受容さ
れた際に該メモリモジュール20の各々毎の制御、インタ
フェイス、検出、及び誤り訂正符号（ECC）等を実施す
るための回路を含む。該メモリモジュール20は、メモリ
カード内のソケット等に受容され、これにより、そこか
ら取り出して別のメモリモジュール20と交換することが
可能となっている。メモリカードに受容された際に、メ
モリモジュール20は、内部インタフェイス16を介してイ
ンタフェイス及び制御回路14に接続される。 【００２４】ライトワンスデータ記憶装置は、事実上、
そのメモリにデータを一度しか書き込むことができず、
それ以降は該データを不変の状態に維持するものを意味
する。多くの形態のライトワンスメモリでは、最初にデ
ータを書き込んだ後に該格納したデータを全く変更でき
ないということは厳密には正しくないが、一般にデータ
を任意に変更することはできないことが当業者には理解
されよう。例えば、殆どのライトワンスメモリは、各メ
モリセルを第１の２値状態（例えば２値データ「0」を
表す状態）にして製造され、書込み動作時に、選択され
たメモリセルが第２の２値状態（例えば２値データ
「1」を表す状態）に変更される。多くの場合、第１の
２値状態から第２の２値状態へのメモリの変化は不可逆
的であり、一旦データ「1」が書き込まれると、該デー
タをデータ「0」に戻すことはできない。これは、デー
タがメモリに書き込まれた後に行うことが可能な既格納
データに対する変更を制限し、この場合には、任意のデ
ータを一度しか書き込むことができず、それ以降は、例
えばデータ「0」をデータ「1」に変更することしかでき
ず、それ以外の変更は不可能となる。 【００２５】ライトワンスメモリモジュール インタフェイス及び制御回路14に接続されたメモリモジ
ュール20の概要を示すブロック図を図２に示す。所与の
ベース面積(base area)についてのメモリモジュールの
記憶容量を増大させるために、モジュール20は、積層さ
れた複数の層22からなる積層体で構成される。各層22
は、データ記憶を提供する複数のメモリ素子のアレイ25
を有する。各層はまた、それぞれのメモリアレイをメモ
リシステム内部インタフェイス16を介してインタフェイ
ス及び制御回路14に接続するアドレス指定回路30を含
む。各層のアドレス指定回路により、メモリモジュール
の各層間の相互接続用導体を少数にすることが可能とな
り、これにより製造が容易になり、このためコストが削
減される。 【００２６】図３は、メモリモジュール20を破断して示
す等角図であり、メモリモジュールにおける回路及び層
の考え得る物理的な構成を示している。各層22は、基板
50上に形成されたメモリアレイ25及びアドレス指定回路
30を備えている。該メモリアレイ25は複数のメモリ素子
26のマトリクスを含む。アドレス指定回路30は、メモリ
アレイ25のそれぞれの直交する縁部に隣接して配置され
た列及び行多重化（multiplexing）回路部分を含む。入
出力リード40もまた製造プロセス中に基板上に形成され
る。メモリモジュール20では、行入出力リードは、行多
重化回路から基板の第１の隣接する縁部まで延び、列入
出力リードは、列多重化回路から基板の第２の隣接する
縁部まで延びる。各リード40は、それぞれの接点パッド
42で終端し、その一部が基板50の縁部に露出している。 【００２７】複数の層22が同じ向きで互いに積層され
る。電気的接点は、積層された層の接点パッド42の露出
部分に対して導電性接点素子55により形成され、これを
図３に部分的に破断して示す。該接点素子55は、各層22
の平面を横切ってメモリモジュール20の側面に沿って延
びる。図示するような各接点素子55は、積層体の複数の
層の各接点パッドに対する電気的な接触を行う。該接点
素子55を使用して、メモリモジュール20を該メモリシス
テムの内部インタフェイス16を介してインタフェイス及
び制御回路14に接続することができる。 【００２８】メモリモジュールの好適な実装形態では、
各層22のための基板50は、ポリマープラスチック材料か
ら形成される。基板上に集積回路（例えばメモリアレイ
及びアドレス指定回路）を形成するためのプロセス及び
メモリモジュールに組み付けられた層が既述の同時係属
中の米国特許出願の明細書に詳細に記載されている。 【００２９】ライトワンスメモリアレイ 複数のメモリ素子26のアレイ25はメモリモジュール20内
の各層上に形成される。該メモリアレイは、複数の列線
及び複数の行線の規則的なマトリクスを含み、その行／
列交点の各々にメモリ素子が配置される。図４は、列線
60及び行線62を有するメモリアレイ25の一部の概要を示
している。各列線と各行線との間にはメモリ素子26が接
続され、これを同図の拡大部分に更に詳細に示す。メモ
リアレイの好適な実施形態では、各メモリ素子26は、ダ
イオード素子66と直列に接続されたヒューズ素子64を含
む。該ヒューズ素子64は、メモリ素子の実際のデータ記
憶能力を提供し、一方、ダイオード素子66は、データの
読み書きを行うために行線及び列線を使用してメモリ素
子のアドレス指定を行うことを容易にする。 【００３０】メモリアレイ25の好適な動作は次の通りで
ある。製造時に、各メモリ素子26は導電性のヒューズ素
子64を有する。該ヒューズ素子の導電状態は１つの２値
データ状態（例えばデータ「0」）を表すものとなる。
メモリアレイにデータを書き込むために、データ「1」
を格納することが望まれる各メモリ素子が、列線及び行
線を使用してアドレス指定され、その中のヒューズ素子
が「切断」されて非導電状態になる。このヒューズ素子
の非導電状態は、もう１つの２値データ状態（例えばデ
ータ「1」）を表すものとなる。ヒューズ素子の切断は
一方向性の動作であり、これにより上述したようにメモ
リ素子が「ライトワンス」記憶装置となる。データ書込
み動作（例えば選択されたメモリ素子にデータ「1」を
書き込むこと）は、選択された行線を介して選択された
列線へ所定の電流（例えば、その行線／列線を直接相互
接続するメモリ素子のヒューズを切断するのに十分な電
流）を加えることにより行うことができる。列線及び行
線を使用してメモリ素子をアドレス指定してメモリ素子
が導電状態（データ「0」）にあるか非導電状態（デー
タ「1」）にあるかをセンスすることにより、メモリア
レイからデータを読み出すことができる。より一般的に
は、メモリ素子の２値データ状態は、「導電性の」抵抗
値と「非導電性の」抵抗値との間の比により識別され
る。 【００３１】上記説明は、低抵抗状態で製造され、高抵
抗状態を生成するために切断される、メモリアレイ内の
ヒューズ素子に関するものであるが、その逆の態様で動
作する「アンチヒューズ」素子を用いてメモリアレイを
作製することも同様に可能である。この場合には、メモ
リ素子は、高抵抗状態で製造され、低抵抗を生成するた
めに切断される。各メモリ素子内のアンチヒューズも上
記理由からダイオードと直列に形成される。この場合に
はダイオードとアンチヒューズとは別個に配設される。
これは、アンチヒューズが切断された後にもダイオード
機能が必要とされるためである。 【００３２】ヒューズあるいはアンチヒューズ素子にと
って必須の特性は、その抵抗値が高抵抗状態と低抵抗状
態との間で不可逆的に変化すること、又は一定の臨界電
流しきい値で可逆的に変化することである。該抵抗値の
変化は著しく、すなわち数桁の変化を与えるものでなけ
ればならない。またヒューズの臨界電流はデバイスの面
積により制御することが可能であるべきである。デバイ
スの面積は、単に行及び列電極の交点の面積により決定
することが可能であり、又はリソグラフィを用いて画定
することが可能である。ヒューズおよびダイオード素子
は、行電極と列電極との間に直列に堆積させた多数の薄
膜から形成することができる。個々のメモリ素子は行及
び列電極の交点に形成される。ヒューズおよびダイオー
ド層は、全面積を覆う連続した薄膜として堆積される
が、これは、個々のデバイス間のクロストークを最小限
にするよう種々の手段（レーザアブレーション、フォト
リソグラフィ、ソフトリソグラフィ）によりパターニン
グすることが可能である。 【００３３】アレイの各メモリ素子26内のダイオード素
子66は、データの読み書きのために列線及び行線を使用
して一意にメモリ素子をアドレス指定するのを助ける。
行／列クロスポイントメモリ素子でダイオードを用いな
い場合には、所与の列線と行線との間の多くのメモリ素
子を通る電流経路が存在することになる。しかし、各メ
モリ素子を通る一方向の導電経路を形成するダイオード
素子を用いる場合には、１つの列線及び１つの行線を使
用して１つのメモリ素子を一意にアドレス指定すること
が可能となる。換言すれば、１つの行線から１つの列線
への回路を形成することにより、１つのメモリ素子のみ
を通して電流を流すことが可能になる。その回路内に所
定の「データ書込み」電流を加えることにより、当該メ
モリ素子内のヒューズを切断させてデータ「0」をデー
タ「1」に変化させることができる。また、回路内の抵
抗をセンスすることにより、メモリ素子ヒューズが切断
されているか無傷であるかを判定し、これによりデータ
「1」又は「0」を読み出すことができる。 【００３４】このため、ダイオード素子66は、読出し及
び書込み動作時におけるメモリアレイ内のメモリ素子間
のクロストークを排除するものとなる。更に、ダイオー
ドの非線形の電流−電圧（Ｉ−Ｖ）特性によって、デー
タセンシングのＳＮ比が改善され、これはリモートでの
センシング及びコードワードアドレス指定を助けるもの
となる。センス回路がインタフェイス及び制御回路14内
にあり、該制御回路14が別個の集積回路内に収容される
ため、メモリモジュール内のデータはリモートでセンス
される。また、メモリモジュール20とインタフェイス及
び制御回路14との間に必要となる接続の数を低減させる
ために、以下で説明するように順序変更（permuted）ダ
イオードロジックを使用してメモリ素子のアドレス指定
を行う。 【００３５】メモリアレイは、本書では、その構造に鑑
みてクロスポイントアレイメモリと称する場合があり、
図５は、好適な実施形態のメモリアレイの単位セルを単
純化して示す平面図を提供するものである。クロスポイ
ントアレイメモリの基本構造は、互いに隔置された複数
の平行な導体の組であって互いに直交する組からなる２
つの層を含み、該層間に半導体層が配置される。該２組
の導体は、厳密に１つの場所において各行電極が各列電
極と交差するように重なり合う行電極及び列電極を形成
する。これらの各交点において、半導体層（図５の符号
75）を介して、行電極（図５の符号62）と列電極（図５
の符号60）との間に１つの接続が形成され、該半導体層
が直列のダイオード及びヒューズのように機能する。ア
レイ内のダイオードは全て、全ての行電極と全ての列電
極との間に共通の電位が印加された場合に全てのダイオ
ードが同一方向にバイアスされるような向きを有する。
ヒューズ素子は、臨界(critical)電流が流れる際に回路
を開く別個の素子として実現することが可能であり、又
はダイオードの挙動に含めることが可能である。 【００３６】一般に本書では、半導体層（例えば符号7
5）は単一層のものを指すが、実際には、異なる材料か
らなる複数の層を用いることが可能である。該層は、様
々な構成の金属、更には誘電体といった半導体以外の材
料を含むことが可能である。所望の機能を実施するのに
適した材料及び構造については他の場所で詳細に説明す
る。 【００３７】図６は、クロスポイントライトワンスダイ
オードメモリアレイの概要を示す説明図である。同図に
は、８行×８列のアレイが示されている。図示のように
行電極及び列電極に電圧が印加される（すなわち、電位
「−Ｖ」である１つの列電極を除く全ての列電極が電位
「Ｖ」であり、電位「Ｖ」である１つの行電極を除く全
ての行電極が電位「−Ｖ」である）場合には、１つのダ
イオードのみが順バイアスされることになる。図６の場
合、アレイの左上隅のダイオード（90）のみが順バイア
スされることになる。一番上の行及び最も左の列のダイ
オードはバイアスされず、アレイ内の残りのダイオード
は逆バイアスされることになる。これは、該アレイのア
ドレス指定方式を構成するものである。かかる電位にあ
る電極を有する行と列との間に電流が流れる場合には、
左上のダイオードのヒューズは無傷である（例えばデー
タ「0」を表す）。逆に、該構成で電流が流れない場合
には、対応するダイオード／ヒューズは切断されている
（例えばデータ「1」を表す）。アレイ電極に印加され
る電圧の振幅を調整することにより、選択されたダイオ
ードにより多くの電流を流すことができる。該電圧によ
ってヒューズのしきい値電流を超える電流が発生した場
合には、ヒューズを切断してメモリ素子の状態を変化さ
せることができる。これは、メモリの書込方式を構成す
るものである。 【００３８】メモリアレイ内のヒューズを切断するため
に必要とされる実際の電流（又は、その電流を達成する
ために印加される電圧）は、製造時に予測可能であり、
かつ制御可能でなければならない。これに影響を与える
因子となるのはメモリ素子内を流れる電流密度であるた
め、素子を切断するために印加される電圧／電流は、そ
の素子の接合面積を変更することにより調整することが
できる。例えば、クロスポイント電極の交点の断面積を
小さくすると、ヒューズを切断すべく臨界電流密度に到
達させるために加える必要のある電流／電圧も小さくな
る。この方式をメモリ回路の設計及び製造時に用いて、
所望のクロスポイントヒューズのみを切断するよう制御
電圧を確実に印加できるようにすることが可能である。 【００３９】メモリアレイアドレス指定回路 メモリモジュールに対する相互接続を単純化するため
に、メモリ素子へのアクセスに多重化されたアドレス指
定方式を用いることが望ましい。換言すれば、メモリア
レイ内の各メモリ素子が、該アレイの行線及び列線の総
数よりも少ないアドレス指定線を介して外部回路から一
意にアドレス指定可能であることが望ましい。この目的
のために、アドレス指定回路（30）は、メモリアレイと
同じ基板上に含められる。 【００４０】好適な実施形態のアドレス指定回路は、本
書では、多重化（multiplexing）機能を実行するものと
して示す場合がある。本書の文脈では、「多重化」とい
う用語は、（選択された方式が従来の多重化構成と幾分
異なる場合であっても）好適な実施形態で利用される順
序変更ダイオードロジックアドレス指定という形を包含
するものとして理解されるものである。 【００４１】好適な実施形態では、アドレス多重化機能
は、以下で説明する、順序変更ダイオードロジックと呼
ばれるロジック方式を使用して実行される。図７は、直
列のヒューズ及びダイオードにより表される１つのライ
トワンスメモリ素子102を示している。メモリ素子102
は、行電極104と列電極106との間に接続される。行アド
レスダイオード論理回路110は行電極104に接続され、列
アドレスダイオード論理回路120は列電極106に接続され
る。図示するような行アドレス回路110は、行電極とプ
ルアップ電圧＋Ｖとの間に接続された抵抗素子112を含
む。該行アドレス回路110はまた、行電極に接続された
アノードと、Ｘ,Ｙ,Ｚで示すそれぞれの行アドレス入力
電圧により制御されるカソードとを有する複数の行アド
レスダイオード114を含む。列アドレスダイオード論理
回路120も同様に構成され、抵抗素子122が列電極106と
プルダウン電圧−Ｖとの間に接続される。複数の列アド
レスダイオード124は、列電極に接続されたカソード
と、Ａ、Ｂ、Ｃで示すそれぞれの列アドレス入力電圧に
より制御されるアノードとを有する。 【００４２】先ず、行アドレス入力電圧（Ｘ,Ｙ,Ｚ）の
ために＋Ｖ及び−（Ｖ＋ΔＶ）の論理レベルが用いられ
る行アドレス回路110について考察する。自明であるよ
うに、電圧＋Ｖが論理「１」を表す場合には、行アドレ
ス回路110は、入力としてダイオードカソード（Ｘ,Ｙ,
Ｚ）を有すると共に出力として行電極104を有するＡＮ
Ｄゲートのように動作する。行電極104は、３つ全ての
行アドレス入力（Ｘ,Ｙ,Ｚ）がHighの場合にのみHigh
（＋Ｖ）になる。同様に、列アドレス回路120は、負論
理のＡＮＤゲート（例えばＮＡＮＤゲート）のように動
作する。この場合、−Ｖ及び（Ｖ＋ΔＶ）の論理レベル
が列アドレス入力（Ａ,Ｂ,Ｃ）に加えられると、列電極
106の出力は、３つ全ての入力が−Ｖである場合にのみ
−Ｖになる。行アドレス入力（Ｘ,Ｙ,Ｚ）の全てが＋Ｖ
のカソード電圧をダイオード114に印加し、及び列アド
レス入力（Ａ,Ｂ,Ｃ）の全てが−Ｖのアノード電圧をダ
イオード124に印加する場合に、メモリ素子102が選択さ
れる。図７には３つの入力回路しか示していないが、こ
のアドレス指定方式は、任意の数の入力を含むように拡
張することが可能である。 【００４３】ｎ個のノードからなるｄ個のグループの各
々から１つのアイテムが選択される場合には、ｎ^d個の
順列が存在する。それゆえ、ｎ^d個の電極を、ダイオー
ドを介して、ｄ個のグループの各々におけるｎ個のノー
ドのうちの１つに接続することができる。各グループ中
の厳密に１つのノードにHigh論理レベルが加えられる場
合には、１つの電極のみが選択されることになる。これ
は、１つの電極に接続された全ての線が該電極を選択す
るためにHighにならなければならず、同じ接続を２つの
電極が共有することがないからである。 【００４４】図８は、上述のようにメモリ素子をアドレ
ス指定するために接続された行電極及び列電極を有する
８×８のライトワンスメモリアレイ150の概要を示して
いる。参照するために、メモリアレイ150の列電極に符
号Ｇ₀〜Ｇ₇を付し、行電極に符号Ｈ₀〜Ｈ₇を付してあ
る。３つのアドレス指定グループに行（Ｘ,Ｙ,Ｚ）及び
列（Ａ,Ｂ,Ｃ）の各々が与えられる。各アドレス指定グ
ループは、２つの相補的なアドレス指定ノード（例えば
Ａ₁及びＡ₂）を有し、各ノードは、８個の対応する行／
列電極のうちの４つに接続される。ノードと行／列電極
との間の接続パターンは、各アドレス指定グループによ
って異なる。図８の例では、接続パターンは次の通りで
ある。 【００４５】 【表１】 【００４６】 【表２】 【００４７】列電極と列アドレス指定ノードとの間の接
続は、それぞれ、符号152で示すように接続されたダイ
オードを含み、行電極と行アドレス指定ノードとの間の
接続は、それぞれ、符号154で示すように接続されたダ
イオードを含む。これらのダイオードの大部分は、不必
要な複雑化を回避すべく図８には示さない。この例にお
けるトポロジは、アレイ内の電極の一端に全て接続され
たアドレス線を示しているが、該アドレス線は電極の一
端又は両端（アレイの側面）に容易に接続することが可
能である。 【００４８】メモリアレイ150は、アドレス指定ノード
（Ａ₁、Ａ₂等）に電圧を印加することによりアドレス指
定される。各アドレス指定グループからの１つのノード
のみにイネーブル電圧が印加される。これにより、アレ
イ150からの１つのメモリ素子を図７に関連して説明し
たように選択することが可能となる。 【００４９】Ｎ個のメモリ素子からなるクロスポイント
アレイは、２√Ｎ個の行及び列電極を必要とする。これ
らの電極は、２ｄ^2d√Ｎ本（ｄはネットワークの次数(o
rder)）のアドレス線によりアドレス指定することが可
能である。例えば、10⁸個のメモリ素子は、全部で20000
個の行及び列電極を必要とするが、２次ネットワーク
（行のための100ノードと列のための100ノードとからな
る２グループ）の場合には400本の線により、また４次
ネットワーク（行のための10ノードと列のための10ノー
ドとからなる４グループ）の場合には80本の線により、
アドレス指定することが可能である。一般に、高い次数
のネットワークの場合には、線の数は２ｄに近づくが、
これは、所与のアレイに必要とされるアドレス線の最低
数を決定するものではない。所与の大きさＮのアレイに
必要とされるアドレス線の最低数に対応する次数は、ln
（Ｎ^0.5）であることが理解されよう。したがって、上
記の例の場合には、アドレス線の最低数は、（およそ）
９次系（ninth order system）で達成され、約50本に等
しくなる。 【００５０】図９は、選択されたメモリ素子の状態を検
出するために用いることができる回路の概要を示すブロ
ック図である。上述のようにメモリ素子を選択するため
に用いられるダイオードロジックは、未選択のアドレス
線に接続されたダイオード内に電流を流すことを必要と
するが、該電流は、行電極又は列電極の何れかに限定さ
れる。行電極から列電極に流れる唯一の電流は、選択さ
れたメモリ素子内を流れる電流、及びアレイ中のバイア
スされていないダイオード又は逆バイアスされたダイオ
ードからの漏れ電流である。漏れ電流が存在しない場合
には、メモリ素子の状態の検出は単に、メモリ素子内を
流れる電流と等しい電流を伝搬する分路を介して、行電
極及び列電極のための電源を分離させることを含む。か
かる回路200を図９に示す。 【００５１】このセンス方式で直面し得る問題点は、大
きなダイオードアレイ内に小さな漏れ電流が存在する場
合に、順バイアスされた１つのダイオードからの電流が
該漏れ電流に圧倒される(swamp)可能性があり、このた
め、ダイオードの順バイアス電流を明らかにセンスする
ことが困難になる、という点である。この問題に対する
１つの実施可能な解決法は、全てのメモリ素子を非選択
状態にし、第１の電流測定（漏れ電流のみを含む）を行
い、次いで、１つのメモリ素子を選択し、第２の電流測
定を行う、ということである。次いで、それら第１の電
流測定値と第２の電流測定値との差が、選択されたメモ
リ素子に流れる電流を表すものとなる（例えば、データ
「1」の場合には電流は流れず、データ「0」の場合には
ダイオードの順バイアス電流が流れる）。 【００５２】図１０のメモリ回路300は、行電極（312）
および列電極（314）のマトリクスにより形成されるク
ロスポイントメモリアレイ310を有する。該行および列
電極は、上述の種類のアドレス指定（多重化／多重分離
化）回路316,318を介して、メモリアレイから延びる。
該アドレス指定回路は、主としてアドレス指定線とメモ
リアレイ電極との間のダイオード接続から構成されるた
め、メモリアレイと同じプロセスで形成することができ
る。実際には、アドレス線と電極との間のダイオード接
続は、各電極線を横切って延びると共にメモリアレイの
場合のように半導体層により分離されるアドレス線を設
けることにより形成されるのが好ましい。これは、アド
レス線と該アドレス線が交差する各アレイ電極との間に
ダイオード接続を形成する。例えば、図７及び図８に関
して説明したようなアドレス指定方式を実施するために
必要とされるアドレス線と電極との間の選択的なダイオ
ード接続は、アレイ内にデータを格納するために用いら
れる方法と同様にして、選択されたアドレス線から電極
へのダイオード接続を「切断する」ことにより形成する
ことができる。 【００５３】製造時に、各列アドレス線と各列電極との
間に、及び各行アドレス線と各行電極との間に、ダイオ
ード接合が形成される。しかし、上述のグループ／ノー
ドアドレス指定方式を実施するために、アドレス指定線
とアレイ電極との間に、選択されたダイオード接続のみ
が保持される必要がある。選択された接続の「プログラ
ミング」は、特定のアドレスダイオードを切断し、選択
されたダイオード接続のみを無傷のままにすることによ
り、回路の製造後に完成させることができる。これは、
例えばアレイ電極に対してダイオード接合の断面積を選
択的に変更するように線幅を調整してアドレス線を作製
することにより達成される。上記のように、所与のダイ
オード素子の断面積は、該ダイオードを切断すべく臨界
電流密度に達するために印加される必要のある電圧／電
流を変更するように調整することが可能である。このた
め、アドレス線幅は、アレイ電極との特定の交点で狭く
なり、その位置におけるダイオードが縮小された断面積
を有するように調整される。次いで、該回路にプログラ
ミング電圧が印加された際に、縮小された面積を有する
ダイオードのみを切断させ、所望のダイオード接続を無
傷のままとすることができる。 【００５４】再び図１０を参照する。センシング時にお
けるアレイの漏れ電流は、行及び列電極の端部に対する
電源接続を複数のグループ又はストライプに構成するこ
とにより最小限にすることができる。この方式を用いる
と、アドレス指定されたメモリ素子が存在するアレイ領
域のみが付勢されるように該アレイに電源を供給するこ
とができ、残りの電極は高インピーダンス状態に接続さ
れる。同図に示すように、列電極の端部は、電源入力PC
1,PC2,PC3を有する電源ストライプに接続され、行電極
は、各電源ストライプ入力PR1,PR2,PR3に接続される。
この例では、符号322で示すメモリ素子をアドレス指定
する場合に、電源ストライプ入力PC1,PR1を介して電源
を供給することができ、該電源は、メモリ素子322を含
むサブアレイ320のみを付勢することになる。次いで、
メモリ素子322の読み出し又は書き込み動作時に、漏れ
電流は、サブアレイ320内の素子を介してメモリアレイ
の小さな部分にしか生じないようになる。電源ストライ
ピングは、アドレス指定方式の一部として使用して相互
接続の効率を維持することが可能なものである。 【００５５】集積回路構造 好適な実施形態のメモリ回路は、メモリアレイを含み、
アドレス指定回路は、例えば、プラスチック基板50上
に、金属−半導体−金属（MSM）プロセスにより形成す
ることができる。該MSMプロセスの結果として、半導体
材料からなる１つ又は複数の層を間に有する２つの導電
性金属回路のパターニングされた層が形成される。金属
層が交差して半導体層の両側で接触する場所において、
該金属層間にダイオード接合が形成される。MSMダイオ
ード集積回路の製造については、例えば、「X-Y Addres
sable Electric Microswitch Arrays and Sensor Matri
cesEmploying Them」と題する国際特許出願第WO99/3939
4号公報に記載されている。上記の類のメモリモジュー
ルのメモリ回路の製造及び構成の更なる細部について
は、上記引用の同時係属中の米国特許出願の明細書に見
い出すことができる。 【００５６】全般的な考察 本書に記載されるメモリシステムは、該メモリシステム
を、ディジタルカメラ（スチル画像及び／又はビデ
オ）、ディジタル音楽プレーヤ／レコーダ（例えばMP3
プレーヤ）、携帯情報端末（PDA）、移動電話等といっ
たポータブルデータ記憶用途に特に適したものにする幾
つかの特徴を有する。該メモリシステムは、かかる装置
にとって有用な十分なデータ記憶容量を提供することが
可能なものであり、比較的低コストで製造することがで
きる。データは、該メモリに書き込んだ後に永久的に格
納することが可能である。このため、大容量記憶装置
（例えば100MB〜1GBを越えるもの）を、ポータブル装置
で用いる永久的なアーカイブ用記憶装置のために低コス
ト（例えば約5ドル未満）で提供することができる。 【００５７】該データ記憶装置は、安価な材料及び処理
技術を用いることにより低コストで製造されるメモリモ
ジュールによって提供される。該メモリモジュールは、
クロスポイントメモリアレイ及びアドレス指定回路を各
々が有する複数の層から形成することが可能である。そ
の各層は、ポリマー又は誘電体コーティングされた金属
薄膜といった安価なフレキシブル基板（従来の単結晶シ
リコン基板よりも遙かに安価であり、比較的高速で安価
な製造プロセスの使用を可能にするもの）上に形成する
ことができる。各層上に形成される回路は、クロスポイ
ントメモリアレイ及びそれに関連するアドレス指定回路
を含み、単純な構造に設計して製造プロセスの単純化を
可能にするものである。詳細には、メモリアレイ及びア
ドレス指定回路は、メモリアレイ及びアドレス指定回路
の両方を同一の単純なプロセスを使用して製造すること
を可能にする、順序変更ダイオードロジック方式により
設計される。 【００５８】各メモリモジュール層は、半導体層を間に
有する別個の層として構成された２組の電極導体を有す
る。該電極は、直交するマトリクスとして配置され、交
差する電極の各対の交点において半導体層にメモリ素子
が形成される。該半導体層は、プラスチック基板に適合
するよう低温処理を可能とし、アモルファスシリコン材
料とすることが可能なものであり、また１つ若しくは２
つ以上の有機半導体材料から構成することが可能なもの
である。半導体層により分離された電極層が交差する場
所で、２つの電極導体間に整流接合が形成される。各整
流接合は、ヒューズ素子と直列のダイオードと見なすこ
とができ、かかる接合は、メモリアレイ及びダイオード
ロジックアドレス指定回路の基本的な部分を形成する。 【００５９】メモリモジュール層上に含まれるアドレス
指定回路は、アレイ内のメモリ素子に対する読み出し又
は書き込みを行うために必要となる外部からアクセス可
能なアドレス指定線の数を低減させるのを容易化する。
これは、例えばメモリモジュール内の層から、外部の読
み出し及び書き込みのための回路への、相互接続の数
を、管理可能なものとすることを容易化する。例えば、
上記の順序変更ダイオードロジックアドレス指定方式を
使用すると、100,000,000ビットのメモリアレイを50本
の外部アドレス指定線によりアドレス指定することがで
きる。また電源ストライピングを用いることも可能であ
り、この場合には、所与の時点でメモリアレイの一部の
みに電源が供給され、これによりアレイ内の漏れ電流が
低減される。電源ストライピングはまた、メモリアレイ
のアドレス指定方式の一部を構成することが可能であ
る。 【００６０】インタフェイス及び制御回路は、メモリモ
ジュールとは別個に配設され、例えば、従来の１つ又は
２つ以上の集積回路という形で構成される。該インタフ
ェイス及び制御回路は、メモリモジュールに加えられる
ことになるアドレス指定信号を生成するための回路と、
格納されているデータを読み出すためのセンス回路とを
含む。そのセンス方式は、電荷ではなく電流レベルに基
づくものであり、これにより、センス回路がメモリモジ
ュールからリモートでより容易にデータを読み出すこと
が可能になる。更に、そのデータ記憶は、メモリ素子の
ヒューズが切断される際の抵抗値の大きな変化に基づく
ものであり、このため比較的大きなセンス信号が提供さ
れることになる。 【００６１】本発明の好適な実施形態の上記の詳細な説
明は、例示を目的として提供したものに過ぎず、本発明
の特許請求の範囲から逸脱することなく本開示の回路、
構造、構成、及びプロセスに対する多くの変形形態が実
施可能である。例えば、好適な実施形態のメモリアドレ
ス指定システムは、主にメモリ回路の複数の層を有する
メモリモジュールに関して説明したが、多くの他の応用
形態が実施可能であることが容易に理解されよう。 【００６２】メモリモジュールの構造もまた、本発明の
原理を保持しつつ多くの実施可能な変形形態を有するも
のである。本開示の実施形態では、各層上に１つのメモ
リアレイが製造され、該複数の層が位置合わせされて積
層される。代替的に、該各層は、２つ以上のメモリアレ
イを含むことが可能であり、該複数の層は異なる態様で
（例えば扇子状に折り畳んで(fan-fold)）積層すること
が可能である。また、実施形態によっては、１つの基板
上に多数の回路層を製造することが有利となる可能性が
ある。 【００６３】当業者には明らかであるように、本発明の
原理は、特許請求の範囲に規定する本発明の範囲から逸
脱することなく、本書に記載する回路、構造、配置、及
びプロセスに対する多くの他の変形形態に適用すること
が可能である。 【００６４】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．第１組の電極(312)及び第２組の電極(314)を有する
クロスポイントメモリアレイ(25)をアドレス指定するた
めのアドレス指定回路(30)であって、該第１組の各電極
が第２組の各電極の上方で交差し、及び該第１組及び第
２組の電極の各交点に各メモリ素子(26)が形成されるよ
う構成されている、アドレス指定回路(30)であって、第
１組のアドレス線、及び該第１組のアドレス線と前記第
１組の電極との間に接続された複数の第１のダイオード
素子(152)であって、前記第１組の各電極が、該第１の
ダイオード素子により、前記第２組のアドレス線の一意
の各サブセットに接続される、第１組のアドレス線及び
複数の第１のダイオード素子(152)と、第２組のアドレ
ス線、及び該第２組のアドレス線と前記第２組の電極と
の間に接続された複数の第２のダイオード素子(154)で
あって、前記第２組の各電極が、該第２のダイオード素
子により、前記第２組のアドレス線の一意の各サブセッ
トに接続される、第２組のアドレス線及び複数の第２の
ダイオード素子(154)とを含む、アドレス指定回路(3
0)。 ２．前記第１組及び第２組のアドレス線の選択されたサ
ブセットに所定の電圧を印加するよう構成されたアドレ
ス電圧印加回路と、該印加された電圧に起因して生じた
前記アドレス線内の電流をセンスし、及び該センスされ
た電流に基づいて前記アレイ内のアドレス指定されたメ
モリ素子(102)の２値状態を判定する、前記第１組及び
第２組のアドレス線に接続されたセンス回路(200)とを
含む、前項１に記載のアドレス指定回路。 ３．前記第１組及び第２組のアドレス線と前記第１組及
び第２組の電極とに接続されたメモリ書込回路を含み、
該メモリ書込回路が、前記第１組及び第２組の電極に所
定の書込電圧を印加し、及び前記第１組及び第２組のア
ドレス線の選択されたサブセットに選択電圧を印加する
よう構成され、前記所定の書込電圧が、前記選択された
サブセットにより決定される前記アレイ内のアドレス指
定されたメモリ素子の抵抗値の永久的な及び大きな変化
を生じさせるのに十分な電圧である、前項２に記載のア
ドレス指定回路。 ４．前記第１のダイオード素子(114)が、前記メモリア
レイ電極(104,106)及びアドレス線に対して前記第２の
ダイオード素子(124)とは異なる向きに向けられる、前
項３に記載のアドレス指定回路。 ５．前記第１のダイオード素子が、前記第１組のメモリ
アレイ電極に接続されたアノードと、前記第１組のアド
レス線に接続されたカソードとを有し、前記第２のダイ
オード素子が、前記第２組のメモリアレイ電極に接続さ
れたカソードと、前記第２組のアドレス線に接続された
アノードとを有する、前項４に記載のアドレス指定回
路。 ６．前記クロスポイントメモリアレイが、前記第１組及
び第２組の電極の交点に形成されたダイオードベースの
メモリ素子のアレイを含み、前記電極の端部が、それぞ
れの抵抗素子(112)を介して電源接続に接続される、前
項５に記載のアドレス指定回路。 ７．前記クロスポイントアレイの一部(320)に電源を選
択的に供給することが可能となるように前記電源接続が
複数の電源ストライピンググループに構成される、前項
６に記載のアドレス指定回路。 ８．前項１に記載のクロスポイントダイオードメモリア
レイ及びアドレス指定回路を含む集積回路(22)。 ９．前記クロスポイントダイオードメモリアレイ及び前
記アドレス指定回路が同じ製造プロセスで形成される、
前項８に記載の集積回路。 10．メモリ回路(300)であって、第１組の横断電極(312)
及び第２組の横断電極(314)を有し、該第１組及び第２
組の電極の交点に各メモリ素子(306)が形成される、ク
ロスポイントメモリアレイ(25)であって、前記各メモリ
素子が、その２値状態のうちの少なくとも１つの状態で
ダイオード素子(66)を含む、クロスポイントメモリアレ
イ(25)と、アドレス指定回路(316,318)とを含み、該ア
ドレス指定回路が、第１組のアドレス線であって、該第
１組のアドレス線と前記第１組のメモリアレイ電極との
間に第１のダイオード接続を有しており、該第１のダイ
オード接続が、前記第１組のメモリアレイ電極の各々を
前記第１組のアドレス線の一意の各サブセットに接続す
る、第１組のアドレス線と、第２組のアドレス線であっ
て、該第２組のアドレス線と前記第２組のメモリアレイ
電極との間に第２のダイオード接続を有しており、該第
２のダイオード接続が、前記第２組のメモリアレイ電極
の各々を前記第２組のアドレス線の一意の各サブセット
に接続する、第２組のアドレス線と、前記第１組及び第
２組のアドレス線の選択されたサブセットに所定の電圧
を印加するよう構成された読出／書込回路であって、該
印加した電圧に起因する前記アドレス線内の電流をセン
スし、及び該センスした電流に基づいて前記アレイ内の
アドレス指定されたメモリ素子の２値状態を判定する、
前記第１組及び第２組のアドレス線に接続されたセンス
回路を含む、読出／書込回路とを含む、メモリ回路(30
0)。 11．前記読出／書込回路が更に、前記第１組及び第２組
のアドレス線と前記第１組及び第２組の電極とに接続さ
れたメモリ書込回路を含み、該メモリ書込回路が、前記
第１組及び第２組の電極に所定の書込電圧を印加し、及
び前記第１組及び第２組のアドレス線の選択されたサブ
セットに選択電圧を印加するよう構成され、前記所定の
書込電圧が、前記選択されたサブセットにより決定され
る前記アレイ内のアドレス指定されたメモリ素子の抵抗
値の永久的な及び大きな変化を生じさせるのに十分な電
圧である、前項10に記載のメモリ回路。 12．前記第１のダイオード接続(114)の前記ダイオード
素子が、前記メモリアレイ電極(104,106)及びアドレス
線に対して前記第２のダイオード接続(124)の前記ダイ
オード素子とは異なる向きに向けられる、前項11に記載
のメモリ回路。 13．前記メモリアレイ電極の端部が、各抵抗素子(112)
を介して電源接続に接続され、該電源接続が、前記クロ
スポイントアレイの一部(320)に電源を選択的に供給す
ることを可能にするよう複数の電源ストライピンググル
ープに構成される、前項11に記載のメモリ回路。 14．前記第１のダイオード接続が、前記第１のアドレス
線と前記第１のメモリアレイ電極との交点に形成され、
前記第２のダイオード接続が、前記第２のアドレス線と
前記第２のメモリアレイ電極との交点に形成される、前
項11に記載のメモリ回路。 15．前項11に記載の少なくとも1つのメモリ回路を有す
る集積回路(22)。 16．前記メモリアレイ及びアドレス指定回路が同じ製造
プロセスで形成される、前項15に記載の集積回路。 17．誘電体基板表面(50)上に形成される、前項15に記載
の集積回路。 18．第１組及び第２組のアドレス線により第１組の電極
(312)及び第２組の電極(314)を有するクロスポイントメ
モリアレイ(25)からデータを読み出すための方法であっ
て、前記第１組のアドレス線と前記第１組のメモリアレ
イ電極との間に第１のダイオード接続(152)を形成し、
該第１のダイオード接続が、前記第１組の各メモリアレ
イ電極を前記第１組のアドレス線の一意の各サブセット
に接続し、前記第２組のアドレス線と前記第２組のメモ
リアレイ電極との間に第２のダイオード接続(154)を形
成し、該第２のダイオード接続が、前記第２組の各メモ
リアレイ電極を前記第２組のアドレス線の一意の各サブ
セットに接続し、前記第１組及び第２組のアドレス線の
選択されたサブセットに所定の電圧を印加し、該印加し
た電圧に起因する前記アドレス線内の電流をセンスし、
該センスした電流に基づいて前記アレイ内のアドレス指
定されたメモリ素子の２値状態を判定する、という各ス
テップを含む方法。 19．第１組及び第２組のアドレス線により第１組の電極
(312)及び第２組の電極(314)を有するクロスポイントメ
モリアレイ(25)にデータを書き込むための方法であっ
て、前記第１組のアドレス線と前記第１組のメモリアレ
イ電極との間に第１のダイオード接続(152)を形成し、
該第１のダイオード接続が、前記第１組の各メモリアレ
イ電極を前記第１組のアドレス線の一意の各サブセット
に接続し、前記第２組のアドレス線と前記第２組のメモ
リアレイ電極との間に第２のダイオード接続(154)を形
成し、該第２のダイオード接続が、前記第２組の各メモ
リアレイ電極を前記第２組のアドレス線の一意の各サブ
セットに接続し、前記第１組及び第２組の電極に所定の
書込電圧を印加し、及び前記第１組及び第２組のアドレ
ス線の選択されたサブセットに選択電圧を印加し、前記
所定の書込電圧が、前記選択されたサブセットにより決
定される前記アレイ内のアドレス指定されたメモリ素子
の抵抗値の永久的な及び大きな変化を生じさせるのに十
分な電圧である、という各ステップを含む方法。

【図面の簡単な説明】 【図１】本発明の一実施形態によるライトワンスメモリ
システムを示すブロック図である。 【図２】ライトワンスメモリシステムのメモリモジュー
ルの全体的な構造を示す、ライトワンスメモリシステム
の概要を示すブロック図である。 【図３】本発明の一実施形態に従って構成されたライト
ワンスメモリモジュールを破断して示す等角図である。 【図４】本発明の実施形態での実装に適したクロスポイ
ントメモリ素子を示す説明図である。 【図５】クロスポイントアレイメモリの単位セルを単純
化して示す平面図である。 【図６】ライトワンスメモリアレイのメモリ素子のアド
レス指定を示す、ライトワンスメモリアレイの説明図で
ある。 【図７】メモリアレイアドレス指定回路の一部の概要を
示す回路図である。 【図８】順序変更ダイオードロジックアドレス指定回路
接続の概要を例示した、クロスポイントメモリアレイを
示す説明図である。 【図９】メモリ素子センス回路の概要を示す回路図であ
る。 【図１０】本発明の一実施形態によるメモリ回路のレイ
アウトの概要を示す説明図である。 【符号の説明】 502 列電極 504 行電極 506 クロスポイントダイオードメモリアレイ 508 プルアップ／プルダウン抵抗 510 列アドレス線 512 列センス線 514 行アドレス線 516 行センス線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・エルダー アメリカ合衆国カリフォルニア州94306, パロアルト，ラグナ・アベニュー・3743

Claims (1)

1. 【特許請求の範囲】 【請求項１】第１組の電極(312)及び第２組の電極(314)
   を有するクロスポイントメモリアレイ(25)をアドレス指
   定するためのアドレス指定回路(30)であって、該第１組
   の各電極が第２組の各電極の上方で交差し、及び該第１
   組及び第２組の電極の各交点に各メモリ素子(26)が形成
   されるよう構成されている、アドレス指定回路(30)であ
   って、 第１組のアドレス線、及び該第１組のアドレス線と前記
   第１組の電極との間に接続された複数の第１のダイオー
   ド素子(152)であって、前記第１組の各電極が、該第１
   のダイオード素子により、前記第２組のアドレス線の一
   意の各サブセットに接続される、第１組のアドレス線及
   び複数の第１のダイオード素子(152)と、 第２組のアドレス線、及び該第２組のアドレス線と前記
   第２組の電極との間に接続された複数の第２のダイオー
   ド素子(154)であって、前記第２組の各電極が、該第２
   のダイオード素子により、前記第２組のアドレス線の一
   意の各サブセットに接続される、第２組のアドレス線及
   び複数の第２のダイオード素子(154)とを含む、アドレ
   ス指定回路(30)。