JP2002329837A

JP2002329837A - メモリ装置のアセンブリ構造及び製作方法

Info

Publication number: JP2002329837A
Application number: JP2002059746A
Authority: JP
Inventors: Craig M Perlov; クレッグ・エム・ペルロフ; Christopher A Schantz; クリストファー・エー・シャンツ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2001-03-07
Filing date: 2002-03-06
Publication date: 2002-11-15
Also published as: HK1048016A1; CN1240132C; US20050157557A1; US7199025B2; US20020125504A1; US7084007B2; EP1239520A3; CN1373516A; EP1239520A2; US20040090845A1; US6919633B2; KR20020071760A; TW538532B

Abstract

(57)【要約】【課題】メモリ装置の独立層をもたらす、複数セクシ
ョンを備えた共通基板が得られる。【解決手段】メモリ装置に関するアセンブリ構造であ
って、それ自体を少なくとも２つのセクション１０５，
１０７に分割する、少なくとも１つの折り畳み線１０８
を備えた基板１０２と、少なくとも２つのセクション１
０５，１０７のそれぞれに製作されたメモリ材料の層１
０４，１０６が含まれており、各メモリ材料層が、互い
に隣接したセクション上の層１０４，１０６によって界
面を形成するように配置され、少なくとも２つのセクシ
ョン１０５，１０７を折り畳み線１０８に沿って互いに
折り重ねると、少なくとも１つの使用可能な電子装置２
６が得られるように、メモリ材料のアライメントがとら
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル・メモリ
回路の分野に関するものである。特に、本発明は、メモ
リ装置のアセンブリ構造及び製作方法に関するものであ
る。

【０００２】

【従来の技術】今日、多くの消費者向け装置は、ますま
す大量にデジタル・データを生成及び／または利用する
ように構成されている。例えば、静止画像及び／または
動画像用の携帯式デジタル・カメラは、イメージを表す
大量のデジタル・データを生成している。各デジタル・
イメージは、７メガバイト（ＭＢ）までのデータ記憶を
必要とする可能性があり、デジタル・カメラにおいて、
こうした記憶が利用できなければならない。このタイプ
のデータ記憶用途に備えるため、記憶メモリは、約１０
０ＭＢ〜１ギババイト（ＧＢ）の十分な容量にしては比
較的低いコストであることが好ましい。記憶メモリは、
やはり、電力消費が少なく（例えば、＜＜１ワット）、
携帯式バッテリ電源動作環境に対処する比較的頑丈な物
理特性を備えていることが好ましい。アーカイバル記憶
装置の場合、メモリに対するデータの書き込みは１回だ
けしか必要とされない。メモリは、アクセス時間が短く
（数ミリ秒ほど）、転送速度が適度である（例えば、２
０Ｍｂ／ｓ）ことが好ましい。また、記憶メモリは、で
きれば、ＰＣＭＣＩＡ、スマート・メディア、ＳＤ、メ
モリ・スティック、または、コンパクト・フラッシュ・
カードのような工業規格のインターフェイス・モジュー
ルに実装可能であることが好ましい。

【０００３】追記型でコンパクトな情報記憶装置の１つ
の形態が２０００年４月２５日にＧｕｄｅｓｅｎｔ他に
付与された米国特許第６，０５５，１８０号に示されて
おり、そこでは個別にアドレス指定可能なセルのマトリ
ックスが直交に配置された導体間の層に設けられてい
る。これらセルは、交差点ダイオード、ＯＬＥＤ、双安
定液晶素子、または、熱及び／または光を導入すると状
態を変化させる他のデバイスから構成することが可能で
ある。

【０００４】高密度アーカイバル記憶装置をもたらす携
帯装置におけるもう１つの応用例は、参考までに本明細
書においてその開示が援用されている、「Ｗｒｉｔｅ−
ＯｎｃｅＭｅｍｏｒｙ」と題する同時係属の米国特許
出願第０９／８７５３５６号において解説されている。
携帯用の安価で丈夫なメモリ（ＰＩＲＭ）と称される、
前記出願において開示のメモリ・システムは、アーカイ
バル記憶装置のための大容量追記型メモリを低コストで
提供することを目的とするものである。これは、部分的
にはシリコン基板を避け、プロセスの複雑性を最小限に
抑え、空気密度を低下させることによって実現される。
このメモリ・システムには、プラスチック基板上に製作
される集積回路層の積層スタックから形成されたメモリ
・モジュールが含まれている。各層には、交差点ダイオ
ード・メモリ・アレイが含まれており、アレイに記憶さ
れているデータの検知は、メモリ・モジュールから遠く
離れた独立した集積回路で実施される。

【０００５】ＰＩＲＭメモリは比較的安価であるため、
ユーザは、おそらく、様々な記憶内容を備えた多数のＰ
ＩＲＭモジュールを入手するであろう。精度の要求を最
小限にとどめ、同時に、情報記憶密度を最高にし、アド
レス指定、読み取り、及び書き込み機能を単純化するメ
モリ・モジュールを、単純で比較的安価なプロセスによ
って製作し、アセンブリできることが重要である。

【０００６】

【発明が解決しようとする課題】上述のような層化メモ
リ・モジュールの場合、メモリ媒体及び複数直交導体を
交互に含む層は、メモリ層の両側における導体の交差点
の正確なアライメントがとれて、正確なダイオードを生
産するために正確な接合が形成されるように、正確に製
作され、アライメントがとられることが不可欠である。
各層が別個に製作される場合、層のスタックが正確に行
われることを保証するためのアライメント構造が必要と
される。スタック・プロセスにおける精度を高め、同時
に、製作プロセスの単純化を可能にする、こうした層を
製作し、アセンブルするためのより単純なプロセスが必
要とされている。

【０００７】さらに、製造コストを低減させるため、ダ
イオード・メモリ素子は、シリコン・ウェーハ上ではな
く、ロール間製造を利用してプラスチック・ウェブ上に
形成されている。密度要件を満たすためには、フォトリ
ソグラフィ技法を利用することができない。代わりに、
上述の「Ｗｒｉｔｅ−ＯｎｃｅＭｅｍｏｒｙ」と題す
る同時係属の米国特許出願において解説されている、エ
ンボス及びリフト・オフ・プロセスによって、導体ワイ
ヤを形成することが可能である。従って、上部ワイヤ・
グリッドは、底部ワイヤ・グリッドの上に製作するので
はなく、別個に製作しなければならない。この要件で
は、上部ワイヤ・グリッド及び底部ワイヤ・グリッドが
別個に製作されるが、複雑なアライメント手順を伴わず
に、容易にアセンブルする製造方法が要求されている。

【０００８】

【課題を解決するための手段】本発明によれば、それぞ
れ、メモリ装置の独立層をもたらす、複数セクションを
備えた共通基板が得られる。基板上には１つ以上の折り
畳み線が配置されており、セクションの境界を形成し、
かつ、セクションを互いに折り重ねて複数層のメモリ装
置を形成し、隣接層の使用可能部分のアライメントがと
れて、相互作用が可能になるようにするための手段が得
られるようになっている。隣接折り畳み層の一方または
両方には、半導体材料を堆積させるのが好ましい。

【０００９】好ましい実施態様の１つでは、メモリ装置
に関するアセンブリ構造に、基板を少なくとも２つのセ
クション１０５，１０７に分割する、少なくとも１つの
折り畳み線１０８を備えた基板１０２が含まれている。

【００１０】メモリ材料の層１０４，１０６が、２つの
セクション１０５，１０７のそれぞれに製作されてい
る。各層は、折り畳み線１０８に沿って２つのセクショ
ン１０５，１０７を互いに折り重ねると、互いに隣接し
たセクション上のメモリ材料層のアライメントがとれ
て、少なくとも１つの使用可能な電子装置２６が形成さ
れるように配置されている。

【００１１】もう１つの好ましい実施態様では、共通基
板１０２が、基板材料に変更を加えることによって形成
され、基板に複数セクション１０５，１０７を形成する
１つ以上の折り畳み線１０８を備えている。共通基板上
の第１のセクションは、このセクションを間隔を開けて
横切る並列導体またはワイヤの第１のアレイを備えてい
る。共通基板上の第２のセクションは、並列導体または
ワイヤの第２のアレイを備えており、この第２の導体ア
レイは、第１のセクションにおける第１の導体アレイと
直交している。一方または両方のセクションには、半導
体材料が堆積させられている。第１及び第２のセクショ
ンは、折り畳み線に沿って互いの上部に折り重ねられ、
それによって、使用可能なメモリ装置のマトリックスが
形成されている。

【００１２】各折り畳み線は、意図する折り畳みに対し
て平行で、意図する折り畳みに対して垂直な方向に延び
る基板の小領域に制限される線分に沿って形成されてい
る。折り畳み線は、ミシン目または刻み目を施すといっ
たように材料の一部を除去することによって形成され、
折り目をつけるといったように材料を物理的に変形させ
ることによって、あるいは、基板材料の強度、弾性、ま
たは、状態を変化させるといったように、材料の特性を
変化させることによって形成されている。

【００１３】上述の好ましい実施態様の変形例では、第
１のセクションの導体が、ヒューズまたはヒューズとし
て機能するダイオードのような溶断可能な素子を開路に
変化させる、すなわち、「とばす」ことになるポイント
に、断面積を狭くして製作されている。第２のセクショ
ンの導体も、溶断可能な素子をとばすことになる場所に
おいて断面積が狭くなるように構成することが可能であ
り、この結果、両方の導体のアライメントがとれる同じ
ポイントにおける両方の導体の狭隘化が相俟って、選択
された素子をとばすのに必要な電流または電圧がかなり
減少することになる。このように、アセンブルされた後
は、メモリ装置にプログラムするのに必要な電流または
電圧が極めてわずかなものになる。

【００１４】本発明のもう１つの好ましい実施態様の場
合、共通基板１５０には２つ以上の折り畳み線１５１，
１５２が設けられており、共通基板１５０上には複数の
層１５３，１５４，１５５が形成されている。慎重に選
択された折り畳み線によって、複数層を互いに折り重ね
て、さまざまな構成にすることが可能になる。折り畳み
線は、互いに平行にすることもできるし、あるいは、互
いに角度をつけて、所望の結果を得るのに必要な任意の
構成にすることも可能である。

【００１５】もう１つの好ましい実施態様の場合、アセ
ンブリ構造には、基板の両側に１組の導線を備える中央
セクションが含まれており、折り畳んだ後、中央セクシ
ョンの両側に複数の半導体装置を設けるのが容易になっ
ている。

【００１６】本発明の他の態様及び利点については、本
発明の原理を例示した添付の図面と共に、下記の詳細な
説明から明らかになるであろう。

【００１７】

【発明の実施の形態】ここでは、追記型メモリ回路、記
憶システム、アドレス指定及び検知回路、及び、こうし
た回路及びシステムを生産し、実施し、利用する方法が
開示されている。下記の説明では、本発明の完全な理解
が得られるように、解説を目的として、特定の用語及び
特定の実施の詳細が提示されている。しかし、当事者に
は明らかなように、これら特定の詳細は、本発明を実施
するのに、必ずしも必要というわけではない。

【００１８】下記の説明において、「データ」に言及さ
れる場合、こうした「データ」を文脈に従って様々に表
現することが可能であることは明らかである。一例とし
て、メモリ・セルにおける「データ」は、電圧レベル、
磁気状態、または、例えば、検知回路に対して電圧また
は電流レベルあるいはその変化といった測定可能な影響
を及ぼす電気抵抗のような物理的特性によって、表現す
ることが可能である。一方、バスにおいて、または、伝
送中、「データ」は、電流または電圧信号の形をとるこ
とが可能である。さらに、本明細書において、大部分の
状況における「データ」は、主として、便宜上、「０」
及び「１」の状態によって表現されると言うことが可能
な２進数の性質を備えているが、もちろん、実際におけ
る２進状態は、相対的に異なる電圧、電流、抵抗等によ
って表現することが可能なものであり、一般に、特定の
実際の表現が、「０」または「１」を表しているか否か
は重要ではない。

【００１９】本発明には、メモリ記憶アレイを製作し、
アセンブルするための構造及び方法が含まれている。本
発明の好ましい実施態様については、前述の同時係属の
米国特許出願に解説されたメモリ・システムにおいて利
用されるタイプの交差点ダイオード・メモリ・アレイに
関連して述べることにする。従って、本発明の完全な理
解が得られるように、以下の詳細な説明では、こうした
メモリ・システムに関連して提示されているが、当事者
には明らかなように、本発明は、解説の構造に対する適
用に制限されるものではない。

【００２０】追記型メモリ・システムデジタル・カメラ及び携帯式デジタル・オーディオ装置
のような用途におけるデータ記憶にとりわけ有用な、携
帯用の安価で丈夫なメモリ（ＰＩＲＭ）・システムが、
上述の「Ｗｒｉｔｅ−ＯｎｃｅＭｅｍｏｒｙ」に関す
る同時係属の米国特許出願において示され、解説されて
いる。このメモリ・システムは、工業規格の携帯用イン
ターフェイス・カード（例えば、ＰＣＭＣＩＡまたはＣ
Ｆ）に組み込んで、こうしたインターフェイスを備える
既存または今後の製品に利用できるようにすることが可
能である。上述のメモリ・モジュール回路要素によれ
ば、データ検出、書き込み許可及び、アドレス指定機能
を含む、追記型データ記憶装置が得られる。カードに納
められると、各取り外し可能メモリ・モジュール毎に、
制御、インターフェイス、検出、エラー訂正符号化（Ｅ
ＣＣ）等のための回路要素を含む、インターフェイス及
び制御回路要素が得られる。メモリ・モジュールは、メ
モリ・カードのソケット等に納められているので、それ
から取り外して、別のメモリ・モジュールに取り替える
ことが可能である。メモリ・カードに納められると、メ
モリ・モジュールは、内部インターフェイスを介して、
インターフェイス及び制御回路に結合される。もう１つ
の実施態様の場合、モジュール及びコントローラは、共
に、単一装置に実装されている。

【００２１】特定のベース領域に関するメモリ・モジュ
ールの記憶容量を増すため、モジュールは、積層スタッ
クから構成されている。これらの層には、それぞれ、メ
モリ・システムの内部インターフェイスを介して、それ
ぞれのメモリ・アレイをインターフェイス及び制御回路
に結合するアドレス指定回路要素が含まれている。各層
のアドレス指定回路要素によって、メモリ・モジュール
の層間における相互接続導体を少なくすることが可能に
なり、これによって、製作のしやすさ、従って、コスト
の低減が促進されることになる。

【００２２】図１は、メモリ・モジュール２０における
回路及び層について可能性のある物理的構成を例示し
た、メモリ・モジュール２０の切り取り斜視図である。
層２２のそれぞれには、基板５０に形成されたメモリ・
アレイ２５及びアドレス指定回路３０が含まれている。
メモリ・アレイ２５には、メモリ素子２６のマトリック
スが含まれている（図２参照）。アドレス指定回路３０
には、メモリ・アレイ２５のそれぞれの直交エッジに隣
接して配置された、列及び行多重化／多重分離（ｍｕｘ
／ｄｅｍｕｘ）回路部分が含まれている。また、製作プ
ロセス中、基板上には、入力／出力（Ｉ／Ｏ）リード
（導線）４０が形成されている。メモリ・モジュール２
０において、行Ｉ／Ｏリード４０ａが、行ｍｕｘ／ｄｅ
ｍｕｘ回路３０ａから基板の第１の隣接エッジ４４ａま
で延び、列Ｉ／Ｏリード４０ｂが、列ｍｕｘ／ｄｅｍｕ
ｘ回路３０ｂから基板の第２の隣接エッジ４４ｂまで延
びている。各リード４０は、それぞれの接触パッド４２
を終端としており、その部分は、基板５０のエッジ４０
ａ及び４０ｂにおいて露出している。

【００２３】複数の層２２が、同じ配向をなすようにス
タックされ、互いに積層されている。図１の部分切り取
り図に例示の導電性接触素子５５によって、スタック層
の接触パッド４２の露出部分に対する電気接触が行われ
るようになっている。接触素子５５は、メモリ・モジュ
ール２０の側部に沿って、個別層２２の平面に対して横
切るように延びている。例示の各接触素子５５は、スタ
ックをなす複数の層のそれぞれの接触パッドに対して電
気的に接触している。接触素子５５を利用し、メモリ・
システムの内部インターフェイス（図示せず）を介して
メモリ・モジュール２０と結合することが可能となって
いる。

【００２４】メモリ・モジュールの好ましい実施例の場
合、層２２のそれぞれの基板５０は、高分子プラスチッ
ク材料から形成されている。基板上に集積回路（例え
ば、メモリ・アレイ及びアドレス指定回路要素）が形成
され、層をメモリ・モジュールにアセンブル可能にする
プロセスが、「Ｗｒｉｔｅ−ＯｎｃｅＭｅｍｏｒｙ」
と題する、前述の同時係属の米国特許出願明細書に詳述
されている。

【００２５】図２は、交差点追記型ダイオード・メモリ
・アレイの概略を示したものである。この図には、８行
×８列のアレイが示されている。メモリ素子２６のアレ
イ２５は、メモリ・モジュール２０における層２２のそ
れぞれに形成されている。メモリ・アレイは、各列／行
交差点にメモリ素子が設けられた、列ライン及び行ライ
ンからなる正則マトリックスを構成している。列ライン
と行ラインのそれぞれの間には、メモリ素子２６が結合
されている。メモリ・アレイの好ましい実施態様の場
合、各メモリ素子２６には、ダイオード素子２８と直列
に結合されたヒューズ素子２７が含まれている。ヒュー
ズ素子２７によって、メモリ素子の実際のデータ記憶効
果が得られ、ダイオード２８によって、行ライン及び列
ラインを用いて、メモリ素子にアドレス指定し、データ
の書き込み及び読み取りを行うのが容易になる。

【００２６】メモリ・アレイ２５の好ましい動作は、次
の通りである。製作時、各メモリ素子２６は、導通して
いるヒューズ素子２７を有している。ヒューズ素子２７
の導通状態は、２進データ状態の一方、例えば、データ
「０」を表している。メモリ・アレイにデータを書き込
むため、列ライン及び行ラインを利用して、データ
「１」の記憶が所望される各メモリ素子にアドレス指定
し、ヒューズ素子、または、ヒューズの働きをする交差
点ダイオードを「とばして」、非導通状態にする。ヒュ
ーズ素子の非導通状態は、もう一方の２進データ状態、
例えば、データ「１」を表している。ヒューズ素子をと
ばすというのは、メモリを上述の「追記型」記憶装置に
する一方的動作である。データ書き込み動作（例えば、
選択されたメモリ素子に対するデータ「１」の書き込
み）は、選択された行ラインを介して、選択された列ラ
インに、例えば、それらの行／列ラインを直接相互接続
するメモリ素子のヒューズをとばすのに十分な所定の電
流を供給することによって実施することが可能である。
メモリ・アレイからのデータの読み取りは、列ライン及
び行ラインを利用してメモリ素子にアドレス指定し、ど
のメモリ素子が導通状態にあり（データ「０」）、どの
メモリ素子が非導通状態にある（データ「１」）のかを
検知することによって実施可能である。もう１つの好ま
しい実施態様の場合、アンチヒューズ装置を利用するこ
とが可能であり、この場合、上述のデータ状態は逆にな
る。

【００２７】アレイの各メモリ素子２６におけるダイオ
ード素子２８は、列ライン及び行ラインを利用して、メ
モリ素子に一意的にアドレス指定し、データの書き込み
及び読み取りを行うのを助けるものである。行／列交差
点メモリ素子にダイオードがなければ、ある特定の列ラ
インと行ラインとの間の多くのメモリ素子を通る電流経
路が形成されることになる。しかし、ダイオード素子が
各メモリ素子を通る一方向導通経路を形成することによ
って、単一列ライン及び単一行ラインを利用して、単一
メモリ素子に一意的にアドレス指定することが可能にな
る。換言すれば、ある行ラインからある列ラインへの回
路を形成すると、単一メモリ素子だけに電流を通すこと
が可能になる。その回路に所定の「データ書き込み」電
流を流すことによって、メモリ素子のヒューズをとばし
て、データ「０」をデータ「１」に変更することが可能
になる。また、回路内の抵抗を検知することによって、
メモリ素子のヒューズがとんだか、あるいは、もとのま
まかを判定し、それによって、データ「１」またはデー
タ「０」を読み取ることが可能になる。

【００２８】図２に示すように、電圧が図示のように行
電極及び列電極に印加されると（すなわち、−Ｖの１つ
を除き、全ての列電極が電位Ｖになり、Ｖの１つを除
き、全ての行電極が−Ｖになると）、１つのダイオード
だけに順バイアスがかかることになる。図２に示すケー
スの場合、アレイの上方左コーナのダイオード（２９）
だけに順バイアスがかかることになる。最上部の行及び
最も左側の列のダイオードには、バイアスがかからず、
アレイ内の残りのダイオードには、逆バイアスがかかる
ことになる。これによって、アレイのアドレス指定方式
が構成される。電流がこれらの電位にある電極を備えた
行と列との間を流れる場合、最も左側のダイオードのヒ
ューズはもとのままである（例えば、データ「０」を表
す）。逆に、この構成において電流が流れなければ、対
応するダイオード／ヒューズがとんだことになる（例え
ば、データ「１」を表す）。アレイ電極に印加される電
圧の振幅を変調することによって、選択されたダイオー
ドを通って多くの電流を流すことが可能になる。この電
圧によって、ヒューズのしきい値電流を超える電流が生
じると、ヒューズをとばして、メモリ素子の状態を変更
することが可能になる。これによって、メモリに対する
書き込み方法が構成されることになる。

【００２９】メモリ・アレイは、本明細書において、そ
の構造に鑑みて交差点アレイ・メモリと呼ばれる場合も
あり、図３には、好ましい実施形態のメモリ・アレイの
単位セルに関する略平面図が示されている。交差点アレ
イ・メモリの基本構造には、その間に半導体層が配置さ
れ、直交する組をなす間隔を開けた平行な導体による２
つの層が含まれている。２組の導体は、行電極と列電極
を形成しており、行電極のそれぞれが、ちょうど１つの
位置において、列電極のそれぞれと交差するように重ね
られている。これらの交差点のそれぞれにおいて、直列
をなすダイオード及びヒューズのように機能する半導体
層（図３の６５）を介して、行電極（図３の６２）と列
電極（図３の６０）が接続されている。アレイ内のダイ
オードは、全て、全行電極と全列電極の間に共通電位が
印加されると、全ダイオードに同じ方向にバイアスがか
かるような配向が施されている。ヒューズ素子は、臨界
電流が通ると、開路になる独立素子として実現すること
もできるし、あるいは、ダイオードの動作に組み込むこ
とも可能である。

【００３０】メモリ・アレイのヒューズをとばすのに必
要な実際の電流（またはその電流を得るために印加され
る電圧）は、製作時に予測可能で、かつ、制御可能であ
ることが好ましい。有効な要素は、メモリ素子を通る電
流密度であるため、ヒューズ素子をとばすことになる供
給電圧／電流は、素子の接合面積を変化させることによ
って調整可能である。例えば、交差点電極が交差する断
面積を縮小すると、これによって、ヒューズをとばす臨
界電流密度に達するようにするために、供給する必要の
ある電流／電圧も低減される。この方式をメモリ回路の
設計及び製作に利用することによって、制御電圧を印加
して、確実に所望の交差点ヒューズだけをとばせるよう
にすることが可能になる。

【００３１】この解説においては、通例、半導体層（例
えば、６５）は単数形で表されているが、実際には、異
なる材料による複数の層を用いることが可能である。こ
れら層には、半導体ではない材料、例えば、さまざまな
構成の金属や誘電体さえ含むことが可能である。所望の
機能の実現に適した材料及び構造が、前述の「Ｗｒｉｔ
ｅ−ＯｎｃｅＭｅｍｏｒｙ」と題する同時係属の米国
特許出願に解説されている。

【００３２】製作及びアセンブリのための構造及び方法本明細書において解説のＰＩＲＭメモリ・モジュールの
製作は、参考までに本明細書においてその開示が援用さ
れている、「ＦａｂｒｉｃａｔｉｏｎＴｅｃｈｎｉｑ
ｕｅｓｆｏｒＡｄｄｒｅｓｓｉｎｇＣｒｏｓｓ−
ＰｏｉｎｔＤｉｏｄｅＭｅｍｏｒｙＡｒｒａｙ
ｓ」と題するもの（ＨＰ企業ドケット番号１０００２７
９２）に提示された製作方法に従って実施することが可
能である。

【００３３】基板は、当初、およそ幅９１．４４センチ
メートル（３フィート）で、長さ幾センチメートル（フ
ィート）にも及ぶプラスチック・ロールの形で用意され
ることが好ましい。基板が繰り出しロールから巻き取り
ロールに移動する際に、半導体パターンが基板上に配設
される。また、基板には、前述の方法の１つを利用し
て、上述の折り畳み線も形成されるのが好ましい。その
後、基板は、後続の処理に備えて、個別セクションに切
断される。個別基板を折り畳み線に沿って折り畳んで、
半導体デバイスの複数層が形成されるようにし、ダイオ
ードのような使用可能デバイスの対応する素子が使用で
きるようにアライメントがとられている。

【００３４】図４は、その一般的な構造を例示したメモ
リ・モジュール回路の一部に関する概略斜視図である。
基板５０上に第１の金属層から形成された１対の電極導
体７０が示されている。第１の金属層の上には、半導体
材料の２つの層７２，７４が形成されている。そして、
半導体層７２，７４の上に被せる第２の金属層から、導
体７０を横切って延びる導体７６が形成されている。層
７２，７４の一方または両方には、第１及び第２の金属
層からなる導体７０及び７６に接続する半導体材料が堆
積され、ダイオード及びヒューズのようなメモリ・セル
素子が形成されている。図４の場合、例示の半導体層は
連続しているが、用いられる半導体材料が等方導電性を
有している場合には、半導体層のパターン形成が必要に
なる可能性がある。

【００３５】好ましい実施形態の１つでは、メモリ・ア
レイの半導体層によって形成されるダイオードは、メモ
リ素子のダイオード（例えば、図２の２８）及びヒュー
ズ（２７）の両方の働きをする。この場合、所定の条件
下において、ダイオードの接合特性は取り返しのつかな
い高インピーダンスに変化するので、半導体層はヒュー
ズの機能を果たさなければならない。

【００３６】製作及びアセンブリメモリ・モジュールの各層は、低コスト製品の実現を助
ける高速かつ安価なプロセスを利用して、有効に構成さ
れている。可撓性高分子または金属材料の薄いウェブ基
板を（誘電体薄膜と共に）利用することによって、例え
ば、比較的安価なロール間製作プロセスを用いることが
可能になる。

【００３７】後述するエンボス及びリフト・オフと呼ば
れるウェブ処理技法は、本来、Ｐｏｌａｒｏｉｄ（商
標）で、独自のハロゲン化銀ベースの写真フィルムを製
造するために開発された。経済的なロール間プロセス
で、プラスチック・ウェブ上にサブミクロン・サイズの
形態を形成することができるので、交差点メモリ・アレ
イ及びアドレス／センス・ライン用の行電極及び列電極
の形成に、この技法を有効に適用することが可能であ
る。マイクロ・エンボス・プロセスの一例が、参考まで
に本明細書においてその開示が援用されている、「Ｄｉ
ｒｅｃｔｅｄＥｎｅｒｇｙＡｓｓｉｓｔｅｄｉｎ
ＶａｃｕｏＭｉｃｒｏＥｍｂｏｓｓｉｎｇ」と題
する米国特許第６，００７，８８８号に解説されてい
る。あるいはまた、従来のリソグラフィック・プロセス
を利用することも可能であるが、こうしたプロセスの最
小形態サイズ能力は、生産環境において約２５ミクロン
に制限されている。

【００３８】上述の「ＦａｂｒｉｃａｔｉｏｎＴｅｃ
ｈｎｉｑｕｅｓｆｏｒＡｄｄｒｅｓｓｉｎｇＣｒ
ｏｓｓ−ＰｏｉｎｔＤｉｏｄｅＭｅｍｏｒｙＡｒ
ｒａｙｓ」と題する同時係属の米国特許出願には、この
エンボス／リフト・オフ・プロセスが詳細に例示され、
解説されている。

【００３９】上述のエンボス／リフト・オフ・プロセス
を用いて、各メモリ・モジュール層毎に、２つの独立し
た導体層をアセンブルすることが可能である。それか
ら、２つの導体層の間に半導体層を挟むことによって、
メモリ・モジュール層（２２）を完成することが可能で
ある。例えば、上述のように、一方の基板の導体パター
ン上に、ダイオード接合及びヒューズ機能を設けるのに
適した１つまたは複数の材料層を重ね、次に、半導体層
の露出表面にもう一方の基板の導体パターンを物理的に
接触させることが可能である。

【００４０】図５では、エンボス／リフト・オフ・プロ
セスを用いて個別に形成することが可能な２つの副層８
２及び８４が示されている。副層８２には、基板８６上
に形成された第１の導体配列８８が含まれており、該導
体配列８８は、メモリ回路のための導体層の１つを形成
することになる。例えば、導体配列８８には、列電極、
行アドレス・ライン及び行センス・ラインと、それらに
関連した接触パッド及び結合回路を含むことが可能であ
る。副層８４には、基板９０に形成された第２の導体配
列９２が含まれている。第２の導体配列９２には、行電
極、列アドレス・ライン、列センス・ラインと、それら
に関連したコンタクト及び接続が含まれていてもよい。

【００４１】ダイオード接合及びヒューズ機能を形成す
るための半導体層（９４）は、図６に示すように、第１
の副層８２の基板８６における第１の導体配列上に堆積
されている。これによって、第１の導体配列と半導体層
の一方の側との間に電気的接触部が形成されることにな
る。次に、第２の副層８４は、堆積した半導体層の上に
裏返しにして配置され、第２の導体パターンと半導体層
のもう一方の側が接触することになる。第１及び第２の
副層の電極導体は、互いに横切って（例えば、直交し
て）、上述のような交差点接合を形成するように配置さ
れている。回路構造は、全て、交差点ダイオードと、そ
の間の相互接続によって形成されているので、第１及び
第２の副層間における厳密なアライメント許容差は不要
である。これによって、図７中の９８で例示された、完
成したメモリ・モジュール層が形成されることになる。
さらに、複数のこうした層は、上述の「Ｆａｂｒｉｃａ
ｔｉｏｎＴｅｃｈｎｉｑｕｅｓｆｏｒＡｄｄｒｅ
ｓｓｉｎｇＣｒｏｓｓ−ＰｏｉｎｔＤｉｏｄｅＭ
ｅｍｏｒｙＡｒｒａｙｓ」と題するものにさらに詳細
に解説されているように、メモリ・モジュールにアセン
ブルすることが可能である。

【００４２】製作及びアセンブリのための構造及び方法本発明には、メモリ・モジュールの複数接合層が接合基
板上に製作され、これらの層を互いに折り重ねることが
できるように、折り畳み線に沿って基板材料を変更す
る、上述の製造方法の変更例が含まれている。基板材料
の変更は、それらに制限されるわけではないが、（１）
ミシン目または刻み目を施すといったように、材料の一
部を除去すること、（２）折り目をつけるといったよう
に、材料を変形させること、あるいは、（３）紫外線ま
たはレーザを利用して強度または可撓性を変化させると
いったように、材料の特性を変化させることを含み、折
り畳み線に沿って折り畳むことができるようにする任意
のやり方で実施される。

【００４３】好ましい実施態様の１つでは、複数接合層
は、導体層を折り畳んで、各隣接導体層の間にメモリ層
を挟むことができるようにミシン目が施された、２つ以
上の導体層が好ましい。あるいはまた、複数接合層に
は、メモリ層に接合されて、層を互いに折り重ねること
ができるように、各層間にミシン目が施された、１つ以
上の導体層を含むことが可能である。

【００４４】図８を参照すると、共通基板シート１０２
上にメモリ・モジュールの２層を含むミシン目シート１
００の好ましい実施態様が示されている。図３及び４と
同様のやり方で、基板１０２の一方の側１０５には、第
１の金属層から平行な電極導体またはワイヤのアレイ１
０４が形成されている。導体１０４とは反対側で、共通
基板シート１０２のもう一方の側１０７には、導体１０
２を横切って延びる、平行な電極導体またはワイヤの第
２のアレイ１０６が形成されている。

【００４５】間隔を開けたミシン目１１０から構成され
る折り畳み線１０８によって、電極導体１０６が電極導
体１０４のすぐ上にきて、直交するように、基板１０２
を折り重ねることが可能になる。半導体材料（図示せ
ず）は、側１０５及び１０７の一方または両方に堆積さ
せるのが好ましい。接着層（図示せず）は、層を互いに
接着するため、折り畳まれた側１０５と側１０７との間
に挿入されることが好ましい。あるいはまた、基板の側
またはセクションは、熱可塑性プラスチックの加熱また
は直接ボンディングによって接着することが可能であ
る。図３及び４に示すように、電極導体１０４は、半導
体層の下方に配置され、電極導体１０６は、半導体層の
すぐ上の電極導体１０４に対して直交するように配置さ
れている。半導体材料は、第１及び第２の金属層の導体
１０４及び１０６と接続するため、側１０５及び／また
は１０７に配置され、側１０５及び１０７は、折り畳み
線で折り畳まれると、ダイオード及びヒューズ素子が形
成されている。

【００４６】次に図９を参照すると、電極が幅を変え
て、事前成形されている点を除き、同様の構造が示され
ている。すなわち、共通基板シート１２２上のメモリ・
モジュールの２層を含むミシン目シート１２０が含まれ
ている。図３及び４と同様のやり方で、基板１２２の一
方の側１２５には、第１の金属層から平行な電極導体の
アレイ１２４が形成されている。導体１２４とは反対側
で、共通基板シート１２２のもう一方の側１２７には、
導体１２４を横切って延びる、平行な電極導体の第２の
アレイ１２６が形成されている。

【００４７】間隔を開けたミシン目１３０から構成され
る折り畳み線１２８によって、電極導体１２６が電極導
体１２４のすぐ上にきて直交するように、基板１２２を
折り重ねることが可能になる。折り畳まれた側１２５及
び１２７の２以上に半導体層（図示せず）を堆積され、
図３及び４に示すように、電極導体１２４が、半導体層
の下方に配置され、電極導体１２６が半導体層のすぐ上
の電極導体１２４に対して直交するように配置されてい
る。側１２５及び１２７を折り畳み線に沿って互いに折
り重ねると、半導体材料は第１及び第２の金属層の導体
１２４及び１２６のアライメントがとれて接続され、ダ
イオード及びヒューズ素子が形成されることになる。

【００４８】上述のように、メモリ・アレイのヒューズ
をとばすのに必要な電流（または、その電流を得るため
に印加される電圧）は、製作時において予測可能であ
り、かつ、制御可能であることが好ましい。有効な要素
は、メモリ素子を通る電流密度であるため、ヒューズ素
子をとばすことになる供給電圧／電流は、素子の接合面
積を変化させることによって調整可能である。例えば、
図示のように、電極アレイ１２４の導体１３４上におけ
るポイント１３２では、交差点電極の交差点の断面積が
かなり縮小されている。また、この構成によって、ポイ
ント１３２によって形成されたヒューズをとばす臨界電
流密度に達するようにするために、供給する必要のある
電流／電圧も減少することになる。さらに、アレイ１２
６の導体１３８に形成されたポイント１３６も、断面積
が大幅に縮小されている。

【００４９】基板１２２の側１２７が折り畳み線１２８
で折り畳まれると、ポイント１３６がポイント１３２の
上方に位置することになり、半導体層（不図示）が、片
側または両側の間に配置されて、メモリ・セルが形成さ
れる。ポイント１３２とポイント１３６の断面の狭隘化
が相俟って、導体の断面がより広いまわりのヒューズよ
りもはるかに低い電流または電圧レベルでとぶことにな
るヒューズが得られる。この方式は、読み取り専用メモ
リ（ＲＯＭ）のような事前プログラム用途において、比
較的少ない制御電流または低い電圧を加えて、所望の交
差点ヒューズだけを確実にとばすことができるようにす
るため、メモリ回路の設計及び製作に利用されている。

【００５０】次に、図１０〜図１２を参照すると、本発
明の実施態様の１つに関する抽象的な斜視図が示されて
いる。まず、セクション１４４及び１４６の一方または
両方に半導体材料及びパターンを堆積させることによっ
て、共通基板１４２の処理が実施される。基板１４２
は、複数のアライメントのとれたミシン目等を含んだ折
り畳み線１４８によって分割されていることが好まし
い。セクション１４４及び１４６は、それぞれ、図１１
及び図１２に示すように、互いに折り重ねられる導電層
を備えている。オプションにより、セクション１４４と
セクション１４６との間に異方性導電層１４５を挿入し
て、セクションを互いに固定し、結果としてマトリック
スにおける複数のダイオードを形成するようにすること
が可能である。折り畳み線は、側１４４及び１４６のア
ライメントがとれて、半導体層と共にダイオードを形成
するように配置されている。しかし、側１４４及び１４
６の導体は、互いに直交しているので、正確なアライメ
ントは不可欠ではない。

【００５１】もちろん、層１４５はオプションであり、
セクション１４４及び１４６は、直接ボンディングまた
は熱可塑性プラスチックの加熱といった、他の任意の実
行可能な手段によって互いに接着させることが可能であ
る。

【００５２】図１３〜図１５には、本発明のもう１つの
実施態様が示されている。共通基板１５０には、基板を
ほぼ等しい長さの３つの側１５３，１５４及び１５５に
分割する２つの折り畳み線１５１及び１５２が設けられ
ている。結果として得られる基板は、少なくとも２つの
やり方で折り畳むことが可能である。図１４及び図１５
に示すように、セクション１５３がセクション１５４の
上に重なるように折り畳むと、セクション１５４は、セ
クション１５３とセクション１５５との間に位置するこ
とになる。層１５４には、両側に金属ラインを設けるこ
とが好ましい。層１５３，１５４の界面及び層１５４，
１５５の界面には、半導体デバイスが形成されている。
図１６及び図１７には、セクション１５３がセクション
１５４とセクション１５５との間に折り込まれる代替の
実施態様が示されている。この構成の場合、セクション
１５３には、両側に金属導体のパターン形成が施されて
いる。層１５３，１５４の界面及び層１５４，１５５の
界面には、半導体デバイスが形成されている。図１３〜
図１５と、図１６及び図１７の両方に示された実施態様
の場合、半導体デバイスは、上述の各層の界面の一方ま
たは両方の層に堆積させることが可能である。

【００５３】言うまでもないが、セクションの厚さは、
例示だけを目的としており、実際の厚さより厚く示され
ている。従って、ヒンジ１５２が、図示程度まで伸張さ
れることはあり得ない。中央セクション１５３は、ヒン
ジ１５２の必要とされる伸張を最小限に抑えるため、図
１７に示すようにではなく、他のセクションよりごくわ
ずかに短くするのが好ましい。前述の実施態様によれ
ば、単一基板シート上に複数層を製作し、それによっ
て、メモリ装置の生産を単純化し、高速化することが可
能になる。さらに、基板上に折り畳み線を適正に配置す
ることによって、隣接層のアライメントをとるのが容易
になり、個別アライメントの機械装置が不要になる。

【００５４】もちろん、本発明の範囲では、基板上に２
つ以上の折り畳み線を配置して、１つの共通基板上にさ
らに多くの層が形成できるようにすることも企図されて
いる。上述のように、ロール間基板処理の場合、基板シ
ートを横切る数多くの折り畳み線を形成することが可能
である。

【００５５】さらに、折り畳み線は、製作設計に従っ
て、互いに平行である必要はない。上述のように、折り
畳み線は、それらに制限するわけではないが、折り畳み
線に沿ったミシン目、刻み目、折り目、及び基板材料の
特性の変更を含む折り畳みを可能にする任意のやり方で
形成することが可能である。

【００５６】本発明の原理は、通常の当事者には明らか
なように、付属の請求項に定義された本発明の範囲を逸
脱することなく、本明細書に記載の回路、構造、配列及
び処理に他の多くの変更を加えて適用することが可能で
ある。

【図面の簡単な説明】

【図１】本発明の実施形態に従って構成された追記型メ
モリ・モジュールの切り取り斜視図である。

【図２】そのメモリ素子に対するアドレス指定を例示す
べく、追記型メモリ・アレイを示した図である。

【図３】交差点アレイ・メモリの単位セルの略平面図で
ある。

【図４】メモリ・アレイの一部及びアドレス指定／検知
回路要素に関するレイアウトの概略図である。

【図５】メモリ回路の副層アセンブリ・プロセスにおけ
る段階を例示した概略図である。

【図６】メモリ回路の副層アセンブリ・プロセスにおけ
る次の段階を例示した概略図である。

【図７】メモリ回路の副層アセンブリ・プロセスにおけ
る更に次の段階を例示した概略図である。

【図８】本発明の好ましい実施態様に従ってミシン目入
りウェブによって接合される導体またはワイヤの２つの
層に関するレイアウトの概略図である。

【図９】本発明のもう１つの好ましい実施態様に従って
ミシン目入りウェブによって接合される、様々な幅の導
体またはワイヤの２つの層に関するレイアウトの概略図
である。

【図１０】図８または図９に示す接合される層を利用し
てメモリ回路のアセンブリ段階を例示した概略図であ
る。

【図１１】図８または図９に示す接合される層を利用し
てメモリ回路の次のアセンブリ段階を例示した概略図で
ある。

【図１２】図８または図９に示す接合される層を利用し
てメモリ回路の更に次のアセンブリ段階を例示した概略
図である。

【図１３】層が互いに折り重ねられる３つの接合層を利
用して、メモリ回路におけるアセンブリ段階を例示した
概略図である。

【図１４】層が互いに折り重ねられる３つの接合層を利
用して、メモリ回路における次のアセンブリ段階を例示
した概略図である。

【図１５】層が互いに折り重ねられる３つの接合層を利
用して、メモリ回路における更に次のアセンブリ段階を
例示した概略図である。

【図１６】代替方法で層が互いに折り重ねられる３つの
接合層を利用して、メモリ回路におけるアセンブリ段階
を例示した概略図である。

【図１７】代替方法で層が互いに折り重ねられる３つの
接合層を利用して、メモリ回路における次のアセンブリ
段階を例示した概略図である。

【符号の説明】

２５マトリックス２６電子装置６０ダイオード・パターン６２ダイオード・パターン６５ダイオード・パターン１０２基板１０４メモリ材料層１０５基板セクション１０６メモリ材料層１０７基板セクション１０８折り畳み線１１０ミシン目１２４導体ライン・パターン１２５第１のセクション１３４導体１５０基板１５１折り畳み線１５２折り畳み線１５３基板セクション１５４基板セクション１５５基板セクション

───────────────────────────────────────────────────── フロントページの続き (72)発明者クリストファー・エー・シャンツアメリカ合衆国カリフォルニア州94064, レッドウッド・シティ，ポスト・オフィス・ボックス 555 Ｆターム(参考） 5F083 CR12 ZA23

Claims

【特許請求の範囲】

【請求項１】メモリ装置に関するアセンブリ構造であ
って、それ自体を少なくとも２つのセクションに分割する、少
なくとも１つの折り畳み線を備えた基板と、前記少なくとも２つのセクションのそれぞれに製作され
たメモリ材料の層が含まれており、各メモリ材料層が、
互いに隣接したセクション上の前記層によって界面を形
成するように配置され、前記少なくとも２つのセクショ
ンを前記折り畳み線に沿って互いに折り重ねると、少な
くとも１つの使用可能な電子装置が得られるように、前
記メモリ材料のアライメントがとられていることを特徴
とする、アセンブリ構造。
【請求項２】前記界面のそれぞれを形成する前記メモ
リ材料層の少なくとも１つには、半導体パターンまたは
導体ライン・パターンが含まれていることを特徴とす
る、請求項１に記載のアセンブリ構造。
【請求項３】前記折り畳み線には、前記基板内の一連
のアライメントのとれたミシン目または前記基板内の少
なくとも１つの刻み目、あるいは、前記基板内の少なく
とも１つの折り目または前記折り畳み線に沿った前記基
板の特性の変化が含まれていることを特徴とする、請求
項１に記載のアセンブリ構造。
【請求項４】前記基板には少なくとも２つの折り畳み
線が設けられており、互いに折り重ねると、少なくとも
２つのアクティブ・メモリ装置が得られることになる、
少なくとも３つのセクションが設けられていることを特
徴とする、請求項１に記載のアセンブリ構造。
【請求項５】少なくとも第１のセクションの導体ライ
ン・パターンは、メモリ・セルの状態の永久変化が可能
なポイントにおける断面積を狭くすることによって製作
されていることを特徴とする、請求項２に記載のアセン
ブリ構造。
【請求項６】メモリ装置の複数層を製作する方法であ
って、複数セクションを備える共通基板をアセンブルするステ
ップと、前記基板上に、前記複数セクションを分割する少なくと
も１つの折り畳み線を設けるステップと、前記基板の少なくとも２つのセクションにメモリ構造を
製作するステップと、前記折り畳み線に沿って前記基板を折り畳んで、複数セ
クションを互いにスタックし、隣接する折り畳みセクシ
ョンにおいてメモリ構造のアライメントをとって、少な
くとも１つの使用可能な電気装置が形成されるようにす
るステップが含まれている、方法。
【請求項７】少なくとも１つのセクションに前記メモ
リ構造を製作するステップに、さらに、前記２つのセク
ションの少なくとも一方にダイオード・パターンを製作
するステップと、前記２つのセクションのアライメント
をとって、前記ダイオード・パターンが合致して、ダイ
オードのマトリックスが形成されるようにするステップ
が含まれていることを特徴とする、請求項６に記載のメ
モリ装置の複数層を製作する方法。
【請求項８】前記２つのセクションの前記メモリ構造
が、導体グリッドを含むように製作され、前記第１のセ
クションのグリッドが、前記第２のセクションのグリッ
ドに対して直交していることを特徴とする、請求項６に
記載のメモリ装置の複数層を製作する方法。
【請求項９】前記第１及び第２のセクションの少なく
とも一方の前記導体グリッドに、それ自体の選択ポイン
トにおける断面積を変動させる導体が含まれていること
を特徴とする、請求項８に記載のメモリ装置の複数層を
製作する方法。
【請求項１０】前記基板上には、折り畳んでスタック
層構造にすることが可能な少なくとも３つの独立セクシ
ョンが得られるようにする、少なくとも２つの折り畳み
線が製作されていることを特徴とする、請求項６に記載
のメモリ装置の複数層を製作する方法。