JP4303006B2 - メモリシステム及びその製造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 162
- 238000004519 manufacturing process Methods 0.000 title description 13
- 238000000034 method Methods 0.000 claims description 18
- 230000001678 irradiating effect Effects 0.000 claims description 7
- 238000005286 illumination Methods 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C—STATIC STORES
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリシステム及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、メモリシステムには、個別にアクセス可能なセルのアレイをなすように構成された、複数のメモリ素子が含まれている。様々なメモリシステムがアプリケーション別に存在する。例えば、その内容保持に継続的に電源を必要とする揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ）の使用により、大記憶容量と、マイクロプロセッサ系の用途のための汎用カスタマイズオプションが得られる。その内容保持に継続的に電源を必要としない不揮発性メモリ（例えば、読み取り専用メモリ及びプログラマブルロジックアレイ）の使用により、相対的に小さい記憶容量と、限定されたカスタマイズオプションが得られる。
【０００３】
不揮発性メモリは、一般に２つのやり方の１つで情報を記憶する。すなわち、不揮発性メモリは、電荷を蓄積するか、または固有の物理構造を記憶することが可能である。電荷を蓄積する不揮発性メモリは、相対的に小さい電流を利用して、メモリ素子の記憶場所に電荷を蓄積する。一方、構造を変化させるメモリは、一般に大電流を利用して、メモリ素子（例えば、カスタマイズメモリ素子またはカルコゲニドメモリ素子）の物理構造を変化させる。電荷蓄積式及び構造変化式不揮発性メモリの場合、両方とも、一般にアクセスデバイス（例えばアクセストランジスタまたはアクセスダイオード）によって、関連メモリ素子に個別のアクセスが行われる。読み取り操作中、読み取られる特定のメモリセルに関連したアクセスデバイスを除いて、メモリアレイにおける全アクセスデバイスがオフになる。
【０００４】
メモリセルの記録密度を高めるため、３次元メモリシステムが提案されている。例えば、下記特許文献1には、それぞれ複数の電子コンポーネントパッケージ（例えば、メモリチップパッケージ）を支持する複数のプリント回路基板を互いに積層して、相互接続された電子コンポーネントの３次元アレイを形成した、メモリシステムの記載がある。この積層体がスライスされて、バーが形成される。電子コンポーネントパッケージのピンは、プリント回路基板のトラックによってバーの側面に電気接続される。パッケージは、バーの側面によって互いに接続される。次に、バーがスライスされて、積層されたパッケージの単位ブロックが得られる。
【０００５】
【特許文献１】
米国特許第５，６４０，７６０号
【０００６】
【発明が解決しようとする課題】
本発明の目的は、製造時には同一に作られ、３次元積層体をなすように構成する前または後に簡単にカスタマイズして、他の層とは独立してデータを個々の層に送信、又は個々の層から検索できるように（直列または並列に）することが可能な複数メモリ層を含む、メモリシステムを提供することである。
【０００７】
【課題を解決するための手段】
本発明は、製造時には同一に作られ、３次元積層体をなすように構成する前または後に簡単にカスタマイズして、他の層とは独立して、データを個々の層に送信、又は個々の層から検索できるように（直列または並列に）することが可能な複数メモリ層を含む、メモリシステムを特徴とする。
【０００８】
態様の１つにおいて、本発明はN個のメモリ層からなる積層体を含むメモリシステムを特徴とする。各メモリ層には、それぞれ共通データラインに結合されたメモリセルのアレイと、それぞれ共通データラインに結合された１つの組をなすN個の入力／出力（Ｉ／Ｏ）ラインが含まれている。この１つの組をなすN個のＩ／Ｏラインのうちの１つだけが、共通データラインに対する電気通信経路を提供している。メモリシステムには、各コネクタがそれぞれの出力ノードをそれぞれの組をなすN個の対応するＩ／Ｏラインに電気接続する、１つの組をなすN個の電気コネクタも含まれている。各組をなす対応するＩ／Ｏラインは、N個のメモリ層のそれぞれからのＩ／Ｏラインの１つによって構成されている。
【０００９】
本発明のこの態様による実施態様には、下記特徴の１つ又はそれより多くのものを含むことが可能である。
【００１０】
好ましくは、各組をなす対応するＩ／Ｏラインの１つのＩ／Ｏラインだけが対応するメモリ層の共通データラインに電気通信経路を提供する。
【００１１】
実施態様によっては、各メモリ層のN個のＩ／Ｏラインのうちの１つに、短絡したカスタマイズ素子が含まれ、各メモリ層の残りの（N−１）個のＩ／Ｏラインのそれぞれに、もとの変更されていないカスタマイズ素子が含まれ得る。例えば、カスタマイズ素子のそれぞれには、もともと相対的に大きい電気抵抗によって特徴付けられた素子を含むことが可能である。
【００１２】
実施態様によっては、各メモリ層のN個のＩ／Ｏラインのうちの１つに、もとの非変更カスタマイズ素子が含まれ、各メモリ層の残りの（N−１）個のＩ／Ｏラインのそれぞれに、溶断（または電気的に開放された）カスタマイズ素子が含まれ得る。例えば、カスタマイズ素子のそれぞれには、もともと相対的に小さい電気抵抗によって特徴付けられた素子を含むことが可能である。
【００１３】
もう１つの態様において、本発明はメモリシステムの製造方法を特徴とする。本発明の方法によれば、上述のN個のメモリ層を入手する。N個のメモリ層は、積層体へと構成される。１つの組をなすN個の出力ノードのそれぞれが、それぞれの組をなすN個の対応するＩ／Ｏラインに電気接続されるが、ここで、各組をなす対応するＩ／Ｏラインは、N個のメモリ層のそれぞれからのＩ／Ｏラインの１つによって構成される。
【００１４】
本発明のこの態様による実施形態には、下記特徴の１つ又はそれより多くのものを含むことが可能である。
【００１５】
実施態様によっては、Ｉ／Ｏラインのそれぞれに、相対的に大きい電気抵抗によって特徴付けられたカスタマイズ素子が含まれ、メモリ層のカスタマイズステップに、共通データラインに対する電気通信経路を提供するＩ／Ｏラインに対応するカスタマイズ素子を短絡させるステップが含まれるものもある。カスタマイズ素子の短絡ステップには、カスタマイズ素子の両端に電圧を印加するステップを含むことが可能である。カスタマイズ素子の短絡ステップには、短絡させるカスタマイズ素子を照射するステップを含むことが可能であり、そのステップ中、照射されるカスタマイズ素子の電気伝導性を高めるため、電圧が印加されている。実施態様によっては、カスタマイズ素子の短絡ステップに、電圧が印加されている間に、短絡させるカスタマイズ素子の近くに酸化雰囲気を生成するステップが含まれるものもある。
【００１６】
実施態様によっては、Ｉ／Ｏラインのそれぞれに、相対的に小さい電気抵抗によって特徴付けられたカスタマイズ素子が含まれ、メモリ層のカスタマイズステップに、共通データラインに対する電気通信経路を提供するＩ／Ｏラインを除く、全てのＩ／Ｏラインのカスタマイズ素子を溶断するステップが含まれるものもある。カスタマイズ素子の溶断ステップには、カスタマイズ素子の両端に電圧を印加するステップを含むことが可能である。カスタマイズ素子の溶断ステップには、溶断させるカスタマイズ素子を照射するステップを含むことが可能であり、そのステップ中、照射されるカスタマイズ素子の電気伝導性を高めるため、電圧が印加されている。実施態様によっては、カスタマイズ素子の溶断ステップに、電圧が印加されている間に、溶断させるカスタマイズ素子の近くに酸化雰囲気を生成するステップが含まれるものもある。
【００１７】
実施態様によっては、各メモリ層のカスタマイズは、メモリ層を積層体へと構成する前に実施されてもよい。実施態様によっては、各メモリ層のカスタマイズが、メモリ層を積層体へと構成した後に実施されてもよい。
【００１８】
もう１つの態様では、本発明はメモリシステムの製造方法を特徴とする。本発明の方法によれば、N個のメモリ層を入手する。各メモリ層には、それぞれ共通データラインに結合されたメモリセルのアレイと、それぞれ共通データラインに結合され、それぞれのカスタマイズ素子を含む、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ラインが含まれている。メモリ層のそれぞれは、選択された部分組をなすカスタマイズ素子に電圧を印加し、照射することによって、各メモリ層の１つの組をなすN個のＩ／Ｏラインのうちの１つだけが、共通データラインに対する電気通信経路を提供するようにカスタマイズされる。
【００１９】
照射を施すことによって、照射されたカスタマイズ素子の電気伝導性が好適に高められる。実施態様によっては、照射は選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対して揺動しながら施され（dithered）、１つ又はそれより多くの選択された部分組をなすカスタマイズ素子の照射によって誘発される電気信号が検知されるものもある。選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対する照射のアライメントは、照射で誘発される電気信号の検知に基づいて施すことが可能である。
【００２０】
本発明の他の特徴及び利点については、図面及び請求項、並びに下記の説明から明らかになるであろう。
【００２１】
【発明の実施の形態】
以下の説明において、同様の参照番号は同様の構成要素を識別するために利用される。さらに、図面は典型的な実施形態の主たる特徴の概略を図表の方法で例示することを意図したものである。図面は、実際の実施態様の全ての特徴を描くとか、あるいは描かれた構成要素の相対的寸法を表すことを意図したものではなく、一定の比率では描かれていない。
【００２２】
図１及び図２を参照すると、実施態様の１つにおいて、メモリシステム１０には、積層をなすＮ個のメモリ層１２が含まれている。各メモリ層には、それぞれ、共通データライン１６に結合されたメモリ素子（またはセル）のアレイ１４と、それぞれ共通データライン１６に結合された１つの組をなすＮ個の入力／出力（Ｉ／Ｏ）ライン１８が含まれている。メモリ素子アレイ１４は、従来の揮発性及び不揮発性メモリ素子アレイを含む、多種多様な従来のメモリ素子アレイの任意の１つとして実施可能である。実施態様によっては、アレイ１４のメモリ素子が、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子、抵抗ポリマメモリ素子、ポリシリコンメモリ素子、及び追記型（例えば、ヒューズ系またはアンチヒューズ系の）抵抗メモリ素子といった、従来の抵抗メモリ素子として実施されるものもある。一般に、Ｉ／Ｏライン１８の数は、メモリ層１２と等しいか又はそれより多い。例示の実施態様の場合、Ｎ個のＩ／Ｏライン、すなわち１つのカスタマイズラインと、（Ｎ−１）個の可能性のあるアクセスＩ／Ｏラインが存在する。各メモリ層１２には、追加Ｉ／Ｏライン（例えば、図示していないが、セルアドレス指定ライン、並びに電力及び接地ライン）を含むことも可能である。
【００２３】
詳細に後述するように、メモリ層１２は、製造時に同じとすることも可能であるが、メモリ層１２が、積層体（スタック）へと構成される前または後に、１つの組をなすＮ個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにカスタマイズすることも可能である。メモリシステム１０には、１つの組をなすＮ個の電気コネクタ２０が含まれ、その各コネクタが、それぞれの出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）をそれぞれの組２２をなすＮ個の対応するＩ／Ｏライン１８に電気接続する。各組２２をなす対応するＩ／Ｏライン１８は、Ｎ個のメモリ層１２のそれぞれからのＩ／Ｏライン１８の１つによって構成される。ただし、対応するメモリ層１２の共通データライン１６に対する電気通信経路を提供するのは、各組２２をなす対応するＩ／Ｏライン１８のうちの１つのＩ／Ｏライン１８だけである。こうして、データは他の層とは独立して、個々の層に送信、又は個々の層から検索する（直列または並列に）ことが可能になる。実施態様によっては、電気コネクタ２０は、導電材料のストリップとして実施することも可能である。
【００２４】
図３を参照すると、前述のように各メモリ層１２には、Ｎ個のＩ／Ｏライン１８が含まれているが、ここでＮはメモリシステム１０におけるメモリ層１２の数である。各Ｉ／Ｏライン１８は、それぞれの電気コネクタ２０によってそれぞれの出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）に電気的に結合されている。Ｉ／Ｏライン１８の１つは、カスタマイズラインに相当し、ダイオード２４を含んでいる。ダイオード２４は、メモリ層１２のカスタマイズプロセス中には順バイアスがかけられ、メモリシステム１０の通常動作中には 逆バイアスがかけられる。残りのＮ−１個のＩ／Ｏライン１８は、それぞれメモリ層１２の可能性のあるアクセスラインに対応し、それぞれのカスタマイズ素子２６を含んでいる。カスタマイズ素子２６は、例えばカスタマイズ素子２６を電気的に短絡させるか、または電気的に溶断（または、電気的開放状態に変換）して、１つの組をなすＮ個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにすることによって変更可能である。カスタマイズ素子２６は、抵抗素子、導体素子、ヒューズ素子、及びアンチヒューズ素子を含む、従来の任意の追記型プログラマブル回路素子の形態で実施することが可能である。カスタマイズ素子が相対的に大きい電気抵抗によって特徴付けられた実施態様の場合（例えば、抵抗器またはアンチヒューズ）、各メモリ層１２毎に、Ｎ個の可能性のあるアクセスＩ／Ｏライン１８の１つのカスタマイズ素子が短絡させられ、残りの（Ｎ−１）個のＩ／Ｏラインのカスタマイズ素子は、変更されない状態のままにしておかれる。カスタマイズ素子が相対的に小さい電気抵抗によって特徴付けられた実施態様の場合（例えば、導体またはヒューズ）、各メモリ層１２毎に、Ｎ個の可能性のあるアクセスＩ／Ｏライン１８の１つのカスタマイズ素子２６が、変更されない状態のままにしておかれ、残りの（Ｎ−１）個のＩ／Ｏラインのカスタマイズ素子２６は、溶断されて電気的開放状態になる。
【００２５】
上述のように、メモリ層１２は３次元積層体をなすように構成する前または後に、カスタマイズすることが可能である。
【００２６】
図４及び図５を参照すると、実施態様の１つにおいて、メモリ層１２は、下記のように積層をなすように構成される前にカスタマイズすることが可能である。まず、１つの組をなすN個のメモリ層１２を入手する（ステップ３０）。メモリ層１２は、同一になるように製造されるのが望ましい。次に、各メモリ層１２をカスタマイズして、１つの組をなすN個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に電気通信経路を提供するようにする（ステップ３２）。図５に示すように、各メモリ層１２のカスタマイズプロセスには、ターゲットカスタマイズ素子３４の両端に電圧（Ｖ）を印加することを含むことが可能である。電圧（Ｖ）の印加は、例えばカスタマイズラインに対応する出力ノード（Ｏ０）に電圧源３６を接続し、ターゲットカスタマイズ素子３４に対応する出力ノード（Ｏ１）を接地することによって実施可能である。印加電圧（Ｖ）を十分に高くすることによって、ターゲットカスタマイズ素子３４を短絡または溶断させるのに十分な電流をターゲットカスタマイズ素子３４に流すことが可能になる。
【００２７】
実施態様によっては、印加電圧はターゲットカスタマイズ素子３４の短絡または溶断に必要なレベル以下にすることが可能な場合もあるが、カスタマイズプロセスは、光学的または化学的に補助することができる。例えば、実施態様によっては、ターゲットカスタマイズ素子３４によって吸収される波長を備えた光３８によって、ターゲットカスタマイズ素子３４を照射することが可能な場合もある。光を吸収すると、ターゲットカスタマイズ素子３４の導電率が高まり、従って、印加されるある特定のバイアスに対して、ターゲットカスタマイズ素子３４を流れる電流が増大する。これらの実施態様において、カスタマイズ素子２６は、感光材料（例えば、アモルファスシリコン）から形成されるのが望ましい。実施態様によっては、酸化雰囲気の存在によって、カスタマイズプロセスを補助することも可能である。例えば、カスタマイズ電圧（Ｖ）が印加されている間、ターゲットカスタマイズ素子３４の近くに酸化ガス４０（例えば、酸素）を供給することが可能である。
【００２８】
各メモリ層１２のカスタマイズ（ステップ３２）が済むと、Ｎ個のメモリ層が積層体へと構成される（ステップ４２）。１つの組をなすＮ個の出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）のそれぞれが、それぞれの組２２をなすＮ個の対応するＩ／Ｏライン１８に対して電気接続され、各組２２は、Ｎ個のメモリ層１２のそれぞれからの１つのＩ／Ｏライン１８から構成される。
【００２９】
実施態様の１つにおいて、図６及び図７を参照すると、メモリ層１２は、下記のように、積層をなすように構成した後で、カスタマイズすることが可能である。まず、１つの組をなすＮ個のメモリ層１２を入手する（ステップ５０）。メモリ層１２は、同一になるように製造するのが望ましい。Ｎ個のメモリ層が、積層体へと構成される（ステップ５２）。各メモリ層１２を積層体へと構成した後（ステップ５２）、１つの組２２をなすＮ個の出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）のそれぞれが、それぞれの組２２をなすＮ個の対応するＩ／Ｏライン１８に対して電気接続され、各組２２は、Ｎ個のメモリ層１２のそれぞれからの１つのＩ／Ｏライン１８から構成される（ステップ５４）。次に、各層１２をカスタマイズして、１つの組をなすＮ個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにする（ステップ５６）。
【００３０】
この実施態様の場合、カスタマイズ出力ノード（Ｏ０）に電圧を印加し、ターゲットカスタマイズ素子３４を含む１つの組２２の対応するＩ／Ｏライン１８に対応する出力ノード（Ｏ１）を接地することが可能である。この状況において、メモリ層１２のそれぞれにおける対応するカスタマイズ素子２６は、印加電圧が降下することになる。カスタマイズ電圧が印加されている間に、カスタマイズされるべきカスタマイズ素子２６は、上述のように、適合するバイアス条件下において光３４で照射することによって短絡または溶断されることが可能である。この場合、カスタマイズ照射は、メモリ層１２の積層の側部に施すことが可能である。各メモリ層１２は、約１０μｍ又はそれより大きい厚さを備えることが可能である。この場合、個々のカスタマイズ素子の選択には、約１μｍほどの照射スポット直径で十分であろう。光照射ビームを揺動させて、ターゲットカスタマイズ素子３４に対しアライメントをとることによって、印加電圧に関連したセンス電子装置が、ターゲットカスタマイズ素子３４の中心にビームを合わせるのに必要な情報を提供できるようになる。光ビームを変調することによって、アライメントの正確さを高めることも可能である。この技法と単純な走査方法（例えば、上部メモリ層または下部メモリ層を検出するための）を組み合わせると、特定のターゲットカスタマイズ素子３４の位置を明らかにすることが可能になる。
【００３１】
図７に示すように、メモリ層１２のカスタマイズ（ステップ５６）が済むと、各組２２をなすN個の対応するＩ／Ｏライン１８のうちの１つだけが、対応する出力ノードに対する電気通信経路を提供することになる。
【００３２】
他の実施態様は、請求項の範囲内に含まれる。
【００３３】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．メモリシステム（１０）であって、
N個のメモリ層からなる積層体（１２）であって、各メモリ層（１２）が、
共通データライン（１６）にそれぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合された、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなり、
前記１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）のうちの１つだけが、前記共通データライン（１６）に対する電気通信経路を提供する、N個のメモリ層からなる積層体（１２）と、及び
１つの組をなすN個の電気コネクタ（２０）であって、各電気コネクタが、それぞれの出力ノードをそれぞれの組をなすN個の対応するＩ／Ｏライン（１８）に電気接続する、１つの組をなすN個の電気コネクタ（２０）とからなり、
各組をなす対応するＩ／Ｏライン（１８）が、前記N個のメモリ層（１２）からのＩ／Ｏライン（１８）の１つから構成されている、メモリシステム。
２．各メモリ層（１２）の前記N個のＩ／Ｏライン（１８）の１つが、短絡カスタマイズ素子（２６）を含み、各メモリ層（１２）の残りの（N−１）個のＩ／Ｏライン（１８）の各々が、もとの変更されていないカスタマイズ素子（２６）を含む、上項１に記載のメモリシステム。
３．各メモリ層（１２）の前記N個のＩ／Ｏライン（１８）の１つが、もとの変更されていないカスタマイズ素子（２６）を含み、各メモリ層（１２）の残りの（N−１）個のＩ／Ｏライン（１８）の各々が、溶断カスタマイズ素子（２６）を含む、上項１に記載のメモリシステム。
４．メモリシステム（１０）を製造する方法であって、
N個のメモリ層（１２）を入手するステップであって、各メモリ層（１２）が、
共通データライン（１６）にそれぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合された、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなる、N個のメモリ層（１２）を入手するステップと、
各メモリ層（１２）の前記１つの組をなすN個のＩ／Ｏライン（１８）のうちの１つだけが、前記共通データライン（１６）に対する電気通信経路を提供するように、前記メモリ層（１２）のそれぞれをカスタマイズするステップと、
前記N個のメモリ層（１２）を積層体へと構成するステップと、
１つの組をなすN個の出力ノードのそれぞれを、それぞれの組をなすN個の対応するＩ／Ｏライン（１８）に電気接続するステップとからなり、
各組をなす対応するＩ／Ｏライン（１８）が、前記N個のメモリ層（１２）のそれぞれからのＩ／Ｏライン（１８）から構成される、メモリシステム（１０）を製造する方法。
５．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に大きい電気抵抗によって特徴付けられたカスタマイズ素子（２６）を含み、前記メモリ層（１２）をカスタマイズするステップが、前記共通データライン（１６）に前記電気通信経路を提供する前記Ｉ／Ｏライン（１８）に対応する前記カスタマイズ素子（２６）を短絡させることを含む、上項４に記載の方法。
６．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に小さい電気抵抗によって特徴付けられたカスタマイズ素子（２６）を含み、前記メモリ層（１２）をカスタマイズするステップが、前記共通データライン（１６）に対する前記電気通信経路を提供するＩ／Ｏライン（１８）を除く、全てのＩ／Ｏライン（１８）の前記カスタマイズ素子（２６）を溶断することを含む、上項４に記載の方法。
７．前記メモリ層（１２）が積層体へと構成される前に、それぞれのメモリ層（１２）が、カスタマイズされる、上項４に記載の方法。
８．前記メモリ層（１２）が、積層体へと構成された後、それぞれのメモリ層（１２）が、カスタマイズされる、上項４に記載の方法。
９．前記Ｉ／Ｏライン（１８）のそれぞれが、カスタマイズ素子（２６）を含み、前記メモリ層（１２）のそれぞれをカスタマイズするステップが、各メモリ層（１２）毎に選択された部分組をなすカスタマイズ素子（２６）を照射して、その照射されたカスタマイズ素子（２６）を介して電気伝導性を増大させることを含む、上項４に記載の方法。
１０．メモリシステム（１０）の製造方法であって、
N個のメモリ層（１２）を入手するステップであって、各メモリ層（１２）が、
共通データライン（１６）にそれぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合されており、それぞれのカスタマイズ素子（２６）を組み込んでいる、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなる、N個のメモリ層（１２）を入手するステップと、
選択された部分組をなすカスタマイズ素子（２６）に電圧を印加し、照射することによって、前記メモリ層（１２）のそれぞれをカスタマイズし、各メモリ層（１２）の前記１つの組をなすN個のＩ／Ｏライン（１８）のうちの１つだけが、前記共通データライン（１６）に対する電気通信経路を提供するようにするステップとからなる方法。
【００３４】
【発明の効果】
本発明によれば、製造時には同一に作られ、３次元積層体をなすように構成する前または後に簡単にカスタマイズして、他の層とは独立して、データを個々の層に送信、又は個々の層から検索できるように（直列または並列に）することが可能な複数メモリ層を含むメモリシステムを提供することができることである。
【図面の簡単な説明】
【図１】 N個のメモリ層の略透視図である。
【図２】積層をなすように構成された図１のN個のメモリ層、及び、各コネクタが、それぞれの出力ノードをそれぞれの組をなすN個の対応するＩ／Ｏラインに電気接続する、１つの組をなすN個の電気コネクタに関する略正面図である。
【図３】メモリ素子アレイ、及びそれぞれ共通データラインによってメモリ素子アレイに結合された、１つの組をなす（N＋１）個のＩ／Ｏラインを含む、メモリ層のブロック図である。
【図４】メモリシステムの製造方法に関する流れ図である。
【図５】図４の方法に従ってカスタマイズされるメモリ層の略ブロック図である。
【図６】メモリシステムの製造方法に関する流れ図である。
【図７】図６の方法に従ってカスタマイズされるメモリ層の略ブロック図である。
【符号の説明】
１０ メモリシステム
１２ メモリ層
１４ メモリセル・アレイ
１６ 共通データライン
１８ Ｉ／Ｏライン
２０ 電気コネクタ
２６ カスタマイズ素子
【発明の属する技術分野】
本発明は、メモリシステム及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、メモリシステムには、個別にアクセス可能なセルのアレイをなすように構成された、複数のメモリ素子が含まれている。様々なメモリシステムがアプリケーション別に存在する。例えば、その内容保持に継続的に電源を必要とする揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ）の使用により、大記憶容量と、マイクロプロセッサ系の用途のための汎用カスタマイズオプションが得られる。その内容保持に継続的に電源を必要としない不揮発性メモリ（例えば、読み取り専用メモリ及びプログラマブルロジックアレイ）の使用により、相対的に小さい記憶容量と、限定されたカスタマイズオプションが得られる。
【０００３】
不揮発性メモリは、一般に２つのやり方の１つで情報を記憶する。すなわち、不揮発性メモリは、電荷を蓄積するか、または固有の物理構造を記憶することが可能である。電荷を蓄積する不揮発性メモリは、相対的に小さい電流を利用して、メモリ素子の記憶場所に電荷を蓄積する。一方、構造を変化させるメモリは、一般に大電流を利用して、メモリ素子（例えば、カスタマイズメモリ素子またはカルコゲニドメモリ素子）の物理構造を変化させる。電荷蓄積式及び構造変化式不揮発性メモリの場合、両方とも、一般にアクセスデバイス（例えばアクセストランジスタまたはアクセスダイオード）によって、関連メモリ素子に個別のアクセスが行われる。読み取り操作中、読み取られる特定のメモリセルに関連したアクセスデバイスを除いて、メモリアレイにおける全アクセスデバイスがオフになる。
【０００４】
メモリセルの記録密度を高めるため、３次元メモリシステムが提案されている。例えば、下記特許文献1には、それぞれ複数の電子コンポーネントパッケージ（例えば、メモリチップパッケージ）を支持する複数のプリント回路基板を互いに積層して、相互接続された電子コンポーネントの３次元アレイを形成した、メモリシステムの記載がある。この積層体がスライスされて、バーが形成される。電子コンポーネントパッケージのピンは、プリント回路基板のトラックによってバーの側面に電気接続される。パッケージは、バーの側面によって互いに接続される。次に、バーがスライスされて、積層されたパッケージの単位ブロックが得られる。
【０００５】
【特許文献１】
米国特許第５，６４０，７６０号
【０００６】
【発明が解決しようとする課題】
本発明の目的は、製造時には同一に作られ、３次元積層体をなすように構成する前または後に簡単にカスタマイズして、他の層とは独立してデータを個々の層に送信、又は個々の層から検索できるように（直列または並列に）することが可能な複数メモリ層を含む、メモリシステムを提供することである。
【０００７】
【課題を解決するための手段】
本発明は、製造時には同一に作られ、３次元積層体をなすように構成する前または後に簡単にカスタマイズして、他の層とは独立して、データを個々の層に送信、又は個々の層から検索できるように（直列または並列に）することが可能な複数メモリ層を含む、メモリシステムを特徴とする。
【０００８】
態様の１つにおいて、本発明はN個のメモリ層からなる積層体を含むメモリシステムを特徴とする。各メモリ層には、それぞれ共通データラインに結合されたメモリセルのアレイと、それぞれ共通データラインに結合された１つの組をなすN個の入力／出力（Ｉ／Ｏ）ラインが含まれている。この１つの組をなすN個のＩ／Ｏラインのうちの１つだけが、共通データラインに対する電気通信経路を提供している。メモリシステムには、各コネクタがそれぞれの出力ノードをそれぞれの組をなすN個の対応するＩ／Ｏラインに電気接続する、１つの組をなすN個の電気コネクタも含まれている。各組をなす対応するＩ／Ｏラインは、N個のメモリ層のそれぞれからのＩ／Ｏラインの１つによって構成されている。
【０００９】
本発明のこの態様による実施態様には、下記特徴の１つ又はそれより多くのものを含むことが可能である。
【００１０】
好ましくは、各組をなす対応するＩ／Ｏラインの１つのＩ／Ｏラインだけが対応するメモリ層の共通データラインに電気通信経路を提供する。
【００１１】
実施態様によっては、各メモリ層のN個のＩ／Ｏラインのうちの１つに、短絡したカスタマイズ素子が含まれ、各メモリ層の残りの（N−１）個のＩ／Ｏラインのそれぞれに、もとの変更されていないカスタマイズ素子が含まれ得る。例えば、カスタマイズ素子のそれぞれには、もともと相対的に大きい電気抵抗によって特徴付けられた素子を含むことが可能である。
【００１２】
実施態様によっては、各メモリ層のN個のＩ／Ｏラインのうちの１つに、もとの非変更カスタマイズ素子が含まれ、各メモリ層の残りの（N−１）個のＩ／Ｏラインのそれぞれに、溶断（または電気的に開放された）カスタマイズ素子が含まれ得る。例えば、カスタマイズ素子のそれぞれには、もともと相対的に小さい電気抵抗によって特徴付けられた素子を含むことが可能である。
【００１３】
もう１つの態様において、本発明はメモリシステムの製造方法を特徴とする。本発明の方法によれば、上述のN個のメモリ層を入手する。N個のメモリ層は、積層体へと構成される。１つの組をなすN個の出力ノードのそれぞれが、それぞれの組をなすN個の対応するＩ／Ｏラインに電気接続されるが、ここで、各組をなす対応するＩ／Ｏラインは、N個のメモリ層のそれぞれからのＩ／Ｏラインの１つによって構成される。
【００１４】
本発明のこの態様による実施形態には、下記特徴の１つ又はそれより多くのものを含むことが可能である。
【００１５】
実施態様によっては、Ｉ／Ｏラインのそれぞれに、相対的に大きい電気抵抗によって特徴付けられたカスタマイズ素子が含まれ、メモリ層のカスタマイズステップに、共通データラインに対する電気通信経路を提供するＩ／Ｏラインに対応するカスタマイズ素子を短絡させるステップが含まれるものもある。カスタマイズ素子の短絡ステップには、カスタマイズ素子の両端に電圧を印加するステップを含むことが可能である。カスタマイズ素子の短絡ステップには、短絡させるカスタマイズ素子を照射するステップを含むことが可能であり、そのステップ中、照射されるカスタマイズ素子の電気伝導性を高めるため、電圧が印加されている。実施態様によっては、カスタマイズ素子の短絡ステップに、電圧が印加されている間に、短絡させるカスタマイズ素子の近くに酸化雰囲気を生成するステップが含まれるものもある。
【００１６】
実施態様によっては、Ｉ／Ｏラインのそれぞれに、相対的に小さい電気抵抗によって特徴付けられたカスタマイズ素子が含まれ、メモリ層のカスタマイズステップに、共通データラインに対する電気通信経路を提供するＩ／Ｏラインを除く、全てのＩ／Ｏラインのカスタマイズ素子を溶断するステップが含まれるものもある。カスタマイズ素子の溶断ステップには、カスタマイズ素子の両端に電圧を印加するステップを含むことが可能である。カスタマイズ素子の溶断ステップには、溶断させるカスタマイズ素子を照射するステップを含むことが可能であり、そのステップ中、照射されるカスタマイズ素子の電気伝導性を高めるため、電圧が印加されている。実施態様によっては、カスタマイズ素子の溶断ステップに、電圧が印加されている間に、溶断させるカスタマイズ素子の近くに酸化雰囲気を生成するステップが含まれるものもある。
【００１７】
実施態様によっては、各メモリ層のカスタマイズは、メモリ層を積層体へと構成する前に実施されてもよい。実施態様によっては、各メモリ層のカスタマイズが、メモリ層を積層体へと構成した後に実施されてもよい。
【００１８】
もう１つの態様では、本発明はメモリシステムの製造方法を特徴とする。本発明の方法によれば、N個のメモリ層を入手する。各メモリ層には、それぞれ共通データラインに結合されたメモリセルのアレイと、それぞれ共通データラインに結合され、それぞれのカスタマイズ素子を含む、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ラインが含まれている。メモリ層のそれぞれは、選択された部分組をなすカスタマイズ素子に電圧を印加し、照射することによって、各メモリ層の１つの組をなすN個のＩ／Ｏラインのうちの１つだけが、共通データラインに対する電気通信経路を提供するようにカスタマイズされる。
【００１９】
照射を施すことによって、照射されたカスタマイズ素子の電気伝導性が好適に高められる。実施態様によっては、照射は選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対して揺動しながら施され（dithered）、１つ又はそれより多くの選択された部分組をなすカスタマイズ素子の照射によって誘発される電気信号が検知されるものもある。選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対する照射のアライメントは、照射で誘発される電気信号の検知に基づいて施すことが可能である。
【００２０】
本発明の他の特徴及び利点については、図面及び請求項、並びに下記の説明から明らかになるであろう。
【００２１】
【発明の実施の形態】
以下の説明において、同様の参照番号は同様の構成要素を識別するために利用される。さらに、図面は典型的な実施形態の主たる特徴の概略を図表の方法で例示することを意図したものである。図面は、実際の実施態様の全ての特徴を描くとか、あるいは描かれた構成要素の相対的寸法を表すことを意図したものではなく、一定の比率では描かれていない。
【００２２】
図１及び図２を参照すると、実施態様の１つにおいて、メモリシステム１０には、積層をなすＮ個のメモリ層１２が含まれている。各メモリ層には、それぞれ、共通データライン１６に結合されたメモリ素子（またはセル）のアレイ１４と、それぞれ共通データライン１６に結合された１つの組をなすＮ個の入力／出力（Ｉ／Ｏ）ライン１８が含まれている。メモリ素子アレイ１４は、従来の揮発性及び不揮発性メモリ素子アレイを含む、多種多様な従来のメモリ素子アレイの任意の１つとして実施可能である。実施態様によっては、アレイ１４のメモリ素子が、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子、抵抗ポリマメモリ素子、ポリシリコンメモリ素子、及び追記型（例えば、ヒューズ系またはアンチヒューズ系の）抵抗メモリ素子といった、従来の抵抗メモリ素子として実施されるものもある。一般に、Ｉ／Ｏライン１８の数は、メモリ層１２と等しいか又はそれより多い。例示の実施態様の場合、Ｎ個のＩ／Ｏライン、すなわち１つのカスタマイズラインと、（Ｎ−１）個の可能性のあるアクセスＩ／Ｏラインが存在する。各メモリ層１２には、追加Ｉ／Ｏライン（例えば、図示していないが、セルアドレス指定ライン、並びに電力及び接地ライン）を含むことも可能である。
【００２３】
詳細に後述するように、メモリ層１２は、製造時に同じとすることも可能であるが、メモリ層１２が、積層体（スタック）へと構成される前または後に、１つの組をなすＮ個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにカスタマイズすることも可能である。メモリシステム１０には、１つの組をなすＮ個の電気コネクタ２０が含まれ、その各コネクタが、それぞれの出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）をそれぞれの組２２をなすＮ個の対応するＩ／Ｏライン１８に電気接続する。各組２２をなす対応するＩ／Ｏライン１８は、Ｎ個のメモリ層１２のそれぞれからのＩ／Ｏライン１８の１つによって構成される。ただし、対応するメモリ層１２の共通データライン１６に対する電気通信経路を提供するのは、各組２２をなす対応するＩ／Ｏライン１８のうちの１つのＩ／Ｏライン１８だけである。こうして、データは他の層とは独立して、個々の層に送信、又は個々の層から検索する（直列または並列に）ことが可能になる。実施態様によっては、電気コネクタ２０は、導電材料のストリップとして実施することも可能である。
【００２４】
図３を参照すると、前述のように各メモリ層１２には、Ｎ個のＩ／Ｏライン１８が含まれているが、ここでＮはメモリシステム１０におけるメモリ層１２の数である。各Ｉ／Ｏライン１８は、それぞれの電気コネクタ２０によってそれぞれの出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）に電気的に結合されている。Ｉ／Ｏライン１８の１つは、カスタマイズラインに相当し、ダイオード２４を含んでいる。ダイオード２４は、メモリ層１２のカスタマイズプロセス中には順バイアスがかけられ、メモリシステム１０の通常動作中には 逆バイアスがかけられる。残りのＮ−１個のＩ／Ｏライン１８は、それぞれメモリ層１２の可能性のあるアクセスラインに対応し、それぞれのカスタマイズ素子２６を含んでいる。カスタマイズ素子２６は、例えばカスタマイズ素子２６を電気的に短絡させるか、または電気的に溶断（または、電気的開放状態に変換）して、１つの組をなすＮ個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにすることによって変更可能である。カスタマイズ素子２６は、抵抗素子、導体素子、ヒューズ素子、及びアンチヒューズ素子を含む、従来の任意の追記型プログラマブル回路素子の形態で実施することが可能である。カスタマイズ素子が相対的に大きい電気抵抗によって特徴付けられた実施態様の場合（例えば、抵抗器またはアンチヒューズ）、各メモリ層１２毎に、Ｎ個の可能性のあるアクセスＩ／Ｏライン１８の１つのカスタマイズ素子が短絡させられ、残りの（Ｎ−１）個のＩ／Ｏラインのカスタマイズ素子は、変更されない状態のままにしておかれる。カスタマイズ素子が相対的に小さい電気抵抗によって特徴付けられた実施態様の場合（例えば、導体またはヒューズ）、各メモリ層１２毎に、Ｎ個の可能性のあるアクセスＩ／Ｏライン１８の１つのカスタマイズ素子２６が、変更されない状態のままにしておかれ、残りの（Ｎ−１）個のＩ／Ｏラインのカスタマイズ素子２６は、溶断されて電気的開放状態になる。
【００２５】
上述のように、メモリ層１２は３次元積層体をなすように構成する前または後に、カスタマイズすることが可能である。
【００２６】
図４及び図５を参照すると、実施態様の１つにおいて、メモリ層１２は、下記のように積層をなすように構成される前にカスタマイズすることが可能である。まず、１つの組をなすN個のメモリ層１２を入手する（ステップ３０）。メモリ層１２は、同一になるように製造されるのが望ましい。次に、各メモリ層１２をカスタマイズして、１つの組をなすN個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に電気通信経路を提供するようにする（ステップ３２）。図５に示すように、各メモリ層１２のカスタマイズプロセスには、ターゲットカスタマイズ素子３４の両端に電圧（Ｖ）を印加することを含むことが可能である。電圧（Ｖ）の印加は、例えばカスタマイズラインに対応する出力ノード（Ｏ０）に電圧源３６を接続し、ターゲットカスタマイズ素子３４に対応する出力ノード（Ｏ１）を接地することによって実施可能である。印加電圧（Ｖ）を十分に高くすることによって、ターゲットカスタマイズ素子３４を短絡または溶断させるのに十分な電流をターゲットカスタマイズ素子３４に流すことが可能になる。
【００２７】
実施態様によっては、印加電圧はターゲットカスタマイズ素子３４の短絡または溶断に必要なレベル以下にすることが可能な場合もあるが、カスタマイズプロセスは、光学的または化学的に補助することができる。例えば、実施態様によっては、ターゲットカスタマイズ素子３４によって吸収される波長を備えた光３８によって、ターゲットカスタマイズ素子３４を照射することが可能な場合もある。光を吸収すると、ターゲットカスタマイズ素子３４の導電率が高まり、従って、印加されるある特定のバイアスに対して、ターゲットカスタマイズ素子３４を流れる電流が増大する。これらの実施態様において、カスタマイズ素子２６は、感光材料（例えば、アモルファスシリコン）から形成されるのが望ましい。実施態様によっては、酸化雰囲気の存在によって、カスタマイズプロセスを補助することも可能である。例えば、カスタマイズ電圧（Ｖ）が印加されている間、ターゲットカスタマイズ素子３４の近くに酸化ガス４０（例えば、酸素）を供給することが可能である。
【００２８】
各メモリ層１２のカスタマイズ（ステップ３２）が済むと、Ｎ個のメモリ層が積層体へと構成される（ステップ４２）。１つの組をなすＮ個の出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）のそれぞれが、それぞれの組２２をなすＮ個の対応するＩ／Ｏライン１８に対して電気接続され、各組２２は、Ｎ個のメモリ層１２のそれぞれからの１つのＩ／Ｏライン１８から構成される。
【００２９】
実施態様の１つにおいて、図６及び図７を参照すると、メモリ層１２は、下記のように、積層をなすように構成した後で、カスタマイズすることが可能である。まず、１つの組をなすＮ個のメモリ層１２を入手する（ステップ５０）。メモリ層１２は、同一になるように製造するのが望ましい。Ｎ個のメモリ層が、積層体へと構成される（ステップ５２）。各メモリ層１２を積層体へと構成した後（ステップ５２）、１つの組２２をなすＮ個の出力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、Ｏ Ｎ−１ ）のそれぞれが、それぞれの組２２をなすＮ個の対応するＩ／Ｏライン１８に対して電気接続され、各組２２は、Ｎ個のメモリ層１２のそれぞれからの１つのＩ／Ｏライン１８から構成される（ステップ５４）。次に、各層１２をカスタマイズして、１つの組をなすＮ個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにする（ステップ５６）。
【００３０】
この実施態様の場合、カスタマイズ出力ノード（Ｏ０）に電圧を印加し、ターゲットカスタマイズ素子３４を含む１つの組２２の対応するＩ／Ｏライン１８に対応する出力ノード（Ｏ１）を接地することが可能である。この状況において、メモリ層１２のそれぞれにおける対応するカスタマイズ素子２６は、印加電圧が降下することになる。カスタマイズ電圧が印加されている間に、カスタマイズされるべきカスタマイズ素子２６は、上述のように、適合するバイアス条件下において光３４で照射することによって短絡または溶断されることが可能である。この場合、カスタマイズ照射は、メモリ層１２の積層の側部に施すことが可能である。各メモリ層１２は、約１０μｍ又はそれより大きい厚さを備えることが可能である。この場合、個々のカスタマイズ素子の選択には、約１μｍほどの照射スポット直径で十分であろう。光照射ビームを揺動させて、ターゲットカスタマイズ素子３４に対しアライメントをとることによって、印加電圧に関連したセンス電子装置が、ターゲットカスタマイズ素子３４の中心にビームを合わせるのに必要な情報を提供できるようになる。光ビームを変調することによって、アライメントの正確さを高めることも可能である。この技法と単純な走査方法（例えば、上部メモリ層または下部メモリ層を検出するための）を組み合わせると、特定のターゲットカスタマイズ素子３４の位置を明らかにすることが可能になる。
【００３１】
図７に示すように、メモリ層１２のカスタマイズ（ステップ５６）が済むと、各組２２をなすN個の対応するＩ／Ｏライン１８のうちの１つだけが、対応する出力ノードに対する電気通信経路を提供することになる。
【００３２】
他の実施態様は、請求項の範囲内に含まれる。
【００３３】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．メモリシステム（１０）であって、
N個のメモリ層からなる積層体（１２）であって、各メモリ層（１２）が、
共通データライン（１６）にそれぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合された、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなり、
前記１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）のうちの１つだけが、前記共通データライン（１６）に対する電気通信経路を提供する、N個のメモリ層からなる積層体（１２）と、及び
１つの組をなすN個の電気コネクタ（２０）であって、各電気コネクタが、それぞれの出力ノードをそれぞれの組をなすN個の対応するＩ／Ｏライン（１８）に電気接続する、１つの組をなすN個の電気コネクタ（２０）とからなり、
各組をなす対応するＩ／Ｏライン（１８）が、前記N個のメモリ層（１２）からのＩ／Ｏライン（１８）の１つから構成されている、メモリシステム。
２．各メモリ層（１２）の前記N個のＩ／Ｏライン（１８）の１つが、短絡カスタマイズ素子（２６）を含み、各メモリ層（１２）の残りの（N−１）個のＩ／Ｏライン（１８）の各々が、もとの変更されていないカスタマイズ素子（２６）を含む、上項１に記載のメモリシステム。
３．各メモリ層（１２）の前記N個のＩ／Ｏライン（１８）の１つが、もとの変更されていないカスタマイズ素子（２６）を含み、各メモリ層（１２）の残りの（N−１）個のＩ／Ｏライン（１８）の各々が、溶断カスタマイズ素子（２６）を含む、上項１に記載のメモリシステム。
４．メモリシステム（１０）を製造する方法であって、
N個のメモリ層（１２）を入手するステップであって、各メモリ層（１２）が、
共通データライン（１６）にそれぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合された、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなる、N個のメモリ層（１２）を入手するステップと、
各メモリ層（１２）の前記１つの組をなすN個のＩ／Ｏライン（１８）のうちの１つだけが、前記共通データライン（１６）に対する電気通信経路を提供するように、前記メモリ層（１２）のそれぞれをカスタマイズするステップと、
前記N個のメモリ層（１２）を積層体へと構成するステップと、
１つの組をなすN個の出力ノードのそれぞれを、それぞれの組をなすN個の対応するＩ／Ｏライン（１８）に電気接続するステップとからなり、
各組をなす対応するＩ／Ｏライン（１８）が、前記N個のメモリ層（１２）のそれぞれからのＩ／Ｏライン（１８）から構成される、メモリシステム（１０）を製造する方法。
５．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に大きい電気抵抗によって特徴付けられたカスタマイズ素子（２６）を含み、前記メモリ層（１２）をカスタマイズするステップが、前記共通データライン（１６）に前記電気通信経路を提供する前記Ｉ／Ｏライン（１８）に対応する前記カスタマイズ素子（２６）を短絡させることを含む、上項４に記載の方法。
６．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に小さい電気抵抗によって特徴付けられたカスタマイズ素子（２６）を含み、前記メモリ層（１２）をカスタマイズするステップが、前記共通データライン（１６）に対する前記電気通信経路を提供するＩ／Ｏライン（１８）を除く、全てのＩ／Ｏライン（１８）の前記カスタマイズ素子（２６）を溶断することを含む、上項４に記載の方法。
７．前記メモリ層（１２）が積層体へと構成される前に、それぞれのメモリ層（１２）が、カスタマイズされる、上項４に記載の方法。
８．前記メモリ層（１２）が、積層体へと構成された後、それぞれのメモリ層（１２）が、カスタマイズされる、上項４に記載の方法。
９．前記Ｉ／Ｏライン（１８）のそれぞれが、カスタマイズ素子（２６）を含み、前記メモリ層（１２）のそれぞれをカスタマイズするステップが、各メモリ層（１２）毎に選択された部分組をなすカスタマイズ素子（２６）を照射して、その照射されたカスタマイズ素子（２６）を介して電気伝導性を増大させることを含む、上項４に記載の方法。
１０．メモリシステム（１０）の製造方法であって、
N個のメモリ層（１２）を入手するステップであって、各メモリ層（１２）が、
共通データライン（１６）にそれぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合されており、それぞれのカスタマイズ素子（２６）を組み込んでいる、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなる、N個のメモリ層（１２）を入手するステップと、
選択された部分組をなすカスタマイズ素子（２６）に電圧を印加し、照射することによって、前記メモリ層（１２）のそれぞれをカスタマイズし、各メモリ層（１２）の前記１つの組をなすN個のＩ／Ｏライン（１８）のうちの１つだけが、前記共通データライン（１６）に対する電気通信経路を提供するようにするステップとからなる方法。
【００３４】
【発明の効果】
本発明によれば、製造時には同一に作られ、３次元積層体をなすように構成する前または後に簡単にカスタマイズして、他の層とは独立して、データを個々の層に送信、又は個々の層から検索できるように（直列または並列に）することが可能な複数メモリ層を含むメモリシステムを提供することができることである。
【図面の簡単な説明】
【図１】 N個のメモリ層の略透視図である。
【図２】積層をなすように構成された図１のN個のメモリ層、及び、各コネクタが、それぞれの出力ノードをそれぞれの組をなすN個の対応するＩ／Ｏラインに電気接続する、１つの組をなすN個の電気コネクタに関する略正面図である。
【図３】メモリ素子アレイ、及びそれぞれ共通データラインによってメモリ素子アレイに結合された、１つの組をなす（N＋１）個のＩ／Ｏラインを含む、メモリ層のブロック図である。
【図４】メモリシステムの製造方法に関する流れ図である。
【図５】図４の方法に従ってカスタマイズされるメモリ層の略ブロック図である。
【図６】メモリシステムの製造方法に関する流れ図である。
【図７】図６の方法に従ってカスタマイズされるメモリ層の略ブロック図である。
【符号の説明】
１０ メモリシステム
１２ メモリ層
１４ メモリセル・アレイ
１６ 共通データライン
１８ Ｉ／Ｏライン
２０ 電気コネクタ
２６ カスタマイズ素子
Claims (2)
- Ｎ個のメモリ層を積層してメモリシステムを組み立てる方法であって、
各メモリ層が、
共通データラインにそれぞれ結合されているメモリセルのアレイと、
前記共通データラインにそれぞれ結合され、それぞれのカスタマイズ素子を含む組をなすＮ個の入力／出力（Ｉ／Ｏ）ラインと、
前記共通データラインに結合され、ダイオード素子を含むＩ／Ｏラインと、
からなり、
前記ダイオード素子を含むＩ／Ｏラインを介して、選択された部分組をなすカスタマイズ素子の両端に電圧を印加し、かつ当該カスタマイズ素子を照射することによって、前記メモリ層のそれぞれをカスタマイズし、それによって各メモリ層の前記組をなすＮ個のＩ／Ｏラインのうちの特定番目のＩ／Ｏラインの１つだけが、前記共通データラインに対する電気通信経路を提供するステップとからなる方法。 - 前記選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対して揺動しながら照射するステップと、
１つ又はそれより多くの前記選択された部分組をなすカスタマイズ素子の照射によって誘発される電気信号を検知するステップと、
検知された照射によって誘発された電気信号に基づき、前記選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対する照射をアライメントするステップとをさらに含む請求項１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/093,020 US6594171B1 (en) | 2002-03-07 | 2002-03-07 | Memory systems and methods of making the same |
| US10/093020 | 2002-03-07 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003331573A JP2003331573A (ja) | 2003-11-21 |
| JP2003331573A5 JP2003331573A5 (ja) | 2005-04-28 |
| JP4303006B2 true JP4303006B2 (ja) | 2009-07-29 |
Family
ID=22236384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003059670A Expired - Fee Related JP4303006B2 (ja) | 2002-03-07 | 2003-03-06 | メモリシステム及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6594171B1 (ja) |
| EP (1) | EP1343169B1 (ja) |
| JP (1) | JP4303006B2 (ja) |
| KR (1) | KR100936148B1 (ja) |
| CN (1) | CN1444278A (ja) |
| TW (1) | TWI259557B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11875834B2 (en) | 2020-09-17 | 2024-01-16 | Kioxia Corporation | Magnetic memory device and memory system |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882553B2 (en) * | 2002-08-08 | 2005-04-19 | Micron Technology Inc. | Stacked columnar resistive memory structure and its method of formation and operation |
| US20060203541A1 (en) * | 2003-03-18 | 2006-09-14 | Haruki Toda | Phase change memory device |
| US20050138012A1 (en) * | 2003-12-23 | 2005-06-23 | Royer Robert J.Jr. | Meta-data storage and access techniques |
| US7359279B2 (en) * | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| KR100800486B1 (ko) | 2006-11-24 | 2008-02-04 | 삼성전자주식회사 | 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법 |
| US20080259676A1 (en) * | 2007-04-17 | 2008-10-23 | Bernhard Ruf | Integrated Circuit, Memory Module, Method of Operating an Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Computer Program Product |
| KR100974174B1 (ko) * | 2009-11-03 | 2010-08-05 | 주식회사 파이로 | 방탄복 |
| TWI686923B (zh) * | 2010-02-16 | 2020-03-01 | 凡 歐貝克 | 3ｄ半導體裝置 |
| KR20110135298A (ko) * | 2010-06-10 | 2011-12-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008729A (en) | 1984-06-18 | 1991-04-16 | Texas Instruments Incorporated | Laser programming of semiconductor devices using diode make-link structure |
| WO1994001887A1 (en) * | 1992-07-07 | 1994-01-20 | Rtb Technology, Inc. | High density memory and method of forming the same |
| US5314840A (en) | 1992-12-18 | 1994-05-24 | International Business Machines Corporation | Method for forming an antifuse element with electrical or optical programming |
| FR2719967B1 (fr) | 1994-05-10 | 1996-06-07 | Thomson Csf | Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés. |
| US5731945A (en) * | 1995-02-22 | 1998-03-24 | International Business Machines Corporation | Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes |
| US5914906A (en) * | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| US5973396A (en) * | 1996-02-16 | 1999-10-26 | Micron Technology, Inc. | Surface mount IC using silicon vias in an area array format or same size as die array |
| JPH1154693A (ja) | 1997-07-29 | 1999-02-26 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100321169B1 (ko) | 1998-06-30 | 2002-05-13 | 박종섭 | 앤티퓨즈의프로그래밍회로 |
| JP2000091729A (ja) | 1998-09-07 | 2000-03-31 | Nec Eng Ltd | スタックメモリモジュール |
| US6122187A (en) * | 1998-11-23 | 2000-09-19 | Micron Technology, Inc. | Stacked integrated circuits |
-
2002
- 2002-03-07 US US10/093,020 patent/US6594171B1/en not_active Expired - Lifetime
- 2002-11-22 TW TW091134113A patent/TWI259557B/zh not_active IP Right Cessation
-
2003
- 2003-02-28 EP EP03251246A patent/EP1343169B1/en not_active Expired - Lifetime
- 2003-03-05 KR KR1020030013582A patent/KR100936148B1/ko active IP Right Grant
- 2003-03-06 JP JP2003059670A patent/JP4303006B2/ja not_active Expired - Fee Related
- 2003-03-07 CN CN03119885A patent/CN1444278A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11875834B2 (en) | 2020-09-17 | 2024-01-16 | Kioxia Corporation | Magnetic memory device and memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI259557B (en) | 2006-08-01 |
| US6594171B1 (en) | 2003-07-15 |
| KR20030074205A (ko) | 2003-09-19 |
| KR100936148B1 (ko) | 2010-01-12 |
| EP1343169B1 (en) | 2012-04-11 |
| JP2003331573A (ja) | 2003-11-21 |
| TW200304206A (en) | 2003-09-16 |
| EP1343169A2 (en) | 2003-09-10 |
| CN1444278A (zh) | 2003-09-24 |
| EP1343169A3 (en) | 2004-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040617 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040617 |
|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080422 |
|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090209 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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