JP2003331573A - メモリシステム及びその製造方法 - Google Patents
メモリシステム及びその製造方法Info
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- 230000015654 memory Effects 0.000 title claims abstract description 154
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 238000003475 lamination Methods 0.000 abstract 2
- 238000000034 method Methods 0.000 description 18
- 230000001678 irradiating effect Effects 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 2
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 1
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 1
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 101000585507 Solanum tuberosum Cytochrome b-c1 complex subunit 7 Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】製造時には同一に作られるが、3次元積層をな
すように構成する前または後に簡単にカスタマイズし
て、他の層とは独立して、データを個々の層に送信、又
は個々の層から検索できるように（直列または並列に）
することが可能な複数メモリ層を含む、メモリシステム
を提供すること。 【解決手段】メモリシステム(10)と、その製造方法が詳
述されている。一実施例では、メモリシステム(10)は、
製造時は同一で作られ、層が3次元積層体で構成される
前後に容易にカスタマイズ可能であり、そのためデータ
が他の層から独立して、直列か並列で、個々の層へ送
信、又は個々の層から検索される、複数のメモリ層(12)
を含むことができる。
すように構成する前または後に簡単にカスタマイズし
て、他の層とは独立して、データを個々の層に送信、又
は個々の層から検索できるように（直列または並列に）
することが可能な複数メモリ層を含む、メモリシステム
を提供すること。 【解決手段】メモリシステム(10)と、その製造方法が詳
述されている。一実施例では、メモリシステム(10)は、
製造時は同一で作られ、層が3次元積層体で構成される
前後に容易にカスタマイズ可能であり、そのためデータ
が他の層から独立して、直列か並列で、個々の層へ送
信、又は個々の層から検索される、複数のメモリ層(12)
を含むことができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリシステム及
びその製造方法に関するものである。 【０００２】 【従来の技術】一般に、メモリシステムには、個別にア
クセス可能なセルのアレイをなすように構成された、複
数のメモリ素子が含まれている。様々なメモリシステム
がアプリケーション別に存在する。例えば、その内容保
持に継続的に電源を必要とする揮発性メモリ（例えば、
ダイナミックランダムアクセスメモリ）の使用により、
大記憶容量と、マイクロプロセッサ系の用途のための汎
用カスタマイズオプションが得られる。その内容保持に
継続的に電源を必要としない不揮発性メモリ（例えば、
読み取り専用メモリ及びプログラマブルロジックアレ
イ）の使用により、相対的に小さい記憶容量と、限定さ
れたカスタマイズオプションが得られる。 【０００３】不揮発性メモリは、一般に２つのやり方の
１つで情報を記憶する。すなわち、不揮発性メモリは、
電荷を蓄積するか、または固有の物理構造を記憶するこ
とが可能である。電荷を蓄積する不揮発性メモリは、相
対的に小さい電流を利用して、メモリ素子の記憶場所に
電荷を蓄積する。一方、構造を変化させるメモリは、一
般に大電流を利用して、メモリ素子（例えば、カスタマ
イズメモリ素子またはカルコゲニドメモリ素子）の物理
構造を変化させる。電荷蓄積式及び構造変化式不揮発性
メモリの場合、両方とも、一般にアクセスデバイス（例
えばアクセストランジスタまたはアクセスダイオード）
によって、関連メモリ素子に個別のアクセスが行われ
る。読み取り操作中、読み取られる特定のメモリセルに
関連したアクセスデバイスを除いて、メモリアレイにお
ける全アクセスデバイスがオフになる。 【０００４】メモリセルの記録密度を高めるため、３次
元メモリシステムが提案されている。例えば、下記特許
文献1には、それぞれ複数の電子コンポーネントパッケ
ージ（例えば、メモリチップパッケージ）を支持する複
数のプリント回路基板を互いに積層して、相互接続され
た電子コンポーネントの３次元アレイを形成した、メモ
リシステムの記載がある。この積層体がスライスされ
て、バーが形成される。電子コンポーネントパッケージ
のピンは、プリント回路基板のトラックによってバーの
側面に電気接続される。パッケージは、バーの側面によ
って互いに接続される。次に、バーがスライスされて、
積層されたパッケージの単位ブロックが得られる。 【０００５】 【特許文献１】米国特許第５，６４０，７６０号 【０００６】 【発明が解決しようとする課題】本発明の目的は、製造
時には同一に作られ、３次元積層体をなすように構成す
る前または後に簡単にカスタマイズして、他の層とは独
立してデータを個々の層に送信、又は個々の層から検索
できるように（直列または並列に）することが可能な複
数メモリ層を含む、メモリシステムを提供することであ
る。 【０００７】 【課題を解決するための手段】本発明は、製造時には同
一に作られ、３次元積層体をなすように構成する前また
は後に簡単にカスタマイズして、他の層とは独立して、
データを個々の層に送信、又は個々の層から検索できる
ように（直列または並列に）することが可能な複数メモ
リ層を含む、メモリシステムを特徴とする。 【０００８】態様の１つにおいて、本発明はN個のメモ
リ層からなる積層体を含むメモリシステムを特徴とす
る。各メモリ層には、それぞれ共通データラインに結合
されたメモリセルのアレイと、それぞれ共通データライ
ンに結合された１つの組をなすN個の入力／出力（Ｉ／
Ｏ）ラインが含まれている。この１つの組をなすN個の
Ｉ／Ｏラインのうちの１つだけが、共通データラインに
対する電気通信経路を提供している。メモリシステムに
は、各コネクタがそれぞれの出力ノードをそれぞれの組
をなすN個の対応するＩ／Ｏラインに電気接続する、１
つの組をなすN個の電気コネクタも含まれている。各組
をなす対応するＩ／Ｏラインは、N個のメモリ層のそれ
ぞれからのＩ／Ｏラインの１つによって構成されてい
る。 【０００９】本発明のこの態様による実施態様には、下
記特徴の１つ又はそれより多くのものを含むことが可能
である。 【００１０】好ましくは、各組をなす対応するＩ／Ｏラ
インの１つのＩ／Ｏラインだけが対応するメモリ層の共
通データラインに電気通信経路を提供する。 【００１１】実施態様によっては、各メモリ層のN個の
Ｉ／Ｏラインのうちの１つに、短絡したカスタマイズ素
子が含まれ、各メモリ層の残りの（N−１）個のＩ／Ｏ
ラインのそれぞれに、もとの変更されていないカスタマ
イズ素子が含まれ得る。例えば、カスタマイズ素子のそ
れぞれには、もともと相対的に大きい電気抵抗によって
特徴付けられた素子を含むことが可能である。 【００１２】実施態様によっては、各メモリ層のN個の
Ｉ／Ｏラインのうちの１つに、もとの非変更カスタマイ
ズ素子が含まれ、各メモリ層の残りの（N−１）個のＩ
／Ｏラインのそれぞれに、溶断（または電気的に開放さ
れた）カスタマイズ素子が含まれ得る。例えば、カスタ
マイズ素子のそれぞれには、もともと相対的に小さい電
気抵抗によって特徴付けられた素子を含むことが可能で
ある。 【００１３】もう１つの態様において、本発明はメモリ
システムの製造方法を特徴とする。本発明の方法によれ
ば、上述のN個のメモリ層を入手する。N個のメモリ層
は、積層体へと構成される。１つの組をなすN個の出力
ノードのそれぞれが、それぞれの組をなすN個の対応す
るＩ／Ｏラインに電気接続されるが、ここで、各組をな
す対応するＩ／Ｏラインは、N個のメモリ層のそれぞれ
からのＩ／Ｏラインの１つによって構成される。 【００１４】本発明のこの態様による実施形態には、下
記特徴の１つ又はそれより多くのものを含むことが可能
である。 【００１５】実施態様によっては、Ｉ／Ｏラインのそれ
ぞれに、相対的に大きい電気抵抗によって特徴付けられ
たカスタマイズ素子が含まれ、メモリ層のカスタマイズ
ステップに、共通データラインに対する電気通信経路を
提供するＩ／Ｏラインに対応するカスタマイズ素子を短
絡させるステップが含まれるものもある。カスタマイズ
素子の短絡ステップには、カスタマイズ素子の両端に電
圧を印加するステップを含むことが可能である。カスタ
マイズ素子の短絡ステップには、短絡させるカスタマイ
ズ素子を照射するステップを含むことが可能であり、そ
のステップ中、照射されるカスタマイズ素子の電気伝導
性を高めるため、電圧が印加されている。実施態様によ
っては、カスタマイズ素子の短絡ステップに、電圧が印
加されている間に、短絡させるカスタマイズ素子の近く
に酸化雰囲気を生成するステップが含まれるものもあ
る。 【００１６】実施態様によっては、Ｉ／Ｏラインのそれ
ぞれに、相対的に小さい電気抵抗によって特徴付けられ
たカスタマイズ素子が含まれ、メモリ層のカスタマイズ
ステップに、共通データラインに対する電気通信経路を
提供するＩ／Ｏラインを除く、全てのＩ／Ｏラインのカ
スタマイズ素子を溶断するステップが含まれるものもあ
る。カスタマイズ素子の溶断ステップには、カスタマイ
ズ素子の両端に電圧を印加するステップを含むことが可
能である。カスタマイズ素子の溶断ステップには、溶断
させるカスタマイズ素子を照射するステップを含むこと
が可能であり、そのステップ中、照射されるカスタマイ
ズ素子の電気伝導性を高めるため、電圧が印加されてい
る。実施態様によっては、カスタマイズ素子の溶断ステ
ップに、電圧が印加されている間に、溶断させるカスタ
マイズ素子の近くに酸化雰囲気を生成するステップが含
まれるものもある。 【００１７】実施態様によっては、各メモリ層のカスタ
マイズは、メモリ層を積層体へと構成する前に実施され
てもよい。実施態様によっては、各メモリ層のカスタマ
イズが、メモリ層を積層体へと構成した後に実施されて
もよい。 【００１８】もう１つの態様では、本発明はメモリシス
テムの製造方法を特徴とする。本発明の方法によれば、
N個のメモリ層を入手する。各メモリ層には、それぞれ
共通データラインに結合されたメモリセルのアレイと、
それぞれ共通データラインに結合され、それぞれのカス
タマイズ素子を含む、１つの組をなすN個の入力／出力
（Ｉ／Ｏ）ラインが含まれている。メモリ層のそれぞれ
は、選択された部分組をなすカスタマイズ素子に電圧を
印加し、照射することによって、各メモリ層の１つの組
をなすN個のＩ／Ｏラインのうちの１つだけが、共通デ
ータラインに対する電気通信経路を提供するようにカス
タマイズされる。 【００１９】照射を施すことによって、照射されたカス
タマイズ素子の電気伝導性が好適に高められる。実施態
様によっては、照射は選択された部分組をなすカスタマ
イズ素子の１つ又はそれより多くのものに対して揺動し
ながら施され（dithered）、１つ又はそれより多くの選
択された部分組をなすカスタマイズ素子の照射によって
誘発される電気信号が検知されるものもある。選択され
た部分組をなすカスタマイズ素子の１つ又はそれより多
くのものに対する照射のアライメントは、照射で誘発さ
れる電気信号の検知に基づいて施すことが可能である。 【００２０】本発明の他の特徴及び利点については、図
面及び請求項、並びに下記の説明から明らかになるであ
ろう。 【００２１】 【発明の実施の形態】以下の説明において、同様の参照
番号は同様の構成要素を識別するために利用される。さ
らに、図面は典型的な実施形態の主たる特徴の概略を図
表の方法で例示することを意図したものである。図面
は、実際の実施態様の全ての特徴を描くとか、あるいは
描かれた構成要素の相対的寸法を表すことを意図したも
のではなく、一定の比率では描かれていない。 【００２２】図１及び図２を参照すると、実施態様の１
つにおいて、メモリシステム１０には、積層をなすN個
のメモリ層１２が含まれている。各メモリ層には、それ
ぞれ、共通データライン１６に結合されたメモリ素子
（またはセル）のアレイ１４と、それぞれ共通データラ
イン１６に結合された１つの組をなすN個の入力／出力
（Ｉ／Ｏ）ライン１８が含まれている。メモリ素子アレ
イ１４は、従来の揮発性及び不揮発性メモリ素子アレイ
を含む、多種多様な従来のメモリ素子アレイの任意の１
つとして実施可能である。実施態様によっては、アレイ
１４のメモリ素子が、磁気ランダムアクセスメモリ（Ｍ
ＲＡＭ）素子、相変化メモリ素子、抵抗ポリマメモリ素
子、ポリシリコンメモリ素子、及び追記型（例えば、ヒ
ューズ系またはアンチヒューズ系の）抵抗メモリ素子と
いった、従来の抵抗メモリ素子として実施されるものも
ある。一般に、Ｉ／Ｏライン１８の数は、メモリ層１２
と等しいか又はそれより多い。例示の実施態様の場合、
（N＋１）個のＩ／Ｏライン、すなわち１つのカスタマ
イズラインと、N個の可能性のあるアクセスＩ／Ｏライ
ンが存在する。各メモリ層１２には、追加Ｉ／Ｏライン
（例えば、図示していないが、セルアドレス指定ライ
ン、並びに電力及び接地ライン）を含むことも可能であ
る。 【００２３】詳細に後述するように、メモリ層１２は、
製造時に同じとすることも可能であるが、メモリ層１２
が、積層体(スタック)へと構成される前または後に、１
つの組をなすN個の可能性のあるアクセスＩ／Ｏライン
１８のうちの１つだけが、共通データライン１６に対す
る電気通信経路を提供するようにカスタマイズすること
も可能である。メモリシステム１０には、１つの組をな
すN個の電気コネクタ２０が含まれ、その各コネクタ
が、それぞれの出力ノード（Ｏ０、Ｏ１、
Ｏ２、．．．、ＯＮ）をそれぞれの組２２をなすN個の
対応するＩ／Ｏライン１８に電気接続する。各組２２を
なす対応するＩ／Ｏライン１８は、N個のメモリ層１２
のそれぞれからのＩ／Ｏライン１８の１つによって構成
される。ただし、対応するメモリ層１２の共通データラ
イン１６に対する電気通信経路を提供するのは、各組２
２をなす対応するＩ／Ｏライン１８のうちの１つのＩ／
Ｏライン１８だけである。こうして、データは他の層と
は独立して、個々の層に送信、又は個々の層から検索す
る（直列または並列に）ことが可能になる。実施態様に
よっては、電気コネクタ２０は、導電材料のストリップ
として実施することも可能である。 【００２４】図３を参照すると、前述のように各メモリ
層１２には、（N＋１）個のＩ／Ｏライン１８が含まれ
ているが、ここでＮはメモリシステム１０におけるメモ
リ層１２の数である。各Ｉ／Ｏライン１８は、それぞれ
の電気コネクタ２０によってそれぞれの出力ノード（Ｏ
０、Ｏ１、Ｏ２、．．．、ＯＮ）に電気的に結合されて
いる。Ｉ／Ｏライン１８の１つは、カスタマイズライン
に相当し、ダイオード２４を含んでいる。ダイオード２
４は、メモリ層１２のカスタマイズプロセス中には順バ
イアスがかけられ、メモリシステム１０の通常動作中に
は逆バイアスがかけられる。残りのN個のＩ／Ｏライン
１８は、それぞれメモリ層１２の可能性のあるアクセス
ラインに対応し、それぞれのカスタマイズ素子２６を含
んでいる。カスタマイズ素子２６は、例えばカスタマイ
ズ素子２６を電気的に短絡させるか、または電気的に溶
断（または、電気的開放状態に変換）して、１つの組を
なすN個の可能性のあるアクセスＩ／Ｏライン１８のう
ちの１つだけが、共通データライン１６に対する電気通
信経路を提供するようにすることによって変更可能であ
る。カスタマイズ素子２６は、抵抗素子、導体素子、ヒ
ューズ素子、及びアンチヒューズ素子を含む、従来の任
意の追記型プログラマブル回路素子の形態で実施するこ
とが可能である。カスタマイズ素子が相対的に大きい電
気抵抗によって特徴付けられた実施態様の場合（例え
ば、抵抗器またはアンチヒューズ）、各メモリ層１２毎
に、N個の可能性のあるアクセスＩ／Ｏライン１８の１
つのカスタマイズ素子が短絡させられ、残りの（N−
１）個のＩ／Ｏラインのカスタマイズ素子は、変更され
ない状態のままにしておかれる。カスタマイズ素子が相
対的に小さい電気抵抗によって特徴付けられた実施態様
の場合（例えば、導体またはヒューズ）、各メモリ層１
２毎に、N個の可能性のあるアクセスＩ／Ｏライン１８
の１つのカスタマイズ素子２６が、変更されない状態の
ままにしておかれ、残りの（N−１）個のＩ／Ｏライン
のカスタマイズ素子２６は、溶断されて電気的開放状態
になる。 【００２５】上述のように、メモリ層１２は３次元積層
体をなすように構成する前または後に、カスタマイズす
ることが可能である。 【００２６】図４及び図５を参照すると、実施態様の１
つにおいて、メモリ層１２は、下記のように積層をなす
ように構成される前にカスタマイズすることが可能であ
る。まず、１つの組をなすN個のメモリ層１２を入手す
る（ステップ３０）。メモリ層１２は、同一になるよう
に製造されるのが望ましい。次に、各メモリ層１２をカ
スタマイズして、１つの組をなすN個の可能性のあるア
クセスＩ／Ｏライン１８のうちの１つだけが、共通デー
タライン１６に電気通信経路を提供するようにする（ス
テップ３２）。図５に示すように、各メモリ層１２のカ
スタマイズプロセスには、ターゲットカスタマイズ素子
３４の両端に電圧（Ｖ）を印加することを含むことが可
能である。電圧（Ｖ）の印加は、例えばカスタマイズラ
インに対応する出力ノード（Ｏ０）に電圧源３６を接続
し、ターゲットカスタマイズ素子３４に対応する出力ノ
ード（Ｏ１）を接地することによって実施可能である。
印加電圧（Ｖ）を十分に高くすることによって、ターゲ
ットカスタマイズ素子３４を短絡または溶断させるのに
十分な電流をターゲットカスタマイズ素子３４に流すこ
とが可能になる。 【００２７】実施態様によっては、印加電圧はターゲッ
トカスタマイズ素子３４の短絡または溶断に必要なレベ
ル以下にすることが可能な場合もあるが、カスタマイズ
プロセスは、光学的または化学的に補助することができ
る。例えば、実施態様によっては、ターゲットカスタマ
イズ素子３４によって吸収される波長を備えた光３８に
よって、ターゲットカスタマイズ素子３４を照射するこ
とが可能な場合もある。光を吸収すると、ターゲットカ
スタマイズ素子３４の導電率が高まり、従って、印加さ
れるある特定のバイアスに対して、ターゲットカスタマ
イズ素子３４を流れる電流が増大する。これらの実施態
様において、カスタマイズ素子２６は、感光材料（例え
ば、アモルファスシリコン）から形成されるのが望まし
い。実施態様によっては、酸化雰囲気の存在によって、
カスタマイズプロセスを補助することも可能である。例
えば、カスタマイズ電圧（Ｖ）が印加されている間、タ
ーゲットカスタマイズ素子３４の近くに酸化ガス４０
（例えば、酸素）を供給することが可能である。 【００２８】各メモリ層１２のカスタマイズ（ステップ
３２）が済むと、N個のメモリ層が積層体へと構成され
る（ステップ４２）。１つの組をなす（N＋１）個の出
力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、ＯＮ）のそれぞ
れが、それぞれの組２２をなすN個の対応するＩ／Ｏラ
イン１８に対して電気接続され、各組２２は、N個のメ
モリ層１２のそれぞれからの１つのＩ／Ｏライン１８か
ら構成される。 【００２９】実施態様の１つにおいて、図６及び図７を
参照すると、メモリ層１２は、下記のように、積層をな
すように構成した後で、カスタマイズすることが可能で
ある。まず、１つの組をなすN個のメモリ層１２を入手
する（ステップ５０）。メモリ層１２は、同一になるよ
うに製造するのが望ましい。N個のメモリ層が、積層体
へと構成される（ステップ５２）。各メモリ層１２を積
層体へと構成した後（ステップ５２）、１つの組２２を
なす（N＋１）個の出力ノード（Ｏ０、Ｏ１、
Ｏ２、．．．、ＯＮ）のそれぞれが、それぞれの組２２
をなすN個の対応するＩ／Ｏライン１８に対して電気接
続され、各組２２は、N個のメモリ層１２のそれぞれか
らの１つのＩ／Ｏライン１８のから構成される（ステッ
プ５４）。次に、各層１２をカスタマイズして、１つの
組をなすN個の可能性のあるアクセスＩ／Ｏライン１８
のうちの１つだけが、共通データライン１６に対する電
気通信経路を提供するようにする（ステップ５６）。 【００３０】この実施態様の場合、カスタマイズ出力ノ
ード（Ｏ０）に電圧を印加し、ターゲットカスタマイズ
素子３４を含む１つの組２２の対応するＩ／Ｏライン１
８に対応する出力ノード（Ｏ１）を接地することが可能
である。この状況において、メモリ層１２のそれぞれに
おける対応するカスタマイズ素子２６は、印加電圧が降
下することになる。カスタマイズ電圧が印加されている
間に、カスタマイズされるべきカスタマイズ素子２６
は、上述のように、適合するバイアス条件下において光
３４で照射することによって短絡または溶断されること
が可能である。この場合、カスタマイズ照射は、メモリ
層１２の積層の側部に施すことが可能である。各メモリ
層１２は、約１０μｍ又はそれより大きい厚さを備える
ことが可能である。この場合、個々のカスタマイズ素子
の選択には、約１μｍほどの照射スポット直径で十分で
あろう。光照射ビームを揺動させて、ターゲットカスタ
マイズ素子３４に対しアライメントをとることによっ
て、印加電圧に関連したセンス電子装置が、ターゲット
カスタマイズ素子３４の中心にビームを合わせるのに必
要な情報を提供できるようになる。光ビームを変調する
ことによって、アライメントの正確さを高めることも可
能である。この技法と単純な走査方法（例えば、上部メ
モリ層または下部メモリ層を検出するための）を組み合
わせると、特定のターゲットカスタマイズ素子３４の位
置を明らかにすることが可能になる。 【００３１】図７に示すように、メモリ層１２のカスタ
マイズ（ステップ５６）が済むと、各組２２をなすN個
の対応するＩ／Ｏライン１８のうちの１つだけが、対応
する出力ノードに対する電気通信経路を提供することに
なる。 【００３２】他の実施態様は、請求項の範囲内に含まれ
る。 【００３３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．メモリシステム（１０）であって、N個のメモリ層
からなる積層体（１２）であって、各メモリ層（１２）
が、共通データライン（１６）にそれぞれ結合されたメ
モリセルのアレイ（１４）と、及び、前記共通データラ
イン（１６）にそれぞれ結合された、１つの組をなすN
個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなり、
前記１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン
（１８）のうちの１つだけが、前記共通データライン
（１６）に対する電気通信経路を提供する、N個のメモ
リ層からなる積層体（１２）と、及び１つの組をなすN
個の電気コネクタ（２０）であって、各電気コネクタ
が、それぞれの出力ノードをそれぞれの組をなすN個の
対応するＩ／Ｏライン（１８）に電気接続する、１つの
組をなすN個の電気コネクタ（２０）とからなり、各組
をなす対応するＩ／Ｏライン（１８）が、前記N個のメ
モリ層（１２）からのＩ／Ｏライン（１８）の１つから
構成されている、メモリシステム。 ２．各メモリ層（１２）の前記N個のＩ／Ｏライン（１
８）の１つが、短絡カスタマイズ素子（２６）を含み、
各メモリ層（１２）の残りの（N−１）個のＩ／Ｏライ
ン（１８）の各々が、もとの変更されていないカスタマ
イズ素子（２６）を含む、上項１に記載のメモリシステ
ム。 ３．各メモリ層（１２）の前記N個のＩ／Ｏライン（１
８）の１つが、もとの変更されていないカスタマイズ素
子（２６）を含み、各メモリ層（１２）の残りの（N−
１）個のＩ／Ｏライン（１８）の各々が、溶断カスタマ
イズ素子（２６）を含む、上項１に記載のメモリシステ
ム。 ４．メモリシステム（１０）を製造する方法であって、
N個のメモリ層（１２）を入手するステップであって、
各メモリ層（１２）が、共通データライン（１６）にそ
れぞれ結合されたメモリセルのアレイ（１４）と、及
び、前記共通データライン（１６）にそれぞれ結合され
た、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン
（１８）とからなる、N個のメモリ層（１２）を入手す
るステップと、各メモリ層（１２）の前記１つの組をな
すN個のＩ／Ｏライン（１８）のうちの１つだけが、前
記共通データライン（１６）に対する電気通信経路を提
供するように、前記メモリ層（１２）のそれぞれをカス
タマイズするステップと、前記N個のメモリ層（１２）
を積層体へと構成するステップと、１つの組をなすN個
の出力ノードのそれぞれを、それぞれの組をなすN個の
対応するＩ／Ｏライン（１８）に電気接続するステップ
とからなり、各組をなす対応するＩ／Ｏライン（１８）
が、前記N個のメモリ層（１２）のそれぞれからのＩ／
Ｏライン（１８）から構成される、メモリシステム（１
０）を製造する方法。 ５．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に
大きい電気抵抗によって特徴付けられたカスタマイズ素
子（２６）を含み、前記メモリ層（１２）をカスタマイ
ズするステップが、前記共通データライン（１６）に前
記電気通信経路を提供する前記Ｉ／Ｏライン（１８）に
対応する前記カスタマイズ素子（２６）を短絡させるこ
とを含む、上項４に記載の方法。 ６．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に
小さい電気抵抗によって特徴付けられたカスタマイズ素
子（２６）を含み、前記メモリ層（１２）をカスタマイ
ズするステップが、前記共通データライン（１６）に対
する前記電気通信経路を提供するＩ／Ｏライン（１８）
を除く、全てのＩ／Ｏライン（１８）の前記カスタマイ
ズ素子（２６）を溶断することを含む、上項４に記載の
方法。 ７．前記メモリ層（１２）が積層体へと構成される前
に、それぞれのメモリ層（１２）が、カスタマイズされ
る、上項４に記載の方法。 ８．前記メモリ層（１２）が、積層体へと構成された
後、それぞれのメモリ層（１２）が、カスタマイズされ
る、上項４に記載の方法。 ９．前記Ｉ／Ｏライン（１８）のそれぞれが、カスタマ
イズ素子（２６）を含み、前記メモリ層（１２）のそれ
ぞれをカスタマイズするステップが、各メモリ層（１
２）毎に選択された部分組をなすカスタマイズ素子（２
６）を照射して、その照射されたカスタマイズ素子（２
６）を介して電気伝導性を増大させることを含む、上項
４に記載の方法。 １０．メモリシステム（１０）の製造方法であって、N
個のメモリ層（１２）を入手するステップであって、各
メモリ層（１２）が、共通データライン（１６）にそれ
ぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合されてお
り、それぞれのカスタマイズ素子（２６）を組み込んで
いる、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライ
ン（１８）とからなる、N個のメモリ層（１２）を入手
するステップと、選択された部分組をなすカスタマイズ
素子（２６）に電圧を印加し、照射することによって、
前記メモリ層（１２）のそれぞれをカスタマイズし、各
メモリ層（１２）の前記１つの組をなすN個のＩ／Ｏラ
イン（１８）のうちの１つだけが、前記共通データライ
ン（１６）に対する電気通信経路を提供するようにする
ステップとからなる方法。 【００３４】 【発明の効果】本発明によれば、製造時には同一に作ら
れ、３次元積層体をなすように構成する前または後に簡
単にカスタマイズして、他の層とは独立して、データを
個々の層に送信、又は個々の層から検索できるように
（直列または並列に）することが可能な複数メモリ層を
含むメモリシステムを提供することができることであ
る。
びその製造方法に関するものである。 【０００２】 【従来の技術】一般に、メモリシステムには、個別にア
クセス可能なセルのアレイをなすように構成された、複
数のメモリ素子が含まれている。様々なメモリシステム
がアプリケーション別に存在する。例えば、その内容保
持に継続的に電源を必要とする揮発性メモリ（例えば、
ダイナミックランダムアクセスメモリ）の使用により、
大記憶容量と、マイクロプロセッサ系の用途のための汎
用カスタマイズオプションが得られる。その内容保持に
継続的に電源を必要としない不揮発性メモリ（例えば、
読み取り専用メモリ及びプログラマブルロジックアレ
イ）の使用により、相対的に小さい記憶容量と、限定さ
れたカスタマイズオプションが得られる。 【０００３】不揮発性メモリは、一般に２つのやり方の
１つで情報を記憶する。すなわち、不揮発性メモリは、
電荷を蓄積するか、または固有の物理構造を記憶するこ
とが可能である。電荷を蓄積する不揮発性メモリは、相
対的に小さい電流を利用して、メモリ素子の記憶場所に
電荷を蓄積する。一方、構造を変化させるメモリは、一
般に大電流を利用して、メモリ素子（例えば、カスタマ
イズメモリ素子またはカルコゲニドメモリ素子）の物理
構造を変化させる。電荷蓄積式及び構造変化式不揮発性
メモリの場合、両方とも、一般にアクセスデバイス（例
えばアクセストランジスタまたはアクセスダイオード）
によって、関連メモリ素子に個別のアクセスが行われ
る。読み取り操作中、読み取られる特定のメモリセルに
関連したアクセスデバイスを除いて、メモリアレイにお
ける全アクセスデバイスがオフになる。 【０００４】メモリセルの記録密度を高めるため、３次
元メモリシステムが提案されている。例えば、下記特許
文献1には、それぞれ複数の電子コンポーネントパッケ
ージ（例えば、メモリチップパッケージ）を支持する複
数のプリント回路基板を互いに積層して、相互接続され
た電子コンポーネントの３次元アレイを形成した、メモ
リシステムの記載がある。この積層体がスライスされ
て、バーが形成される。電子コンポーネントパッケージ
のピンは、プリント回路基板のトラックによってバーの
側面に電気接続される。パッケージは、バーの側面によ
って互いに接続される。次に、バーがスライスされて、
積層されたパッケージの単位ブロックが得られる。 【０００５】 【特許文献１】米国特許第５，６４０，７６０号 【０００６】 【発明が解決しようとする課題】本発明の目的は、製造
時には同一に作られ、３次元積層体をなすように構成す
る前または後に簡単にカスタマイズして、他の層とは独
立してデータを個々の層に送信、又は個々の層から検索
できるように（直列または並列に）することが可能な複
数メモリ層を含む、メモリシステムを提供することであ
る。 【０００７】 【課題を解決するための手段】本発明は、製造時には同
一に作られ、３次元積層体をなすように構成する前また
は後に簡単にカスタマイズして、他の層とは独立して、
データを個々の層に送信、又は個々の層から検索できる
ように（直列または並列に）することが可能な複数メモ
リ層を含む、メモリシステムを特徴とする。 【０００８】態様の１つにおいて、本発明はN個のメモ
リ層からなる積層体を含むメモリシステムを特徴とす
る。各メモリ層には、それぞれ共通データラインに結合
されたメモリセルのアレイと、それぞれ共通データライ
ンに結合された１つの組をなすN個の入力／出力（Ｉ／
Ｏ）ラインが含まれている。この１つの組をなすN個の
Ｉ／Ｏラインのうちの１つだけが、共通データラインに
対する電気通信経路を提供している。メモリシステムに
は、各コネクタがそれぞれの出力ノードをそれぞれの組
をなすN個の対応するＩ／Ｏラインに電気接続する、１
つの組をなすN個の電気コネクタも含まれている。各組
をなす対応するＩ／Ｏラインは、N個のメモリ層のそれ
ぞれからのＩ／Ｏラインの１つによって構成されてい
る。 【０００９】本発明のこの態様による実施態様には、下
記特徴の１つ又はそれより多くのものを含むことが可能
である。 【００１０】好ましくは、各組をなす対応するＩ／Ｏラ
インの１つのＩ／Ｏラインだけが対応するメモリ層の共
通データラインに電気通信経路を提供する。 【００１１】実施態様によっては、各メモリ層のN個の
Ｉ／Ｏラインのうちの１つに、短絡したカスタマイズ素
子が含まれ、各メモリ層の残りの（N−１）個のＩ／Ｏ
ラインのそれぞれに、もとの変更されていないカスタマ
イズ素子が含まれ得る。例えば、カスタマイズ素子のそ
れぞれには、もともと相対的に大きい電気抵抗によって
特徴付けられた素子を含むことが可能である。 【００１２】実施態様によっては、各メモリ層のN個の
Ｉ／Ｏラインのうちの１つに、もとの非変更カスタマイ
ズ素子が含まれ、各メモリ層の残りの（N−１）個のＩ
／Ｏラインのそれぞれに、溶断（または電気的に開放さ
れた）カスタマイズ素子が含まれ得る。例えば、カスタ
マイズ素子のそれぞれには、もともと相対的に小さい電
気抵抗によって特徴付けられた素子を含むことが可能で
ある。 【００１３】もう１つの態様において、本発明はメモリ
システムの製造方法を特徴とする。本発明の方法によれ
ば、上述のN個のメモリ層を入手する。N個のメモリ層
は、積層体へと構成される。１つの組をなすN個の出力
ノードのそれぞれが、それぞれの組をなすN個の対応す
るＩ／Ｏラインに電気接続されるが、ここで、各組をな
す対応するＩ／Ｏラインは、N個のメモリ層のそれぞれ
からのＩ／Ｏラインの１つによって構成される。 【００１４】本発明のこの態様による実施形態には、下
記特徴の１つ又はそれより多くのものを含むことが可能
である。 【００１５】実施態様によっては、Ｉ／Ｏラインのそれ
ぞれに、相対的に大きい電気抵抗によって特徴付けられ
たカスタマイズ素子が含まれ、メモリ層のカスタマイズ
ステップに、共通データラインに対する電気通信経路を
提供するＩ／Ｏラインに対応するカスタマイズ素子を短
絡させるステップが含まれるものもある。カスタマイズ
素子の短絡ステップには、カスタマイズ素子の両端に電
圧を印加するステップを含むことが可能である。カスタ
マイズ素子の短絡ステップには、短絡させるカスタマイ
ズ素子を照射するステップを含むことが可能であり、そ
のステップ中、照射されるカスタマイズ素子の電気伝導
性を高めるため、電圧が印加されている。実施態様によ
っては、カスタマイズ素子の短絡ステップに、電圧が印
加されている間に、短絡させるカスタマイズ素子の近く
に酸化雰囲気を生成するステップが含まれるものもあ
る。 【００１６】実施態様によっては、Ｉ／Ｏラインのそれ
ぞれに、相対的に小さい電気抵抗によって特徴付けられ
たカスタマイズ素子が含まれ、メモリ層のカスタマイズ
ステップに、共通データラインに対する電気通信経路を
提供するＩ／Ｏラインを除く、全てのＩ／Ｏラインのカ
スタマイズ素子を溶断するステップが含まれるものもあ
る。カスタマイズ素子の溶断ステップには、カスタマイ
ズ素子の両端に電圧を印加するステップを含むことが可
能である。カスタマイズ素子の溶断ステップには、溶断
させるカスタマイズ素子を照射するステップを含むこと
が可能であり、そのステップ中、照射されるカスタマイ
ズ素子の電気伝導性を高めるため、電圧が印加されてい
る。実施態様によっては、カスタマイズ素子の溶断ステ
ップに、電圧が印加されている間に、溶断させるカスタ
マイズ素子の近くに酸化雰囲気を生成するステップが含
まれるものもある。 【００１７】実施態様によっては、各メモリ層のカスタ
マイズは、メモリ層を積層体へと構成する前に実施され
てもよい。実施態様によっては、各メモリ層のカスタマ
イズが、メモリ層を積層体へと構成した後に実施されて
もよい。 【００１８】もう１つの態様では、本発明はメモリシス
テムの製造方法を特徴とする。本発明の方法によれば、
N個のメモリ層を入手する。各メモリ層には、それぞれ
共通データラインに結合されたメモリセルのアレイと、
それぞれ共通データラインに結合され、それぞれのカス
タマイズ素子を含む、１つの組をなすN個の入力／出力
（Ｉ／Ｏ）ラインが含まれている。メモリ層のそれぞれ
は、選択された部分組をなすカスタマイズ素子に電圧を
印加し、照射することによって、各メモリ層の１つの組
をなすN個のＩ／Ｏラインのうちの１つだけが、共通デ
ータラインに対する電気通信経路を提供するようにカス
タマイズされる。 【００１９】照射を施すことによって、照射されたカス
タマイズ素子の電気伝導性が好適に高められる。実施態
様によっては、照射は選択された部分組をなすカスタマ
イズ素子の１つ又はそれより多くのものに対して揺動し
ながら施され（dithered）、１つ又はそれより多くの選
択された部分組をなすカスタマイズ素子の照射によって
誘発される電気信号が検知されるものもある。選択され
た部分組をなすカスタマイズ素子の１つ又はそれより多
くのものに対する照射のアライメントは、照射で誘発さ
れる電気信号の検知に基づいて施すことが可能である。 【００２０】本発明の他の特徴及び利点については、図
面及び請求項、並びに下記の説明から明らかになるであ
ろう。 【００２１】 【発明の実施の形態】以下の説明において、同様の参照
番号は同様の構成要素を識別するために利用される。さ
らに、図面は典型的な実施形態の主たる特徴の概略を図
表の方法で例示することを意図したものである。図面
は、実際の実施態様の全ての特徴を描くとか、あるいは
描かれた構成要素の相対的寸法を表すことを意図したも
のではなく、一定の比率では描かれていない。 【００２２】図１及び図２を参照すると、実施態様の１
つにおいて、メモリシステム１０には、積層をなすN個
のメモリ層１２が含まれている。各メモリ層には、それ
ぞれ、共通データライン１６に結合されたメモリ素子
（またはセル）のアレイ１４と、それぞれ共通データラ
イン１６に結合された１つの組をなすN個の入力／出力
（Ｉ／Ｏ）ライン１８が含まれている。メモリ素子アレ
イ１４は、従来の揮発性及び不揮発性メモリ素子アレイ
を含む、多種多様な従来のメモリ素子アレイの任意の１
つとして実施可能である。実施態様によっては、アレイ
１４のメモリ素子が、磁気ランダムアクセスメモリ（Ｍ
ＲＡＭ）素子、相変化メモリ素子、抵抗ポリマメモリ素
子、ポリシリコンメモリ素子、及び追記型（例えば、ヒ
ューズ系またはアンチヒューズ系の）抵抗メモリ素子と
いった、従来の抵抗メモリ素子として実施されるものも
ある。一般に、Ｉ／Ｏライン１８の数は、メモリ層１２
と等しいか又はそれより多い。例示の実施態様の場合、
（N＋１）個のＩ／Ｏライン、すなわち１つのカスタマ
イズラインと、N個の可能性のあるアクセスＩ／Ｏライ
ンが存在する。各メモリ層１２には、追加Ｉ／Ｏライン
（例えば、図示していないが、セルアドレス指定ライ
ン、並びに電力及び接地ライン）を含むことも可能であ
る。 【００２３】詳細に後述するように、メモリ層１２は、
製造時に同じとすることも可能であるが、メモリ層１２
が、積層体(スタック)へと構成される前または後に、１
つの組をなすN個の可能性のあるアクセスＩ／Ｏライン
１８のうちの１つだけが、共通データライン１６に対す
る電気通信経路を提供するようにカスタマイズすること
も可能である。メモリシステム１０には、１つの組をな
すN個の電気コネクタ２０が含まれ、その各コネクタ
が、それぞれの出力ノード（Ｏ０、Ｏ１、
Ｏ２、．．．、ＯＮ）をそれぞれの組２２をなすN個の
対応するＩ／Ｏライン１８に電気接続する。各組２２を
なす対応するＩ／Ｏライン１８は、N個のメモリ層１２
のそれぞれからのＩ／Ｏライン１８の１つによって構成
される。ただし、対応するメモリ層１２の共通データラ
イン１６に対する電気通信経路を提供するのは、各組２
２をなす対応するＩ／Ｏライン１８のうちの１つのＩ／
Ｏライン１８だけである。こうして、データは他の層と
は独立して、個々の層に送信、又は個々の層から検索す
る（直列または並列に）ことが可能になる。実施態様に
よっては、電気コネクタ２０は、導電材料のストリップ
として実施することも可能である。 【００２４】図３を参照すると、前述のように各メモリ
層１２には、（N＋１）個のＩ／Ｏライン１８が含まれ
ているが、ここでＮはメモリシステム１０におけるメモ
リ層１２の数である。各Ｉ／Ｏライン１８は、それぞれ
の電気コネクタ２０によってそれぞれの出力ノード（Ｏ
０、Ｏ１、Ｏ２、．．．、ＯＮ）に電気的に結合されて
いる。Ｉ／Ｏライン１８の１つは、カスタマイズライン
に相当し、ダイオード２４を含んでいる。ダイオード２
４は、メモリ層１２のカスタマイズプロセス中には順バ
イアスがかけられ、メモリシステム１０の通常動作中に
は逆バイアスがかけられる。残りのN個のＩ／Ｏライン
１８は、それぞれメモリ層１２の可能性のあるアクセス
ラインに対応し、それぞれのカスタマイズ素子２６を含
んでいる。カスタマイズ素子２６は、例えばカスタマイ
ズ素子２６を電気的に短絡させるか、または電気的に溶
断（または、電気的開放状態に変換）して、１つの組を
なすN個の可能性のあるアクセスＩ／Ｏライン１８のう
ちの１つだけが、共通データライン１６に対する電気通
信経路を提供するようにすることによって変更可能であ
る。カスタマイズ素子２６は、抵抗素子、導体素子、ヒ
ューズ素子、及びアンチヒューズ素子を含む、従来の任
意の追記型プログラマブル回路素子の形態で実施するこ
とが可能である。カスタマイズ素子が相対的に大きい電
気抵抗によって特徴付けられた実施態様の場合（例え
ば、抵抗器またはアンチヒューズ）、各メモリ層１２毎
に、N個の可能性のあるアクセスＩ／Ｏライン１８の１
つのカスタマイズ素子が短絡させられ、残りの（N−
１）個のＩ／Ｏラインのカスタマイズ素子は、変更され
ない状態のままにしておかれる。カスタマイズ素子が相
対的に小さい電気抵抗によって特徴付けられた実施態様
の場合（例えば、導体またはヒューズ）、各メモリ層１
２毎に、N個の可能性のあるアクセスＩ／Ｏライン１８
の１つのカスタマイズ素子２６が、変更されない状態の
ままにしておかれ、残りの（N−１）個のＩ／Ｏライン
のカスタマイズ素子２６は、溶断されて電気的開放状態
になる。 【００２５】上述のように、メモリ層１２は３次元積層
体をなすように構成する前または後に、カスタマイズす
ることが可能である。 【００２６】図４及び図５を参照すると、実施態様の１
つにおいて、メモリ層１２は、下記のように積層をなす
ように構成される前にカスタマイズすることが可能であ
る。まず、１つの組をなすN個のメモリ層１２を入手す
る（ステップ３０）。メモリ層１２は、同一になるよう
に製造されるのが望ましい。次に、各メモリ層１２をカ
スタマイズして、１つの組をなすN個の可能性のあるア
クセスＩ／Ｏライン１８のうちの１つだけが、共通デー
タライン１６に電気通信経路を提供するようにする（ス
テップ３２）。図５に示すように、各メモリ層１２のカ
スタマイズプロセスには、ターゲットカスタマイズ素子
３４の両端に電圧（Ｖ）を印加することを含むことが可
能である。電圧（Ｖ）の印加は、例えばカスタマイズラ
インに対応する出力ノード（Ｏ０）に電圧源３６を接続
し、ターゲットカスタマイズ素子３４に対応する出力ノ
ード（Ｏ１）を接地することによって実施可能である。
印加電圧（Ｖ）を十分に高くすることによって、ターゲ
ットカスタマイズ素子３４を短絡または溶断させるのに
十分な電流をターゲットカスタマイズ素子３４に流すこ
とが可能になる。 【００２７】実施態様によっては、印加電圧はターゲッ
トカスタマイズ素子３４の短絡または溶断に必要なレベ
ル以下にすることが可能な場合もあるが、カスタマイズ
プロセスは、光学的または化学的に補助することができ
る。例えば、実施態様によっては、ターゲットカスタマ
イズ素子３４によって吸収される波長を備えた光３８に
よって、ターゲットカスタマイズ素子３４を照射するこ
とが可能な場合もある。光を吸収すると、ターゲットカ
スタマイズ素子３４の導電率が高まり、従って、印加さ
れるある特定のバイアスに対して、ターゲットカスタマ
イズ素子３４を流れる電流が増大する。これらの実施態
様において、カスタマイズ素子２６は、感光材料（例え
ば、アモルファスシリコン）から形成されるのが望まし
い。実施態様によっては、酸化雰囲気の存在によって、
カスタマイズプロセスを補助することも可能である。例
えば、カスタマイズ電圧（Ｖ）が印加されている間、タ
ーゲットカスタマイズ素子３４の近くに酸化ガス４０
（例えば、酸素）を供給することが可能である。 【００２８】各メモリ層１２のカスタマイズ（ステップ
３２）が済むと、N個のメモリ層が積層体へと構成され
る（ステップ４２）。１つの組をなす（N＋１）個の出
力ノード（Ｏ０、Ｏ１、Ｏ２、．．．、ＯＮ）のそれぞ
れが、それぞれの組２２をなすN個の対応するＩ／Ｏラ
イン１８に対して電気接続され、各組２２は、N個のメ
モリ層１２のそれぞれからの１つのＩ／Ｏライン１８か
ら構成される。 【００２９】実施態様の１つにおいて、図６及び図７を
参照すると、メモリ層１２は、下記のように、積層をな
すように構成した後で、カスタマイズすることが可能で
ある。まず、１つの組をなすN個のメモリ層１２を入手
する（ステップ５０）。メモリ層１２は、同一になるよ
うに製造するのが望ましい。N個のメモリ層が、積層体
へと構成される（ステップ５２）。各メモリ層１２を積
層体へと構成した後（ステップ５２）、１つの組２２を
なす（N＋１）個の出力ノード（Ｏ０、Ｏ１、
Ｏ２、．．．、ＯＮ）のそれぞれが、それぞれの組２２
をなすN個の対応するＩ／Ｏライン１８に対して電気接
続され、各組２２は、N個のメモリ層１２のそれぞれか
らの１つのＩ／Ｏライン１８のから構成される（ステッ
プ５４）。次に、各層１２をカスタマイズして、１つの
組をなすN個の可能性のあるアクセスＩ／Ｏライン１８
のうちの１つだけが、共通データライン１６に対する電
気通信経路を提供するようにする（ステップ５６）。 【００３０】この実施態様の場合、カスタマイズ出力ノ
ード（Ｏ０）に電圧を印加し、ターゲットカスタマイズ
素子３４を含む１つの組２２の対応するＩ／Ｏライン１
８に対応する出力ノード（Ｏ１）を接地することが可能
である。この状況において、メモリ層１２のそれぞれに
おける対応するカスタマイズ素子２６は、印加電圧が降
下することになる。カスタマイズ電圧が印加されている
間に、カスタマイズされるべきカスタマイズ素子２６
は、上述のように、適合するバイアス条件下において光
３４で照射することによって短絡または溶断されること
が可能である。この場合、カスタマイズ照射は、メモリ
層１２の積層の側部に施すことが可能である。各メモリ
層１２は、約１０μｍ又はそれより大きい厚さを備える
ことが可能である。この場合、個々のカスタマイズ素子
の選択には、約１μｍほどの照射スポット直径で十分で
あろう。光照射ビームを揺動させて、ターゲットカスタ
マイズ素子３４に対しアライメントをとることによっ
て、印加電圧に関連したセンス電子装置が、ターゲット
カスタマイズ素子３４の中心にビームを合わせるのに必
要な情報を提供できるようになる。光ビームを変調する
ことによって、アライメントの正確さを高めることも可
能である。この技法と単純な走査方法（例えば、上部メ
モリ層または下部メモリ層を検出するための）を組み合
わせると、特定のターゲットカスタマイズ素子３４の位
置を明らかにすることが可能になる。 【００３１】図７に示すように、メモリ層１２のカスタ
マイズ（ステップ５６）が済むと、各組２２をなすN個
の対応するＩ／Ｏライン１８のうちの１つだけが、対応
する出力ノードに対する電気通信経路を提供することに
なる。 【００３２】他の実施態様は、請求項の範囲内に含まれ
る。 【００３３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．メモリシステム（１０）であって、N個のメモリ層
からなる積層体（１２）であって、各メモリ層（１２）
が、共通データライン（１６）にそれぞれ結合されたメ
モリセルのアレイ（１４）と、及び、前記共通データラ
イン（１６）にそれぞれ結合された、１つの組をなすN
個の入力／出力（Ｉ／Ｏ）ライン（１８）とからなり、
前記１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン
（１８）のうちの１つだけが、前記共通データライン
（１６）に対する電気通信経路を提供する、N個のメモ
リ層からなる積層体（１２）と、及び１つの組をなすN
個の電気コネクタ（２０）であって、各電気コネクタ
が、それぞれの出力ノードをそれぞれの組をなすN個の
対応するＩ／Ｏライン（１８）に電気接続する、１つの
組をなすN個の電気コネクタ（２０）とからなり、各組
をなす対応するＩ／Ｏライン（１８）が、前記N個のメ
モリ層（１２）からのＩ／Ｏライン（１８）の１つから
構成されている、メモリシステム。 ２．各メモリ層（１２）の前記N個のＩ／Ｏライン（１
８）の１つが、短絡カスタマイズ素子（２６）を含み、
各メモリ層（１２）の残りの（N−１）個のＩ／Ｏライ
ン（１８）の各々が、もとの変更されていないカスタマ
イズ素子（２６）を含む、上項１に記載のメモリシステ
ム。 ３．各メモリ層（１２）の前記N個のＩ／Ｏライン（１
８）の１つが、もとの変更されていないカスタマイズ素
子（２６）を含み、各メモリ層（１２）の残りの（N−
１）個のＩ／Ｏライン（１８）の各々が、溶断カスタマ
イズ素子（２６）を含む、上項１に記載のメモリシステ
ム。 ４．メモリシステム（１０）を製造する方法であって、
N個のメモリ層（１２）を入手するステップであって、
各メモリ層（１２）が、共通データライン（１６）にそ
れぞれ結合されたメモリセルのアレイ（１４）と、及
び、前記共通データライン（１６）にそれぞれ結合され
た、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン
（１８）とからなる、N個のメモリ層（１２）を入手す
るステップと、各メモリ層（１２）の前記１つの組をな
すN個のＩ／Ｏライン（１８）のうちの１つだけが、前
記共通データライン（１６）に対する電気通信経路を提
供するように、前記メモリ層（１２）のそれぞれをカス
タマイズするステップと、前記N個のメモリ層（１２）
を積層体へと構成するステップと、１つの組をなすN個
の出力ノードのそれぞれを、それぞれの組をなすN個の
対応するＩ／Ｏライン（１８）に電気接続するステップ
とからなり、各組をなす対応するＩ／Ｏライン（１８）
が、前記N個のメモリ層（１２）のそれぞれからのＩ／
Ｏライン（１８）から構成される、メモリシステム（１
０）を製造する方法。 ５．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に
大きい電気抵抗によって特徴付けられたカスタマイズ素
子（２６）を含み、前記メモリ層（１２）をカスタマイ
ズするステップが、前記共通データライン（１６）に前
記電気通信経路を提供する前記Ｉ／Ｏライン（１８）に
対応する前記カスタマイズ素子（２６）を短絡させるこ
とを含む、上項４に記載の方法。 ６．前記Ｉ／Ｏライン（１８）のそれぞれが、相対的に
小さい電気抵抗によって特徴付けられたカスタマイズ素
子（２６）を含み、前記メモリ層（１２）をカスタマイ
ズするステップが、前記共通データライン（１６）に対
する前記電気通信経路を提供するＩ／Ｏライン（１８）
を除く、全てのＩ／Ｏライン（１８）の前記カスタマイ
ズ素子（２６）を溶断することを含む、上項４に記載の
方法。 ７．前記メモリ層（１２）が積層体へと構成される前
に、それぞれのメモリ層（１２）が、カスタマイズされ
る、上項４に記載の方法。 ８．前記メモリ層（１２）が、積層体へと構成された
後、それぞれのメモリ層（１２）が、カスタマイズされ
る、上項４に記載の方法。 ９．前記Ｉ／Ｏライン（１８）のそれぞれが、カスタマ
イズ素子（２６）を含み、前記メモリ層（１２）のそれ
ぞれをカスタマイズするステップが、各メモリ層（１
２）毎に選択された部分組をなすカスタマイズ素子（２
６）を照射して、その照射されたカスタマイズ素子（２
６）を介して電気伝導性を増大させることを含む、上項
４に記載の方法。 １０．メモリシステム（１０）の製造方法であって、N
個のメモリ層（１２）を入手するステップであって、各
メモリ層（１２）が、共通データライン（１６）にそれ
ぞれ結合されたメモリセルのアレイ（１４）と、及び、
前記共通データライン（１６）にそれぞれ結合されてお
り、それぞれのカスタマイズ素子（２６）を組み込んで
いる、１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライ
ン（１８）とからなる、N個のメモリ層（１２）を入手
するステップと、選択された部分組をなすカスタマイズ
素子（２６）に電圧を印加し、照射することによって、
前記メモリ層（１２）のそれぞれをカスタマイズし、各
メモリ層（１２）の前記１つの組をなすN個のＩ／Ｏラ
イン（１８）のうちの１つだけが、前記共通データライ
ン（１６）に対する電気通信経路を提供するようにする
ステップとからなる方法。 【００３４】 【発明の効果】本発明によれば、製造時には同一に作ら
れ、３次元積層体をなすように構成する前または後に簡
単にカスタマイズして、他の層とは独立して、データを
個々の層に送信、又は個々の層から検索できるように
（直列または並列に）することが可能な複数メモリ層を
含むメモリシステムを提供することができることであ
る。
【図面の簡単な説明】
【図１】N個のメモリ層の略透視図である。
【図２】積層をなすように構成された図１のN個のメモ
リ層、及び、各コネクタが、それぞれの出力ノードをそ
れぞれの組をなすN個の対応するＩ／Ｏラインに電気接
続する、１つの組をなすN個の電気コネクタに関する略
正面図である。 【図３】メモリ素子アレイ、及びそれぞれ共通データラ
インによってメモリ素子アレイに結合された、１つの組
をなす（N＋１）個のＩ／Ｏラインを含む、メモリ層の
ブロック図である。 【図４】メモリシステムの製造方法に関する流れ図であ
る。 【図５】図４の方法に従ってカスタマイズされるメモリ
層の略ブロック図である。 【図６】メモリシステムの製造方法に関する流れ図であ
る。 【図７】図６の方法に従ってカスタマイズされるメモリ
層の略ブロック図である。 【符号の説明】 １０ メモリシステム １２ メモリ層 １４ メモリセル・アレイ １６ 共通データライン １８ Ｉ／Ｏライン ２０ 電気コネクタ ２６ カスタマイズ素子
リ層、及び、各コネクタが、それぞれの出力ノードをそ
れぞれの組をなすN個の対応するＩ／Ｏラインに電気接
続する、１つの組をなすN個の電気コネクタに関する略
正面図である。 【図３】メモリ素子アレイ、及びそれぞれ共通データラ
インによってメモリ素子アレイに結合された、１つの組
をなす（N＋１）個のＩ／Ｏラインを含む、メモリ層の
ブロック図である。 【図４】メモリシステムの製造方法に関する流れ図であ
る。 【図５】図４の方法に従ってカスタマイズされるメモリ
層の略ブロック図である。 【図６】メモリシステムの製造方法に関する流れ図であ
る。 【図７】図６の方法に従ってカスタマイズされるメモリ
層の略ブロック図である。 【符号の説明】 １０ メモリシステム １２ メモリ層 １４ メモリセル・アレイ １６ 共通データライン １８ Ｉ／Ｏライン ２０ 電気コネクタ ２６ カスタマイズ素子
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B035 AA04 BA05 BB09 CA01 CA07
CA11 CA29
5F083 AD00 BS00 CR12 CR14 CR15
EP00 FZ10 JA33 ZA30
Claims (1)
- 【特許請求の範囲】 【請求項１】メモリシステム（１０）であって、 N個のメモリ層からなる積層体（１２）であって、各メ
モリ層（１２）が、 共通データライン（１６）にそれぞれ結合されたメモリ
セルのアレイ（１４）と、及び、前記共通データライン
（１６）にそれぞれ結合された、１つの組をなすN個の
入力／出力（Ｉ／Ｏ）ライン（１８）とからなり、 前記１つの組をなすN個の入力／出力（Ｉ／Ｏ）ライン
（１８）のうちの１つだけが、前記共通データライン
（１６）に対する電気通信経路を提供する、N個のメモ
リ層からなる積層体（１２）と、及び１つの組をなすN
個の電気コネクタ（２０）であって、各電気コネクタ
が、それぞれの出力ノードをそれぞれの組をなすN個の
対応するＩ／Ｏライン（１８）に電気接続する、１つの
組をなすN個の電気コネクタ（２０）とからなり、 各組をなす対応するＩ／Ｏライン（１８）が、前記N個
のメモリ層（１２）からのＩ／Ｏライン（１８）の１つ
から構成されている、メモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/093,020 US6594171B1 (en) | 2002-03-07 | 2002-03-07 | Memory systems and methods of making the same |
| US10/093020 | 2002-03-07 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003331573A true JP2003331573A (ja) | 2003-11-21 |
| JP2003331573A5 JP2003331573A5 (ja) | 2005-04-28 |
| JP4303006B2 JP4303006B2 (ja) | 2009-07-29 |
Family
ID=22236384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003059670A Expired - Fee Related JP4303006B2 (ja) | 2002-03-07 | 2003-03-06 | メモリシステム及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6594171B1 (ja) |
| EP (1) | EP1343169B1 (ja) |
| JP (1) | JP4303006B2 (ja) |
| KR (1) | KR100936148B1 (ja) |
| CN (1) | CN1444278A (ja) |
| TW (1) | TWI259557B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100800486B1 (ko) | 2006-11-24 | 2008-02-04 | 삼성전자주식회사 | 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882553B2 (en) * | 2002-08-08 | 2005-04-19 | Micron Technology Inc. | Stacked columnar resistive memory structure and its method of formation and operation |
| JP4377816B2 (ja) | 2003-03-18 | 2009-12-02 | 株式会社東芝 | 相変化メモリ装置 |
| US20050138012A1 (en) * | 2003-12-23 | 2005-06-23 | Royer Robert J.Jr. | Meta-data storage and access techniques |
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| KR100974174B1 (ko) * | 2009-11-03 | 2010-08-05 | 주식회사 파이로 | 방탄복 |
| TW202315049A (zh) * | 2010-02-16 | 2023-04-01 | 凡 歐貝克 | 製造３ｄ半導體晶圓的方法 |
| KR20110135298A (ko) * | 2010-06-10 | 2011-12-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP2022050059A (ja) | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 磁気記憶装置及びメモリシステム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008729A (en) | 1984-06-18 | 1991-04-16 | Texas Instruments Incorporated | Laser programming of semiconductor devices using diode make-link structure |
| AU4663293A (en) * | 1992-07-07 | 1994-01-31 | Rtb Technology, Inc. | High density memory and method of forming the same |
| US5314840A (en) | 1992-12-18 | 1994-05-24 | International Business Machines Corporation | Method for forming an antifuse element with electrical or optical programming |
| FR2719967B1 (fr) | 1994-05-10 | 1996-06-07 | Thomson Csf | Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés. |
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| JPH1154693A (ja) | 1997-07-29 | 1999-02-26 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100321169B1 (ko) | 1998-06-30 | 2002-05-13 | 박종섭 | 앤티퓨즈의프로그래밍회로 |
| JP2000091729A (ja) | 1998-09-07 | 2000-03-31 | Nec Eng Ltd | スタックメモリモジュール |
| US6122187A (en) * | 1998-11-23 | 2000-09-19 | Micron Technology, Inc. | Stacked integrated circuits |
-
2002
- 2002-03-07 US US10/093,020 patent/US6594171B1/en not_active Expired - Lifetime
- 2002-11-22 TW TW091134113A patent/TWI259557B/zh not_active IP Right Cessation
-
2003
- 2003-02-28 EP EP03251246A patent/EP1343169B1/en not_active Expired - Lifetime
- 2003-03-05 KR KR1020030013582A patent/KR100936148B1/ko active IP Right Grant
- 2003-03-06 JP JP2003059670A patent/JP4303006B2/ja not_active Expired - Fee Related
- 2003-03-07 CN CN03119885A patent/CN1444278A/zh active Pending
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|---|---|---|---|---|
| KR100800486B1 (ko) | 2006-11-24 | 2008-02-04 | 삼성전자주식회사 | 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6594171B1 (en) | 2003-07-15 |
| EP1343169B1 (en) | 2012-04-11 |
| JP4303006B2 (ja) | 2009-07-29 |
| KR100936148B1 (ko) | 2010-01-12 |
| TWI259557B (en) | 2006-08-01 |
| KR20030074205A (ko) | 2003-09-19 |
| EP1343169A2 (en) | 2003-09-10 |
| EP1343169A3 (en) | 2004-03-24 |
| TW200304206A (en) | 2003-09-16 |
| CN1444278A (zh) | 2003-09-24 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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| A602 | Written permission of extension of time |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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