JPH1154693A - 半導体装置 - Google Patents

半導体装置

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JPH1154693A
JPH1154693A JP9203224A JP20322497A JPH1154693A JP H1154693 A JPH1154693 A JP H1154693A JP 9203224 A JP9203224 A JP 9203224A JP 20322497 A JP20322497 A JP 20322497A JP H1154693 A JPH1154693 A JP H1154693A
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chip
semiconductor
pads
chips
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Akira Yoneyama
晃 米山
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 アイランド上にメモリチップを積み重ね、個
々のチップから共通のリード端子にワイヤボンドする事
により、大容量高機能の半導体装置を得る。 【解決手段】 アイランド１７上に第１の半導体メモリ
チップ１０を固着し、第１の半導体メモリチップの上に
第２の半導体メモリチップ１１を固着する。第１と第２
の半導体メモリチップで機能を同じにするパッドを近接
配置せしめ、各々個別のボンディングワイヤ１５、１６
で共通のリード端子１４にワイヤボンドする。各チップ
１０、１１に対して排他的なチップイネーブル信号／Ｃ
Ｅ１、／ＣＥ２を個別に与え、どちらか一方のメモリチ
ップに対してデータの読み書きを行うように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体メモ
リチップを重ね合わせてモールドして、高密度実装が可
能な、半導体装置に関する。
【０００２】
【従来の技術】簡易型携帯電話等では、その動作プログ
ラム等を記憶するために、不揮発型ＥＥＰＲＯＭ（フラ
ッシュメモリ）が用いられている。しかしながら、フラ
ッシュメモリ装置は書き換え回数に未だ制限があること
と、他のメモリ装置に比較して書き換え速度が遅いとい
う特性を併せ持っている。そこで、前記動作プログラム
が動作するワークエリアを確保するために、ＥＥＰＲＯ
Ｍとは別に高速動作が可能なスタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）を併用することが行われ
ている。
【０００３】これらのメモリ装置を含む半導体装置の封
止技術として最も普及しているのが、図６に示したよう
な、半導体チップ１の周囲を熱硬化性のエポキシ樹脂２
で封止するトランスファーモールド技術である。半導体
チップ１の支持素材としてリードフレームを用いてお
り、リードフレームのアイランド３に半導体チップ１を
ダイボンドし、半導体チップ１のボンディングパッドと
リード４をワイヤ５でワイヤボンドし、所望の外形形状
を具備する金型内にリードフレームをセットし、金型内
にエポキシ樹脂を注入、これを硬化させることにより製
造される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
電子機器に対する小型、軽量化の波はとどまるところを
知らず、これらに組み込まれる半導体装置にも、一層の
大容量、高機能、高集積化が望まれるいる。そこで、以
前から発想としては存在していた（例えば実開平０５−
４８３５９号）、複数個のチップを同一パッケージ内に
収納することが現実的になってきている。しかしなが
ら、実開平０５−４８３５９号に記載の構成は、半導体
チップを対向接着する形になるので、従来品に対してパ
ッドの並び方をミラー関係にした新規のパターンを設計
する必要がある。
【０００５】
【課題を解決するための手段】本発明は上述した欠点に
鑑みなされたものであり、第１の半導体メモリチップの
上に第２の半導体メモリチップを固着し、外部接続用の
リード端子を共用可能な信号に対応するパッドを互いに
近接した位置に配置し、各半導体チップのパッドから共
用するリード端子に対して互いに独立したワイヤでワイ
ヤボンディングし、全体を一つのパッケージに収納した
ものである。
【０００６】また、第１と第２の半導体チップの動作を
許可ならしめるイネーブル信号を切り換えることによ
り、第１と第２の半導体チップに対して択一的にデータ
の入出力を可能ならしめたものである。更に、リードの
高さに対して、第１の半導体チップを下方に設置し第２
の半導体チップを上方に設置し、第１の半導体チップか
らの第１のボンディングワイヤを打ち上げ式でワイヤボ
ンドすると共に第２の半導体チップからの第２のボンデ
ィングワイヤを打ち下げ式でワイヤボンドすることによ
り、パッケージの薄型化が可能な半導体装置を提供する
ものである。
【０００７】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。先ず、図１は本発明
の半導体装置のチップとリード端子部分を拡大して示す
平面図、図２は本発明半導体装置の断面図、図３と図４
は、装置全体を示す平面図と裏面図である。尚、図２
（Ａ）は図３のＡＡ線断面図を、図２（Ｂ）は図３のＢ
Ｂ線断面図を各々示している。
【０００８】図中、１０、１１は各々第１と第２の半導
体チップを示している。第１の半導体チップ１０の表面
には、前工程において例えば４ＭＢ容量の不揮発性ＥＥ
ＰＲＯＭ（フラッシュメモリ）装置が形成されている。
第２の半導体チップ１１のシリコン表面には、前工程に
おいて例えば１ＭＢ容量のスタチック型ランダムアクセ
スメモリ装置（ＳＲＡＭ）が形成されている。
【０００９】第１の半導体チップ１０のチップの周辺部
分には外部接続用に複数の第１のボンディングパッド１
２が形成され、同様に第２の半導体チップ１１の表面に
は複数の第２のボンディングパッド１３が形成されてい
る。メモリ装置におけるパッド群には、メモリセル内の
特定箇所を指定するためのアドレスデータ（Ａ０〜Ａ
ｎ）を受け取るアドレスパッド、前記アドレスデータに
よって指定されたメモリセルにｎビットのデータ（ＤＱ
１〜ＤＱｎ）を読み書きするための入出力パッド、電源
電位を印加するためのＶＣＣ及びＧＮＤパッド、及び半
導体チップの動作を許可するイネーブル信号を受け取る
イネーブルパッドとを少なくとも具備している。
【００１０】例えば、上記のように４ＭＢ容量のメモリ
チップであれば、アドレスパッドとして１９個（Ａ０〜
Ａ１８）のパッドを具備し、１ＭＢ容量のメモリチップ
であれば、アドレスパッドとして１７個（Ａ０〜Ａ１
６）のパッドを具備する。また、入出力データ長が８ｂ
ｉｔのものであれば、入出力パッドとして８個（Ｄ０〜
Ｄ７）のパッドを具備している。
【００１１】第１と第２の半導体メモリチップ１０、１
１の表面には、各ボンディングパッド１２、１３を被覆
するようにシリコン窒化膜、シリコン酸化膜、ポリイミ
ド系絶縁膜などのパッシベーション皮膜を形成し、ボン
ディングパッド１２、１３の上部は電気接続のために選
択的に開口している。第１の半導体メモリチップ１０の
大きさは大略３．０ｍｍ×８．５ｍｍであり、第２の半
導体メモリチップ１１の大きさは大略５．６ｍｍ×６．
５ｍｍである。第１と第２の半導体メモリチップ１０、
１１の大きさと形状を選択することにより、第１の半導
体メモリチップ１０の周辺部分に形成したパッド１２が
第２の半導体メモリチップ１１で隠れないようにしてい
る。
【００１２】第１と第２の半導体メモリチップ１０、１
１の周辺には、外部接続用の複数のリード端子１４が各
チップ１０、１１に先端を近接するように延在してい
る。第１の半導体メモリチップ１０表面のボンディング
パッド１２は、金線等の第１のボンディングワイヤ１５
によって、対応するリード端子１４とワイヤボンディン
グしている。同様に、第２の半導体メモリチップ１１の
ボンディングパッド１３は、同じく金線などの第２のボ
ンディングワイヤ１６によって、対応するリード端子１
４にワイヤボンドしている。
【００１３】図２を参照して、第１の半導体メモリチッ
プ１０はリードフレームのアイランド１７上にＡｇペー
スト等、導電性あるいは絶縁性の接着剤１８によりダイ
ボンドしており、更に第１の半導体メモリチップ１０の
前記パッシベーション皮膜上には絶縁性のエポキシ系接
着剤１９により第２の半導体メモリチップ１１を固着し
ている。
【００１４】第１と第２の半導体メモリチップ１０、１
１、リード端子１４のチップに近接する側の先端部、お
よび第１と第２のボンディングワイヤ１５、１６を含む
主要部は、周囲をエポキシ系の熱硬化樹脂２０でモール
ドし、パッケージ化する。リード端子１４はパッケージ
側壁の、樹脂２０の厚みの約半分の位置から外部に導出
される。即ち、図２（Ａ）を参照して、リード１４から
上側の樹脂厚みｔ１と下側の樹脂厚ｔみ２とはほぼ同等
の厚みである。そして、樹脂２０の外部に導出したリー
ド端子１４は一端下方に曲げられ、再度曲げられてＺ字
型にフォーミングされている。このフォーミング形状
は、リード端子１４の露出した先端部の裏面側をプリン
ト基板に形成した導電パターンに対向接着する、表面実
装用途の為の形状である。
【００１５】この半導体装置は、先ずリードフレームの
状態でアイランド１７の４隅に設けた保持用タイバー２
１に段付け加工２２を施すことにより、アイランド１７
の高さとリード端子１４の樹脂内先端部との高さを異な
らしめておき、アイランド１３に第１と第２の半導体メ
モリチップ１０、１１をダイボンドし、ボンディングパ
ッド１２、１３とリード端子１４の先端部とをワイヤボ
ンドし、次いでアイランド１７部分が上下金型に設けた
キャビティ内に位置するように、リードフレームの枠体
とリード端子１４を上下金型で挟み固定し、斯る状態で
樹脂を注入、硬化させ、金型内から装置を取り出してリ
ード端子１４に段付け加工を施すことにより得ることが
できる。
【００１６】前記リードフレームは、板厚が１５０μ程
度の銅系または鉄系の板状素材をエッチング又はパンチ
ング加工することによりアイランド１７、リード端子１
４等の各パーツを成形したもので、モールド工程後に切
断されるまでは各パーツはリードフレームの枠体に保持
されている。保持された状態でリード端子１４の先端部
と前記枠体とは高さが一致しており、アイランド１７だ
けが段付け加工されて高さが異なる。その為完成後の装
置ではアイランド１７を保持するタイバー２１は樹脂２
０内部で上方に折り曲げられ、リード端子１４の高さと
一致する位置で再びほぼ水平に延在し、そして樹脂２０
表面に切断面が露出して終端する。
【００１７】各半導体メモリチップ１０、１１は、組立
工程直前にバックグラインド工程により裏面を研磨して
２５０〜３００μの厚みにしている。リード端子１４の
板厚（図２（Ａ）の図示ｔ３）は約１３０μである。板
状材料から同時に形成するのでアイランド１７の板厚も
同じ値であり、この値は各パーツの機械的強度を保つほ
ぼ限界の値である。そして、斯かる装置はアイランド１
７の裏面側１７ａを樹脂２０の表面に露出するようにす
ることで、アイランド１７の位置を下げ、アイランド１
７の板厚と、第１と第２の半導体メモリチップ１０、１
１の厚み、および接着剤１８、１９の厚み（各々３０〜
４０μは必要である）を差し引いて、第２の半導体メモ
リチップ１１の上方に２４０〜３００μの樹脂２０の厚
みを残しつつ、全体を１ｍｍ程度の厚みのパッケージ内
に収納することを可能ならしめた。結果、アイランド１
７の裏面表面１７ａは樹脂２０の表面と平坦面を構成
し、この構造はキャビティ内にリードフレームをセット
するときに、アイランド裏面１７ａが上又は下金型のキ
ャビティ表面に当接するように設置し、樹脂封止する事
で得ることができる。
【００１８】図５は第１と第２のボンディングワイヤ１
５、１６部分を示す拡大断面図である。リード端子１４
の先端部１４ａがパッケージ厚みの約半分の高さに位置
するのに対し、第１のボンディングパッド１２の表面は
リード端子先端部１４ａのボンディングエリア２２より
図示ｔ６の高さだけ下方の低い場所に位置し、第２のボ
ンディングパッド１３の表面はボンディングエリア２２
より上方の高い場所に位置する。第１のボンディングワ
イヤ１５は、第１のボンディングパッド１２の表面に１
ｓｔボンドが打たれ、略垂直に上昇した後、ボンディン
グエリア２２と同じかやや高い位置で折り曲げられ、水
平方向に延在してボンディングエリア２２表面に２ｎｄ
ボンドが打たれる。１ｓｔボンド位置より２ｎｄボンド
位置の方が高い「打ち上げ」となるので、第１のボンデ
ィングワイヤ１５が下方に垂れることもなく、ワイヤの
長さも短くできる。従ってワイヤのループ高さを最も低
くすることが可能となる。第２のボンディングワイヤ１
６は、第２のボンディングパッド１３に１ｓｔボンドが
打たれ、ある高さ（図示ｔ４）まで略垂直に上昇した後
に折り曲げられ、下方に延在してボンディングエリア２
２表面の第１のボンディングワイヤ１５より遠方に２ｎ
ｄボンドが打たれる。１ｓｔボンド位置より２ｎｄボン
ド位置の方が低い「打ち下げ」となるので、第２のボン
ディングワイヤ１６が第２の半導体メモリチップ１０の
角部に接触しないように「ある高さｔ４」が設けられて
いる。
【００１９】このように第１のボンディングワイヤ１５
を「打ち上げ」とすることにより、第１のボンディング
ワイヤ１５のループ高さを低くすることができるので、
第２のボンディングワイヤ１６との間隔（図示ｔ５）を
設けることが容易になる。従って、第１と第２のボンデ
ィングワイヤ１５、１６とを交差配置することが可能と
なり、リードとパッドとの位置関係の制約を緩やかにで
きる。しかも、第２のボンディングワイヤ１６の「ある
高さｔ４」を過剰に押し上げずに済むので、パッケージ
外形寸法を小型化できる。
【００２０】図１に戻って、各半導体メモリチップ１
０、１１の各パッド１２、１３と、各リード端子１４と
を第１と第２のボンディングパッド１５、１６で上述し
たように接続する。そして、機能を同じにするパッドを
共通のリード端子１４に接続している。同図において、
ＤＱ０〜ＤＱ７はデータの入出力を行うリード端子１４
（データピン）を示し、Ａ０〜Ａ１８はアドレスデータ
の入力を行うリード端子１４（アドレスピン）を示して
いる。各ピンに対応してボンディングワイヤ１５、１６
が打たれたパッドが、各機能に対応するパッドとなる。
【００２１】第１と第２の半導体メモリチップ１０、１
１はデータ長が同じであるので、前記データピンＤＱ０
〜ＤＱ７には第１と第２のボンディングワイヤ１５、１
６を両方ボンディングする。一方、第１と第２の半導体
メモリチップ１０、１１で容量が異なる（１ＭＢ、４Ｍ
Ｂ）場合は、アドレスピンＡ０〜Ａ１８のうち１ＭＢ分
に相当するＡ０〜Ａ１６には第１と第２のボンディング
ワイヤ１５、１６の両方をボンディングし、上位のＡ１
７、Ａ１８には第２の半導体メモリチップ１１の第２の
ボンディングワイヤ１６だけをワイヤボンディングして
いる。
【００２２】また、同図中の／ＷＥは書き込み許可信号
を入力するライトイネーブルピンを示し、／ＯＥは出力
許可信号を入力するアウトプットイネーブルピンを示
し、／ＣＥ１、ＣＥ２は第１と第２の半導体メモリチッ
プ１０、１１のチップ選択信号を入力するチップイネー
ブルピンを示し、ＶＣＣ１、ＶＣＣ２は電源電位ピン
を、ＧＮＤ１、ＧＮＤ２は接地電位ピンを示し、／ＣＥ
はＳＲＡＭ特有のもう一つのチップイネーブルピンを各
々示している。ライトイネーブルピン／ＷＥとアウトプ
ットイネーブルピン／ＯＥは共通であるので第１と第２
のボンディングワイヤ１５、１６をボンディングしてい
る。電源電位ピンＶＣＣ１、ＶＣＣ２と接地電位ピンＧ
ＮＤ１、ＧＮＤ２は共用も可能であるが、この実施例で
は各々個別のピンとしている。第２の半導体メモリチッ
プ１１が不揮発性であるのに対し、第１の半導体メモリ
チップ１０は揮発性の記憶装置であるので、少なくとも
電源電位ピンＶＣＣ１、ＶＣＣ２を別個にしておくこと
により、電子機器の電源をＯＦＦにした状態でも揮発性
の第１の半導体メモリチップ１０に記憶した情報を消去
しないようにバックアップ電源でバックアップするとい
う様なアプリケーション開発が可能になる。
【００２３】第１と第２の半導体メモリチップ１０、１
１は、排他的なチップイネーブル信号をピン／ＣＥ１、
／ＣＥ２に印可することによって、どちらか一方をデー
タの入出力が可能な状態に選択する。選択した状態でラ
イトイネーブル信号をピン／ＷＥに印可することによ
り、ピンＡ０〜Ａ１８に印可したアドレスデータに対応
する複数個のメモリセルに、ピンＤＱ０〜ＤＱ７に印可
したデータを書き込む。読み出す場合には、選択した状
態でピン／ＯＥにアウトプットイネーブル信号を印可す
ることによって、ピンＡ０〜Ａ１８に印可したアドレス
データに対応するメモリセルに書き込まれたデータを、
ピンＤＱ０〜ＤＱ７に出力する。
【００２４】尚、チップイネーブル信号は排他的な信号
であるので、第１と第２の半導体メモリチップ１０、１
１のどちらか一方の入力部に前記チップイネーブル信号
を反転するインバータ回路を形成し、一方をハイアクテ
ィブ、他方をロウアクティブに設計することにより、チ
ップイネーブルピン／ＣＥ１、／ＣＥ２を共通ピンにす
ることが可能である。
【００２５】以上のように構成することにより、１つの
パッケージ内に複数の半導体チップを搭載することが可
能になる。例えばアイランド上にチップを横に併設する
ような手法よりも、チップを積み重ねることにより、よ
り大きなサイズのチップを搭載することが可能である。
更にはアドレス、データ等の、機能を同じにするリード
端子を共通化したので、ピン数を削減することができ
る。半導体メモリ装置のピンアサインは、米国の工業規
格であるＪＥＤＥＣに準じて配置した場合が多く、故に
チップを積み重ねた場合に共通のパッドを近接配置する
ことが容易である。または、既存品のパッド配置をその
まま利用することも可能である。そして、パッドの配置
を近接させることにより、第１と第２のボンディングワ
イヤ１５、１６の延在する長さを短くすることができ、
ワイヤの短絡事故や断線事故の危険性を低減できる。
【００２６】更に、第１のボンディングワイヤ１５を
「打ち上げ」、第２のボンディングワイヤ１６を「打ち
下げ」とすることにより、両者の交差配置が可能になる
ので、リード端子１４の共通化を容易にできる
【００２７】
【発明の効果】以上に説明した通り、本発明によれば、
１つのパッケージ内に複数の半導体メモリチップ１０、
１１を積層する事により、電子機器の軽薄短小化の要求
に沿った高密度実装の製品を提供できる利点を有する。
また、第１と第２の半導体メモリチップ１０、１１を積
み重ね構造とすることにより、パッケージの大きさに比
べて大面積のチップを搭載することができる利点を有す
るまた、積み重ねることにより近似するパッドを近接配
置することが可能となり、これらを共通のリード端子１
４にワイヤボンドする事により、装置のピン数を削減で
きる利点を有する。
【００２８】また、第１のボンディングワイヤ１５を
「打ち上げ」、第２のボンディングワイヤ１６を「打ち
下げ」としたことにより、両者の間隔を維持して交差配
置することが可能になる。これにより、ワイヤの短絡等
の事故を防ぎつつ、パッド配置に自由度を持たせること
が可能である利点を有する。更に、ワイヤループの高さ
を抑えることができるので、パッケージ外形寸法の高さ
を不必要に厚くせずに済むという利点をも有する。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための裏面図である。
【図５】本発明を説明するための断面図である。
【図６】従来例を説明するための断面図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の半導体メモリチップと、 前記第１の半導体メモリチップの上に重ね合わせて固着
    した、チップサイズが異なる第２の半導体メモリチップ
    と、 前記第１と第２の半導体メモリチップの各々の表面に形
    成した、データの入出力を行う複数の入出力パッド、及
    びアドレスデータを印加する複数のアドレスパッドと、 前記第１及び第２の半導体メモリチップの表面に各々形
    成した、各メモリチップのイネーブル信号を印加するイ
    ネーブルパッドと、 前記第１と第２の半導体チップの近傍に先端を近接し延
    在せしめるリード端子とを具備し、 前記第１の半導体メモリチップの各パッドと前記第２の
    半導体メモリチップの各パッドを、各々対応する信号が
    印加されるパッドが近接するように配置せしめ、 前記近接するように配置した前記第１と第２の半導体メ
    モリチップの各パッドを、対応する共通の前記リード端
    子に各々独立したワイヤでワイヤボンドし、 前記第１と第２の半導体メモリチップの各イネーブルパ
    ッドに前記リード端子からイネーブル信号を供給するこ
    とにより、前記第１と第２の半導体メモリチップのどち
    らか一方に対してデータの入出力を行うように構成した
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記第１と第２の半導体メモリチップ
    が、互いに異なる種類のメモリ素子を形成したメモリチ
    ップであることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記イネーブル信号を印加するリード端
    子が共通であり、どちらか一方をハイアクティブ動作と
    し、他方をロウアクティブとしたことを特徴とする、請
    求項１記載の半導体装置。
  4. 【請求項４】 電源供給用の前記リード端子を、前記第
    １と第２の半導体チップで各々独立させたことを特徴と
    する請求項１記載の半導体装置。
  5. 【請求項５】 前記リード端子表面の高さに対して前記
    第１の半導体メモリチップの高さが低く、前記リード端
    子表面の高さに対して前記第２の半導体メモリチップの
    高さが高くなるように各チップが固定され、 前記第１の半導体メモリチップに接続するワイヤと前記
    第２の半導体メモリチップに接続するワイヤとがクロス
    していることを特徴とする請求項１記載の半導体装置。
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