KR100936148B1 - 메모리 시스템 및 메모리 시스템 제조 방법 - Google Patents

메모리 시스템 및 메모리 시스템 제조 방법 Download PDF

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Abstract

메모리 시스템(10)과 그것을 제조하는 방법이 설명된다. 일 측면에 있어서, 메모리 시스템(10)은 다수의 메모리 층(12)을 포함할 수 있는데, 이 다수의 메모리 층(12)은 제조시에는 동일할 수도 있고 또한 이 층(12)이 삼차원으로 배열되기 전 또는 후에 쉽게 맞춤화될 수 있어서 데이터가 다른 층(12)과는 상관없이 (직렬 또는 병렬로) 개별 층(12)에 보내질 수 있거나 그 층으로부터 검색될 수 있다.

Description

메모리 시스템 및 메모리 시스템 제조 방법{MEMORY SYSTEMS AND METHODS OF MAKING THE SAME}
도 1은 N개의 메모리 층의 개략적인 사시도,
도 2는 스택으로 배열된 도 1의 N개의 메모리 층의 개략적인 정면도와, 제각기의 출력 노드를 N개의 대응 I/O 라인의 제각기의 세트에 각각 전기적으로 연결하는 N개의 전기적 콘넥터 세트를 도시하는 도면,
도 3은 메모리 소자 어레이 및 공통 데이터 라인에 의해 메모리 소자 어레이에 각각 결합된 N+1개의 I/O 라인 세트를 포함하는 메모리 층의 블록도,
도 4는 메모리 시스템을 제조하는 방법의 흐름도,
도 5는 도 4의 방법에 따라 맞춤화되는 메모리 층의 개략적인 블록도,
도 6은 메모리 시스템을 제조하는 방법의 흐름도,
도 7은 도 6에 따라 맞춤화되는 메모리 층의 개략적인 블록도.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 12 : 메모리 층
14 : 메모리 소자의 어레이 16 : 공통 데이터 라인
18 : 입/출력(I/O) 라인 20 : 콘넥터
26 : 맞춤화 소자 40 : 산화 가스
본 발명은 메모리 시스템 및 메모리 시스템을 제조하는 방법에 관한 것이다.,
일반적으로, 메모리 시스템은 개별적으로 액세스가능한 셀들의 어레이로 배열된 다수의 메모리 소자를 포함한다. 상이한 응용에 대해 다수의 상이한 메모리 시스템이 이용가능하다. 예를 들어, 자신의 콘텐츠를 유지하기 위해 지속적인 전원을 필요로하는 휘발성 메모리(예로, DRAM)는 마이크로프로세서 기반 응용에 높은 저장 용량 및 다목적 맞춤화 옵션(versatile customization options)을 제공한다. 자기 자신의 콘텐츠를 유지하기 위해 지속적인 전원을 필요로하지 않는 비휘발성 메모리(예로, ROM 및 프로그램가능 로직 어레이)는 비교적 낮은 저장 용량 및 제한된 맞춤화 옵션을 제공한다.
비휘발성 메모리는 전형적으로 두가지 방법 중 하나의 방법으로 정보를 저장한다. 구체적으로, 비휘발성 메모리는 전하를 저장할 수 있고 또는 단일 물리적 구조체(unique physical structure)를 저장할 수 있다. 전하 저장 비휘발성 메모리는 비교적 작은 전류를 사용하여 전하를 메모리 소자 위치에 저장한다. 이에 반해, 구조 변경 메모리(structure-changing memory)는 전형적으로 큰 전류를 사용하여 메모리 소자(예로, 맞춤화 또는 찰코게나이드(chalcogenide) 메모리 소자)의 물리적 구조를 변경한다. 전하 저장 및 구조 변경 비휘발성 메모리 모두에 있어서, 액세스 장치(예로, 액세스 트랜지스터 또는 액세스 다이오드)는 전형적으로 연관된 메모리 소자에 개별 액세스를 제공한다. 판독 동작 동안, 판독될 특정 메모리 셀과 연관된 액세스 장치를 제외한 메모리 어레이의 모든 액세스 장치는 턴오프된다.
메모리 셀 패키징 밀도를 증가시키기 위해 삼차원 메모리 시스템이 제안되어 왔다. 예를 들어, 미국 특허 제 5,640,760 호는 각각 다수의 전자 구성 요소 패키지(예로, 메모리 칩 패키지)를 지원하는 다수의 인쇄 회로 보드가 함께 적층(stack)되어 상호 연결된 전자 구성 요소의 3차원 어레이가 형성되는 메모리 시스템을 개시한다. 이 스택은 얇게 분할되어 바(bar)를 형성한다. 전자 구성 요소 패키지의 핀은 인쇄 회로 보드 상의 트랙에 의해 바의 측면에 전기적으로 연결된다. 이 패키지들은 바의 측면에 의해 서로 연결된다. 그 다음 이 바는 얇게 분할되어 적층된 패키지의 단위 블록을 형성한다.
본 발명의 메모리 시스템은 다수의 메모리 층을 포함하는데, 이 다수의 메모리 층은 제조시에는 동일할 수도 있고 또한 이들 층이 삼차원으로 배열되기 전 또는 후에 쉽게 맞춤화(customize)될 수 있어서 데이터는 다른 층과는 상관없이 (직 렬 또는 병렬로) 개별 층에 보내질 수 있거나 그 층으로부터 검색될 수 있다.
일 측면에서, 본 발명은 N개의 메모리 층의 스택을 포함하는 메모리 시스템을 특징으로 한다. 각 메모리 층은 각각 공통 데이터 라인에 결합된 메모리 셀의 어레이와, 각각 공통 데이터 라인에 결합된 N개의 I/O 입/출력 라인(I/O) 세트를 포함한다. N개의 I/O 라인 세트 중 하나만이 공통 데이터 라인에 전기적 통신 경로를 제공한다. 메모리 시스템은 제각기의 출력 노드를 제각기의 N개의 대응 I/O 라인 세트에 각각 전기적으로 연결하는 N개의 전기적 콘넥터 세트를 포함한다. 대응 I/O 라인 세트 각각은 N개의 메모리 층 각각으로부터의 하나의 I/O 라인으로 구성된다.
본 발명의 이 측면에 따른 실시예는 후속하는 특징들 중 하나 이상을 포함할 수 있다.
바람직하게, 대응 I/O 라인의 각 세트의 하나의 I/O 라인만이 대응 메모리 층의 공통 데이터 라인에 전기적 통신 경로를 제공한다.
몇몇 실시예에서, 각 메모리 층의 N개의 라인들 중 하나는 단락된 맞춤화 소자를 포함하고, 각 메모리 층의 나머지 N-1개의 I/O 라인들 각각은 본래의, 수정되지 않은 맞춤화 소자를 포함한다. 예를 들어, 맞춤화 소자의 각각은 비교적 높은 전기적 저항으로 특징지어지는 소자를 포함할 수 있다.
다른 실시예에 있어서, 각 메모리 층의 N개의 I/O 라인들 중 하나는 본래의, 수정되지 않은 맞춤화 소자를 포함하고, 각 메모리 층의 나머지 N-1개의 I/O 라인의 각각은 차단된(blown)(또는 전기적으로 개방된) 맞춤화 소자를 포함할 수 있다. 예를 들어, 맞춤화 소자 각각은 비교적 낮은 전기적 저항으로 특징지어지는 소자를 포함할 수 있다.
또 다른 측면에 있어서, 본 발명은 메모리 시스템을 제조하는 방법을 특징으로 한다. 이 본 발명의 방법에 따르면, 위에서 설명한 N개의 메모리 층이 주어진다. N개의 메모리 층은 스택으로 정렬된다. N개의 출력 노드의 세트 각각은 제각기의 N개의 대응 I/O 라인의 세트에 전기적으로 연결되는데, 대응 I/O 라인 세트 각각은 N개의 메모리 층의 각각으로부터의 하나의 I/O 라인으로 구성된다.
본 발명의 이 측면에 따른 실시예는 후속하는 특징들 중 하나 이상을 포함한다.
몇몇 실시예에 있어서, I/O 라인 각각은 비교적 높은 전기적 저항에 의해 특징지어지는 맞춤화 소자를 포함하고, 메모리 층을 맞춤화하는 단계는 공통 데이터 라인에 전기적 통신 경로를 제공하는 I/O 라인에 대응하는 맞춤화 소자를 단락시키는 단계를 포함한다. 맞춤화 소자를 단락시키는 단계는 맞춤화 소자 양단에 전압을 인가하는 단계를 포함할 수 있다. 맞춤화 소자를 단락시키는 단계는 전압을 인가하면서 단락될 맞춤화 소자를 조명(illuminating)하여 조명된 맞춤화 소자를 통과하는 전기적 전도성을 증기시키는 단계를 포함할 수 있다. 몇몇 실시예에서, 맞춤화 소자를 단락시키는 단계는 전압을 인가하면서 단락될 맞춤화 소자 근처에 산화 대기(oxidizing atmosphere)를 제공하는 단계를 포함할 수도 있다.
다른 실시예에서, I/O 라인 각각은 비교적 낮은 전기적 저항으로 특징지어지는 맞춤화 소자를 포함하고, 메모리 층을 맞춤화하는 단계는 공통 데이터 라인에 전기적 통신 경로를 제공하는 I/O 라인을 제외한 모든 I/O 라인의 맞춤화 소자를 차단하는 단계를 포함한다. 맞춤화 소자를 차단하는 단계는 맞춤화 소자 양단에 전압을 인가하는 단계를 포함할 수 있다. 맞춤화 소자를 차단하는 단계는 전압을 인가하면서 차단될 맞춤화 소자를 조명하여 조명된 맞춤화 소자를 통과하는 전기적 전도성을 증기시키는 단계를 포함할 수 있다. 몇몇 실시예에서, 맞춤화 소자를 차단하는 단계는 전압을 인가하면서 단락될 맞춤화 소자 근처에 산화 대기를 제공하는 단계를 포함할 수 있다.
몇몇 실시예에서, 각각의 메모리 층은 메모리 층이 스택으로 정렬되기 전에 맞춤화된다. 다른 실시예에서, 각각의 메모리 층은 메모리 층이 스택으로 정렬된 후에 맞춤화된다.
또 다른 측면에서, 본 발명은 메모리 시스템을 제조하는 방법을 특징으로 한다. 이 방법에 따르면, N개의 메모리 셀이 주어진다. 각 메모리 층은 각각 공통 데이터 라인에 결합된 메모리 셀의 어레이와, 각각 공통 데이터 라인에 연결된 N개의 입/출력(I/O) 라인 세트 및 제각기의 맞춤화 소자를 포함한다. 각각의 메모리 층은 맞춤화 소자의 선택된 부분집합 양단에 전압을 인가하고 그것에 조명을 인가함으로써 맞춤화되어 각 메모리 층의 N개의 I/O 라인 세트 중 하나의 라인만이 공통 데이터 라인에 전기적 통신 경로를 제공하여 맞춤화된다.
바람직하게 인가된 조명은 조명된 맞춤화 소자를 통과하는 전기적 전도성을 증가시킨다. 몇몇 실시예에 있어서, 인가된 조명은 맞춤화 소자의 선택된 부분집합 중 하나 이상의 소자 위에 디더(dither)되고, 맞춤화 소자의 선택된 부분 집합 중 하나 이상의 소자에서의 조명에 의해 유도된 전기적 신호가 감지된다. 이 조명은 감지된 조명 유도된 전기적 신호(sensed illumination-induced electrical signals)를 기초하여 맞춤화 소자의 선택된 부분집합 중 하나 이상의 소자 위에 정렬(align)될 수 있다.
본 발명의 다른 특징 및 장점은 후속하는 상세한 설명, 도면 및 청구항으로부터 분명해질 것이다.
다음의 설명에 있어서, 유사한 참조 번호는 유사한 소자를 식별하는 데 사용된다. 또한, 도면은 예시적인 실시예의 주요 특징을 개략적으로 예시하려 한다. 이 도면은 실제 실시예의 모든 특징 및 도시된 소자의 관련 치수를 도시하려 하지 않으며, 또한 일정한 비율로 도시되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에서, 메모리 시스템(10)은 N개의 메모리 층(12)의 스택을 포함한다. 각 메모리 층은 각각 공통 데이터 라인(16)에 결합된 메모리 소자(또는 셀)의 어레이(14)와, 각각 공통 데이터 라인(16)에 결합된 N개의 입/출력(I/O) 라인(18)을 포함한다. 메모리 소자 어레이(14)는 종래의 휘발성 및 비휘발성 메모리 소자 어레이 및 폭넓고 다양한 종래의 메모리 소자 어레이 중 임의의 하나로 구현될 수 있다. 몇몇 실시예에 있어서, 어레이(14)의 메모리 소자는 자기 랜덤 액세스 메모리(MRAM) 소자, 상 전이 메모리 소자(phase change memory elements), 저항성 폴리머 메모리 소자, 폴리실리콘 메모리 소자 및 일회 기록(예로, 퓨즈 기반 또는 안티 퓨즈 기반) 저항성 메모리 소자와 같은 종래의 저항성 메모리 소자로 구현된다. 일반적으로, I/O 라인(18)의 수는 메모리 층(12)의 수와 동일하거나 초과한다. 예시된 실시예에 있어서, N+1 I/O 라인이 존재하는데, 하나는 맞춤화 라인이고 N개는 잠재 액세스 I/O 라인이다. 각 메모리 층(12)은 또한 부가적인 I/O 라인(즉, 셀 어드레싱 라인 및 파워 및 접지 라인; 도시되지 않음)을 포함할 수 있다.
이하에서 자세히 설명되는 바와 같이, 메모리 층들(12)은 제조시에는 동일하지만, 메모리 층들(12)은 그들이 스택으로 배열되기 전 또는 후에 맞춤화되어 N개의 잠재 액세스 I/O 라인들(18) 중 하나만이 공통 데이터 라인(16)에 전기적 통신 경로를 제공하도록 할 수 있다. 메모리 시스템(10)은 또한 N개의 전기 콘넥터(20) 세트를 포함하는데 이들 각각은 제각기의 출력 노드(O0,O1,O2,...,,ON )를 N개의 대응 I/O 라인(18)의 제각기의 세트(22)에 전기적으로 연결한다. 대응 I/O 라인(18)의 각 세트(22)는 N개의 메모리 층(12) 각각으로부터 하나씩의 I/O 라인(18)으로 구성된다. 그러나, 대응 I/O 라인(18)의 각 세트(22)의 하나의 I/O 라인(18)만이 공통 데이터 라인(16)에 전기적 통신 경로를 제공한다. 이러한 방식에 있어서, 데이터는 다른 층과 상관없이 (직렬 또는 병렬로) 개별 층에 보내지거나 그 층으로부터 검색될 수 있다. 몇몇 실시예에 있어서, 전기적 콘넥터(20)는 전기적으로 도전성 있는 물질의 스트립(strips)으로 구현될 수 있다.
도 3을 참조하면, 위에서 언급한 바와 같이, 각 메모리 층(12)은 N+1개의 I/O 라인(18)을 포함하는데, 여기서 N은 메모리 시스템(10)에서 메모리 층(12)의 수이다. 각각의 I/O 라인(18)은 제각기의 전기적 콘넥터(20)를 통해 제각기의 출력 노드(O0,O1,O2,...,,ON)에 전기적으로 결합된다. I/O 라인들(18) 중 하나는 맞춤화 라인에 대응하고 다이오드(24)를 포함한다. 메모리 층(12)을 맞춤화하는 프로세스 동안 다이오드(24)는 순방향 바이어스되고 메모리 시스템(10)의 정상 동작 하에서는 역방향 바이어스된다. 나머지 N개의 I/O 라인(18) 각각은 메모리 층(12)에 대한 잠재적인 액세스 라인에 대응하고 제각기의 맞춤화 소자(26)를 포함한다. 맞춤화 소자(26)는 예를 들어 맞춤화 소자(26)를 전기적으로 단락시키거나 또는 전기적으로 차단(또는 전기적으로 개방 상태로 전환함으로써)함으로써 수정될 수 있어서, N개의 잠재적인 액세스 I/O 라인(18) 세트 중 하나만이 공통 데이터 라인(16)에 전기적 통신 경로를 제공한다. 맞춤화 소자(26)는 저항 소자, 도전체 소자, 퓨즈 소자 및 안티 퓨즈 소자 및 종래의 임의의 일회 기록 프로그램가능 회로 소자의 형태로 구현될 수 있다. 각 메모리 층(12)에 대해 맞춤화 소자가 비교적 높은 전기 저항(예로, 저항 또는 안티 퓨즈)으로 특징지어지는 실시예에 있어서, N개의 잠재 액세스 I/O 라인들(18) 중 하나의 맞춤화 소자는 단락되고 나머지 N-1개의 I/O 라인의 맞춤화 소자는 수정되지 않은 상태로 남겨진다. 각 메모리 층(12)에 대해 맞춤화 소자가 비교적 낮은 전기 저항(예로, 도전체 또는 퓨즈)에 의해 특징지어지는 실시예에 있어서, N개의 잠재 액세스 I/O 라인들(18) 중 하나의 맞춤화 소자(26)는 수정되지 않은 상태로 남겨지고 나머지 N-1개의 I/O 라인의 맞춤화 소자(26)는 전 기적으로 개방 상태로 차단된다.
위에서 설명한 바와 같이, 메모리 층(12)은 그들이 삼차원 스택으로 배열되기 전 또는 후에 맞춤화될 수 있다.
도 4 내지 도 5를 참조하면, 일 실시예에서, 메모리 층(12)은 그들이 후속하는 바와 같은 스택으로 배열되기 전에 맞춤화될 수 있다. 초기에, N개의 메모리 층 세트가 주어진다.(단계(30)). 바람직하게 메모리 층(12)은 동일하도록 제조된다. 각각의 층(12)은 맞춤화되어 N개의 잠재 액세스 I/O 라인(18) 세트의 하나만이 공통 데이터 라인(16)에 전기적 통신 경로를 제공한다(단계(32)). 도 5에 도시된 바와 같이, 각 메모리 층(12)을 맞춤화하는 프로세스는 전압(V)을 타겟 맞춤화 소자(34) 양단에 인가하는 단계를 포함한다. 예를 들어, 이 전압(V)은 전압원(36)을 맞춤화 라인에 대응하는 출력 노드(O0)에 연결함으로써 또한 타겟 맞춤화 소자(34)에 대응하는 출력 노드(O1)를 접지 전원에 연결함으로써 인가될 수 있다. 인가된 전압(V)은 타겟 맞춤화 소자(34)를 통과하여 충분한 전류를 구동하여 타겟 맞춤화 소자(34)를 단락 또는 차단할 만큼 충분히 높을 수 있다.
몇몇 실시예에 있어서, 인가된 전압은 타겟 맞춤화 소자(34)를 단락 또는 차단하는 데 필요한 레벨이거나 또는 그 이하일 수 있으나, 맞춤화 프로세스는 광학적 또는 화학적으로 보조받을 수 있다. 예를 들어, 몇몇 실시예에서, 타겟 맞춤화 소자(34)는 타겟 맞춤화 소자(34)에 의해 흡수되는 파장을 갖는 빛(38)에 의해 조명될 수 있다. 빛의 흡수는 타겟 맞춤화 소자(34)의 전기적 도전성을 증가시켜서, 주어진 인가된 바이어스에 있어서 타겟 맞춤화 소자(34)를 통한 전류 전도를 증가시킨다. 이들 실시예에 있어서, 바람직하게 맞춤화 소자(26)는 감광성 물질(예로, 비정질 실리콘)로부터 형성된다. 몇몇 실시예에 있어서, 맞춤화 프로세스는 산화 대기의 존재에 의해 보조받을 수 있다. 예를 들어 맞춤화 전압(V)이 인가되는 동안 산화 가스(40)(예로, 산소)가 타겟 맞춤화 소자(34) 근처에 제공될 수 있다.
메모리 층(12) 각각이 맞춤화 된 후(단계(32)), N개의 메모리 층은 스택으로 배열된다(단계(42)). N+1개의 출력 노드(O0,O1,O2,...,,ON)의 세트의 각각은 N개의 대응 I/O 라인(18)의 제각기의 세트(22)에 전기적으로 결합되는데, 이 때 각 세트(22)는 N개의 메모리 층(12)의 각각으로부터 하나씩의 I/O 라인(18)으로 구성된다.
도 6 및 도 7을 참조하면, 일 실시예에서, 메모리 층(12)은 다음과 같이 스택으로 배열된 후 맞춤화될 수 있다. 초기에, N개의 메모리 층(12) 세트가 주어진다.(단계(50)). 바람직하게 메모리 층(12)은 동일하도록 제조된다. N개의 메모리 층이 스택으로 배열된다(단계(52)). 메모리 층(12) 각각이 스택으로 배열된 후(단계(52)), N+1개의 출력 노드 세트(O0,O1,O2,...,,ON) 각각은 N개의 대응 I/O 라인(18)의 제각기의 세트(22)에 전기적으로 결합되는데, 이 때 각 세트(22)는 N개의 메모리 층(12)의 각각으로부터 하나씩의 I/O 라인(18)으로 구성된다. 각각의 층(12)은 맞춤화되어 N개의 잠재적 액세스 I/O 라인(18)의 세트의 하나의 라인만이 공통 데이터 라인(16)에 전기적 통신 경로를 제공하도록 한다.
이 실시예에서, 전압이 맞춤화 출력 노드(O0)에 인가될 수 있고, 접지 전원은 타겟 맞춤화 소자(18)를 포함하는 대응 I/O 라인(18)의 세트(22)에 대응하는 출력 노드(O1)에 연결될 수 있다. 이 경우에 있어서, 각각의 메모리 층(12) 상의 대응 맞춤화 소자(26)는 인가된 전압 강하(applied voltage drop)를 가지게될 것이다. 위에서 설명한 바와 같이, 맞춤화 전압이 인가되는 동안, 맞춤화될 맞춤화 소자(26)는 안정적인 바이어스 조건 하에서 빛(34)을 그들에게 조명함으로써 단락 또는 차단될 수 있다. 이 경우에 있어서, 맞춤화 조명은 메모리 층(12)의 스택의 측면에 인가될 수 있다. 각 메모리 층(12)은 10㎛ 또는 그 이상 정도의 두께를 가질 수 있다. 이 경우에 있어서, 1㎛ 정도의 조명 부위의 직경은 개별 맞춤화 소자를 선택하기에 충분하다. 광 조명 빔은 타겟 맞춤화 소자(34) 위에 정렬하도록 디더(dithered into alignment over the target customization elements 34)되어 인가된 전압과 연관된 센스 전자 장치가 타겟 맞춤화 소자(34) 상에 빔을 집중시키기 위해 필요한 정보를 제공할 수 있게된다. 광학 빔은 또한 정렬 정확성을 개선시키기 위해 변조될 수 있다. (예로, 상단 메모리 층 또는 하단 메모리 층을 찾아내기 위한) 단순한 스캐닝 방법과 결합된 이 기술은 특정 타겟 맞춤화 소자(34)의 명확한 위치잡음을 허용할 수 있다.
도 7에 도시된 바와 같이, 메모리 층(12)이 맞춤화이된 후(단계(56)), N개의 대응 I/O 라인(18)의 각 세트(22)의 하나만이 전기적 통신을 대응 출력 노드에 제공한다.
다른 실시예들은 청구항의 범주에 들어간다.
본 발명에 따르면, 메모리 시스템은 다수의 메모리 층을 포함할 수 있는데, 이 다수의 메모리 층은 제조시에는 동일할 수 있고 또한 이 층이 삼차원으로 배열되기 전 또는 후에 쉽게 맞춤화될 수 있어서 데이터가 다른 층과는 상관없이 (직렬 또는 병렬로) 개별 층에 보내질 수 있거나 개별 층으로부터 검색될 수 있다.

Claims (10)

  1. N개의 메모리 층(12)의 스택; 및
    세트를 이루는 N개의 전기 콘넥터들을 포함하되,
    상기 메모리층 각각은:
    공통 데이터 라인(16)에 결합된 메모리 셀의 어레이(14); 및
    상기 공통 데이터 라인(16)에 결합된 세트를 이루는 N개의 입/출력(I/O) 라인들(18)을 포함하고,
    상기 N개의 I/O 라인(18) 세트 중 하나만이 상기 공통 데이터 라인(16)에 전기적 통신 경로를 제공하고,
    상기 전기적 통신 경로를 제공하는 상기 N 개의 입/출력(I/O) 라인들(18)의 하나는 단락된 맞춤화 소자(shorted customization element)(26)를 포함하고, 나머지 N-1개의 I/O 라인들(18) 각각은 본래의 수정되지 않은 맞춤화 소자(26)를 포함하고,
    세트를 이루는 상기 전기 콘넥터 각각은 각각의 출력 노드를 N 개의 대응 I/O 라인들의 각 세트에 전기적으로 연결하고,
    N 개의 상기 대응 I/O 라인들(18)의 세트 각각은 상기 N개의 메모리 층(12)의 각각으로부터의 하나의 입/출력(I/O) 라인(18)으로 구성되는 것을 특징으로 하는 메모리 시스템(10).
  2. 삭제
  3. 제 1 항에 있어서,
    상기 각 메모리 층(12)의 N개의 I/O 라인들(18) 중 하나는 본래의, 수정되지 않은 맞춤화 소자(26)를 포함하고 상기 각 메모리 층(12)의 나머지 N-1개의 I/O 라인(18) 각각은 차단된(blown) 맞춤화 소자(26)를 포함하는
    메모리 시스템.
  4. N개의 메모리 층(12)을 수신하는 단계- 각 메모리 층(12)은
    각각 공통 데이터 라인(16)에 결합된 메모리 셀의 어레이(14)와,
    각각 공통 데이터 라인(16)에 결합된 N개의 입/출력(I/O) 라인(18)의 세트를 포함함 -와,
    상기 각 메모리 층(12)의 N개의 I/O 라인(18) 세트 중 하나만이 상기 공통 데이터 라인(16)에 전기적 통신 경로를 제공하도록 상기 메모리 층(12) 각각을 맞춤화하는 단계와,
    상기 N개의 메모리 층(12)을 스택으로 배열하는 단계와,
    N개의 출력 노드 세트 각각을 N개의 대응 I/O 라인(18)의 제각기의 세트에 전기적으로 연결하는 단계- 각각의 대응 I/O 라인(18) 세트는 상기 N개의 메모리 층(12)의 각각으로부터 하나씩의 I/O 라인(18)으로 이루어짐 -를 포함하는
    메모리 시스템(10) 제조 방법.
  5. 제 4 항에 있어서,
    상기 I/O 라인(18) 각각은 높은 전기 저항에 의해 특징지어지는 맞춤화 소자(26)를 포함하고, 메모리 층(12)을 맞춤화하는 단계는 상기 공통 데이터 라인(16)에 상기 전기적 통신 경로를 제공하는 상기 I/O 라인(18)에 대응하는 상기 맞춤화 소자(26)를 단락시키는 단계를 포함하는
    메모리 시스템 제조 방법.
  6. 제 4 항에 있어서,
    상기 I/O 라인(18)의 각각은 낮은 전지적 저항에 의해 특징지어지는 맞춤화 소자(26)를 포함하고, 메모리 층(12)을 맞춤화하는 단계는 상기 공통 데이터 라인(16)에 상기 전기적 통신을 제공하는 상기 라인(18)을 제외한 모든 I/O 라인(18)의 맞춤화 소자(26)를 차단하는 단계를 포함하는
    메모리 시스템 제조 방법.
  7. 제 4 항에 있어서,
    상기 메모리 층(12) 각각은 상기 메모리 층(12)이 스택으로 배열되기 전에 맞춤화되는
    메모리 시스템 제조 방법.
  8. 제 4 항에 있어서,
    상기 메모리 층(12)은 상기 메모리 층(12)이 스택으로 배열된 후 맞춤화되는
    메모리 시스템 제조 방법.
  9. 제 4 항에 있어서,
    상기 I/O 라인(18) 각각은 맞춤화 소자(26)를 포함하고, 상기 메모리 층(12)의 각각을 맞춤화하는 단계는 각 메모리 층(12) 상의 맞춤화 소자(26)의 선택된 부분집합(selected subset)을 조명(illuminate)하여 상기 조명된 맞춤화 소자를 통과하는 전기적 전도성을 증가시키는 단계를 포함하는
    메모리 시스템 제조 방법.
  10. N개의 메모리 층(12)을 수신하는 단계- 각 메모리 층(12)은
    각각 공통 데이터 라인(16)에 결합된 메모리 셀의 어레이(14)와,
    각각 공통 데이터 라인(16)에 결합되고 제각기의 맞춤화 소자(26)를 포함하는 N개의 입/출력(I/O) 라인(18)의 세트를 포함함 -와,
    맞춤화 소자(26)의 선택된 부분집합 양단에 전압을 인가하고 조명하여 상기 각 메모리 층(12)의 N개의 I/O 라인 세트 중 하나의 라인만이 상기 공통 데이터 라인(16)에 전기적 통신 경로를 제공하도록 상기 메모리 층(12) 각각을 맞춤화하는 단계를 포함하는
    메모리 시스템 제조 방법.
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