CN100401422C - 寻址交叉点存储器阵列的电路、存储器模块和寻址方法 - Google Patents

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Abstract

根据本发明的原理，提供了用于寻址一个交叉点存储器阵列，该阵列具有来自于第一和第二组地址线的第一和第二组电极。该寻址电路具有在所述第一组地址线和所述第一组存储器阵列电极之间的第一二极管连接，其中第一二极管连接把第一组中的每个存储器阵列电极连接到第一组地址线的一个相应唯一子集。在第二组地址线和第二组存储器阵列电极之间提供了第二二极管连接，该第二二极管连接把第二组中的每个存储器阵列电极连接到第二组地址线的一个相应唯一子集。至少一条读出线也具有到第一组存储器阵列电极及/或第二组存储器阵列电极中每一个的二极管连接。

Description

寻址交叉点存储器阵列的电路、存储器模块和寻址方法
技术领域
本发明涉及数字存储器电路领域，尤其是涉及并行寻址和读出在一个交叉点二极管存储器阵列中的存储单元。
背景技术
现在构造的许多消费者设备产生及/或利用越来越大的数字数据。例如，用于静止及/或运动图片的便携式数字照相机产生大量表示图象的数字数据。每个数字图象可能需要高达几兆字节(MB)的数据存储，而且这样的存储必须在该照相机中可以得到。为了为这类数据存储应用作准备，对于大约10MB到1千兆字节(GB)的足够容量，该存储器在成本上应该是相对低的。该存储器在能量消耗中也应该是低的(例如＜＜1瓦)，并且具有相对稳定的物理特性以应付便携电池供电的操作环境。对于档案库存储器来说，数据仅仅需要写入该存储器一次。最好该存储器应该具有一个快速存取时间(最好在毫秒级别)以及中等传输率(例如20Mb/s)。最好是，该存储器也应该能被封装在一个工业标准接口模块、诸如PCMCIA或者小型闪速(CompactFlash)卡中。
当前用于在便携式设备诸如数字照相机中应用的一种闪速存储器形式为闪速(Flash)存储器。这满足了如上所述期望的机械强度、功耗、传输、以及存取速率特征。然而，一个主要的缺点是闪速存储器保持相对昂贵(每MB$1.50-$2)。由于该价格，使用闪速存储器当作一个档案库设备通常是不切实际的，因此需要把数据从它传输到一个辅助档案库存储器中。
甚至在便携式设备中，磁″硬盘″存储器也能够用于归档存储。可得到用于PCMCIA类型III形状系数的微型硬盘驱动器，其能够提供最多1GB的容量。然而，这样的磁盘驱动器仍然是相对昂贵的(每MB$0.5)，这至少部分地因为该磁盘控制器电子设备相对高的固定成本。当与闪速(Flash)存储器相比时，微型硬盘具有其它缺点，诸如较低的机械强度、较高的功耗(2到4W)、以及相对长的存取时间(大约10mS)。
类似地能够使用可移动光存储盘，其与硬盘相比提供了一个大的优点。可移动光学介质是非常便宜的，例如对于微型磁盘介质大约为每MB $0.03。然而在大多数其它方面，光盘存储器与磁硬盘相比是较差的，包括相对差的功耗、机械强度、容积、以及存取性能。
档案库存储器的另一种形式在待决美国专利申请号######(代理人记事代码HP10002367)、题为“Non-Volaiile Memory”中进行了描述，在此把它包含在内作为参考。在那里公开的存储器系统的目的在于：以低成本提供大容量的写入一次的存储器用于档案库存储。这部分地通过避免硅衬底、最小化处理过程复杂性、以及降低表面积密度来实现。该存储器系统包含由在塑料衬底上构造的一个集成电路层的分层堆形成的一个存储器模块。每个层包含交叉点二极管存储器阵列，而且从离该存储器模块很远的一个分开的集成电路中执行对保存在该阵列中的数据的读出。为了寻址、读取和写入在各个存储器模块层阵列中的所有存储单元，需要一个多路复用方案来避免在存储器模块和遥感电路之间有太多的相互连接。
在传统的集成电路中，多路复用通过从晶体管中人工合成逻辑门完成。在一个基于二极管的交叉点存储器阵列中包含晶体管是不合乎需要的，因为它们将增加需要的处理，由此增加了加工成本。一些附加的处理可能与在该交叉点阵列中使用的材料不相容。例如，如果塑料衬底或者有机半导体被用来构成该交叉点存储器阵列，则它们可能被制造晶体管所需要的温度破坏，或者它们能够被在一个湿刻蚀过程中使用的某些溶剂所损坏。近来，在Lawrence Livermore实验室的研究人员已经示范了在一个塑料衬底上制造薄膜晶体管，然而所需要的处理过程比制造二极管所需要的等效处理过程更加复杂，由此更加昂贵。
已经开发了静电微继电器用于许多应用，包括用于自动应用的电力继电器，以及用于仪表设备和自动测试设备的小信号切换。静电微继电器系统在，例如，Wong，Jo-Ey等人的“An Electrostatically-actuated MEMS Switch for Power Applications”(Micro Electro-Mechanical Systems，2000.MEMS′00.Thirteenth IEEE.2000)，以及Zavracky，P.M.等人的“Micro-mechanical switchesfabricated using nickel surface micro-machining”(Micro-electromechanical Systems，Journal of，1997.6(1)：p3-9)中进行了描述。这个技术的主要优点是低电耗和构造的简易性。然而，尤其是如果需要一个低接触电阻时，用于这些设备的处理过程仍然比一个简单的二极管阵列所需要的过程要复杂。其它与静电微继电器有关的问题是疲劳寿命和切换速度。
第三种可能性，代码-字寻址，包含许多已经用于最小化到一个象素相关显示的相互连接的方法。这样的系统，例如在国际性专利申请公开WO 98/44481以及美国专利5,034,736的说明书中进行了描述。通常代码字寻址权衡地址线到阵列电极的比值和在选定以及没有选定电极之间的串音。虽然这种解决方案不提供在互连中以2为底的对数的减少，但是它们可以提供超过10∶1的电极到地址线比值，同时保持一个4∶1的串音比值。虽然这种解决方案实现是相对简单的，但是和先前描述的真正多路复用方案相比，它们需要一个较高数量的地址线用于一个已知数量的被寻址线。一个更进一步的缺点是：在被寻址和未被寻址的存储单元之间引入的串话，这使得难以读和写一个具体的存储单元。
发明内容
根据本发明的原理，提供了用于寻址一个交叉点存储器阵列，该阵列具有来自于第一和第二组地址线的第一和第二组电极。该寻址电路具有在所述第一组地址线和所述第一组存储器阵列电极之间的第一二极管连接，其中第一二极管连接把第一组中的每个存储器阵列电极连接到第一组地址线的一个相应唯一子集。在第二组地址线和第二组存储器阵列电极之间提供了第二二极管连接，该第二二极管连接把第二组中的每个存储器阵列电极连接到第二组地址线的一个相应唯一子集。至少一条读出线也具有到第一组存储器阵列电极及/或第二组存储器阵列电极中每一个的二极管连接。
在该寻址电路的一个最佳结构中，第一二极管连接包含这样的二极管元件，其阳极与相应的存储器阵列电极相连，阴极连接到相应的地址线；而且第二二极管连接包含这样的二极管元件，其阴极连接到相应的存储器阵列电极而阳极连接到相应的地址线。
更可取地是，该交叉点存储器阵列包含一个在来自第一和第二组的电极的交叉点处形成的、基于二极管的存储单元阵列，所述电极的末端通过相应的电阻元件连接到电源连接。在一个最佳实施例中，该电源连接被布置在电源带组中以允许电源被有选择地提供给该交叉点阵列的某些部分。
能够提供多个交叉点存储器阵列，其中每一个都具有相应的第一二极管连接、第二二极管连接以及至少一条读出线，而且地址线与多个第一和第二二极管并行连接。利用这个构造，这多个存储器阵列能够并行于输出被寻址，因此通过相应的读出线是可存取的。
在本发明的一种形式中，该寻址电路包含第一和第二读出线，第一读出线具有到第一组存储器阵列电极中每一个的二极管连接，而且第二读出线具有到第二组存储器阵列电极中每一个的二极管连接。
本发明还提供了一个包含如上所述至少一个交叉点二极管存储器阵列以及寻址电路的集成电路。在本发明的一个最佳形式中，该交叉点二极管存储器阵列以及寻址电路在同一个制造过程中形成。
根据本发明，还提供了包含一个交叉点存储器阵列的一个存储器电路，该存储器阵列具有第一和第二组横向电极，并具有在第一和第二组电极的交叉点处形成的相应存储单元。形成的每一个存储单元包含一个在它的至少一个二元状态中的二极管元件。该存储器电路还包含一个与该存储器阵列相连的寻址电路。该寻址电路具有一个第一组地址线，并具有在所述第一个组地址线和所述第一组存储器阵列电极之间的第一二极管连接，其中第一二极管连接把第一组中的每个存储器阵列电极连接到第一组地址线的一个相应的唯一子集。该寻址电路还具有一个第二组地址线，并具有在所述第二组地址线和所述第二组存储器阵列电极之间的第二二极管连接，该第二二极管连接把第二组中的每个存储器阵列电极连接到第二组地址线的一个相应唯一子集。该寻址电路进一步包含至少一条读出线，其具有到第一组存储器阵列电极及/或第二组存储器阵列电极中每一个的二极管连接。
在该存储器电路的最佳构造中，就该存储器阵列电极和地址线而论，第一二极管连接的二极管元件与第二二极管连接的二极管元件不同向。
更可取地是，存储器阵列电极的末端通过相应的电阻元件和电源连接相连，其中该电源连接被布置在电源带组中以允许电源被有选择地提供给部分该交叉点阵列。
依据一个最佳实施例，一个存储器电路可以包含如上所述的多个交叉点存储器阵列以及相应的寻址电路，其中来自于相应寻址电路的地址线是并行连接的。
在存储器电路的一种形式中，该寻址电路包含第一和第二读出线，第一读出线具有到第一组存储器阵列电极中每一个的二极管连接，而且第二读出线具有到第二组存储器阵列电极中每一个的二极管连接。
第一二极管连接能够在第一地址线和第一组电极交叉点处形成，而第二二极管连接在第二地址线和第二组电极交叉点处形成。
本发明还提供了一个具有至少一个如上所述的存储器电路的集成电路。该存储器阵列和寻址电路能够在同一个制造过程中形成。此外，该集成电路可以在一个电介质衬底表面上形成。
本发明进一步提供了一个包含多个如上所述的集成电路的存储器模块。在本发明的一个最佳形式中，利用如上所述的多个集成电路在彼此之上层叠，构造了该存储器模块。
本发明进一步提供了一种用于寻址一个交叉点存储器阵列的方法，其中该存储器阵列具有来自于第一和第二组地址线的第一和第二组电极。该方法包含在第一组地址线和第一组存储器阵列电极之间形成第一二极管连接，其中该第一二极管连接把第一组中的每个存储器阵列电极连接到第一组地址线相应的一个唯一子集。该方法还包括在第二组地址线和第二组存储器阵列电极之间形成第二二极管连接，该第二二极管连接把第二组中的每个存储器阵列电极连接到第二组地址线的一个相应唯一子集。至少一条读出线具有到第一组存储器阵列电极及/或第二组存储器阵列电极中每一个的二极管连接。然后通过施加一个预定电信号到第一和第二组地址线，以使用该至少一条读出线检测该存储单元的状态，可以实现寻址在该存储器阵列中的一个存储单元。
更可取地是，第一和第二二极管连接以及一条或者多条读出线可以在和形成该交叉点存储器阵列的同一个制造过程期间形成。
可以形成具有相应的第一和第二二极管连接以及读出线的多个交叉点存储器阵列，其中并行施加预定电信号到多个存储器阵列的地址线中，以获得在相应读出线上的各个存储单元读出输出。
附图说明
在下文中，仅仅通过举例，通过对它的最佳实施例的描述以及参考附图，对本发明进行了更详细的描述，其中附图为：
图1是根据本发明一个实施例的写入一次存储器系统的框图；
图2是说明了它的存储器模块的整体结构的写入一次存储器系统的示意框图；
图3是根据本发明一个实施例构造的写入一次存储器模块的剖面等角视图；
图4是适于在本发明的实施例中实现的一个交叉点存储单元的直观图；
图5是一个交叉点阵列存储单元的简化平面视图；
图6显示了用于说明寻址它的存储单元的一个写入一次存储器阵列；
图7是一个存储器阵列寻址电路一部分的电路原理图；
图8显示了一个具有示意说明的置换二极管逻辑寻址电路连接的交叉点存储器阵列；
图9是一个存储单元读出电路的电路原理图；
图10是一个交叉点存储器阵列和相关的寻址以及读出电路元件的示意布局视图；
图11是一个存储器模块层的一个简化的块体系布局图；以及
图12是一部分存储器阵列和寻址/读出电路的示意布局视图。
具体实施方式
此处公开了写入一次存储器电路、存储器系统、寻址和读出电路以及用于生产、实现和使用这样的电路和系统的方法。在下面描述中，为了说明起见，阐述了具体的术语和具体的实现细节以提供对本发明的一个彻底了解。然而，对于本领域技术人员来说，显然这些细节不是实践本发明所必须要求的。
在下面描述中，需要理解，在涉及“数据”的地方，取决于上下文环境，这样的“数据”可以以多种方式表示。举例来说，在一个存储单元中的“数据”可以由一个电压电平、一个磁性状态、或者例如电阻这样给出一个诸如电压或电流水平或变化的可测量效应到一个读出电路的物理特性来表示。在另一方面，当在一条总线上或者在传输期间，这样的“数据”可以是一个电流或者电压信号的形式。此外，在大多数情况中此处的“数据”本质上主要是二进制数，为了方便起见可以被认为是由状态“0”和“1”表示，但是将要理解：该二元状态实际上可以由相对不同的电压、电流、电阻等表示，而且一个特定的实际表现形式表示一个“0”或者“1”通常是不重要的。
本发明的一个最佳实施例包括一个寻址电路，和一种用于寻址在上述待决的US专利描述的存储器系统中所使用类型的交叉点二极管存储器阵列的方法。为了提供对本发明的一个彻底了解，因此以下的详细说明存在于这样一个存储器系统的上下文环境中，虽然那些本领域技术人员将会认识到：本发明不局限于所描述结构的应用。
一种尤其可用于在诸如数字照相机和便携式数字声频设备的应用中的便携、便宜、结实的存储器系统，在其它事物当中，由以框图形式在图1中说明的存储卡10体现。该存储器系统可以被包含到一个工业标准便携接口卡(例如PCMCIA或者CF)中，以便它能被用于具有这种接口的现有和未来产品。存储卡10具有一个I/O接口连接器12，通过该接口连接器可以进行在该卡10和一个它连接到的设备2之间的通讯。该接口连接器与一个接口和控制电路14相连，该电路14连接到一个可移动存储器模块20。该存储器模块20提供用于写入一次数据存储的电路、包括一些检测、允许写入和寻址功能。当每个可移动存储器模块20在该卡中被接收时，该接口和控制电路14为该可移动存储器模块20包含用于控制、接口、检测、纠错编码(ECC)等的电路。该存储器模块20在该存储卡中在一个插槽等中被接收，以便它可以从那里移走并且被替换为另一个存储器模块20。当在该存储卡中被接收时，该存储器模块20通过一个内部接口16与接口和控制电路14相连。
写入一次数据存储意味着，实际上，数据仅仅能够被写入到该存储器中一次，并且此后保持不变。如本领域技术人员将理解的那样，在许多形式的写入一次存储器中，在那里存储的数据在最初被写入之后完全不能变化不是严格正确的，然而通常它不能被任意地改变。例如，大多数写入一次存储器被制造为每个存储单元都处于第一二元状态(例如，表示一个二进制数据“0”)，而且在一个写入过程期间，选定的存储单元被变到一个第二二元状态中(例如，表示二进制数据“1”)。经常，存储器从第一二元状态变化到第二二元状态是不可逆的，因此一旦一个数据“1”写入其中，就不能变回到数据“0”。这限制了在所存储的数据已经被写入到该存储器中之后对它的改变，在那儿任意数据仅仅能够被写入一次而且此后例如数据“0”，仅仅能够被转变为数据“1”，而反方向则不能。
由于该存储器模块20包含写入一次存储器，它适于其中数据一旦存储就保持的归档数据存储。这有点象一张感光胶片，在哪儿图片被存储在其上一次，而且该冲洗出的胶片作为一个永久记录保留。因此，一旦该存储器模块20已经填充满了数据，则需要另一个存储器模块用于进一步数据存储。简单地替换在设备2中的整个存储卡10是可能的，然而这意味着接口和控制电路、以及该存储卡结构，和该存储器模块一起归档。为了减少数据存储成本，该存储器系统的可重复使用和相对昂贵组件没有与该实际存储器永久地相连，而且由于那个原因，在该最佳实施例中该存储器模块20可以从该存储卡10中移走。该存储卡10的容积因此涉及一个一次性成本，而且用于在其中插入的存储器模件20被廉价地制造，如在下文中进一步讨论的那样。
图2中显示了一个存储器模块20的一个图解方框图，该存储器模块20连接到一个接口和控制电路14。为了就一个给定底面面积增加该存储器模块的存储容量，该模块20从一个片状层22的堆中构造。每个层22都具有一个提供了该数据存储的存储单元阵列25。该层中每个也都包含通过该存储器系统内部接口16连接相应的存储器阵列到接口和控制电路14的寻址电路30。在每个层上的寻址电路使在存储器模块层之间的互连导电体更少，这便于容易制造并且因此降低了成本。
图3是一个存储器模块20的剖面等角视图，其说明了在该存储器模块中的电路和层的一个可能的物理布局。每一个层22都包含在一个衬底50上形成的一个存储器阵列25和寻址电路30。该存储器阵列25包含存储单元26的一个矩阵。该寻址电路30包含显示的、位于存储器阵列25相邻的相应直角边缘的列和行多路复用(mux)电路部分。在制造过程期间也在该衬底上形成输入/输出(I/O)引线40。在该存储器模块20中，行I/O引线从该行多路复用电路延伸到该衬底的第一个相邻边，而列I/O引线从该列多路复用电路延伸到该衬底的第二个相邻边。每一条引线40在相应的接触垫片42处终止，该接触垫片的部分暴露在该衬底50的边缘处。
多个层22一起在同一个方向层叠并且分层。通过导电接触元件55，生成对该堆积层接触垫片42的暴露部分的电接触，该导电接触元件55在图3的剖面图中进行了部分说明。该接触元件55沿着该存储器模块20的侧面延伸，横截单个层22的平面。每个接触元件55如同说明的那样，生成到在该堆积中多个层的一个相应接触垫片的电接触。该接触元件55可用于通过该存储器系统内部接口16连接该存储器模块20到接口和控制电路14。
在该存储器模块的最佳实现中，每个层22的衬底50由一种聚合物塑料材料形成。该集成电路(例如存储器阵列和寻址电路)能够在该衬底上形成、以及该层组合到一个存储器模块中的处理过程在上述待决US专利申请的说明书中进行了详细描述。
存储单元26的一个阵列25在该存储器模块20中的每一层上形成。该存储器阵列包含列线和行线的一个规则矩阵，其在每个列/行交点处具有一个存储单元。图4说明了具有列线60和行线62的一个存储器阵列25的一部分的示意图。存储单元26连接在每个列线和行线之间，该存储单元26也在图4图表的一个扩展部分中更详细地显示了。在该存储器阵列的最佳实现中，每个存储单元26包含一个与一个二极管元件66串联连接的熔丝元件64，该熔丝元件64提供了该存储单元的实际数据存储作用，同时二极管66便于使用该行和列线寻址该存储单元用于写入和读出数据。
该存储器阵列25的最佳操作如下所示。在制造时，每一个存储单元26具有一个导电的熔丝元件64。该熔丝元件的导电状态表示一个二进制数据状态，即一个数据“0”。为了写数据到该存储器阵列中，使用该列和行线以及熔丝元件寻址希望在其中存储一个数据“1”的每个存储单元，其中该熔丝元件被“烧断”，并且把它放置在一个不导电的状态中。该熔丝元件的不导电状态表示另一个二进制数据状态，即一个数据“1”。烧断该熔丝元件是一个单向操作，这使得该存储器是一个“写入一次”的存储器，如同在上文论述的那样。通过施加一个预定电流经过一个选定的行线到一个选定的列线，能够执行一个数据写入操作(例如写入数据“1”到一个选定的存储单元)，例如，其中该电流足以烧断直接互连那些行/列线的存储单元的熔丝。能够通过使用该列和行线来寻址存储单元并且读出哪些存储单元是导电的(数据“0”)以及哪些是不导电的(数据“1”)，从该存储器阵列中读取数据。
在该阵列的每个存储单元26中的二极管元件66使用该列和行线参与唯一地寻址该存储单元用于写入和读出数据。在该行/列交叉点存储单元中没有二极管，在一个给定的列线和行线之间有通过多个存储单元的电流通路。然而，利用该二极管元件形成一个通过每个存储单元的单向导电通路，单个列线和单个行线可用于唯一地寻址单个存储单元。换句话说，形成从一个行线到一个列线的一个电路允许电流仅仅通过单个存储单元。通过施加一个预定的“数据写”电流通过那个电路，在该存储单元中的熔丝能够被烧断以改变一个数据“0”到一个数据“1”。同样，通过读出在该电路中的电阻，有可能确定该存储单元熔丝被烧断或者是完好的，从而读出一个数据“1”或者数据“0”。
因此，二极管66减少了在读和写操作期间在该存储器阵列中的存储单元之间的串音的发生。此外，该二极管的非线性电流-电压(I-V)特性提高了数据读出信噪比(SNR)，这有助于远距离读出和代码-字寻址。因为读出电路处于接口和控制电路14中，所以在该存储器模块中的数据被远距离读出，其中该接口和控制电路14被包含在一个单独的集成电路中。同样，如在下文中所述，使用寻址电路，采用了存储单元的置换二极管逻辑寻址，以便减少在该存储器模块20与接口和控制电路14之间所需要的连接数目。
鉴于它的结构，该存储器阵列在此处有时被认为是一个交叉点阵列存储器，并且图5提供了最佳实施例中的存储器阵列的一个单元的简化平面视图。该交叉点阵列存储器的基本结构包含二层相互垂直的两组间隔平行布置的导电体，在它们之间布置了一个半导体层。这二组导电体用这种方式形成覆盖的行和列电极，以便使每一个行电极刚好在一个位置处横穿每一个列电极。在这些交点中的每一个处，通过该半导体层(图5中的75)生成在该行电极(在图5中的62)和列电极(在图5中的60)之间的连接，其以串联的一个二极管和一个熔丝的方式作用。在该阵列中的全部二极管都是这样定向的，以便如果一个公共电势被施加在全部行电极和全部列电极之间的话，则全部二极管将会沿同一个方向偏置。该熔丝元件可以被实现为一个单独的元件，当其中通过一个临界电流时该元件将会断路，或者它可以被包含到该二极管的性能中。
虽然通常在这个描述中，该半导体层(例如75)被认为是单个的，但是实际上可以采用不同材料的多个层。这些层可以包含不是半导体的材料，诸如在各种结构中的金属甚至电介质。这些材料和结构适于实现在别处详细描写的期望功能。
图6是一个交叉点写入一次二极管存储器阵列的简图。该图显示了一个八行八列的阵列。如果如同描绘的那样将电压施加到行和列电极上(即，除一个列电极处于-V之外全部的列电极具有电势V，以及除一个行电极处于V之外全部行电极都处于-V)，则只有一个二极管将会被正向偏置。对于在图6中描绘的情形，只有在该阵列左上角的二极管(90)将会被正向偏置。在顶行以及最左列中的二极管将在它们上没有偏置，而该阵列中剩余的二极管将被反向偏置。这构成了用于该阵列的一个寻址方案。如果在具有电极处于这些电势的行和列之间流过一个电流，则左上角的二极管熔丝是完好的(例如，表示一个数据“0”)。相反地，如果在这个结构中没有电流流过，则相应的二极管/熔丝已经被烧断了(例如，表示一个数据“1”)。通过调整施加到该阵列电极上的电压的振幅，能够产生更多的电流流过所选定的二极管。如果这个电压导致一个超过了该熔丝阈值电流的电流，则该熔丝能够被烧断，从而改变该存储单元的状态。这构成了一种用于写入到存储器中的方法。
熔断在该存储器阵列中的一个熔丝所需要的实际电流(或者将被施加的、用以获得那个电流的电压)在制造的时候应该是可预测和可控制的。因为通过该存储单元的电流密度是可操作因素，所以在一个单元将会被烧断处的外加电压/电流能够通过改变该单元的结面积来进行校准。例如，如果减少了该交叉点电极的交点处的横截面积，则同样会减少需要被施加的、用以达到该临界电流密度以烧断该熔丝的电流/电压。这个方案可在存储器电路的设计和制造中使用，以确保能够施加控制电压仅仅烧断期望的交叉点熔丝。
为了简化到该存储器模块的互连，期望使用用于访问该存储单元的一个多路复用寻址方案。换句话说，期望在一个存储器阵列中的每个存储单元通过地址线从一个外部电路中被唯一地寻址，其中这些地址线在数目上比阵列行和列线总数要少。为此，寻址电路(30)被包含在和该存储器阵列相同的衬底上。
该最佳实施例中的寻址电路在这里有时被认为是执行一个多路复用(mux)和/或多路分用(demux)功能。在这个说明书的环境中，术语“多路复用”被理解为包含在该最佳实施例中使用的置换二极管逻辑寻址形式，即使该选择方案多少有点不同于传统的多路复用方案。
在该最佳实施例中，使用被称为置换二极管逻辑的一个逻辑方案来执行该寻址mux/demux功能，这在下文中进行了描述。图7说明了由串联的一个熔丝和二极管表示的单个写入一次的存储单元102。该存储单元102连接在一个行电极104和一个列电极106之间。一个行寻址二极管逻辑电路110连接到行电极104上，而一个列寻址二极管逻辑电路120连接到列电极106上。如图所示，行寻址电路110包含连接在行电极以及一个上拉电压+V之间的一个电阻单元112。行寻址电路110还包含多个行寻址二极管114，该二极管114的阳极与该行电极相连，阴极由用X、Y和Z表示的、相应行寻址输入电压控制。类似地构造一个列寻址二极管逻辑电路120，它具有一个从列电极106连接到一个下拉电压-V的电阻单元122。多个列寻址二极管124的阴极连接到该列电极上，阳极由相应的用A、B和C表示的列寻址输入电压控制。
首先考虑其中+V和-(V+ΔV)逻辑电平被用于该行寻址输入电压(X、Y、Z)的行寻址电路110。显然，其中电压+V表示一个逻辑“1”，该行寻址电路110类似于一个与门作用，利用二极管阴极(X、Y、Z)作为输入而行电极104作为输出。只有当全部三个行寻址输入(X、Y、Z)是高时，该行电极104才是高(+V)的。类似地，列地址电路120用作一个负逻辑与门。在这种情况下，如果-V和(V+ΔV)的逻辑电平被施加在该列寻址输入(A、B、C)时，则当全部三个输入都处于-V时在该列电极106的输出将仅仅是-V。如果该行寻址输入(X、Y、Z)全部施加+V阴极电压到二极管114上，而且列寻址输入(A、B、C)全部施加-V阳极电压到二极管124上，则选择该存储单元102。尽管在图7中仅仅说明了三个输入电路，但是这个寻址方案能够被延伸至包含任意数目的输入。
当从d组n个结点的每一组中选择出一项时，有nd个置换。因此，nd个电极能够通过二极管连接到在d组中每一组的n个结点中的一个上。如果一个高逻辑电平被施加到每个组中的恰好一个结点上，则仅仅一个电极将被选择，这是因为全部连接到一个电极的线路必须是高的以选择它，而且没有两个电极共享相同的连接。
图8示意地说明了一个8x8写入一次存储器阵列150，它具有为如上所述寻址存储单元而连接的行和列电极。为了参考，该存储器阵列150的列电极被标记为G0到G7，而行电极被标记为H0到H7。三个寻址组中每一个都被提供了行(X、Y、Z)以及列(A、B、C)。每一个寻址组都具有两个互补的寻址结点(例如A1和A2)，而且每个结点与八个相应的行/列电极中的四个相连。在结点和行/列电极之间的连接模式对于每个寻址组是不同的。在图8的实例中，该连接模式如下：
  A<sub>1</sub>   A<sub>2</sub>   B<sub>1</sub>   B<sub>2</sub>   C<sub>1</sub>   C<sub>2</sub>
  G<sub>0</sub>G<sub>1</sub>G<sub>2</sub>G<sub>3</sub>   G<sub>4</sub>G<sub>5</sub>G<sub>6</sub>G<sub>7</sub>   G<sub>0</sub>G<sub>2</sub>G<sub>4</sub>G<sub>6</sub>   G<sub>1</sub>G<sub>3</sub>G<sub>5</sub>G<sub>7</sub>   G<sub>0</sub>G<sub>1</sub>G<sub>4</sub>G<sub>5</sub>   G<sub>2</sub>G<sub>3</sub>G<sub>6</sub>G<sub>7</sub>
列电极寻址结点连接
  X<sub>1</sub>   X<sub>2</sub>   Y<sub>1</sub>   Y<sub>2</sub>   Z<sub>1</sub>   Z<sub>2</sub>
  H<sub>0</sub>   H<sub>4</sub>   H<sub>0</sub>   H<sub>1</sub>   H<sub>0</sub>   H<sub>2</sub>
  H<sub>1</sub>   H<sub>5</sub>   H<sub>2</sub>   H<sub>3</sub>   H<sub>1</sub>   H<sub>3</sub>
  H<sub>2</sub>   H<sub>6</sub>   H<sub>4</sub>   H<sub>5</sub>   H<sub>4</sub>   H<sub>6</sub>
  H<sub>3</sub>   H<sub>7</sub>   H<sub>6</sub>   H<sub>7</sub>   H<sub>5</sub>   H<sub>7</sub>
行电极寻址结点连接
在该列电极和列寻址结点之间的连接中每个都包含一个如图所示在152处连接的二极管，而且从行电极到行寻址结点的连接中每个都包含如图所示在154处连接的一个二极管。这些二极管中的大部分没有在图8中显示以便避免不必要的复杂化。虽然在这个实例中的拓扑结构显示了地址线全部都连接到在该阵列中电极的一端，但是该地址线可以容易地刚好连接该电极的任一或者两端(阵列侧面)。
通过在该寻址结点(A1、A2、等)处施加电压可以寻址该存储器阵列150。一个启动电压施加在来自于每个寻址组的仅仅一个结点处。这允许以如上关于图7所述的方式，从阵列150中选取单个存储单元。
一个N个存储单元的交叉点阵列需要
Figure C0212244100191
个行和列电极。这些电极能够由
Figure C0212244100192
条地址线寻址，其中d是该网络的阶。例如108个存储器单元将需要总共20000个行和列电极，但是能够由具有一个二阶网络(2组用于行的100个结点，对于该列是一样的)的400条线寻址或者用于一个四阶网络的80条线寻址(4组用于行的10个结点，并且对列是一样的)。一般说来，对于一个高阶网络，线的数目接近于2d。
利用这个读出方案可能遇到的一个困难是：在一个大的二极管阵列(108)中即使存在小的泄漏电流，也能够淹没来自于单个正向偏置二极管的电流，使得明确地读出该二极管正向偏置的电流是困难的。对这个问题一种可能的解决方案是带化该行和列电极的电源供给，以便在任何给定时间仅仅该阵列的一小部分是激活的。在这种情况下地址线将仍然被激活，但是不会施加偏置到该存储器二极管中。该电源带能够形成该寻址方案的一部分以保持互连效率。
某些可能用于读出一个被寻址存储单元的状态的系统依赖于该被寻址二极管存储单元是在该行和列电极之间的唯一电流通路。然而，如果在该存储器模块中使用过并行寻址，则这创建了在该行和列地址线之间超过一条导电路径的可能性，其在使用那些读出方案中造成了困难。因此，一种用于并行检测来自于多个存储器阵列的存储单元的方法和系统在下文中给出。
如陈述的那样，在这里公开的一个存储器模块的最佳结构包含多个层的层叠。每一个层都包含一个写入一次存储器阵列，其中各个层的存储器阵列共享公共寻址线以便减少需要的到外部电路的连接数目。例如如果一个存储器模块包含m层，每个层包含一个具有N个存储单元、行电极和
Figure C0212244100194
列电极的阵列，则当第i行和第j列在一个层上被寻址时，它们在所有层上被寻址。这由于两个原因是合乎需要的。首先，通过能够并行读取m层，实现一个给定串位比率所要求的读和写比率被m所除。其次，如果该存储器的每个层都需要分开的地址线，则从层到层的连接数目以及从该存储器模块到接口和控制电路的连接数目能够变得难以管理。
对该并行寻址困难的最佳解决方案涉及在该地址二极管连接到的同一个结点处包含一个到每个行和/或列电极的附加读出二极管。每个行读出二极管的另一端连接一条公共行读出线，而且类似地每个列读出二极管的、没有连接到一个相应列电极的末端连接到一条公共的列读出线上。一个被寻址存储单元的状态能够从一个行读出二极管、一个列读出二极管中、或者两者中被检测出来。
通过流过该读出线到一个适当选择的偏置点的电流，确定一个被寻址的存储位的状态。为了让电流穿过任意一条读出线，必须满足两个情况：(1)该二极管存储单元必须被寻址了，以及(2)那些单元的熔丝必须被烧断了。在所有其它情况中，该二极管没有被寻址，而且不管熔丝的状态如何，相应的行和/或列读出二极管不会被正向偏置而且将不会传导电流。因此，如果单条读出线连接到所有的行(或者列)电极、而且在该行和列阵列中的一个存储单元被寻址了，则那个存储单元的状态能够被清楚地确定下来。
行和列读出线的使用提供了冗余而没有损害读出处理过程的速度，并且由此提高了该信号检测的余量。注意：通过包含附加的到行或列电极的读出线和/或增加额外的并联二极管到在该读出线和行或列电极之间的连接，还能够增加这个冗余。
图9显示了利用如上所述技术的寻址和读出电路250的示意图。说明了多个来自于一个写入一次存储器阵列的存储单元260，它们和它们相应的行和列寻址电路270、280相连，这些寻址电路被构造得以如在上文描述的那样寻址该存储器阵列。该电路250还包含一条公共的行读出线274和一条公共的列读出线284。公共的行读出线274通过相应的行读出二极管272与每一个存储器阵列行电极相连。特别地，每个二极管272的阳极与相应的行电极相连，而阴极与该公共的行读出线相连。类似地，列读出二极管282从该公共的列读出线284连接到该存储器阵列的相应列电极。二极管282的阴极与相应的列电极相连，且它的阳极与该公共的列读出线相连。
在所示的实例中，中心存储单元(262)被寻址了。这是因为存储单元262是唯一一个与由被寻址电路所选择的行和列电极相连的单元。如该图中所示，存储单元262对应于其中它的行或列寻址二极管由于向该处施加的电压而没有导通的寻址电路。如果存储单元262的熔丝被烧断了，则电流将流过读出二极管272、282以及行和列读出线274和284。如果该中心存储单元是完好的，则不管在该阵列任何其它存储单元中的熔丝的状态如何，将没有电流流入任何一条读出线。在那种情况下，将没有电流流过对应于被寻址存储单元的读出二极管，而且由于该寻址方案保证最少一个地址二极管将被导通，所以所有其它存储单元都是未被选择的，由此确保相应的读出二极管将被反向偏置。
如果在该阵列中超过一个行或列电极被寻址，则假如每个存储单元的至少一端能够连接到一条和其它分离的读出线，在所有被寻址线的交点处的存储单元的状态仍然可以被确定下来。这个配置将导致减少的检测余量。例如考虑两个被寻址行以及一个被寻址列。如果所有的被寻址熔丝是完好的，则该读出二极管好象是通过并联的两个电阻连接到一个电源轨道，以及仅仅通过一个电阻连接到另一个电源轨道。为了能够检测这个条件，施加到该读出线终端的偏置应当被调整为更靠近一个电源干线电压，导致当检测该熔丝熔断条件时的更低电流(较小信号)。当每个被寻址行/列与至多一个其它的被寻址列/行交叉时，如在当多个交叉点阵列共享同一个地址线、但是具有它们自己的读出线时的情况中，以及在一个交叉点存储器层叠或者当多个不互连的交叉点阵列存在于单个衬底上时的情况中，这不是一个问题。
图10是具有如上所述形式的寻址和读出电路的一个交叉点二极管存储器阵列的示意布局图。如图所示，列电极502和行电极504彼此成直角并且在由一个半导体层隔开的相应层上形成。在该电极的交点处形成二极管，由此生成了交叉点二极管存储器阵列506。在该图中，完好的二极管元件由在相应交点处的一个“0”指示，而被烧断的二极管元件由一个“X”指示。如图所示的交叉点存储器阵列没有数据保存在其中，因此其中所有的二极管都是完好的。
该行和列电极从该交叉点阵列中延伸出并且在它们的末端由上拉/下拉电阻508(对应于在图7中的电阻112、122)终止。在该存储器阵列和该终端电阻之间与列电极交叉的是多个列地址线510和至少一条列读出线512。该列地址线和列读出线在和该行电极相同的导体层上形成，以便它们交叉在其间形成二极管结的列电极处。由该列读出线形成的二极管元件相应于在图9中的二极管282，且由该列地址线形成的二极管相当于在图9中的二极管280。通过烧断选定的列地址线单元，让期望的二极管连接保持完好，形成如上所述的地址线组/结点排列。该寻址电路的这个程序设计能够在制造该电路之后最后被确定下来，如在下面描述的那样。
行电极504类似地通过行地址线514和一条行读出线516交叉。行地址线和行读出线在和该列电极相同的导体层上形成，由此生成行地址二极管(例如在图9中的270)和行读出二极管(例如在图9中的272)。
在制造的时候，在每一条列地址线和每一个列电极之间形成二极管结，并且在每一条行地址线和每一个行电极之间形成二极管结。然而，为了实现如上所述的组/结点寻址方案，有必要在地址线和阵列电极之间仅仅保持选定的二极管连接。通过烧断某些地址二极管而仅仅让选定的二极管连接保持不动，能够在电路制造之后最后确定选定连接的“程序设计”。这通过例如用一个调整的线宽度制造该地址线、以便有选择地改变到该阵列电极的二极管结横截面积来获得。如上所述，一个给定二极管单元的横截面积能够被调节以改变外加电压/电流，该电压/电流是达到烧断那个二极管的临界电流密度所必需的。因此，调整该地址线宽度以便在某些和阵列电极的交叉点处是较窄的，从而使得在那里的二极管具有减少的横截面积。然后，当一个程序设计电压被施加到该电路上时，只有那些具有减少了的面积的二极管能够被烧断，而让期望的二极管连接保持原样。
使用上述技术能够最小化在读出期间在该阵列中的泄漏电流。例如，到该行和列电极末端的电源连接能够以组或者带布置，其中仅仅该被寻址存储单元所驻留的阵列区域具有电源施加到其中，而剩余电极被连接到一个高阻态上。如上所述的并行寻址读出方案不受在该存储器阵列未被寻址部分上关闭电源的影响。该电源带能被用作该寻址方案的一部分以保持互连效率。
图11说明了一个存储器模块层600的一个块体系布局，其说明了该电路元件的相对定位的一个实例。存储器阵列602位于中心，而且在它的外围放置地址/读出线604、上拉/下拉电阻606和电源带连接608。在这些电路外围的周围是用于进行外部互连的接触垫片610。从上述描述中应当理解：层600的物理结构是特别简单的，其具有从该阵列通过寻址/读出电路、电阻和带连接延伸到该互连接触垫片的行/列电极。该地址和读出线类似地排列，而且所有二极管电路元件自动地在该导体交叉点处形成(具有某些随后在如上所述的程序设计中被烧断的二极管)。
在图12中更详细地显示了该存储器模块层布局的一部分。在这里，显示了具有列电极612和行电极613的一个存储器阵列602的一部分。列电极由一条列读出线614和列地址线616交叉，形成了该寻址/读出电路604。上拉/下拉电阻在606处在列电极中形成。列电极被布置到带里，其中电极组和分隔的电源终端608a、608b相连。行电极(没有显示)被类似地布置。通过每次施加电源到、并由此选定该存储器阵列的仅仅一部分(子阵列)，该电源带连接能被用作该寻址方案的一部分以及减少泄漏电流的一个机构。
假定该地址和电源线和在一个存储器模块中的所有层相连(公共的)，通过寻址在每一层上的一个位以及把在该激活子阵列(由该电源带确定)中的电源从一个读电平选通到一个写电平，能够执行写入数据。然而，必须有可能写入不同的数据状态到不同的层，而且这能够使用该读出线来下拉在存储单元二极管/熔丝被保护的层上的电压来获得。这意味着读出二极管必须经得起一个将会烧断该存储器阵列元件的电流。因此，用增大的横截面积制造该读出二极管，以便减少其中通过的电流密度。
另一种冗余读出线的可能使用是在它被写入之前检查该存储器的功能。可以从来自于各个读出线的不一致测量以及到该行和列电极末端的电源连接的各种状态中收集信息，来揭示不合格的存储单元和/或不合格的寻址。这个信息可以生成备用表格，该表格可用于避免写入到该存储器模块的损坏区域中，并且由此提高了该产品对加工过程的容许误差。
该最佳实施例的存储器电路包含一个存储器阵列和寻址电路，其中例如，能够依据在塑料衬底50上的一个金属一半导体金属(MSM)加工过程形成该存储器阵列和寻址电路。该MSM加工过程产生两个导电金属电路的模式层，在它们中间有一个或多个半导体材料层。在那儿该金属层和半导体层的相对侧面相交并且接触，在该金属层之间形成一个二极管结。例如，在国际性专利申请公开号WO 99/39394、标题为“X-Y Addressable Electric Microswitch Arrays and SensorMatrices Employing Them”的说明书中描述了该MSM二极管集成电路的生产。那个文档的公开通过引用被明确地包含在这里。存储器电路制造以及具有在上文中描述类别的一个存储器模块的构造的更多细节可以在上述待决的US专利申请的说明书中找到。
这里描述的存储系统具有几个特征使得它尤其适用于诸如在数字照相机(静止图像及/或视频)、数字音乐播放器/记录器(例如MP3播放器)、个人数字助理(PDAs)、移动电话等的便携式数据存储应用。该存储器系统能够提供足够在这种应用中使用的数据存储容量，并且能够以相对低成本生产。数据能够被写入到该存储器中，并且此后它被永久存储。因此，能够以低成本(例如小于大约$5)提供一个大容量存储设备(例如100MB到超过1GB)用于在便携式应用中使用的永久档案库数据存储。
通过一个存储器模块提供的数据存储器通过使用便宜的材料和加工技术以低成本生产。该存储器模块可以从多个层中形成，这些层中每个都具有一个交叉点存储器阵列和寻址电路。能够在一个便宜的柔软衬底、诸如聚合物或者电介质镀金薄膜上形成每个层，其比一种传统的单晶硅衬底便宜很多，并且允许使用相对快速和便宜的制造过程。在每个层上形成的电路，包括交叉点存储器阵列和相关的寻址电路，被设计为在结构中是简单的以允许不复杂的制造过程。尤其是，依据一个置换二极管逻辑方式设计该存储器阵列和寻址电路，其允许使用相同的简单加工过程制造该存储器阵列和寻址电路。
每个存储器模块层具有两组在相应层中布置的电极导体，这些层之间具有一个半导体层。该电极布置在一个正交矩阵中并且在每对交叉电极的交点处以半导体材料形成一个存储器单元。该半导体层允许低温加工以便与该塑料衬底兼容，并且可以是一个非晶硅材料或者从一个或多个有机半导体材料中构造。在由该半导体层分隔的该电极层交叉处，在两个电极之间形成一个整流结。每个整流结能够被认为是一个与一个熔丝元件串联的二极管，而且这样的连接形成了该存储器阵列和该二极管逻辑寻址电路的基础。
寻址电路被包含在一个存储器模块层上，以便于减少外部的可访问寻址线的数目，该寻址线是从在一个阵列中的存储器单元中读取或者写入其中所需要的。这个便于，例如，从在该存储器模块中的一个层到外部读和写电路等的一个可管理的互连数目。例如，使用所描述的置换二极管逻辑寻址方案，一个100,000,000位的存储器阵列能够由56条外部寻址线寻址。还可以使用电源带，其中一次仅仅提供电源给该存储器阵列的一部分，这减少了在该阵列中的泄漏电流，并且还能够形成该存储器阵列寻址方案的一部分。
接口和控制电路从该存储器模块中分离出来，其例如以一种传统集成电路或电路的形式构造。该接口和控制电路包含：一个电路，用于生成要被施加到该存储器模块的寻址信号；以及一个读出电路，用于读取存储的数据。该读出方案基于电流水平而不是电荷，其允许该读出电路从离该存储器模块很远的地方更容易地读取数据。此外，该数据存储基于当一个存储器单元熔丝被烧断时的一个大的电阻变化，该电阻变化提供了相对大的读出信号。
由于在该存储器模块中的数据存储从该接口和控制电路中分离出来，当该存储器模块已经达到存储容量时，就能够替换该存储器模块并且能够使用另一个具有相同接口和控制电路的存储器模块。这意味着当需要更多的数据存储器时，该存储系统的大多数可重用部件不必被替换。此外，该接口和控制电路能够是相对复杂的，因为它不由该存储器模块制造过程限制，并且能够是相对昂贵，是因为它表示在该存储系统中的一个一次成本。这能够通过在该接口和控制电路中提供复杂的错误检测和校正性能而被采用，其允许该存储系统尽管是遥感但是是容错的，而且能应付未成功制造的存储器模件，由此增加了从一个有缺点的制造工艺中产生的可用存储器模件的数目。
本发明一个最佳实施例的上述详细说明仅仅通过举例给出，可能有许多对所描述的电路、结构、方案和加工过程的变化而没有背离本发明的范围。例如，该最佳实施例的存储器寻址系统，主要是在具有多个存储器电路层的一个存储器模块的环境中进行描述，然而，可以很容易地认为：许多其它的应用是可能的。
该存储器模块的结构也具有许多可能的变化而同时保持本发明的原理。在描述的实施例中，在每个层上制造单个存储器阵列，而且这些层被定位以及在彼此上面层叠。做为选择，每个层能够包含不只一个存储器阵列，而且层还可以以不同的方式层叠，诸如一个扇折痕层叠。在某些应用中在单个衬底上制造多个电路层可能也是有利的。
对于本领域技术人员来说，显然能够利用在这里描述的电路、结构、方案以及加工过程的许多其它变化应用本发明的原理，而没有背离在附加权利要求中定义的本发明范围。

Claims (29)

1.一种用于寻址交叉点存储器阵列的寻址电路，一个交叉点存储器阵列包括：
交叉排列的第一组存储器阵列电极和第二组存储器阵列电极；
第一组地址线；
第二组地址线；以及
所述寻址电路包括：
在所述第一组地址线和所述第一组存储器阵列电极之间的第一二极管连接，所述第一二极管连接把在第一组中的每个存储器阵列电极连接到第一组地址线的一个相应唯一子集；
在所述第二组地址线和所述第二组存储器阵列电极之间的第二二极管连接，所述第二二极管连接把在第二组中的每个存储器阵列电极连接到第二组地址线的一个相应唯一子集；以及
至少一条包括读出二极管的读出线，其中所述读出二极管将所述读出线连接到所述第一二极管连接和所述第二二极管连接中的至少一个。
2.如权利要求1所述的寻址电路，其特征在于：就该存储器阵列电极和地址线而论，第一二极管连接中的二极管元件与第二二极管连接中的二极管元件方向不同。
3.如权利要求2所述的寻址电路，其特征在于：第一二极管连接包含这样的二极管元件，其阳极与相应的存储器阵列电极相连，阴极连接到相应的地址线；而且第二二极管连接包含这样的二极管元件，其阴极连接到相应的存储器阵列电极，阳极连接到相应的地址线。
4.如权利要求1所述的寻址电路，其特征在于：该交叉点存储器阵列包含一个在来自于所述第一和第二组的电极的交叉点处形成的、基于二极管的存储单元阵列，所述电极的末端通过相应的电阻元件连接到电源连接。
5.如权利要求4所述的寻址电路，其特征在于：该电源连接配置在电源带组中，以允许电源被有选择地提供给该交叉点存储器阵列的某些部分。
6.如权利要求1所述的寻址电路，
对于要被寻址的多个交叉点存储器阵列，其中各个交叉点存储器阵列的第一和第二组地址线与第一和第二二极管连接并行连接。
7.如权利要求1所述的寻址电路，包含第一和第二读出线，第一读出线具有连接到所述第一组存储器阵列电极中每一个的二极管，而第二读出线具有连接到所述第二组存储器阵列电极中每一个的二极管。
8.一个集成电路，包含一个交叉点二极管存储器阵列以及如权利要求1所述的一个寻址电路。
9.如权利要求8所述的集成电路，其特征在于：该交叉点存储器阵列以及寻址电路在同一个制造过程中形成。
10.一个集成电路，包含多个交叉点二极管存储器阵列以及如权利要求6所述的一个寻址电路。
11.一个存储器电路，包含：
一个交叉点存储器阵列，其具有第一和第二组横向存储器阵列电极以及在第一和第二组电极交叉点处形成的相应存储单元，每个存储单元包含处在它的二元状态中至少一个的一个二极管元件；以及
一个寻址电路，包含：
一个第一组地址线，具有在所述第一组地址线和所述第一组存储器阵列电极之间的第一二极管连接，所述第一二极管连接把在第一组中的每个存储器阵列电极连接到第一组地址线的一个相应唯一子集；
一个第二组地址线，具有在所述第二组地址线和所述第二组存储器阵列电极之间的第二二极管连接，所述第二二极管连接把在第二组中的每个存储器阵列电极连接到第二组地址线的一个相应的唯一子集；以及
至少一条包括读出二极管的读出线，所述读出二极管用于将所述读出线连接到所述第一组存储器阵列电极和所述第二组存储器阵列电极中的至少一个。
12.如权利要求11所述的存储器电路，其特征在于：就该交叉点存储器阵列电极和地址线而论，第一二极管连接中的二极管元件与第二二极管连接中的二极管元件方向不同。
13.如权利要求11所述的存储器电路，其特征在于：该存储器阵列电极的末端通过相应的电阻元件和电源连接相连，其中该电源连接被布置在电源带组中，以允许电源被有选择地提供给部分的该交叉点存储器阵列。
14.如权利要求11所述的存储器电路，包含多个所述交叉点存储器阵列和相应的寻址电路，其特征在于：来自相应寻址电路的地址线被并行连接。
15.如权利要求11所述的存储器电路，其特征在于：该寻址电路包含第一和第二读出线，第一读出线具有连接到所述第一组存储器阵列电极中每一个的二极管，而第二读出线具有连接到所述第二组存储器阵列电极中每一个的二极管。
16.如权利要求11所述的存储器电路，其特征在于：该第一二极管连接在第一地址线和第一存储器阵列电极的交叉点处形成，而第二二极管连接在第二地址线和第二存储器阵列电极的交叉点处形成。
17.一个存储系统，包含多个如权利要求11所述的存储器电路，其特征在于：来自于多个存储器电路的第一和第二组地址线被连接以并行接收寻址信号，而且其中来自多个存储器电路中每一个的至少一条读出线是独立的。
18.具有至少一个如权利要求11所述的存储器电路的集成电路。
19.如权利要求18所述的集成电路，其特征在于：该交叉点存储器阵列和寻址电路在同一个制造过程中形成。
20.如权利要求18所述的集成电路，在一个电介质衬底表面上形成。
21.包含多个如权利要求1 8所述的集成电路的一个存储器模块。
22.如权利要求21所述的存储器模块，其特征在于：来自多个存储器电路的第一和第二组地址线被连接以并行接收寻址信号，而且其中来自多个存储器电路中每一个的至少一条读出线是独立的。
23.包含多个如权利要求20所述的集成电路的一个存储器模块。
24.如权利要求23所述的存储器模块，其特征在于：该多个集成电路在彼此之上层叠。
25.一种用于寻址具有第一和第二组存储器阵列电极的一个交叉点存储器阵列的方法，该寻址来自于第一和第二组地址线，该方法包含：
形成在所述第一组地址线和所述第一组存储器阵列电极之间的第一二极管连接，所述第一二极管连接把在第一组中的每个存储器阵列电极连接到第一组地址线一个相应的唯一子集；
形成在所述第二组地址线和所述第二组存储器阵列电极之间的第二二极管连接，所述第二二极管连接把在第二组中的每个存储器阵列电极连接到第二组地址线的一个相应的唯一子集；
提供至少一条具有读出二极管的读出线，所述读出二极管将所述读出线连接到所述第一组存储器阵列电极和所述第二组存储器阵列电极中的至少一个；以及
通过施加一个预定电信号到所述第一和第二组地址线，寻址在所述交叉点存储器阵列中的一个存储单元，以能使用所述至少一条读出线检测所述存储单元的状态。。
26.如权利要求25所述的方法，其特征在于：所述第一和第二二极管连接以及所述至少一条读出线在和形成该交叉点存储器阵列相同的制造过程期间形成。
27.如权利要求25所述的方法，其特征在于：形成具有相应的第一和第二二极管连接以及读出线的多个交叉点存储器阵列，而且并行施加所述预定电信号到多个交叉点存储器阵列的地址线上，以获得在相应读出线上各个独立的存储器单元的读出输出。
28.如权利要求25所述的方法，其特征在于：该至少一条读出线起一个允写线的作用，用于依据施加到该至少一条读出线的一个预定电信号允许或者防止写入到一个被寻址的存储单元中。
29.如权利要求28所述的方法，其特征在于：形成具有相应的第一和第二二极管连接以及读出线的多个交叉点存储器阵列，而且并行施加所述预定电信号到所述多个交叉点存储器阵列的地址线，以便寻址在所述交叉点存储器阵列的每一个中的相应存储单元。
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