TW556201B - Parallel access of cross-point diode memory arrays - Google Patents

Description

556201 A7 B7 五、發明説明 ^發明是有關於數位記憶體電路之領域，及特別是有 I於在-交點電極記憶體陣财並列定址及感測記憶體元 本發明^ 現在許多消費性電子裝置正逐漸大量地被架構產生及 或利用數位貝料。例如，靜止及/或移動晝面之攜帶型數 位：機產生代表影像的大量的數位資料。每-數位影像或 許需要至數個百萬位元(MB)的資料儲存，及此等儲存需要 機中可以被使用。為了提供這種型式的資料儲存應 用"亥儲存資料對於約10ΜΒ至十億位元（GB)之足夠容 量在成本上應該要相當低。該儲存記憶體在電源消耗上 也必需是低的（例如，《:；1瓦）及具有才目當結實的物理特性以 符合該攜帶型電池供電操作環境。對於資料庫性的儲存， 貝料只需要被寫入至該記憶體一次。該記憶體最好應具有 一較短的存取時間（最好是少1ms)及適當的傳輸率（例如， 20Mb/S)。再者，該儲存記憶體最好可以被包裝在一工業標 準界面模組，像是PCMCIA或Compact Flash卡。 現在被使用在像是數位相機之攜帶型裝置之儲存的一 種型式是快閃記憶體。此符合上述所需要的機構性強度， 電源消耗，傳輸，及存取率特性。然而，一主要的缺點是 該快閃記憶體仍然相當昂貴（每MB是US$1.5-US$2)。因為 價錢的原因，使用快閃記憶體作為一資料庫裝置通常是為 不合理的。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 1T..... 線| 556201 五 、發明説明（2 ) 磁性，，硬碟，，裝置可以被使用來料資料庫儲存，即使 在攜帶型裝置。小型化的硬碟機適用於pcMaA第瓜型的 型成要素，其提供賴仙的容量。然而，此等磁碟機㈣ 相當昂貴（每MB為聊·5)，至少部份是因為該磁碟控制器 電子機構之相當高的固定成本。當於快閃記憶體比較時， 】里化磁碟具有其他的缺點，像是較低的機構強度，高電 源消耗（〜2至4W)，及相當長的存取時間（〜1〇mS)。 ^ 可移式光學儲存碟片可以類似地被使用，其提供相較 於硬碟一較大的優點。該可移式光學媒體是相當便宜的， 例如對小型碟片媒體為每〜^為1；8$〇〇3之級距。然而在大 部份的方面，光碟儲存則不能和磁性硬碟相提並論，包括 有相當差的電源消耗，機構強度，容量，及存取表現。 模 另型式的 > 料庫式儲存被描述在共同申請的美國專 理申請案號第#####號（代理人文件編號Ηρι〇〇〇2367)，名稱 為’’非揮發性記憶體（Non_Volatile Memory)，其揭露在此一 併予以參考。在此揭露的該記憶體系統主要是對於資料庫 式儲存以低成本提供高容量的一次寫入記憶體。此是部分 藉由避免使用矽基體，簡化複雜程序及降低區域密度來加 以實現。該記憶體系統包括有建構在塑膠基體上的薄片堆 疊的積體電路層所形成的一記憶體模組。每一層包括有交 點二極體陣列，及儲存在該陣列中的資料之感測是有與該 δ己憶體模組分離的一個別積體電路來被加以執行。為了定 址，讀取或寫入在該不同記憶體模組層之陣列的所有的記 憶體元件，一多工結構必需要是必需要避面在該記憶體 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 556201 A7 ______B7 _ 五、發明説明（3 ) 組及該遠端感測電路之間有太多的交互連接。 在傳統的積體電路中，多供是藉由以電晶體所合成的 邏輯閘所完成。在一二積體基礎的交點記憶體陣列是不需 要包括有電晶體的，因為它將增加所需要的程序而因次增 加製造成本。有一寫的額外的程序與使用在該交點陣列中 的材質是不相匹配的。例如，如果塑膠基體或有機半導體 被使用來形成該交點記憶體陣列，它們可能因為電晶體製 造所需要的溫度而被破壞，或者它們可能因為使用在濕蝕 刻程序中的某些溶濟而被破壞。近來，在羅倫斯利蒙實驗 室（Lawrence Livermore Laboratories)的研究人員已經證明 在一塑膠基體上的薄膜電晶體的製造，然而所需要的的程 序與用來製造二極體所需要的等效程序相較是比較複雜 的，及因此較為昂貴。 靜電微繼電器已經被發展使用在許多應用，包括有汽 車使用的電源繼電器，及儀器及自動測試設備所需要的小 型信號開關。靜電微繼電器系統被描述如在Wong，Jo-Ey等 人之”使用在電源供應的靜電微繼電器MEMS開關（An El ectri statically-actuated MEMS Switch for Power

Application)’’，(Micro Electro-Machanical System,2000. MEMS Ό0. Thirteenth IEEE 2000)，及 Zavracky，P.M.等人 之”使用鎳表面微機械製造的微機械開關（Micromechanical switches fabricated using nickel surface micro-machining)，，，（Micro-electromechanical System，Journal of5 1997.6(1) : p3-9)。此技術的主要優點是低功率消耗及結構 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

556201 A7 -· B7 _ 五、發明説明（4) —〜 -— 上的簡化。此等設備的程序相較於對於一簡單的陣列仍然 是相當複雜的，然而，特別是當低接觸電阻接觸被需要是

將更為明顯。與靜電微繼電器相關的其他問題是使用壽命 及切換速度。 P 第三種可能，碼字㈣⑽㈣定址，包括有許多種方 法被用來最少化-個奇怪顯示的交戶連接。此等系統被描 述在如國際專利申請公開案第W098/4481號及美國專理第 5034736號專利說明書中。_般而言，碼字定址交換定址線 對陣列電極之比率及被選擇與未被選擇電極之間的串音， 它可以提供大於10 : 1的電極對位址線比，而保持在4 ·· i 的串音比。雖然此等方法是相當容易來實現，但它們與前 述的真多工結構相較，對於一給定數目的定址線需要較多 的位址線。另一個缺點是導入在該定址及非定址記憶體元 件之間的串音，使其很難去讀取及寫入一特別的記憶體元 件。 本發明之摘要 根據本發明之目的，其提供一種定址一交點記憶體陣 列之定址電路，具有來自第一及第二組位址線之第一及第 二組電極。該定址電路具有在該第一組位址線及該第一組 記憶體陣列電極之間的第一二極體連接，該第一二極體連 接轉接在該第一組中的每一記憶體陣列至該第一組位址線 之一個別唯一次群組的第一組位址線。在該第二組位址線 及該第二組記憶體陣列電極之間的第二二極體連接，該第 二二極體連接耦接在該第二組中的每一記憶體陣列至該第 本紙張尺度翻巾關家鮮（⑽）M規格（2獻297公爱） (請先閲讀背面之注意事項再填寫本頁)

556201 五、發明説明（5 ) 一組位址線之一個別唯一次群組的第二組位址線。至少一 感測線，其具有二極體連接至每一第一組記憶體陣列及/ 或第二組記憶體陣列電極。 在該定址電路之較佳結構中，該第一二極連接包括有 具有連接至该分別記憶體陣列電極之陽極及連接至該分別 位址線之陰極之二極體元件，及該第二二極體連接包括有 連接至該分別記憶體陣列電極之陰極及連接至該分別位址 線之陽極之二極體元件。 較佳地，該交點記憶體陣列包括有形成在來自上述第 一組及第二組之電極之交點上的一陣列的二極體基底記憶 體元件，該等電極之末端經由分別的電阻元件連接至該電 源供應連接。在一較佳實施例中，該電源供應連接被安排 在電源供應長條群組中以使電源可以被選擇地連接至該交 點陣列之部份。 夕數個父點s己憶體陣列中的每一個具有個別第一二極 體連接，第二二極體連接及至少一感測線，該定址線被並 行連接至该多數個第一及第二二極體連接。以此結構，多 數個記憶體陣列可以與可經該個別感測線存取之輸出一起 被並列定址。 在本發明之一型式中，該定址電路包括有第一及第二 感測線，該第一感測線具有二極體連接至每一上述第一組 記憶體陣列電極，及該第二感測線具有二極體連接至每一 上述第二組記憶體陣列電極。 本發明也提供一積體電路，包括有一交點二極體記憶 本紙張尺度適用中國國家標準（哪〉A4規格（21〇><297公爱） 五、發明説明（6 ) 在本發明之—較佳型式中，該交 址電路破以相同的製造程序所形 體陣列及上述定址電路。 點一極體記憶體陣列及定 成0 其中該第-組電極的每—個被該第—二極體元件連接至該 第一組位址線之一個別唯一的次群組。該定址電路也包括 有一第二組位址線及連接於該第二組位址線與該第一組電 極之間的多數第一二極體元件，其中該第二組電極的每一 根據本發明，其也提供一種記憶體電路，包括有一交 點记憶體陣列，具有第一及第二組橫向電極，其在咳第一 及第二組電極之交點上形成個別的記憶體元件。每二己憶 體元件在它的二進位狀態之至少—個狀態中包括有一二極 體疋件。較址電路包括有—第_組㈣線及連接於該第 -組位址線與該第一組電極之間的多數第一二極體元件， 個被忒第一二極體元件連接至該第二組位址線之一個別唯 一的次群組。該定址電路更包括有至少一感測線，具有二 極體連接至每一第一組記憶體陣列電極及/或該第二組記 憶體陣列電極。 在該記憶體電路之較佳結構中，該第一二極體連接之 二極體元件在關於該記憶體陣列電極與位址線上是與該第 二二極體連接之該二極體元件相反方向的。 較佳地，該記憶體陣列電極之末端經由分別的電阻元 件被接至電源供應連接，該電源供應連接是被配置在電源 供應長條群組中以使電源被選擇地供應至該交點陣列之部 份。 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） _ 9 - 556201 五、發明説明（7 ) 根據-較佳實施例，一記憶體電路包括有多數個交點 記憶體陣列及如上述分別位址電路，其中來自該個別:址 電路之該位址線被並行連接。 在该記憶體電路的一型式中，該位址電路包括有第一 及第二感測線，該第一感測線具有二極體連接至每一上述 第-組記憶體陣列電才亟，及該第二感測線具有i極體連接 至每一上述第二組記憶體陣列電極。 σ亥第一極體連接是形成在該第一位址線與該第一記 憶體陣列電極之交又點，及該第二二極體連接是形成在該 第一位址線與δ亥第一 s己憶體陣列電極之交又點。 本發明也提供一積體電路及上述記憶體電路。該記憶 體陣列及定址電路被以相同製造程序被形成。再者，該積 體電路可以是形成在一介電質基體表面上。 本發明更提供一記憶體模組，包括有多數個上述之積 體電路。在本發明之一較佳型式中，該記憶體模組以多數 個相互堆疊在其上之多數個積體電路所構成。 本發明更提供一種定址交點記憶體陣列之方法，該交 點纪憶體陣列包括有來自該第一及第二組位址線之第一及 第二組電極。該方法包括有在該第一組位址線及該第一組 記憶體陣列電極之間形成第一二極體連接，該第一二極連 接轉接至在該第一組中的每一記憶體陣列至一個別唯一次 群組之第一組位址線。該方法也包括有在該第二組位址線 及該第二組記憶體陣列電極之間形成第二二極體連接，該 第 極連接耦接至在該第二組中的每一記憶體陣列至一 556201 A7 —-----—________ 五、發明説明（8 ) 個別唯一次群組之第二組位址線。至少一感測線被設置具 有一極體連接至每一第一組記憶體陣列電極及/或該第二 組記憶體陣列電極。在該記憶體陣列中的一記憶體元件之 疋址而後可以藉由施加一預定電訊信號至上述第一及第二 組位址線以致能使用上述至少一感測線之上述記憶體元件 之狀態的偵測。 較佳地，該第一及第二二極體連接及該感測線形成在 與該交點記憶體陣列相同之該相同製造程序而被形成。 夕數個父點έ己憶體陣列形成有分別的第一及第二記憶 體連接及感測線，及其中該預定電訊信號被並行施加在該 多數個記憶體陣列中的位址線以獲得在該分別感測線上的 分離記憶體感測輸出。 里^簡要描沭 本發明藉由舉例的方式經由它的一較佳實施例之描述 及參考相伴隨的圖式將被詳細的描述。 第1圖是根據本發明之一實施例之一次寫入系統的方 塊圖； 第2圖是說明其中一記憶體模組之一般性結構之該一 次寫入記憶體系統之一簡要方塊圖； 第3圖是根據本發明之一實施例所建構之一次寫入記 憶體模組的截角立方圖； 第4圖是適於實施在本發明之實施例中的一交點記憶 體元件之一插圖； 第5圖是一交點陣列記憶體單元細胞之一簡化平面圖； 本紙張尺度適用中國國家標準（CNS) Α4規格（21〇><297公釐） 11 (請先閱讀背面之注意事項再填寫本頁)

五、發明説明（9 ) 第6圖顯示是說明其定址記憶體元件之一次寫入記憶 體陣列； 第7圖是一記憶體陣列定址電路之一部份的概要電路 圖， 第8圖顯示具有簡要繪示之排列二極體邏輯定址電路 連接之一交叉記憶陣列； 第9圖疋一圮憶體元件感測電路之一概要電路圖； 第10圖是一交點記憶體陣列之概要佈局圖及相關定址 及感測電路元件； 第11圖是一記憶體模組層之簡要方塊結構佈局圖；及 第12圖是一部份記憶體陣列及定址/感測電路之繪示 佈局圖。 較隹實施例之詳鈿约、η弓 用來製造，實施及使用此等電路及系統之一次寫入記 憶體電路，儲存系統，定址及感測電路及方法在此將被加 以揭露。在以下的敘述中，基於解釋的㈣，特殊的學術 用語及特定實施細節將提供來於本發明之完整的瞭解。然 而，报明顯地對於熟悉此等詳細細節之人士在實現本發明 時是不需要。 在以下的描述中，其中將要注意的是，，資料，，被指示 者：此等，，資料，，依據本不同的内容可以許多不同的方示來 β、表不。舉例來說，在一記憶體細胞中的，，資料，，可以二 :壓位準’一電磁狀態，或是像是表示測量結果之電阻之 里特性來加以表示，例如，對於一感測電路之電壓或電 556201 五、發明説明（10 ) 流位準或改變。另一方面，妙；+ . 力方面，然而在一匯流排上或傳輸期間， 此”資料”也可以是一電流或電壓信號之型式。再者，在最 通常的狀況下，此，，資料，，基本上是二進位的，其可以便利 的以狀態”〇，’及”Γ，來表示，但要注意的是在實際上該二進 位狀態可以相對不同的電壓，電流，電阻或類似者來表干 及其大體上對於-㈣實際表示是否代表-，，〇，，或是一，; 是不重要的。 、本發明之一較佳實施例中包括有使用冑述共同申請的 美國專利案之該記憶體系統的型式之定址一交點二極體記 憶體陣列之-定址電路及方法。雖然熟習相關技術之人士 將瞭解本發明並不受限本發明於該被揭露的結構中，然而 為了提供對本發明之完整瞭解，接下來的詳細說明因:是 與此一記憶體系統作一起的描述。 一次寫入記憶體系統 在眾多電子產生中，一種對於像是數位相機及攜帶型 數位音頻農置等產品之資料儲存特別有用的攜帶型，不昂 貴，粗糙的記憶體系統被整合於由在第丨圖中的方塊圖所表 不該記憶卡1〇中。該記憶體系統可以被結合成為一工業標 準界面卡（例如，PCMCIA或CF)，使得其可以此等界面而 被使用在既存及未來的產品中。該記憶卡10具有一輸入/ 輸出界面連接器12，其_通訊是在該記憶卡1〇及及被其連 接之一裝置2。該界面連接器12被耦接至一被連接至一可移 除圮憶體模組2〇之界面及控制電路14。該記憶體模組提供 一次寫入資料儲存之電路，包括有一些偵測，寫入致能及 本紙張尺度適用中國國家標準（⑽概格⑵㈣^公爱）

......... ! y裝…： (請先閱讀背面之注意事項再填寫本頁) ......^........ :線丨 五、發明説明（11 ) 定址功能。該界面及控制電路14包括有在接收一記憶卡時 對於每一可移除記憶體模阻20用來控制，界面，偵測，錯 誤更正碼（ECC)及類似者之電路。該記憶體模組2〇被收納 在該記憶卡之一插槽或類似者中，使其可以由那裏被移除 及以另一記憶體模組20來取代。當被接收在該記憶卡中 時，該記憶體模組20經由一内部界面16被連接至該界面及 控制電路14。 -次寫入資料儲存裝置意義為資料只可以有效地被寫 入一次至該記憶體及此後它將保持不變。在許多型式的一 次寫入記憶體中’被儲存在其中的資料在被—剛開始被寫 入之後即完全不能被改變並不是完全是事實，然而大體上 它不能被任意的改變。例如，大部份的一次寫入記憶體被 製造成在每-記憶體細胞為—第—二進位狀態（例如，代表 -個二進位資料及在—寫人程序期間，被選擇的記 憶體細胞被改變成為一第二二進位狀態(例如，代表該二進 位資料”丨”)。在該記憶體中由該第一二進位狀態改變成第 二二進位狀態之改變通常是不可以反向改變的，使得一但 -資料”1”被寫入之後’它就不能被改變回—資料，，〇”。此 限制了已經被寫入至該記憶體之後的該被儲存資料可以作 的改變’其中任意資料只可以被寫入-次及此後如資料，，〇，， 至可以被改變至資料”1，，，而另一方向是不可行的 /為該記憶體模_包括有—次寫人記㈣，其適用 7料右庫式的資料儲存’其中該資料-但被儲存即被保 &有點像疋照相底片，其中照片是被—次儲存在其上， 556201 A7 「 " ' " - B7 五、發明説明（12 ) 及被曝光後的底片是被保持為永久狀態。因此，一但該記 憶、體模組2〇已經以資料來填滿容量，則另-記憶體容量是 需要用於進-步的資料儲存。此可以簡易地取帶在該裝置2 巾的該整個記憶卡10 ’然而此意即該界面及控制電路及該 域、卡結構是與該記憶體模組作為㈣庫使用。為了降低 該資料儲存成本，其需要該記憶體系統之可再使用及相當 ^貴的元件不會永久地被連接至該真正的儲存記憶體，及 &於該理由’該記憶體模組在較佳實施例中要可以由該記 隐卡10中被移走。该記憶卡i 〇之容量因此牽涉到一次使用 成本，及插入在其間的該記憶體模組在此可以如將在後述 者來較便宜地製造。 一次寫入記憶體模組 一 Λ憶體模組20之方塊圖表示被顯示在第2圖，其被連 接至一界面及控制電路14。為了對於一給定的基礎區域中 增加該記憶體模組的儲存容量，該模組2〇是以一疊的的薄 層22所架構而成。每一薄層22具有一陣列25的記憶體元 件，該等記憶體元件提供該資料儲存。每一薄層也包括有 經由該記憶體系統内部界面16至該界面及控制電路14而耦 接至個別的記憶體陣列之定址電路3 〇。在每一薄層上的定 址定路致能在該記憶體模組之薄層之間的一些交互連接導 | 體’其促進製造上之容易及因此降低成本。 第3圖是一記憶體模組20之截角立方圖，說明在該記憶 體模組中的電路及薄層的可能的實體配置。每一薄層22包 括有形成在一基體50上的一記憶體陣列25及定址電路3〇。 本紙張尺度適财g目帛⑽Α4規格⑵QX297公爱)""~ ' --

(請先閲讀背面之注意事項再填寫本頁) 訂 .....—.......線- 556201 A7 £7_ 五、發明説明（13) "~_ 該記憶體陣列25包括有一矩陣的記憶體元件26。該定址電 路包括有列及行多工電路部份，其被鄰置於該記憶體陣列 25之個別矩形邊緣。輸入/輸出（1/〇)導線4〇在製造期間也被 形成在該基體上。在該記憶體模組中，列I/O導線由該列多 功電路延伸至該基體的一第一相鄰邊緣，及行1/〇導線（4〇b) 由該行多功電路延伸至該基體的一第二相鄰邊緣。每一導 線40終止於個別的接觸板42，而它的一部份曝露在該基體 5 0的邊緣上。 多數個薄層是以同方向及薄片堆疊一起的方式被堆疊 而成。電性接觸是藉由傳導接觸元件55被用於該等堆疊薄 層之接觸板42之曝露部份，其是由第3圖中的部份截面圖來 被加以說明。該接觸元件55沿著該記憶體模組2〇之側邊延 伸，橫向通過該等個別薄層22的平面。每一接觸元件55如 圖說所示電性連接至在該堆疊層中的多數個薄層的個別的 接觸板。該接觸元件55可以經由該記憶體系統内部界面16 至該界面及控制電路14被用來連接該記憶體模組2〇。 在該記憶體模組的較佳實施中，用於每一薄層22的該 基體50是以塑膠聚合物材質製成。該積體電路（例如，記憶 體陣列及定址電路）可以被形成在該基體上及該等薄層被 組合成一記憶體模組的程序在前述共同申請的美國專利申 請案之說明書中被詳細的描述。 一次寫入記憶體陣列 一陣列25之記憶體元素26是形成在該記憶體模組2〇中 的每一薄層上。該記憶體陣列包括有一正常矩陣之行線及 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 16 (請先閲讀背面之注意事項再填寫本頁)

556201 A7 B7 五、發明説明（14 列線，及在每一行/列交又上具H己憶體元件 明。己【思體陣列25之-部份的概示圖，其具有多數條行線 60及列線62。轉接在每一行線與列線之間的是一記憶體元 件26,其也在第4圖中的一放大圖中被詳細地顯示。在該圮 憶體陣列之較佳實施中，每-記憶體元件26概要地包括有 與--極體7L件66串聯之一、溶絲元件64。該熔絲元件64提 供該記憶體元件之真正的資料儲存效應，而該電極體咐吏 用㈣及讀來寫人及讀取f料以促進定址該記憶體元 件。 該記憶體陣列25之較佳操作說明如后。在製造時，每 -記憶體it件26具有-溶絲元件64，該料元件料是可傳 導的。該溶絲元件之傳導狀態代表一二進位資料狀態，例 如一貝料”0”。為了寫人資料至該記憶體陣列，需要儲存一 貝料1之每一記憶體元件使用該行及列線來加以定址以 及該熔絲元件被，，切斷，，，其將該熔絲元件置於非傳導狀 態。該熔絲元件之非傳導狀態代表另一個二進位資料狀 態，例如為一資料”丨，，。在大部份的情況下，，，切斷，，該熔絲 元件是一單向操作，其使該記憶體作一個，，一次寫入，，儲存 如前述。一資料寫入操作（例如，寫入一資料，，丨，，至一被選 擇的記憶體元件）可以藉由使用一預定電流例如經由一被 選擇列線至一被選擇行線來足以切斷直接與那些列/行線 乂接之该記憶體元件之熔絲來被加以執行。資料可以麫 使用該行及列線及感測那一個記憶體元件是傳導的（ 料”〇”s)及那一個是非傳導的（資料”〗，，）來定址該記憶體 由 資 元 本紙張尺度適财關家群（⑽）A4規格（21GX297公釐）

-----------L--------Μ裝…： (請先閲讀背面之注意事項再填寫本頁} Ίβ .......... 556201 A7 B7 五、發明説明（l5 件由該記憶體陣列中讀出。 在W亥陣列之每一記憶體元件26中的該二極體元件66幫 助僅以使用該行及列線來寫入及讀取資料來加以定址該記 憶體兀件。沒有在該列/行交叉點記憶體元件中的一個二極 體，將會有電流通道經過在一給定行線及列線之間的許多 記憶體元件。然而，以該二極體元件形成一個單向傳導通 道經過每-記憶體^件，—單—行線及單—列線可以被使 用來唯-地^址-單_記憶體元件。換言之，形成由一列 線至一列線之一電路允許電流只通過一單一記憶體元件。 藉由使用一預定”資料寫入，，電流經過該電路，在該記憶體 元件中的該熔絲可以被切斷而改變一資料，，〇，，至一資 料1 。再者，藉由感測在該電路中的電阻，其也可以決定 该纪憶體7G件熔絲是否被切斷或不活動，藉此讀取一資 料”1”或資料。 因此，該二極體66消除了在讀取及寫入操作期間在該 記憶體陣列中的該等記憶體元件之間的串音（cross_talk)。 更進一步’該等二極體之非線性電流_電壓特性改善該 資料感測信號對雜訊比（SNR)，其幫助遙感及定址。在該 記憶體模組中的資料是被遙感的，因為該感測電路是該界 面及控制電路14，其包含在一分離的積體電路。再者，被 排列的二極體邏輯被使用於該等記憶體元件之定址如述， 以降低在該記憶體模組2〇與該界面及控制電路14之間所需 要的連接數目。 該記憶體陣列有時後在此是指在它的結構上的觀點上 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

(請先閲讀背面之注意事項再填寫本頁) .*可丨 •裝丨 線丨 五、發明説明（16) 為一交點陣肋憶體，及第5圖提供該較佳實施例之該記憶 a車歹j之單位細胞之一簡易平面圖。該交點記憶體陣列 之，本結構包括有二層垂直組的相隔平形導體，而在其間 被安置有-半導體層。該二組導體是以每_列電極交叉每 電極正好在一個位置的方式重疊來形成列及行電極。 在每乂又上，一連接是在該列電極（第5圖中的62)及行電 極（第5圖t的60)經由該半導體層（第5圖巾的75)來達成，該 半導體層是作用為串聯之一個二極體及_個熔絲的方式來 工作。在該陣财的該等二極體全是以使如果-共用電能 被施加在所有列電極及所有行電極之間為目的，而後所有 二極體將被以同向偏a。該熔絲元件可以—個分離的元件 來加以實現’其在當-臨界電流通過其間時將被斷路或其 可以是以該二極體的工作方式來被一起使用。 〇雖然一般而言在該半導體層（例如’ 75)的此描述指的 單一層的，實際上多數層的不同材質可以被使用。該等半 導體層可以包括有非半導體材質，像是不同結構的金屬或 甚至介電質。適於實施所需要功能的該等材質及結構將在 其他地方被加以詳細描述。 第6圖疋一父點一次寫入二極體記憶體陣列之一概要 表示。此結構顯示-人列乘狀行之陣列。如果電壓被施 加至該列及行電極如所繪示（亦即，除了一個行電極是在電 位能-V之外，其他所有的行電極是在電位能V，及除了一 個列電極是在電位能V之外，其他所有的列電極是在電位 能-V)，而後只有-個二極體將被正偏壓。對於在第6圖所 556201 五 、發明說明 17 、、八的例子中，，、有在该陣列之上半角落中的二極體（9〇) 將被^偏壓。在該上半列及最左邊的行中的二極體將不會 有偏壓在其等之上及剩下的二極體將被逆偏壓。此構成對 於該陣列之定址原理。 需要用來切斷在該記憶體陣列所需要之該實際的電流 (或要破施加來達成該電流之電壓）在製造時應該是要可以 預測的及可以被控制的。因為它是通過該記憶體元件之電 流密度，而該記憶體元件是操作因子，因此用來讓一元件 被切斷的該被施加電壓/電流可以藉由改變該元件之連接 區域來被加以調整。例如，如過該交點二極體之交叉處的 也、白刀面區域被減少，此也降低要被施加來達到切斷該溶 絲的臨界電流密度所需要的該電流/電壓。此原理可以被使 用在该記憶體電路之設計及製造，以確保該控制電壓可 被施加來只切斷該所需要的交點熔絲。 記憶體陣列定址電路 為了簡化該記憶體模組的相互連接，其需要使用 工定址原理來存取該記憶體元件。換言之，其需要在該記 憶體陣列中的每一記憶體元件經由定址線而由一外部電路 唯一地來被定址，而該等定址線是少於該陣列的列及行線 得數。其結果，定址電路（30)被包括在與該記憶體陣列一 樣之該相同基體上。 該較佳實施例之定址電路在此有時後是指執行一多 (mux)及或解多工（demux)功能。在此說明書的内文中， 用語”多工”可以被解讀為包含有使用在本較佳實施例中 以 多 工 該 之 --------------------1装…： (請先閱讀背面之注意事项再填窝本頁) .................. 線........;: 本紙張尺度適用尹國國家標準（CNS) A4規格（2】0X297公董） 556201 五、發明説明（18 ) 排列的二極體邏輯定址之形式，即使該選擇結構與傳統的 多工配置有一些不同。 纟該較佳實施射，該定址多卫功能是使用被稱為排 列二極體邏輯之一邏輯結構，其將被描述如後。第7圖說明 一單一 一次寫入記憶體元件1〇2，其以串聯之一熔絲及一二 極極體來表示。該記憶體元件1〇2被耦接在一列電極ι〇4與 一行電極106之間。一列位址二極體邏輯電路11〇被耦接至 該列電極104，及一行位址二極體邏輯電路12〇被耦接至該 行電極106。該列位址電路11〇如圖所示包括有一電阻元件 112，該電阻元件112被耦接在該列電極與一上升電壓。 該列位址電路110也包括有多數個列定址二極體114，該等 列定址二極體將陽極耦接至以χ，γ，及2來代表得個別列 位址輸入電壓所控制之該列電極及陰極。一行位址二極體 邏輯電路120被類似地架構具有由該行電極1〇6耦接至一下 降電壓-V之一電阻元件122。多數個行位址二極體124將它 們的陰極偶接至該行電極，及正極由以A，Β，及c表示之 個別的行位址輸入電壓來被控制。 首先考慮该列位址電路110，其中十从及气从+厶^)之邏輯 位準被使用在該等列位址輸入電壓（χ，γ,ζ)。很明顯的，電 壓+V代表一邏輯”1”，該列位址電路11〇作用像是一個及 閘，其以该等二極體陰極（χ，γ，ζ)作為輸入及該列電極1〇4 作為輸出。該列電極104只有在所有的三個列位址輸入 (X，Υ，Ζ)都是高位準時才是高位準（+ν)。類似地，該列位址 電路120作用像是為一負邏輯及閘（亦即，一非及閘）。在此 -;______________ 本紙張尺度適财關家標準（CNS) Α4規格（2歌297公幻 556201 五 、發明説明 19 例子中’如果-V及（V+AV)之邏輯位準被施加在該列位址輸 入（A’B，C) ’當所有三個輸入是在-V時，在該行電極106上 的輪出將只是為-v。如過該等列位址輸入（χ，γ,Ζ)都施加+V 的陰，電壓至該二極體114及該行位址輪入（a，B，c)都施加 π之陽極電壓至該二極體124，則該記憶體元件1〇2被選 擇。雖然在第7圖中只又有三個輸入電路被說明，此位址結 構可以被擴充包括有任意數目的輸入。 當一個單位由每一d群的!!節點中被選出時，其會有^ 的排列方式。因此，^電極可以經由該等二極體被連接至 j每— cl群中的η節點之-。如果一高邏輯位準被施加在每 、群中的正好一個節點’則只有一個電極將會被選出，因 為所有的連接至-電極之所有的線必需是高位準來選擇它 及不會有二個電極共用相同的連接。 第8圖概要的說明-8x8的-次寫入記憶體陣列150， 其具有麵接來定址記憶體元件之列及行電極如上述。基於 參考起見’該記憶體陣列150之行電極被標叫至仏，及 該等列電極被標以HJH7'此等定址群組被提供至每一列 LX，Y，Z)及每—行(A，B，C)。每1址群組具有二互補的定址 即點（例如，Al及A2)，及每-節點被輕接至八個相應列/行 電極：的四個電極。在該節點與行/列電極之間的連接型式 對於母一定址群組而言是 的。在第8圖的範例中，該連 接型式如后： 本紙張尺度適用中國國家標準（CNS) A4規格（21〇><297公 五、發明説明（2〇

在該等行電極及行位址定址節點中的每一個包括有被 連接之一二極體1 52，及由列電極至列定址節點中的每一個 包括有被連接之一二極體154。大部份的這些二極體沒有被 顯不在第8圖中的圖示中，以避免不需要的複雜。雖然在此 範例中的拓樸顯示該等位址線都被連接至在該陣列中的一 個端點，該等位址線也可以只簡易地被連接至（在該陣列侧 邊）該電極的一端或是兩端。 該記憶體陣列15 0藉由施加電壓在該定址節點（a卜A2 等）而被加以定址。一致能電壓只被施加在每一定址群的一 個節點。此允許以與第7圖相關之上述方式將來自該陣列 150之一單一記憶體元件被選擇。 N記憶體元件的一交點陣列需要2/N列及行電極。此 等電極可以被2d2d/'N個定址線而被加以定址，其中d是該 網路的級數。例如1〇8記憶體位元將需要總數2〇〇〇〇列及行 電極，但可以一第二級網路（對於該等列有2群組1〇〇個節 556201 A7 ___________ B7 五、發明説明（^ 一"一 點，及對於该等行有2群組100個節點）的400條線來被定址 或以一第四級網路（該等列有4群組10個節點，及該等行有4 群組10個節點）的8〇條線來被定址。一般而言，對於一高階 網路而言，該等線的數目是接近2d。 對此感測結構可能會遇到的一個難題是即使是在一大 (108)陣列的二極體中的一很小的洩電流的出現即可以由 單一正偏壓二極體中陷入（Swamp)電流，使其彳艮難感測 該二極體的正偏壓電流。對於此一問題的一可能解決方式 是去除除該列及行電極的電源供應，使得只有一小部份的 陣列在任一給定時間時被作動。在此例子中，該定址線將 仍然被作動但將不會施加偏壓至該記憶體二極體。該電源 供應去除事實上可以形成該定址結構的部份以維持相互連 接效率。 在多記憶體模組層上的定址 可能用來感測一被定址記憶體元件之狀態之一些系統 依賴該被定址二極體記憶體元件是在該列及行二極體之間 的唯一電流通道。如果平行定址被使用在該記憶體模組， 然而，此產生在該列及行位址線上多於一個的傳導通道的 可能性，及導致使用該感測結構的困難。據此，一種對多 記憶體陣列之記憶體元件之平行偵測的方法及系統將說= 如後。 如前述，在此所述的一記憶體模組之較佳結構包括有 一疊的多數層。每一層包括有一個一次寫入記憶體陣列， 其中不同層的記憶體陣列共用通用定址線，以減少對該外 24 (請先閲讀背面之注意事項再填寫本頁) :線丨 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 556201 五、發明説明（a ) 部電路所需要的連接數目。例如 例如，如果一記憶體模組包括 有m層’每-層包括有具靠個記憶體元件的一陣列，“ 列電極及/"N行電極，而後當該第i列及第所被定址在一層 上時，它們被定址在所有的層上。此需要是基於二個理由。 首先，藉由可以平行讀取爪層，需要來完成一給定串列位 元率之該讀取及寫入率被除以m。其次，如果分離位址線 對於每一層的記憶體被需要，則由一層至另一層及由該記 憶體模組至該界面及控制電路之連接數目可能變成不能管 理的。對於該平行定址困難的較佳解決方法牽涉包括有對 於该位址二極體要被連接的相同節點上的每一列及/或行 電極之額外的感測二極體。每一列感測二極體之另一端 被連接至一共制感測、線，及類似地，每一行感測二極體 沒有被連接至一分別行電極之末端被連接至一共用行感測 線。一被定址記憶體元件之狀態可以由一列感測二極體， 一行感測二極體，或者二者來被偵測。 疋址§己憶體位元之狀態可以被由流經該感測線至一 適當選擇偏壓點之該電流所決定。為了讓電流通過其中之 一感測線，二個條件必需要符合··該二極體記憶體元件 必扁被疋址，及（2)該元件的溶絲必需要被切斷。在所有的 其他例子中，邊一極體未被定址及，無視於該溶絲之狀態， 該相應列及/或行感測二極體將被不會被正偏壓及將不會 傳導電流。因此，如果一單一感測線被連接至所有的列（或 行）電極及在該列及行陣列中的一記憶體元件被定址，而後 該記憶體元件之狀態可以被清楚地決定。 本紙張尺度適用中國國家標準（CNS) Α4規格（21〇><297公爱）

訂丨 :線丨 (請先閲讀背面之注意事項再填寫本頁) 556201 A7 丨五、發明説明（23 ) Μ及行感測線的使用提供冗位而不用妥協該讀出程序 Μ速度及藉此改善該信號偵測效能。注意該冗位也可以藉 *包括有至言亥列或;f亍電極之額外感測線被加入及，或藉由 平行加入額外二極體至在該感測線及該行或列電極之間的 連接而被加入。 第9圖敘述使用上述技術之定址及感測電路25〇之一概 I方塊圖。纟自-次寫入記憶冑陣列之多數個記憶體元件 260將被說明，其被連接至其等分別列及行定址電路27〇， 280,該等定址電路被建構來定址上述記憶體陣列。該電路 250也包括有一共用列感測線274及一共用行感測線284。該 共用列感測線274經由分別的列感測二極體272被連接至每 一記憶體陣列列電極。特別地，每一二極體272將它的陽極 連接至該相應列電極及將它的陰極連接至該共用列感測 線。類似地，列感測二極體282由該共用感測線284被連接 至該記憶體陣列之個別的行電極。該二極體282之陰極被連 接至相應的行電極，及它的陽極連接至該共用行感測線。 在該範例中如所示，該中央記憶體元件（262)被定址。 此是因為記依體元件262是被連接至被該定址電路所選擇 的该列及行電極二者的那一個元件。如第9圖所示，記憶體 | 元件262相應於該定址電路，其中它的列或行位址二極體沒 有一個因為該電壓施加於其上而在傳導狀態。如過該記憶 體元件之溶絲被切斷，而後電流將流經感測二極體272,282 及在e亥列及行感測線274及284中流通。如果該中央記憶體 元件疋元整的’而後不管該溶絲的狀態為何，沒有電流會 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -26 _

............—..........裝…： (請先閲讀背面之注意事項再填窝本頁) :線丨 :訂---- 556201 五、發明説明（24 流過感測線或該陣列中任何其他記憶體元件中。在那個例 子中，沒有電流將通經定於該被定址記依體元件之該感測 極體及所有的其他記憶體元件沒有被選擇，因為該定 址、、^構確保至少一個位址二極體將是在傳導狀態，藉此保 證該相應感測二極體將被逆向偏壓。 如果在該陣列中超過一列或一行電極被定址，而後在 所有的被定址線之交叉上的該記憶體元件之狀態仍可以被 決定提供每一記憶體元件之至少一端可以被連接至與其他 分離之一感測線。此結構將產生減少的偵測邊際。例如， 考慮二被定址列及m址行。如果所有的被定址炫絲是 完整的，而後該等感測二極體似乎被連接經二電晶體平行 至该等電源供應執道之其一及只經由一電阻至另一電源供 應執道。為了可以偵測此條件，施加在該等感測線之終端 的偏壓應可以被調整靠近其中一個電源供應軌道電壓，導 致當偵測倒該切斷熔絲條件時之低電流（較小信號）。當每 一被定址列/行交叉在最多一個其它被定址行/列時如同當 多父點陣列共用相同定址線但具有它們自己的感測線時的 情形，及當一疊交點記憶體或當多非相互連接的交點陣列 存在於一單一基體的情形時，其將不是一個問題。 第1〇圖是具有上述形式的定址及感測電路之_交點_ 極體θ己憶體陣列之一圖表不佈局圖。如圖所示，行電枉$ 〇 2 及列電極504是相互垂直及形成在由一半導體層所分離的 個別層級上。二極體是型成在該等電極之交又上，產生1 交點二極體記憶體陣列506。在第10圖中，保持原狀的 人 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 極

(請先閲讀背面之注意事項再填寫本頁) 、訂— ..線丨 556201 A7 ---」7___ 五、發明説明（25 ) 體元件在交叉區域上被標以，，〇，，，及被切斷的二極體元件 被標以’’X”。如圖所示之該交點記憶體陣列沒有儲存在其 間的資料及因此在此所有的二極體是保持原狀的。 該等列及行電極由該交點陣列延伸出及藉由拉上/拉 下電阻器508(相應於第7圖中電阻ι12，122)終止在它們的 末端。穿過該記憶體陣列及該終止電阻之間的行電極的是 多數個列位址線5 10及至少一行感測線512。該行位址線及 行感測線是被形成在相同的半導體層上如同該列電極一 樣’使得它們通過該行電極之處，二極體接片可以被形成 在其間。由3亥行感測線所形成的該等二極體元件相應於在 第9圖中二極體282，及由該等行位址線所形成的該等二極 體相應於在第9圖的二極體280。上述位址線群組/節點配置 是由切斷該等行位址線元件中的被選擇的行位址線來被形 成’而留下該所要的二極體連接完整。該定址電路之此程 式化可以在該電路之製造之後被完成，如後概述。 該列電極504被行位址線514及一列位址線516類似地 通過。遠列位址線及列感測線形成在相同的半導體層之上 如該行電極一樣，產生行位址二極體（例如在第9圖之27〇) 及列感測二極體（例如第9圖之272)。 在衣造時’ ^一極體接片是形成在每一行位址線及每一 行電極之間，及在每一列位址線及每一列電極之間。然而， 為了實現上述群/節點定址結構，其必需要只有被選擇的二 極體連接被維隙在該定址線及陣列電極之間。該被選擇連 接之程式化可以在該電路製造之後藉由切斷特定位址二極 Ϊ紙張尺度適财關家標準（CNS) A4規格⑵狀撕公着） Γ 28 - "

.訂_! :線丨 (請先閲讀背面之注意事項再填寫本頁) 556201 A7 --------£Z_____ 五、發明説明（26 ) 體而只留下該等被選擇的二極體連接完整無缺來被完成。 此可藉由製造具有如一可模組化的線寬度之該等位址線來 被達成，使得選擇性改變該二極體接面至該陣列二極體之 交叉區域。如上述，一給定二極體元件之截面區域可以被 調整來改變需要達到切斷該二極體之臨界電流密度所需要 的該被施加的電壓/電流。因此，該位址線寬度可以在具有 陣列電極之特定交點上被模組化到很窄，使得該二極體上 具有縮小的截面區。而後，當一程式化電壓被施加至電路 中’只具有縮小面積的那些二極體可以被切斷，而留下該 所需要的二極體連接完整。 在感測期間在該陣列中的洩電流可以使用上述技術來 最小化。例如，至該列及行電極之末端的電源連接可以被 安排成群組或條狀，其中只有該陣列中該被定址記憶體元 件存在的區域具有被施加以電源，其餘的電極被連接至一 咼阻抗狀悲。上述該平行位址感測結構不會因為切斷在該 記憶體陣列之未被定址部份之電源而被影響。該電源供應 長條可以被用來作為該定址結構之部份以維持相互連接效 率。 第11圖說明一記憶體模組層60之一方塊結構佈局圖， 其說明該電路元件之相關位置的一個範例。該記憶體陣列 602被置放在中央，及在它的周邊是被置放有位址/感測線 604，拉上/拉下電阻器6〇6及電源供應長條接頭6〇8。在此 等電路周邊外圍設置有作為外部連接的接觸片61〇。由前面 描述要注意的是，該層級600之實體架構是相當簡單的，其 標準⑽）A4規格⑽Χ297_ --7^~-

..................裝…： (請先閲讀背面之注意事項再填寫本頁) :線丨 .、可| 556201 A7 I------— —_ 町 ______ 五、發明説明（27 ) /、有由4陣列延伸出經該位址/感測電路，電阻器及長條連 #至該相互接接觸片之列/行電極。該等位址及感測線是類 似地被女排，及所有的二極體電路元件被自動地形成在導 體父點上（具有如前述在程式化中被切斷的特定二極體）。 #記憶體模組層佈局之-部份在第12圖中被詳細地顯 示。再此，一記憶體陣列602之一部份被顯示具有行電極612 及列電極613。該等行電極被一行感測線614及行位址線616 通過，其形成該位址/感測電路6〇4。拉上/拉下電阻器6〇6 被形功在該電極上。該行電極被安排成長條形，其中電極 的群組被連接至分離的電源供應端6〇8a，6〇朴。該列電極 (圖中未不）以類似的方式被安排。該電源供應長條連接可 以被使用作為該定址結構的一部份及一機構藉由施加電源 至其上以降低洩電流，及藉此在一時間只選擇該記憶體中 的只有一部份（次陣列）。 假設該位址及電源供應線被連接（共通）至在一記憶體 模組的所有的層級，寫入資料可以藉由在每一層上定址一 位元及切換在該主動次陣列之電源供應（由該電源供應長 條區所決定）由一讀取位準至一寫入位準。然而，其必需可 以寫入不同的資料狀態至不同的層級，及此可以使用該等 感測線拉下在該等層級的電壓來達成，其中該記憶體元件 二極體/熔絲是要被保護。此意為該等感測二極體必需抵 | 擋將可以切斷該記憶體陣列元件之一電流。據此，該感測 二極體被製造具有較大的截面積，使得可以降低流經的電 流密度。 —« " 圖1 本紙張尺度適财關家鮮（CNS) A4規格(210X297公爱) '—~uT-----

------------------------裝···： (請先閲讀背面之注意事項再填寫本頁) :計----- .線丨 556201 A7 _ B7_ I五、發明説明(28 ) ------------------------裝i: (請先閱讀背面之注意事項再填寫本頁} 冗長感測線的另一可能用途是去檢查在該記憶體被寫 入之刖的功月b。^訊或許可以由不同的感測線所得到的不 一致的量測數值組合該電源供應連接至該列及列電極末端 至出現缺陷記憶體元件及/或缺陷位址之不同的狀態。此資 訊可以被使用來產生備用表，其被使用來避免寫入該記憶 體模組之缺陷區域及藉此改善該產品公差處理良率。 積體電路結構 包括有一記憶體陣列及定址電路之該較佳實施例之記 憶體電路可以由如根據一金屬-半導體_金屬（MSM)程序型 成在一塑膠基體50上。該MSM程序產生二圖樣層的半導體 金屬電路，及在其間包括有一或多層的半導體材料。在該 等金屬層通過及與該半導體層的相對側邊接觸之處，一個 二極體連接被形成在該等金屬層之間。該MSM二極體積體 電路的製造被描述如在國際專例申請案公開案號第 W099/39394號之說明書中，名稱為，^定址電子微開關 陣列及使用X-Y定址電子微開關陣列之感測矩陣，，。該文件 之揭露内容在此一併予以參考。上述之一記憶體模組之記 隐體電路製造及結構之進一步詳細内容可以在上述一併申 請的美國專利申請案中獲得。 一般性的考量 在此描述的記憶體系統具有許多特徵，使其特別適合 攜帶式資料儲存應用，像是數位相機（靜態影像及/或錄 | 衫）’數位音樂播放機/錄音機（例如，MP3播放器），個人數 位助理為（pDAs)，行動電話等。該記憶體系統可以提供足 Z紙張尺度票準(⑽)A4規格⑵0Χ29:^-71Γ~--— 556201 A7 一___B7 五、發明説明（29 ) 夠這些應用所使用的空間來提供資料儲存。資料可以被寫 入至該記憶體及此後它被永久性的儲存。因此，一高容量 存裝置（例如，100MB至超過1GB)可以被以低成本來被提 供給使用在攜帶型應用裝置作為永久性資料庫。 該資料儲存藉由使用以便宜的材質及處理技術在低程 本下被製造之一記憶體模組所提供。該記憶體模組可以由 具有一交點記憶體陣列及定址電路之多數層來被加以形 成。每一層可以形成在便宜的彈性基體上，像是聚合物或 介電質包覆金屬薄膜，其是便宜於傳統的單晶矽基體及允 許相當快速及便宜的製造程序來被加以使用。形成在每一 層上的該電路包括有記憶體陣列及相關定址電路，該電路 被設計成在結構上是簡單而可以使用不複雜的製造程序。 特別地，該記憶體陣列及定址電路是根據一經排列的二極 體邏輯結構來被加以設定，其允許該記憶體陣列及定址電 路使用該相同的簡易程序來被加以製造。 母一 β憶體模組層具有兩組電極導體，該等電極導體 安排成一垂直矩陣中及在每一對交叉電極之交叉區域上一 記憶體元件被形成該半導體材質上。該半導層允許低溫處 理使其可以匹配一塑膠基體，及可以是一非結晶矽材質$ 由一個或多個有機半導體材質所構成。在被該半導體層所 隔開之該等電極層通過之處，一整流接面被形成在該二極 體導體之間。每一整流接面可以被視為一與一熔絲串聯之 一二極體，及此等接面形成該記憶體陣列及該二極體邏輯 定址電路之基礎。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公 32 (請先閲讀背面之注意事項再填寫本頁) 、?r— :線丨 556201 A7 -------- 五、發明説明（3〇 ) 包括在一記憶體模組上的該定址電路促使外部存取定 址線之數目的減少，該等外部存取定址線被用來讀取或寫 入貝料至在一陣列中的該等記憶體元件。此促進例如由在 忒a己憶體模組中的一層至外部電路讀取及寫入的交互連接 之可管理數目。例如，使用經描述之一經排列的二極體邏 輯定址結構，100,000,000位元之一記憶體陣列可以被5〇條 外部疋址線來被定址。電源供應長條也可被使用，其中電 源在一時間只被提供至一部份，其降低在該陣列中的洩電 流及也可以形成該記憶體定址結構之部份。 界面及控制電路與該記憶體模組分離，其建構成如一 傳統的積體電路或電路的型式。該界面及控制電路包括有 產生要施加至該記憶體模組之定址信號之一電路，及一用 來頃取被儲存資料之一感測電路。該感測結構是基於電流 位準而不疋電荷，其允坪該感測電路更容易地由該記憶體 模組作遠端的讀取資料。再者，該資料儲存是基於當一記 憶體元件熔絲被切斷時的一大電阻改變，其提供相當大的 感測信號。 S在该G己憶體模組中的資料由該界面及控制電路中被 分離時，在當記憶體模組已經達到儲存容量及另一記憶體 體模組可以與該界面及控制電路被一起使用時，該記憶體 模組可以被取代。此意為在較多資料儲存被需要時，該記 憶體系統之最可以再使用的元件不需要取代。再者，該界 面及控制電路可以是相對地複雜，因為它不受限於該記憶 體模組的製造程序，及可以相對地昂貴，因為它代表在記 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） 33 -----------卜------------裝…： (請先閲讀背面之注意事項再填寫本頁) 訂 :線丨 556201 五 、發明説明（3i ) 憶體系統中的一攻 電路中的.一-人化費。此可以藉由提供在該界面及控制 體系統是=!:!Γ更正能力來解決’其允許記憶 理不完美ηΓ曰 而不用考慮遠處感測及可以處 序產能“可使用記憶體模組數目。h美製^ 七月之較佳貫施例之前面所作的詳細描述僅是以 二例的方式來加以表示’及對於所述的該等電路，結構， t排及程序之許多的變化在不偏離本發明之範圍的前提下 疋為可月匕的。例如，該較佳實施例之記憶體定址系統主要 是被描述具有多數層記憶體電路之一記憶體模組，然而其 被使用在其他的應用是可能的。 該記憶體模組之結構也具有許多可能的變化而保留本 發明之原理。在該被描述的實施例中，一單一記憶體陣列 被製造在每一層上，及該等層被對齊及堆疊在另一個之 上每@可以變化包括有多於一個的記憶體陣列，及該 等層也可以不同的方式被堆疊，像是折4式堆疊。其在製 ^ 單基體上建立製造多電路層上也具有優勢。 對於熟習相關技術人士而言可以瞭解，在不偏離後附 申請專利範圍所定義的本發明之範圍之下，本發明之原理 可以許多其他變化來被應用於在所述的該等電路，結構， 配置及程序。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 556201 A7 B7 五、發明説明（32 元件標號對照 2…裝置 120…行定址二極體邏極 10·· 記憶卡 電路 12·· 輸入/輸出界面連接器 124···行位址二極體 14·· 界面及控制電路 150…一次寫入記憶體陣列 16·· 内部界面 152…行定址節點 20·· 記憶體模組 154···列定址節點 22·· 薄層 200…電路 25·· 記憶體陣列 250…定址及感測電路 26·· 記憶體元件 260…記憶體元件 30·· 定址電路 262…中央記憶體元件 40·· 輸入/輸出導線 270…列定址電路 42·· 接觸板 272,282…二極體 50·· 基體 274…共用列感測線 55·. 接觸元件 280…行定址電路 60·· 行線（行電極） 284…共用行感測線 62·· 列線（列電極） 502…行電極 64·. 炼絲元件 504…列電極 66·· 二極體元件 506···交點二極體記憶體 75- 半導體層 陣列 90·· 二極體 508,606…拉上/拉下電阻号 102 ••一次寫入記憶體元件 5 10…行位址線 104 ••列電極 5 12…行感測線 106 ••行電極 5 14…列位址線 110 ••列定址二極體邏極 5 16…列感測線 電路 600…記憶體模組層 112 ••電阻元件 602…記憶體陣列 114 ••列位址二極體 (請先閱讀背面之注意事項再填寫本頁) •裝— :線丨 本紙張尺度適用中國國家標準（〇jS) A4規格（21〇><297公釐） 35

Claims (1)

1. 556201 A8 B8 C8 __ D8 1 -. 六、申請專利範園 1_ 一種定址一交點記憶體陣列之定址電路，具有來自第 一及第二組位址線之第一及第二組電極，配置使得在 第一組之每一電極交叉通過在第二組之每一電極，該 定址電路包括： 在上述第一組位址線及上述第一組記憶體陣列電 極之間的第一二極體連接，上述第一二極體連接耦接 在該第一組中的每一記憶體陣列至該第一組位址線之 一個別唯一次群組的第一組位址線； 在上述第二組位址線及上述第二組記憶體陣列電 極之間的第二二極體連接，上述第二二極體連接耦接 在該第二組中的每一記憶體陣列至該第二組位址線之 一個別唯一次群組的第二組位址線；及 至少一感測線，其具有二極體連接至每一第一組 吕己憶體陣列及/或第二組記憶體陣列電極。 2 ·如申明專利範圍第1項所述之定址電路，其中該第一二 極體連接之二極體元件在關於該記憶體陣列電及及位 址線是在方向上不同於在第二二極體連接之二極體元 件。 3.如申請專利範圍第2項所述之定址電路，其中該第一二 極連接包括有具有連接至該分別記憶體陣列電極之陽 極及連接至該分別位址線之陰極之二極體元件，及該 第二二極體連接包括有連接至該分別記憶體陣列電極 之陰極及連接至該分別位址線之陽極之二極體元件。 4·如申請專利範圍第1項所述之定址電路，其中該交點記 . "" ————— 本紙張尺度適肖t目g家標準(〇^)八4規格（21〇父297公爱)" Γ7 "'-

   -訂！ · (請先閲讀背面之注意事項再填窝本頁) 六、申請專利範園 憶體陣列包括有形成在來自上述第一組及第二組之交 ”、占電極之父點上的一陣列的二極體基底記憶體元件， 該等電極之末端經由分別的電阻元件連接至該電源供 應連接。 5·如中請專利範圍第4項所述之定址電路，其中該電源供 f連接被安排在電源供應長條群組中以使電源可以被 遠擇地連接至該交點陣列之部份。 6.如申請專利範圍第i項所述之定址電路，其中多數個交 點記憶體陣列中的每一個具有個別第一二極體連接， 第二二極體連接及至少一感測線，該定址線被並行連 接至垓多數個第一及第二二極體連接。 Ί·如申請專利範圍第1項所述之定址電路，包括有第一及 第二感測線，該第一感測線具有二極體連接至每一上 述第一組記憶體陣列電極，及該第二感測線具有二極 體連接至每一上述第二組記憶體陣列電極。 8· 一積體電路，包括有一交點二極體記憶體陣列及如申 睛專利範圍第1項所述之定址電路。 9· 一積體電路，包括有多數個交點二極體記憶體陣列及 如申請專利範圍第6項述之定址電路。 ι〇·如申請專利範圍第8項所述之積體電路’其中該交點二 極體记憶體陣列及定址電路被以相同的製造程序所形 成。 Η · —記憶體電路，包括有·· 一交點記憶體陣列，具有第一及第二組橫向 556201 A8 B8 C8 ---- D8__ 六、申請專利範f ^ ---- 極，其在該第-及第二組電極之交點上形成個別的記 隐體70件，每一記憶體元件在它的二進位狀態之至少 一個狀態中包括有一二極體元件；及 一定址電路包括： 第組位址線及連接於該第一組位址線與該第 一組電極之間的多數第一二極體元件，其中上述第一 組電極的每一個被上述第一二極體元件連接至該第一 組位址線之一個別唯一的次群組； 第一組位址線及連接於該第二組位址線與該第 一組電極之間的多數第一二極體元件，其中上述第二 組電極的每一個被上述第二二極體元件連接至該第二 組位址線之一個別唯一的次群組；及 至少一感測線，具有二極體連接至每一第一組吃 憶體陣列電極及/或該第二組記憶體陣列電極。 12.如申請專利範圍第丨丨項所述之記憶體電路，其中該第 一二極體連接之該二極體元件在關於該記憶體陣列電 極與位址線上是與該第二二極體連接之該二極體元件 相反方向的。 13 ·如申请專利範圍第11項所述之記憶體電路，其中古亥^己 憶體陣列電極之末端經由分別的電阻元件被接至電源 供應連接，該電源供應連接是被配置在電源供應長條 群組中以使電源被選擇地供應至該交電陣列之部份。 14_ 一記憶體電路包括有多數個交點記憶體陣列及如申請 專利範圍第Π項所述之分別位址電路，其中來自該個 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事项再填寫本頁) 、一-T—

   38 556201 A8 B8 C8 D8 、申請專利範圍 別位址電路之該位址線被並行連接。 15. 如申請專利範圍第11項所述之記憶體電路，其中該位 址電路包括有第一及第二感測線，該第一感測線具有 一極體連接至每一上述第一組記憶體陣列電極，及該 苐一感測線具有二極體連接至每一上述第二組記憶體 陣列電極。 16. 如申請專利範圍第丨丨項所述之記憶體電路，‘其中該第 一二極體連接是形成在該第一位址線與該第一記憶體 陣列電極之交叉點，及該第二二極體連接是行成在該 第二位址線與該第二記憶體陣列電極之交叉點。 17. —記憶體系統包括有如申請專利範圍第U項所述之多 數個記憶體電路，其中來自該多數個記憶體電路之該 第一及第二組位址線被連接來並行接收定址信號，及 其中來自每一記憶體電路之至少一感測線被分離。 18· —積體電路具有至一個如申請專利範圍第^項所述之 記憶體電路。 19. 如申請專利範圍第丨8項所述之積體電路，其中該記憶 體陣列及定址電路被以相同製造程序被形成。 20. 如申請專利範圍第18項所述之積體電路，形成在一介 電質基體表面上。 21. —記憶體模組包括有多數個如申請專利範圍第18項所 述之積體電路。 22·如申請專利範圍第2丨項所述之記憶體模組，其中來自 多數個記憶體電路之該第一及第二組位址線被連接來 本紙張尺度適用中國國家標準（cns) A4規格（21〇><297公爱） 39 (請先閲讀背面之注意事項再填寫本頁) •訂丨 ----線丨 六、申請專利範圍 並行接收位址信號，及其中來自每一記憶體電路之至 少一感測線被分離。 23_ —種記憶體模組包括有多數個如申請專利範圍第如項 所述之積體電路。 24. 如申請專利範圍第23項所述之記憶體模組，其中多數 個積體電路被堆疊在另一個之上。 25. —種疋址父點記憶體陣列之方法，該交點記憶體陣列 包括有來自該第一及第二組位址線之第一及第二组電 極，包括有： 在上述第一組位址線及上述第一組記憶體陣列電 極之間形成第一二極體連接，上述第一二極連接耦接 至在該第一組中的每一記憶體陣列至一個別唯一次群 組之第一組位址線； 在上述第二組位址線及上述第二組記憶體陣列電 極之間形成第二二極體連接，上述第二二極連接耦接 至在該第二組中的每一記憶體陣列至一個別唯一次群 組之第二組位址線； 提供至少具有二極體連接之一感測線至每一第一 組記憶體陣列電極及/或該第二組記憶體陣列電極；及 藉由施加一預定電訊信號至上述第一及第二組位 址線以致能使用上述至少一感測線之上述記憶體元件 之狀態的偵測，以定址在該記憶體陣列中的一記憶體 元件。 26·如申請專利範圍第25項所述之方法，其中上述第一及 ^56201 A8 B8 C8 〜 D8申請專利範圍 - 第二二極體連接及上述至少一感測線形成在與該交點 記憶體陣列相同之該相同製造程序而被形成。 7.如申請專利範圍第25項所述之方法，其中多數個交點 記憶體陣列形成有分別的第一及第二記憶體連接及感 'u u上述預定電訊信號被並行施加在該多數 己隐體陣列中的位址線以獲得在該分別感測線上的 分離記憶體感測輸出。 28.如申請專利範圍第25項所述之方法，其中該至少一感 測線作用為一寫入致能線，根據施加在該至少一感測 線上的-預定電訊信號致能或防止寫入一被定址記憶 體。 如申明專利範圍第28項所述之方法，其中多數個交點 記憶體陣列形成有分別的第一及第二二極體連接及感 測線及其中上述預定電訊信號被並行施加在該多數 。己隐體陣列之定址線上，以定址在每一交點記憶體陣 列中的相應記憶體元件。 (請先閲讀背面之注意事項再填寫本頁) 、可I :線丨 本紙張尺度適用中國國家標準（CNS) A4規格（210 X297公复） 41