JP2008034741A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】小型化および大容量化が容易な半導体メモリを提供する。
【解決手段】本発明の積層メモリ１は、絶縁フィルム５上に配線部３および回路部４を印刷して形成した半導体メモリ２を積層して構成されている。そして、配線部３は、半導体メモリ２の端部まで達しており、該端部にて各層の半導体メモリ２を接続することができる。したがって、半導体メモリ２内に、隣り合う半導体メモリ２と接続するための構成を設ける必要がないので、半導体メモリ２の構成を簡略化でき、積層メモリ１を小型化することができる。また、積層する半導体メモリ２の枚数を増やすことで容易に大容量化することができる。
【選択図】図１

Description

本発明は、小型化および大容量化が容易な半導体メモリを実現する半導体記憶装置およびその製造方法に関する。

近年、コンピュータの高性能化に伴い、より小型で、より記憶容量の大きい記憶装置の開発が求められている。一般的な記憶装置としては、半導体メモリ、磁気記憶装置等がよく用いられている。

半導体メモリには、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）、フラッシュメモリ等の多様な形態があり、コンピュータのメインメモリを初めとして、多様な電子機器に広く用いられている。半導体メモリは、メモリセルに“０”または“１”のデータを蓄えることによってデータを記憶する。

したがって、小型で記憶容量の大きい半導体メモリを製造するためには、より狭い面積により多くのメモリセルを形成すればよい。現在では、微細加工技術の進歩により、数ミリ四方の基板に数百メガバイトの容量をもつ半導体メモリを製造することが可能となっている。

一方、ハードディスクに代表される磁気記憶装置は、半導体メモリと比べて低コストで記憶容量を増大させることができるので、その利用範囲が広がりつつある。例えば、携帯用音楽プレイヤーでは、楽曲の記憶媒体として、カセットテープ、ＤＡＴ（Digital Audio Tape）等の磁気テープはあまり用いられなくなり、代わりにハードディスクを用いるものが主流となりつつある。

しかしながら、半導体メモリを小型かつ大容量化するための微細加工には限界があり、微細加工によって、更に小型かつ大容量のメモリを製作することは技術的に困難になりつつある。また、微細加工設備の導入には非常にコストがかかるという問題もある。

一方、磁気記憶装置は、半導体メモリよりも製造コストは安い。しかしながら、磁気記憶装置は、高精度の機械回転機構と磁気ヘッドを持つので、半導体メモリと比べて故障等の発生が多く、信頼性の面で半導体メモリに劣る。また、同様の理由により、磁気記憶装置の機械的寿命は、半導体メモリと比べて短いと言える。そして、磁気記憶装置からデータを読み出す速度は、半導体メモリからデータを読み出す速度と比べて遅いので、半導体メモリの代替品として磁気記憶装置を使用することが難しい場合がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、小型化および大容量化が容易な半導体メモリを提供することにある。

本発明の半導体記憶装置は、上記の課題を解決するために、絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた半導体メモリが複数枚積層されており、上記配線部は、上記半導体メモリの端部まで達していると共に、上記積層された半導体メモリの各層の配線部を接続するための接続用シートが各層の上記端部に設けられていることを特徴としている。

上記の構成によると、積層した半導体メモリの配線部を接続することにより、複数枚の半導体メモリが１つの半導体記憶装置として機能することになるので、積層する半導体メモリの枚数を増やすだけで容易に大容量化することができる。

そして、積層した半導体メモリの配線部を接続するときには、該配線部が、半導体メモリの端部まで達しているので、半導体メモリを積層した後で容易に配線部を接続することができる。また、半導体メモリ内に、隣り合う半導体メモリと接続するための構成を設ける必要がないので、半導体メモリの構成を簡略化できる。これにより、半導体記憶装置を小型化することができる。

さらに、接続用シートにより、複数枚の半導体メモリが並列に接続されることになる。したがって、信号が他の層を通過すること無く送られるので、信号を高速に送ることができる。

また、本発明の半導体記憶装置は、上記の課題を解決するために、可撓性の絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた複数の半導体メモリが巻回されていることを特徴としている。

上記の構成によると、可撓性の絶縁性シートを利用しているので、半導体メモリをロール状に巻き付けることができる。このとき、巻回する径を小さくすることによって容易に小型化でき、巻回数を増やすことによって容易に大容量化することができる。

また、本発明の半導体記憶装置では、上記の構成に加えて、上記半導体メモリのそれぞれは、上記配線部が同じ位置に設けられていることが好ましい。

配線部が同じ位置に設けられている場合、各半導体メモリの配線部のパターンを揃えることができるので、製造が容易になる。

また、本発明の半導体記憶装置では、上記の構成に加えて、同じ位置に設けられた各半導体メモリの配線部には、同じ信号が伝搬されることが好ましい。

半導体メモリが複数枚積層されている半導体記憶装置において、同じ位置に設けられた配線部が重なり合うように積層され、同じ位置に設けられた各配線部に同じ信号が伝搬される場合、上記配線部には、同じ信号が同じ位相で伝搬されるので、各層の配線部間の容量による信号遅延を防止できる。

また、複数の半導体メモリが巻回されている半導体記憶装置において、各半導体メモリの同じ位置に設けられた配線部に同じ信号が伝搬される場合、上記信号が配線部間の容量を介して、他の半導体メモリの配線部に伝搬する。すなわち、上記信号がショートカットで伝搬するため、配線部の距離が長くなることによる信号遅延を抑制できる。

また、本発明の半導体記憶装置では、上記の構成に加えて、隣り合う一方の半導体メモリの配線部は、正および負の一方の信号が伝搬し、隣り合う他方の半導体メモリの配線部は、正および負の他方の信号が伝播するか、或いは接地していても良い。

上記の構成によると、隣り合う半導体メモリの配線部間の容量および電位差により、電荷が蓄えられる。そして、この蓄えられた電荷を例えば半導体記憶装置のバックアップ用電源として利用することができる。

また、本発明の半導体記憶装置では、上記の構成に加えて、上記半導体メモリは、アドレスデータに基づいてアクセスすべきメモリセルを選択するアドレスデコーダを有しており、上記アドレスデコーダは書き替え可能であることが好ましい。

上記の構成によると、半導体メモリごとに異なるアドレスデコーダを形成する必要がないので、半導体メモリの大量生産に適する。また、メモリセルに故障等の問題が生じた場合に、アドレスを書き替えることで、問題が生じたメモリセルにアクセスしないようにする等の処置をとることができる。

また、本発明の半導体記憶装置の製造方法は、絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた半導体メモリが複数枚積層された半導体記憶装置の製造方法であって、上記半導体メモリの端部まで上記配線部が達する上記半導体メモリを形成する工程と、形成された半導体メモリを複数枚積層する工程と、積層された半導体メモリの各層の配線部を接続するための接続用シートを、上記半導体メモリの各層の上記端部に取り付ける工程とを備えていることを特徴としている。

上記の構成によると、半導体メモリの端部まで配線部が達するように半導体メモリを形成するので、該端部に接続用シートを取り付けるだけで複数枚の半導体メモリの配線部を容易に接続することができる。また、半導体メモリ内に、隣り合う半導体メモリと接続するための構成を設ける必要がないので、半導体メモリの構成を簡略化でき、半導体記憶装置を小型化することができる。さらに、積層する半導体メモリの枚数を増やすことで容易に大容量化することができる。したがって、小型かつ大容量の半導体記憶装置を容易に製造することができる。

また、本発明の半導体記憶装置の製造方法は、可撓性の絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた複数の半導体メモリが巻回された半導体記憶装置の製造方法であって、複数の半導体メモリを形成する工程と、複数の半導体メモリを巻回する工程とを備えていることを特徴としている。

上記の構成によると、複数の半導体メモリを形成し、形成した半導体メモリを巻回するという簡単な工程にて小型かつ大容量の半導体記憶装置を製造することができる。

本発明の半導体記憶装置は、以上のように、絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた半導体メモリが複数枚積層されており、上記配線部は、上記半導体メモリの端部まで達していると共に、上記積層された半導体メモリの各層の配線部を接続するための接続用シートが各層の上記端部に設けられているので、小型化および大容量化が容易な半導体メモリを提供することができるという効果を奏する。

また、本発明の半導体記憶装置は、以上のように、可撓性の絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた複数の半導体メモリが巻回されているので、小型化および大容量化が容易な半導体メモリを提供することができるという効果を奏する。

そして、本発明の半導体記憶装置の製造方法は、絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた半導体メモリが複数枚積層された半導体記憶装置の製造方法であって、上記半導体メモリの端部まで上記配線部が達する上記半導体メモリを形成する工程と、形成された半導体メモリを複数枚積層する工程と、積層された半導体メモリの各層の配線部を接続するための接続用シートを、上記半導体メモリの各層の上記端部に取り付ける工程とを備えているので、小型かつ大容量の半導体記憶装置を容易に製造することができるという効果を奏する。

また、本発明の半導体記憶装置の製造方法は、可撓性の絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた複数の半導体メモリが巻回された半導体記憶装置の製造方法であって、複数の半導体メモリを形成する工程と、複数の半導体メモリを巻回する工程とを備えているので、簡単な工程にて小型かつ大容量の半導体記憶装置を製造することができるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１ないし図１０に基づいて説明すると以下の通りである。図１（ａ）は、本実施形態の積層メモリ（半導体記憶装置）１の概要を示す斜視図であり、図１（ｂ）は、図１（ａ）に示す積層メモリ１の分解組立図である。図示のように、積層メモリ１は、半導体メモリ２を積層することにより、高密度化している。したがって、微細加工によって高密度化する場合と比べて低コストで高密度化することができる。また、積層メモリ１は、積層する半導体メモリ２の枚数を増やすことによって容易に大容量化することができる。

半導体メモリ２は、図１（ａ）に示すように、絶縁フィルム（絶縁性シート）５上に、配線部３と、回路部４とを備えている。配線部３は、信号を送るための信号線と、接地電位となる接地線とを備える。回路部４は、データの記憶を担うメモリセルと、メモリセルへのアクセスのための各種処理回路を備える。

図１（ａ）には示していないが、配線部３には、後述するアドレスバスラインやデータバスライン等の複数種類の配線が含まれており、同じ種類の配線は、各層の同じ位置に設けられている。そして、配線部３は、図１（ｂ）に示すように、積層メモリ１の端部まで達している。該端部にて、図示しない接続用シートを取り付けて、該接続用シートの配線で各層の配線部３を接続することによって、複数枚の半導体メモリ２を有する積層メモリ１が完成する。

上記構成の積層メモリ１によると、半導体メモリ２内に、隣り合う半導体メモリ２と接続するための構成を設ける必要がないので、半導体メモリ２の構成を簡略化できる。これにより、半導体メモリ２を小型化でき、積層メモリ１を小型化できる。また、配線部３が各層のほぼ同じ位置に設けられているので、接続用シートの配線を簡略化することができる。なお、配線部３を接続用シートの配線で接続する方法については後述する。

また、積層メモリ１は、半導体メモリ２を積層させ、積層させた半導体メモリ２の配線部３を接続するので、信号を高速に送ることができる。この原理について、図２に基づいて説明する。図２は、積層メモリ１の等価回路図である。

図示のように、各層の配線部３はそれぞれ抵抗を持っており、また配線部３の信号線と接地線との間には浮遊容量Ｃｓが存在する。したがって、積層メモリ１にて信号を送る場合、信号が通過する配線部３の距離が短いほど信号を送るのに要する時間は短くなる。

ここで、例えば、図２に示す連結点Ａから連結点Ｘに信号を送る場合、経路Ａ−Ｘで信号を送る。そして、連結点Ａから連結点Ｙに信号を送る場合、経路Ａ−Ｂ−Ｙで信号を送ることができる。すなわち、信号が他の層を通過すること無く送られるので、信号を高速に送ることができる。

また、上述のように、同じ信号線が各層の同じ位置に設けられるため、各層の信号線は、図２に示すように、容量結合することになる。一方、各層の信号線には、同位相の信号（電圧）が送られるので、層間の信号線の電位差はほぼゼロとなる。したがって、本実施形態の積層メモリ１では、層間の容量結合の影響を受けずに、信号を送ることができるので、信号を高速に送ることが可能となる。

〔半導体メモリの詳細〕
次に、積層メモリ１を構成する半導体メモリ２の構成について図３に基づいて説明する。図３は、半導体メモリ２の配線部３および回路部４の詳細な構成を示している。

半導体メモリ２は、図３に示すように、アドレスバスライン６、アドレスデコーダ７、デコーダ書替回路８、メモリセル３０、書込・読出制御ロジック回路９、およびデータバスライン１０を備える構成である。なお、図１等に示す配線部３は、アドレスバスライン６、およびデータバスライン１０を指し、回路部４は、アドレスデコーダ７、書込・読出制御ロジック回路９、およびメモリセル３０を指す。

なお、本実施形態では、半導体メモリ２がデコーダ書替回路８及び書込・読出制御ロジック回路９を備えている態様を示しているが、半導体メモリ２がデコーダ書替回路８及び書込・読出制御ロジック回路９を備えていない構成としても良い。

例えば、積層メモリ１内の適所にデコーダ書替回路８及び書込・読出制御ロジック回路９を必要な数だけ設けるようにしても良いし、積層メモリ１の外部に設けるようにしても良い。この場合、半導体メモリ２の構成を簡略化することができる。

半導体メモリ２は、アドレスバスライン６上のアドレスデータが示す物理アドレスに、データバスライン１０上のデータを書き込み、或いは、アドレスバスライン６上のアドレスデータが示す物理アドレスに記憶されたデータをデータバスライン１０上に読み出すものである。したがって、図示の場合では、アドレスバスライン６およびデータバスライン１０の本数が共に１６本であるから、半導体メモリ２は、２^１６個の物理アドレスのそれぞれに、１６ビットのデータを記憶することができる。

すなわち、図示の半導体メモリ２は、２^１６×１６＝２^２０（１メガビット）の記憶容量を有することになる。したがって、例えばこの半導体メモリ２を３枚積層した積層メモリ１の場合、その記憶容量は３メガビットとなる。なお、半導体メモリ２のワード長および記憶容量は、この例に限られない。

本実施の形態の半導体メモリ２は、００００〜ＦＦＦＦ（１６進数）の２^１６個の物理アドレスを有し、２^１６個の物理アドレスを１６個のメモリセル３０にそれぞれ割り当てている。具体的には、図３（ｂ）に示すように、メモリセル３０（Ａ）には、アドレス００００〜０ＦＦＦ（１６進数）が割り当てられ、メモリセル３０（Ｂ）にはアドレス１０００〜１ＦＦＦ（１６進数）が割り当てられている。このように、メモリセル３０にはそれぞれ２^１２個ずつの物理アドレスが割り当てられている。また、本実施の形態の半導体メモリ２のワード長は、２^４である。したがって、各メモリセル３０の記憶容量は、２^１２×２^４＝２^１６となる。

アドレスバスライン６は、メモリセル３０への物理アドレス入力を受け付ける配線であり、アドレスデコーダ７に接続している。本実施形態の半導体メモリ２は、ワード長を１６ビットとしているので、アドレスバスライン６は、Ａ_０〜Ａ_１５の１６本である。

アドレスデコーダ７は、アドレスバスライン６からのアドレスデータが示すアドレスに対応するメモリセル３０を選択する回路であり、アドレスバスライン６と、メモリセル３０とに接続している。

アドレスデコーダ７は、メモリセル３０に１つずつ設けられており、該メモリセル３０に割り当てられた物理アドレスが書き込まれている。そして、アドレスバスライン６を介して送られてくる物理アドレスと、自らに書き込まれている物理アドレスとに基づいて、自らが接続しているメモリセル３０がアクセスされているか否かを判断し、アクセスされている場合は、自らが接続しているメモリセル３０の該当するワード線を選択する。

例えば、図３（ａ）のメモリセル３０（Ａ）に接続しているアドレスデコーダ７は、物理アドレス００００〜０ＦＦＦが書き込まれている。そして、アドレスバスライン６を介して送られてくる物理アドレスが、上記範囲に含まれているか否かを判断し、含まれている場合は、メモリセル３０（Ａ）の該当するワード線を選択する。

なお、本実施形態のアドレスデコーダ７は、デコーダ書替回路８を介して、物理アドレスを電気的に書き替えることができる構成とされている。ここで、図３（ａ）に示すように、半導体メモリ２の配線や回路のうち、アドレスデコーダ７以外の配線および回路は、全て同一のパターンである。したがって、アドレスデコーダ７の物理アドレスを書き替えることができる場合、半導体メモリ２の主要な配線や回路を同一のパターンで形成し、その後の工程、例えば後述する半導体メモリ２の積層工程の後で物理アドレスを書き込むことができるので、半導体メモリ２の大量生産に好適である。

また、一部のメモリセル３０に故障等の問題が発生した場合、デコーダ書替回路８でアドレスデコーダ７の物理アドレスを書き替えることにより、問題のあるメモリセル３０に対してアクセスを行わないようにすることもできる。

なお、アドレスデコーダ７が書き替え可能でない場合、アドレスデコーダ７の形成時に予め物理アドレスを書き込んでおけばよい。この場合、デコーダ書替回路８は不要である。しかしながら、アドレスデコーダ７が書き替え可能である場合、半導体メモリ２を容易に大量生産することができ、また、故障等の問題が生じたメモリセル３０に対してアクセスを行わないようにする等の処置を施すことができるので、アドレスデコーダ７は書き替え可能であることが好ましい。

メモリセル３０は、半導体メモリ２における、データの記憶を担う部分である。本実施形態のメモリセル３０は、一般に広く利用されているＤＲＡＭ(Dynamic RAM)の構造を備えている。すなわち、メモリセル３０には、ワード線とビット線とが縦横に格子状に形成されており、その交点に１個の選択トランジスタと、これに直列配置されたコンデンサとを備えている。そして、このコンデンサに蓄えられる電荷の有無によってデータを記憶する。なお、メモリセル３０は、ＤＲＡＭ以外にも、ＳＲＡＭ（Static RAM）等、任意の半導体メモリで構成することができる。

書込・読出制御ロジック回路９は、メモリセル３０と、データバスライン１０とに接続しており、メモリセル３０へのデータの書き込み、またはメモリセル３０からのデータの読み出しを制御する回路である。具体的には、半導体メモリ２に何らかのアクセスがあった場合に、そのアクセスがデータの読み出しを求めるものであるか、またはデータの書き込みを求めるものであるかを判断する。そして、データの読み出しを求めるものである場合には、メモリセル３０に対して読み出し指示を送り、データの書き込みを求めるものである場合には、メモリセル３０に対して書き込み指示を送る。

データバスライン１０は、メモリセル３０に書き込むデータ、およびメモリセル３０から読み出されたデータを伝送する配線であり、書込・読出制御ロジック回路９に接続している。本実施形態の半導体メモリ２は、データの読み出し、およびデータの書き込みを１６ビット単位で行うので、データバスライン１０は、Ｄ_０〜Ｄ_１５の１６本である。なお、データの読み出し、およびデータの書き込みは、１６ビット単位に限られない。

ここで、半導体メモリ２の動作例として、半導体メモリ２の物理アドレス０００１（１６進数）からデータを読み出す場合の動作を説明する。まず、書込・読出制御ロジック回路９は、半導体メモリ２へのアクセスがデータの読み出しを求めるものであるか、データの書き込みを求めるものであるかを判断する。ここでは、データの読み出しを求めるものであると判断し、メモリセル３０に読み出し指示を送る。読み出し指示を受けたメモリセル３０は、データの読み出しが可能となる。その後、アドレスバスライン６を介して物理アドレス０００１（１６進数）が送られてくる。物理アドレス０００１（１６進数）は、メモリセル３０（Ａ）に接続しているアドレスデコーダ７によって認識される。そして、該アドレスデコーダ７は、物理アドレス０００１（１６進数）に対応するメモリセル３０を選択する。このとき、メモリセル３０は、書込・読出制御ロジック回路９の指示によって読み出し可能状態となっているので、選択されたメモリセル３０（Ａ）からデータが読み出され、読み出されたデータは、データバスライン１０を介して送信される。なお、半導体メモリ２へのデータ書き込みもデータ読出しと同様にして行われる。

〔積層メモリの製造方法〕
まず、半導体メモリ２の製造工程について、図４および図５に基づいて説明する。図４は、絶縁フィルム５に配線部３および回路部４を印刷によって形成する様子を示している。

半導体メモリ２の基板となる絶縁フィルム５には、ポリイミド樹脂系、エポキシ樹脂系、ポリエステル樹脂系、フェノール樹脂系、フッ素樹脂系等の合成樹脂や、紙、ガラス布、或いは、これらを組み合わせたコンポジット基材等の可撓性素材を用いることができる。また、絶縁フィルム５には、ガラス基板、セラミック等の不可撓性素材を用いることもできる。

図４に示すように、絶縁フィルム５を送りローラ１１に予め巻き付けておき、絶縁フィルム５を送りローラ１１で移動させながら、印刷ヘッド１２から導電性材料や、絶縁性材料、Ｐ型半導体材料、およびＮ型半導体材料等を予め定めたパターンで吐出して配線部３および回路部４を適所に形成する。このとき、アドレスバスライン６、データバスライン１０等、複数の半導体メモリ２で共通する配線部３は、連続して形成される。

ここで、本実施形態の半導体メモリ２は、デコーダ書替回路８を備えているので、印刷時にはアドレスデコーダ７に物理アドレスを書き込んでおく必要がない。すなわち、絶縁フィルム５上に形成する配線部３および回路部４は、一通りのパターンで良いので、複数枚の半導体メモリ２を効率よく形成することができる。なお、デコーダ書替回路８を備えていない場合には、アドレスデコーダ７に物理アドレスを書き込んでおく。

図５は、印刷によって配線部３および回路部４が形成された状態の絶縁フィルム５の斜視図である。同図の一点鎖線は、後の工程で切断する切断箇所を示している。この一点鎖線の箇所で絶縁フィルム５を切断することによって、複数枚の半導体メモリ２が同形に形成される。また、切断面で配線部３が露出することになる。

なお、配線部３および回路部４の形成パターンは、図５に示す態様に限定されない。例えば、絶縁フィルム５を予め半導体メモリ２の大きさに切断しておき、切断した絶縁フィルム５に配線部３および回路部４を印刷しても良い。しかしながら、この場合、複数の半導体メモリ２で共通する配線部３を端面にまで形成する必要がある。

図６は、回路部４のメモリセル３０の部分における断面図である。図示のように、絶縁フィルム５上に、電極１３、絶縁層１４、Ｎ型半導体１５、およびＰ型半導体１６が形成されている。そして、メモリセル３０を保護するために、メモリセル３０上に絶縁性樹脂が被覆される。なお、図６では、ＮＰＮ型の接合構造を示しているが、ＰＮＰ型の接合構造としても良い。

また、図４に示したような印刷方法以外でも配線部３および回路部４を形成することができる。図７（ａ）は、転写ローラ１７を用いた印刷方法を示している。転写ローラ１７を用いる場合、印刷ヘッド１２から吐出される導電性材料等は転写ローラ１７に付着する。そして、絶縁フィルム５は、送りローラ１１で移動され、転写ローラ１７に挟み込まれる位置で、転写ローラ１７に付着した導電性材料等が絶縁フィルム５に転写される。また、図７（ｂ）は、転写板１８を用いた印刷方法を示している。転写板１８は、半導体メモリ２の配線部３および回路部４を絶縁フィルム５に転写する。絶縁フィルム５を送りローラ１１で移動させながら、転写板１８上の配線部３および回路部４を絶縁フィルム５に転写する。なお、半導体メモリ２のアドレスデコーダ７は、書き替えが可能であるから、絶縁フィルム５上に形成する配線部３および回路部４は一通りのパターンで良く、したがって、転写板１８も１種類のみで良い。一方、アドレスデコーダ７の書き替えができない場合には、アドレスデコーダ７の物理アドレス部分が異なる複数の転写板１８を用いて印刷を行う必要がある。

また、印刷以外の方法で半導体メモリ２の配線部３および回路部４を形成しても良い。例えば、一般的によく用いられている、半導体基板に高温プラズマによってイオンを注入する工程、高温で拡散する工程、マスクレジストを塗布する工程、エッチング等の工程等を経て配線部３および回路部４を形成することもできる。しかしながら、積層メモリ１は、絶縁フィルム５の厚さが薄いほど高密度なメモリとなるので、薄い絶縁フィルム５に効率良く配線部３および回路部４を形成するためには、印刷による方法が好ましい。

次に、配線部３および回路部４が形成された絶縁フィルム５を切断して積層し、積層メモリ１を形成する工程を図８に基づいて説明する。図８（ａ）（ｂ）は絶縁フィルム５の切断および積層の様子を、図８（ｃ）は積層された半導体メモリ２の配線部３を接続する様子を示している。

まず、図８（ａ）に示すように、絶縁フィルム５を、同図の一点鎖線に沿って切断する。複数枚の半導体メモリ２を１つのブロックとして切り離しているので、複数枚の半導体メモリ２を一括して積層することができる。なお、図８（ａ）は、４枚の半導体メモリ２を１ブロックとして切断する様子を示しているが、ブロック分けはこの例に限られない。また、ブロック分けを行わず、半導体メモリ２を１枚ずつ切り離しても良い。

次に、図８（ｂ）に示すように、切断した絶縁フィルム５を、アドレスバスライン６や、データバスライン１０等の配線部３が、各層で重なり合うように積層する。積層後、同図の一点鎖線部分にて切断することにより、半導体メモリ２の配線部３が、該半導体メモリ２の端部まで形成されている積層メモリ１が得られる。

続いて、図８（ｃ）に示すように、積層メモリ１の側面に露出したアドレスバスライン６や、データバスライン１０等の配線部３と当接するように、接続用シート１９を導電性の接着剤等を用いて接着する。接続用シート１９は、配線部３を接続するための図示しない配線を備えており、この接続用シート１９の配線と、配線部３とが接続されることによって、複数枚の半導体メモリ２が１つの積層メモリ１として機能するようになる。

ここで、半導体メモリ２は、配線部３が半導体メモリ２の端部にまで形成されているので、接続用シート１９によって容易に配線部３を接続することができる。なお、図８（ｃ）には、積層メモリ１の両側面に接続用シート１９を設ける様子を示しているが、接続用シート１９は、積層メモリ１の一側面にのみ設けても良い。

そして、各層の半導体メモリ２のアドレスデコーダ７に、デコーダ書替回路８を介して物理アドレスを書き込むことにより、各メモリセル３０に対してアクセスすることが可能となり、積層メモリ１が完成する。なお、アドレスデコーダ７への物理アドレスの書き込みは、配線部３を形成した後の工程であればどの段階で行っても良い。

〔変形例〕
積層メモリ１は、ある層の半導体メモリ２の配線部３には、正または負の一方の信号が伝搬し、その層と隣り合う層の半導体メモリ２の配線部３には、正および負の他方の信号が伝播するか、或いは接地するように配線接続することにより、層間にコンデンサを形成することができる。積層メモリ１の層間にコンデンサを形成する例を図９および図１０に基づいて説明する。

図９は、欠落部２０を有する半導体メモリ２を積層した積層メモリ２４の分解組立図である。図９に示す半導体メモリ２は、配線部３の端部において、配線部３の右半分または左半分に配線部３を形成しない欠落部２０を備えている。この欠落部２０が各層で交互となるように、すなわち、右半分に欠落部２０を有する半導体メモリ２と、左半分に欠落部２０を有する半導体メモリ２とを交互に積層する。

図１０は、接続用シート２１の配線で欠落部２０を有する半導体メモリ２の配線部３を接続して積層メモリ２４を製造する様子を示している。電極フィルム２１には、左半分の欠落部２０と重なる位置の配線である左配線２２と、右半分の欠落部２０と重なる位置の配線である右配線２３とが形成されている。なお、ここでは、左配線２２に正電極を、右配線２３に負電極を接続する例を説明する。

図１０に記載の３枚の半導体メモリ２を下から第１層、第２層、第３層とすると、第１層では右半分に欠落部２０が設けられているので、右配線２３は第１層の配線部３と接続されず、左配線２２のみが第１層の配線部３と接続される。そして、第２層では、左半分に欠落部２０が設けられているので、左配線２２は第２層の配線部３と接続されず、右配線２３のみが第２層の配線部３と接続される。第３層では、第１層と同様に、左配線２２のみが第３層の配線部３と接続される。

ここで、右配線２３には負電極が、左配線２２には正電極が接続されているので、第１層と第３層とには正電極が接続され、第２層には負電極が接続されることになる。したがって、第１層から第３層までには、順に正、負、正の電極が絶縁フィルム５を介して積層されることになり、層間にコンデンサが形成される。

このようにして、層間にコンデンサを形成した場合、該コンデンサに電荷を蓄えておくことができる。そして、この電荷を、例えば積層メモリ２４のバックアップ用電流等に利用することができる。

〔実施の形態２〕
次に、本発明の他の実施形態について図１１ないし図１４に基づいて説明する。図１１は、本発明の他の実施形態であるロールメモリ２５の概略構成を示す斜視図である。図示のように、ロールメモリ２５は、半導体メモリ２６を巻回して形成されている。本実施形態のロールメモリ２５は、図１（ａ）の積層メモリ１に比べて、半導体メモリ２を積層する方法が異なるのみであり、その他の構成は同様である。なお、実施の形態１で説明した構成と同様の機能を有する構成には同一の符号を付して、その説明を省略する。

本実施形態のロールメモリ２５は、巻回する径を小さくすることによって容易に小型化でき、巻回数を増やすことによって容易に大容量化することができる。さらに、ロールメモリ２５は、半導体メモリ２６を巻回して構成しているので、図１（ａ）の積層メモリ１のように各層の配線部３を接続する必要はない。

一方、図１（ａ）の積層メモリ１に比べて、配線部３の長さが長くなるので、信号の遅延が懸念される。これに対し、上記実施形態と同様に、半導体メモリ２６の配線部３は、同じ信号線がロールメモリ２５の各層の同じ位置に設けられているので、信号の遅延を抑制でき、信号を高速に送ることができる。この原理について、図１２に基づいて説明する。図１２は、ロールメモリ２５の第１層から第３層の等価回路図である。

ロールメモリ２５は、半導体メモリ２６を巻回して構成するので、各層の配線部３は途切れることなく繋がっており、図中の破線は各層の配線部３が繋がっている様子を示している。また、各層の配線部３はそれぞれ抵抗を持っており、また配線部３の信号線と接地線との間には浮遊容量Ｃｓが存在する。したがって、ロールメモリ２５にて信号を送る場合、信号が通過する配線部３の距離が長いほど配線部３上で信号を送るのに要する時間は長くなる。

ここで、上述のように、同じ信号線が各層の同じ位置に設けられるため、各層の信号線は、図１２に示すように、容量結合することになる。したがって、例えば、図１２の連結点Ａから連結点Ｙにデータを送る場合、Ｘ−Ｙ間の容量結合を利用して、経路Ａ−Ｘ−Ｙでデータを送ることができる。すなわち、ロールメモリ２５では、層間の容量結合を利用してショートカットすることができるので、信号の送受信を高速で行うことが可能となる。また、ロールメモリ２５は、他の容量結合や配線部３を介してデータを送ることもできるので、複数経路でデータを送ることができることになり、耐故障性が高いといえる。

〔ロールメモリの製造方法〕
ロールメモリ２５の製造方法の一例を図１３に基づいて説明する。ロールメモリ２５を構成する半導体メモリ２６は、積層メモリ１に用いた半導体メモリ２と同様に、絶縁フィルム５上に図３に示した配線部３および回路部４を印刷で形成している。ただし、ロールメモリ２５は、半導体メモリ２６をロール状に積層するため、半導体メモリ２６の基板である絶縁フィルム５の素材は可撓性素材を用いる。

絶縁フィルム５上に形成する配線部３および回路部４の形成例を図１３（ａ）に示す。図示のように、本実施形態では、図５で示した印刷パターンと同一のパターンで配線部３および回路部４を形成している。ただし、一点鎖線で示す切断箇所が図５と異なっている。

なお、この一点鎖線で示す切断箇所は、図１３（ａ）に示す例に限られない。例えば、１枚の絶縁フィルム５から１枚の半導体メモリ２６が取得できるように配線部３および回路部４を形成した場合には、切断箇所は生じない。また、１枚の絶縁フィルム５からより多数のロールメモリ２５が取得できるように配線部３および回路部４を作成した場合には切断箇所はより多くなる。

図１３（ａ）に示す半導体メモリ２６を、同図に矢印で示す方向、すなわち、配線部３が各層で重なり合うように、また、配線部３および回路部４が形成されている面が内側になるように巻回する。なお、配線部３および回路部４が形成されている面が外側になるように巻回することもできるが、配線部３および回路部４が形成されている面が内側になるように積層した場合、ロールメモリ２５の表面に配線部３および回路部４が露出しないので好ましい。

次に、図１３（ｂ）に示すように、巻回することによってロール状に成形された半導体メモリ２６を、図１３（ａ）に一点鎖線で示した位置で切断することによって、ロールメモリ２５が完成する。なお、図１３（ａ）の一点鎖線で示した位置で切断した後、巻回しても良い。

ここで、ロールメモリ２５は、配線部３および回路部４が形成されている面が内側になるように巻いて形成されているので、巻き終わった後は、配線部３がロールメモリ２５の外側に露出せず、ロールメモリ２５の使用時に配線部３を電極等に接続することが難しい。

そこで、図１３（ｃ）に示すように、ロールメモリ２５の巻き終わりの部分に、電極用フィルム２７を貼り付けても良い。電極用フィルム２７は、絶縁性フィルムに、内部の配線部３と接続するための内部接続電極２８と、外部の電極と接続するための外部接続電極２９とを形成して成る。

内部接続電極２８と配線部３の端部とを導電性の接着剤等を用いて接着すると、図１３（ｄ）に示すように、外部接続電極２９がロールメモリ２５の外側に露出する。したがって、外部の電極と、ロールメモリ２５とを容易に接続することができる。なお、電極用フィルム２７の接着は、絶縁フィルム５を切断する前、すなわち図１３（ａ）の状態で行い、電極用フィルム２７を接着した後で絶縁フィルム５を切断することにより、製造工程を簡略化することができる。

なお、より簡便な方法としては、ロールメモリ２５の巻き終わりの部分をロールメモリ２５の外側に向かって折り曲げることによって配線部３をロールメモリ２５の外部に露出させる方法等が考えられる。或いは、配線部３および回路部４が形成されている面が外側になるように巻回してもよい。

〔変形例〕
ロールメモリ２５は、ある層の半導体メモリ２６の配線部３には、正または負の一方の信号が伝搬し、その層と隣り合う層の半導体メモリ２６の配線部３には、正および負の他方の信号が伝播するか、或いは接地するように配線接続することにより、層間にコンデンサを形成することができる。ロールメモリ２５の層間にコンデンサを形成する例を図１４に基づいて説明する。

図１４（ａ）は、ロールメモリ２５の層間にコンデンサを形成するための、半導体メモリ２６における配線部３の形成例を示している。なお、図１４（ａ）は、半導体メモリ２６をロール状に積層したときに最も内側となる第１層から、その２つ外側の第３層までを示している。

図示のように、配線部３として、配線Ｌ_１〜Ｌ_３および配線ｌ_１〜ｌ_３が形成されている。そして、配線Ｌ_１〜Ｌ_３と、配線ｌ_１〜ｌ_３とは、第１層から第２層への変わり目、および第２層から第３層への変わり目で交差している。なお、配線Ｌ_１〜Ｌ_３と、配線ｌ_１〜ｌ_３とが交差する部分では両配線が互いに絶縁されている。

したがって、図示のように、第１層では、配線Ｌ_１と配線ｌ_１とが半導体メモリ２６の上端に近い方からＬ_１−ｌ_１の順で並び、第２層では、配線Ｌ_２と配線ｌ_２とが半導体メモリ２６の上端に近い方からｌ_２−Ｌ_２の順で並び、第３層では、配線Ｌ_３と配線ｌ_３とが半導体メモリ２６の上端に近い方からＬ_３−ｌ_３の順で並ぶことになる。ここでは、配線Ｌ_１〜Ｌ_３に負電極を、配線ｌ_１〜ｌ_３に正電極を接続する例を説明する。

このような配線Ｌ_１〜Ｌ_３および配線ｌ_１〜ｌ_３の作成方法の例としては、まず、印刷によって配線Ｌ_１〜Ｌ_３を形成し、続いて、配線Ｌ_１〜Ｌ_３上に絶縁層を印刷または塗布する。その後、絶縁層の上に配線ｌ_１〜ｌ_３を印刷することによって、図１４（ａ）に示すような配線Ｌ_１〜Ｌ_３および配線ｌ_１〜ｌ_３を形成することができる。

図１４（ｂ）は、図１４（ａ）に示した半導体メモリ２６を巻回して構成したロールメモリ２５に対し、ロールの軸方向に切断したときの要部断面図である。図示のように、配線Ｌ_１および配線ｌ_１（第１層の配線）と、配線ｌ_２および配線Ｌ_２（第２層の配線）とは、絶縁フィルム５を介してそれぞれ対向する位置となり、配線ｌ_２および配線Ｌ_２（第２層の配線）と、配線Ｌ_３および配線ｌ_３（第３層の配線）とは、絶縁フィルム５を介してそれぞれ対向する位置となる。

ここで、配線Ｌ_１〜Ｌ_３は、負電極に接続されており、配線ｌ_１〜ｌ_３は、正電極に接続されている。したがって、隣り合う配線Ｌ_１、配線ｌ_２、配線Ｌ_３には、順に負、正、負の電極が接続されることになり、また、隣り合う配線ｌ_１、配線Ｌ_２、配線ｌ_３には、順に正、負、正の電極が接続されることになり、層間にコンデンサが形成される。

このようにして、層間にコンデンサを形成した場合、該コンデンサに電荷を蓄えておくことができる。そして、この電荷を、例えばロールメモリ２５のバックアップ用電流等に利用することができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

小型かつ大容量の半導体メモリを提供することができるので、携帯用音楽プレイヤー、携帯電話機、ＰＤＡ（Personal Digital Assistance）、パーソナルコンピュータ等、種々の電子機器の記憶装置として利用することができる。

同図（ａ）は、本発明の一実施形態である積層メモリの概要を示す斜視図であり、同図（ｂ）は、上記積層メモリの分解組立図である。 上記積層メモリの等価回路図である。 本発明の実施形態を示すものであり、半導体メモリの配線部および回路部の概略構成を示す図である。 本発明の実施形態を示すものであり、絶縁フィルム上に図３に示した配線部および回路部を印刷によって形成することによって、半導体メモリを製造する様子を示す斜視図である。 本発明の実施形態を示すものであり、配線部および回路部が印刷によって形成された状態の絶縁フィルムの斜視図である。 本発明の実施形態を示すものであり、回路部のメモリセルの部分における断面図である。 本発明の実施形態を示すものであり、同図（ａ）は転写ローラを用いた印刷方法を、同図（ｂ）は転写板を用いた印刷方法を示す斜視図である。 本発明の実施形態を示すものであり、同図（ａ）（ｂ）は絶縁フィルムの切断および積層の様子を、同図（ｃ）は積層された半導体メモリの配線部を接続する様子を示す斜視図である。 本発明の実施形態を示すものであり、欠落部を有する半導体メモリを積層した積層メモリの分解組立図である。 本発明の実施形態を示すものであり、接続用シートの配線で欠落部を有する半導体メモリの配線部を接続する様子を示す斜視図である。 本発明の他の実施形態であるロールメモリの概要を示す斜視図である。 上記ロールメモリの等価回路図である。 本発明の他の実施形態を示すものであり、（ａ）は、上記ロールメモリに使用する半導体メモリの配線部および回路部の形成例を示す斜視図であり、（ｂ）は、上記半導体メモリを切断してロールメモリを形成する様子を示す斜視図であり、（ｃ）は、上記ロールメモリに電極用フィルムを取り付ける様子を示す斜視図であり、（ｄ）は、電極用フィルムを取り付けたロールメモリの斜視図である。 本発明の他の実施形態を示すものであり、同図（ａ）は、ロールメモリの層間にコンデンサを形成するための、半導体メモリにおける配線部の形成例を示す平面図であり、同図（ｂ）は、（ａ）に示した半導体メモリを巻回して構成したロールメモリに対し、ロールの軸方向に切断したときの要部断面図である。

符号の説明

１ 積層メモリ（半導体記憶装置）
２ 半導体メモリ
３ 配線部
４ メモリセル
５ 絶縁フィルム（絶縁性シート）
６ アドレスバスライン
７ アドレスデコーダ
８ デコーダ書替回路（アドレス書替手段）
９ 書込・読出制御ロジック回路
１０ データバスライン
１１ 送りローラ
１２ 印刷ヘッド
１３ 電極
１４ 絶縁層
１５ Ｎ型半導体
１６ Ｐ型半導体
１７ 転写ローラ
１８ 転写板
１９ 接続用シート
２０ 欠落部
２１ 接続用シート
２２ 左配線
２３ 右配線
２４ 積層メモリ
２５ ロールメモリ（半導体記憶装置）
２６ 半導体メモリ
２７ 電極用フィルム
２８ 内部接続電極
２９ 外部接続電極
３０ メモリセル

Claims (8)

1. 絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた半導体メモリが複数枚積層されており、
   上記配線部は、上記半導体メモリの端部まで達していると共に、
   上記積層された半導体メモリの各層の配線部を接続するための接続用シートが各層の上記端部に設けられていることを特徴とする半導体記憶装置。
2. 可撓性の絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた複数の半導体メモリが巻回されていることを特徴とする半導体記憶装置。
3. 上記半導体メモリのそれぞれは、上記配線部が同じ位置に設けられていることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 同じ位置に設けられた各半導体メモリの配線部には、同じ信号が伝搬されることを特徴とする請求項３に記載の半導体記憶装置。
5. 隣り合う一方の半導体メモリの配線部は、正および負の一方の信号が伝搬し、
   隣り合う他方の半導体メモリの配線部は、正および負の他方の信号が伝播するか、或いは接地していることを特徴とする請求項３または４に記載の半導体記憶装置。
6. 上記半導体メモリは、アドレスデータに基づいて、アクセスすべきメモリセルを選択するアドレスデコーダを有しており、
   上記アドレスデコーダは書き替え可能であることを特徴とする請求項１ないし５の何れか１項に記載の半導体記憶装置。
7. 絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた半導体メモリが複数枚積層された半導体記憶装置の製造方法であって、
   上記半導体メモリの端部まで上記配線部が達する上記半導体メモリを形成する工程と、
   形成された半導体メモリを複数枚積層する工程と、
   積層された半導体メモリの各層の配線部を接続するための接続用シートを、上記半導体メモリの各層の上記端部に取り付ける工程とを備えていることを特徴とする半導体記憶装置の製造方法。
8. 可撓性の絶縁性シート上に、メモリセルと、該メモリセルへのアクセスを行うための配線部とを設けた複数の半導体メモリが巻回された半導体記憶装置の製造方法であって、
   複数の半導体メモリを形成する工程と、
   複数の半導体メモリを巻回する工程とを備えていることを特徴とする半導体記憶装置の製造方法。

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