JP2001168294A - メモリデバイス及びその製造方法、並びに電子機器 - Google Patents
メモリデバイス及びその製造方法、並びに電子機器Info
- Publication number
- JP2001168294A JP2001168294A JP35018399A JP35018399A JP2001168294A JP 2001168294 A JP2001168294 A JP 2001168294A JP 35018399 A JP35018399 A JP 35018399A JP 35018399 A JP35018399 A JP 35018399A JP 2001168294 A JP2001168294 A JP 2001168294A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- layers
- layer
- memory device
- linear electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 回路構成が単純であり、かつコンパクトな
積層タイプのメモリデバイスを提供する。 【解決手段】 各メモリ層をＸ方向線状電極とＹ方向線
状電極の交差位置にメモリセルが形成される単純マトリ
クス構造とし、かかるメモリ層を積層してメモリデバイ
スを形成する。積層したメモリ層のうち複数層に関し
て、Ｘ方向もしくはＹ方向のいずれか一方の線状電極は
前記複数層間で短絡しており、他方の線状電極は前記複
数層間で独立して電圧印加可能に構成する。
積層タイプのメモリデバイスを提供する。 【解決手段】 各メモリ層をＸ方向線状電極とＹ方向線
状電極の交差位置にメモリセルが形成される単純マトリ
クス構造とし、かかるメモリ層を積層してメモリデバイ
スを形成する。積層したメモリ層のうち複数層に関し
て、Ｘ方向もしくはＹ方向のいずれか一方の線状電極は
前記複数層間で短絡しており、他方の線状電極は前記複
数層間で独立して電圧印加可能に構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、層構造のメモリデ
バイスに係り、特に単純マトリクス構造のメモリ層を積
層したメモリデバイスに関する。
バイスに係り、特に単純マトリクス構造のメモリ層を積
層したメモリデバイスに関する。
【０００２】
【従来の技術】メモリデバイスの構造には、一対の線状
電極の交差部にメモリセルが形成される単純マトリクス
構造と、各メモリセルごとにメモリセル選択用の薄膜ト
ランジスタが配置されるアクティブマトリクス構造とが
ある。単純マトリクス構造のメモリデバイスにおいて
は、メモリセルの選択は、当該メモリセルに対応するＸ
方向線状電極及びＹ方向線状電極を選択することにより
行われる。
電極の交差部にメモリセルが形成される単純マトリクス
構造と、各メモリセルごとにメモリセル選択用の薄膜ト
ランジスタが配置されるアクティブマトリクス構造とが
ある。単純マトリクス構造のメモリデバイスにおいて
は、メモリセルの選択は、当該メモリセルに対応するＸ
方向線状電極及びＹ方向線状電極を選択することにより
行われる。
【０００３】図１５は、単純マトリクス構造の具体的な
構成を示す図である。このメモリデバイスは、支持体と
なる基板１０上に互いに交差した一対の線状電極１１、
線状電極１３が配置され、この両線状電極１１、１３間
にメモリ層１２が設けられている。以下、線状電極１１
をＸ方向線状電極、線状電極１３をＹ方向線状電極と呼
ぶ。単純マトリクス構造のメモリデバイスでは、両線状
電極１１、１３が積層方向に重なる交差部にメモリセル
が構成されることになる。ここで、積層方向とは、基板
１０／線状電極１１／メモリ層１２／線状電極１３のよ
うに、製造過程において積層される方向を意味し、図で
は垂直方向に相当する。
構成を示す図である。このメモリデバイスは、支持体と
なる基板１０上に互いに交差した一対の線状電極１１、
線状電極１３が配置され、この両線状電極１１、１３間
にメモリ層１２が設けられている。以下、線状電極１１
をＸ方向線状電極、線状電極１３をＹ方向線状電極と呼
ぶ。単純マトリクス構造のメモリデバイスでは、両線状
電極１１、１３が積層方向に重なる交差部にメモリセル
が構成されることになる。ここで、積層方向とは、基板
１０／線状電極１１／メモリ層１２／線状電極１３のよ
うに、製造過程において積層される方向を意味し、図で
は垂直方向に相当する。
【０００４】図１６に、単純マトリクス構造が３×３の
マトリクスの場合の等価回路を示す。図１６（ａ）はメ
モリセル配置図、図１６（ｂ）は等価回路図である。図
１６（ａ）においてＸ方向線状電極１１、Ｙ方向線状電
極１３の交差部に形成されたメモリセル３０１〜３０９
は、図１６（ｂ）において同じ符号のコンデンサに相当
する。
マトリクスの場合の等価回路を示す。図１６（ａ）はメ
モリセル配置図、図１６（ｂ）は等価回路図である。図
１６（ａ）においてＸ方向線状電極１１、Ｙ方向線状電
極１３の交差部に形成されたメモリセル３０１〜３０９
は、図１６（ｂ）において同じ符号のコンデンサに相当
する。
【０００５】図１７は、単純マトリクス構造における検
出回路や駆動回路１０１（以下、「検出・駆動回路」と
まとめて呼ぶこととする。）の配置を示す平面模式図で
ある。単純マトリクス構造のメモリデバイスにおいて
は、交差部に位置するメモリセルを選択して読出し処理
や書込み処理を行うためには、各Ｘ方向及びＹ方向線状
電極に対して独立に電流の検出や電圧の印加を行える構
成となっていることが必要である。そのため、検出・駆
動回路１０１は、各Ｘ方向及びＹ方向線状電極に対し、
それぞれ１つ接続され配置される構成となる。
出回路や駆動回路１０１（以下、「検出・駆動回路」と
まとめて呼ぶこととする。）の配置を示す平面模式図で
ある。単純マトリクス構造のメモリデバイスにおいて
は、交差部に位置するメモリセルを選択して読出し処理
や書込み処理を行うためには、各Ｘ方向及びＹ方向線状
電極に対して独立に電流の検出や電圧の印加を行える構
成となっていることが必要である。そのため、検出・駆
動回路１０１は、各Ｘ方向及びＹ方向線状電極に対し、
それぞれ１つ接続され配置される構成となる。
【０００６】ここで、記憶容量を拡大するために、メモ
リ層を積層して層構造とした積層タイプのメモリデバイ
スが知られている。図１８に単純マトリクス構造かつ層
構造としたメモリデバイスの例を示す。図１８（ａ）は
ＸＺ平面の断面図、図１８（ｂ）はＹＺ平面の断面図で
ある。
リ層を積層して層構造とした積層タイプのメモリデバイ
スが知られている。図１８に単純マトリクス構造かつ層
構造としたメモリデバイスの例を示す。図１８（ａ）は
ＸＺ平面の断面図、図１８（ｂ）はＹＺ平面の断面図で
ある。
【０００７】
【発明が解決しようとする課題】従来の積層タイプのメ
モリデバイスは、単純マトリクス構造のメモリ層を単純
に積層した構成であったため、検出・駆動回路１０１
も、各層ごとに、各Ｘ方向及びＹ方向線状電極に対しそ
れぞれ１つ接続される構成となっていた（図１８参
照）。かかる構成では、検出・駆動回路１０１は（層数
×各層の線状電極数×２）個、必要となる。従って、積
層数の増加に応じて、検出・駆動回路等の回路数、これ
らの回路との接続端子数が増加することとなり、回路構
成が複雑化する要因となっていた。
モリデバイスは、単純マトリクス構造のメモリ層を単純
に積層した構成であったため、検出・駆動回路１０１
も、各層ごとに、各Ｘ方向及びＹ方向線状電極に対しそ
れぞれ１つ接続される構成となっていた（図１８参
照）。かかる構成では、検出・駆動回路１０１は（層数
×各層の線状電極数×２）個、必要となる。従って、積
層数の増加に応じて、検出・駆動回路等の回路数、これ
らの回路との接続端子数が増加することとなり、回路構
成が複雑化する要因となっていた。
【０００８】また、通常、検出・駆動回路等（検出・駆
動回路とメモリの接続部も含む）はメモリ層の形成工程
とは別工程で形成されるため、回路形成領域に複数層分
の検出・駆動回路がまとめて形成されることになる。そ
のため、積層数の増加に応じて、検出・駆動回路が占有
する回路形成領域の面積も増加することとなり、小型化
を図る上で問題となっていた。
動回路とメモリの接続部も含む）はメモリ層の形成工程
とは別工程で形成されるため、回路形成領域に複数層分
の検出・駆動回路がまとめて形成されることになる。そ
のため、積層数の増加に応じて、検出・駆動回路が占有
する回路形成領域の面積も増加することとなり、小型化
を図る上で問題となっていた。
【０００９】本発明はこのような従来の問題点を解消す
べく創案されたもので、回路構成が単純であり、かつコ
ンパクトな積層タイプのメモリデバイスを提供すること
を目的とする。
べく創案されたもので、回路構成が単純であり、かつコ
ンパクトな積層タイプのメモリデバイスを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明のメモリデバイス
は、メモリ層を積層したメモリデバイスであって、各メ
モリ層はＸ方向線状電極とＹ方向線状電極の交差位置に
メモリセルが形成される単純マトリクス構造となってお
り、積層したメモリ層のうち複数層に関して、Ｘ方向も
しくはＹ方向の少なくとも一方の線状電極は前記複数層
間で短絡しており、他方の線状電極は前記複数層間で独
立して電圧印加可能に構成されていることを特徴とす
る。前記Ｘ方向もしくはＹ方向の一方の線状電極が前記
複数層間で短絡するように構成してもよい。かかる構成
によれば、線状電極に接続する回路や接続端子の個数を
減らすことができ、回路構成が単純かつコンパクトなメ
モリデバイスを実現することができる。
は、メモリ層を積層したメモリデバイスであって、各メ
モリ層はＸ方向線状電極とＹ方向線状電極の交差位置に
メモリセルが形成される単純マトリクス構造となってお
り、積層したメモリ層のうち複数層に関して、Ｘ方向も
しくはＹ方向の少なくとも一方の線状電極は前記複数層
間で短絡しており、他方の線状電極は前記複数層間で独
立して電圧印加可能に構成されていることを特徴とす
る。前記Ｘ方向もしくはＹ方向の一方の線状電極が前記
複数層間で短絡するように構成してもよい。かかる構成
によれば、線状電極に接続する回路や接続端子の個数を
減らすことができ、回路構成が単純かつコンパクトなメ
モリデバイスを実現することができる。
【００１１】また、前記複数層を、積層したメモリ層中
に複数セット設ける構成としてもよい。また、前記複数
層を、１層の単純マトリクス構造のメモリ層を折りたた
むことにより積層して形成することもできる。好適に
は、前記複数層の層数は当該メモリデバイスにおける１
ｗｏｒｄのビット数もしくはその整数倍とする。かかる
構成によれば、１ｗｏｒｄ単位でのメモリデバイスへの
アクセスを効率よく行うことができる。
に複数セット設ける構成としてもよい。また、前記複数
層を、１層の単純マトリクス構造のメモリ層を折りたた
むことにより積層して形成することもできる。好適に
は、前記複数層の層数は当該メモリデバイスにおける１
ｗｏｒｄのビット数もしくはその整数倍とする。かかる
構成によれば、１ｗｏｒｄ単位でのメモリデバイスへの
アクセスを効率よく行うことができる。
【００１２】本発明のメモリデバイスは、１層の単純マ
トリクス構造のメモリ層を渦巻き状に巻くことにより積
層化したことを特徴とする。
トリクス構造のメモリ層を渦巻き状に巻くことにより積
層化したことを特徴とする。
【００１３】本発明のメモリデバイスにおいて、メモリ
層には強誘電体もしくは電荷移動錯体を用いることがで
きる。
層には強誘電体もしくは電荷移動錯体を用いることがで
きる。
【００１４】本発明のメモリデバイスは、電子機器のメ
モリとして使用することができる。電子機器とは、コン
ピュータ、プリンタ等のＣＰＵ、メモリ、データの入出
力装置を備えたものをいう。
モリとして使用することができる。電子機器とは、コン
ピュータ、プリンタ等のＣＰＵ、メモリ、データの入出
力装置を備えたものをいう。
【００１５】本発明のメモリデバイスの製造方法は、メ
モリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を積層す
る工程と、積層したメモリ層のうち複数層に関して、Ｘ
方向もしくはＹ方向の少なくとも一方の線状電極を前記
複数層間で短絡する工程とを備えていることを特徴とす
る。
モリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を積層す
る工程と、積層したメモリ層のうち複数層に関して、Ｘ
方向もしくはＹ方向の少なくとも一方の線状電極を前記
複数層間で短絡する工程とを備えていることを特徴とす
る。
【００１６】前記短絡する工程は、前記Ｘ方向もしくは
Ｙ方向の一方の線状電極を前記複数層間で短絡するよう
に構成してもよい。また、前記短絡する工程は、複数セ
ットの前記複数層に対して行うように構成してもよい。
また、好適には、前記複数層の層数は当該メモリデバイ
スにおける１ｗｏｒｄのビット数もしくはその整数倍と
なるように構成する。
Ｙ方向の一方の線状電極を前記複数層間で短絡するよう
に構成してもよい。また、前記短絡する工程は、複数セ
ットの前記複数層に対して行うように構成してもよい。
また、好適には、前記複数層の層数は当該メモリデバイ
スにおける１ｗｏｒｄのビット数もしくはその整数倍と
なるように構成する。
【００１７】本発明のメモリデバイスの製造方法は、メ
モリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を形成す
る工程と、前記形成した単純マトリクス構造のメモリ層
を折りたたむことにより積層する工程とを備えたことを
特徴とする。かかる構成によれば、線状電極を短絡する
工程を省略することができる。
モリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を形成す
る工程と、前記形成した単純マトリクス構造のメモリ層
を折りたたむことにより積層する工程とを備えたことを
特徴とする。かかる構成によれば、線状電極を短絡する
工程を省略することができる。
【００１８】本発明のメモリデバイスの製造方法は、メ
モリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を形成す
る工程と、前記形成した単純マトリクス構造のメモリ層
を渦巻き状に巻くことにより積層することを特徴とす
る。かかる構成によれば、線状電極を短絡する工程を省
略することができる。
モリ層を積層したメモリデバイスの製造方法であって、
Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を形成す
る工程と、前記形成した単純マトリクス構造のメモリ層
を渦巻き状に巻くことにより積層することを特徴とす
る。かかる構成によれば、線状電極を短絡する工程を省
略することができる。
【００１９】
【発明の実施の形態】次に本発明に係るメモリデバイス
およびその製造方法の実施形態を図面に基づいて説明す
る。 （実施例１）図１は、本発明の実施例１に係るメモリデ
バイスの斜視概略図、図２（ａ）はＸＺ断面の模式図、
図２（ｂ）はＹＺ断面の模式図である。
およびその製造方法の実施形態を図面に基づいて説明す
る。 （実施例１）図１は、本発明の実施例１に係るメモリデ
バイスの斜視概略図、図２（ａ）はＸＺ断面の模式図、
図２（ｂ）はＹＺ断面の模式図である。
【００２０】図１、図２に示すように、本発明の実施例
１に係るメモリデバイス１は、メモリ層１００をｎ層積
層した構成となっている。各メモリ層１００は、Ｘ方向
線状電極１１とＹ方向線状電極１３が配され、その交差
部にメモリセルが形成される単純マトリクス構造となっ
ている。
１に係るメモリデバイス１は、メモリ層１００をｎ層積
層した構成となっている。各メモリ層１００は、Ｘ方向
線状電極１１とＹ方向線状電極１３が配され、その交差
部にメモリセルが形成される単純マトリクス構造となっ
ている。
【００２１】ここで、本実施例では、ｎ＝４、すなわち
メモリ層を４層積層しているが、何層積層するかは設計
に応じて定めることができる。また、各層における線状
電極数は、１層におけるメモリセル数に応じて決定され
るが、説明を簡単にするために、図ではＸ方向線状電
極、Ｙ方向線状電極ともに２本として記載した。
メモリ層を４層積層しているが、何層積層するかは設計
に応じて定めることができる。また、各層における線状
電極数は、１層におけるメモリセル数に応じて決定され
るが、説明を簡単にするために、図ではＸ方向線状電
極、Ｙ方向線状電極ともに２本として記載した。
【００２２】図２（ａ）に示すように、Ｘ方向線状電極
１１は、各層独立に検出・駆動回路１０１が接続されて
いる。一方、図２（ｂ）に示すように、Ｙ方向線状電極
１３は積層方向に短絡されており、各層に共通して検出
・駆動回路１０１が接続されている。
１１は、各層独立に検出・駆動回路１０１が接続されて
いる。一方、図２（ｂ）に示すように、Ｙ方向線状電極
１３は積層方向に短絡されており、各層に共通して検出
・駆動回路１０１が接続されている。
【００２３】かかる構成では、Ｘ方向線状電極側は（層
数×各層の線状電極数）個の検出・駆動回路１０１が必
要となるが、Ｙ方向線状電極側は（各層の線状電極数）
個の検出・駆動回路１０１で足り、層数の増加によらず
一定となる。
数×各層の線状電極数）個の検出・駆動回路１０１が必
要となるが、Ｙ方向線状電極側は（各層の線状電極数）
個の検出・駆動回路１０１で足り、層数の増加によらず
一定となる。
【００２４】なお、本実施例ではＹ方向線状電極につい
て線状電極を短絡する構成としたが、Ｘ方向及びＹ方向
は相対的な概念であるため、Ｙ方向線状電極に代えてＸ
方向線状電極について短絡する構成としてもよい。
て線状電極を短絡する構成としたが、Ｘ方向及びＹ方向
は相対的な概念であるため、Ｙ方向線状電極に代えてＸ
方向線状電極について短絡する構成としてもよい。
【００２５】かかる構成のメモリデバイスにおいて、Ｘ
方向もしくはＹ方向の線状電極のいずれか一方が短絡さ
れていても、任意の層のメモリセルを選択して電圧を印
加することができる原理を説明する。Ｙ方向線状電極に
ついては、積層方向に短絡された状態となっているた
め、各層において同位置の線状電極に対し同時に電圧が
印加されることになる。従って、かかるＹ方向線状電極
だけでは層を選択することができない。しかし、Ｘ方向
線状電極については、各層ごとにそれぞれ検出・駆動回
路が接続されているため、各層独立して電圧を印加する
ことができる。従って、どの層のＸ方向線状電極に電圧
を印加するかで層を選択することができる。例えば、メ
モリセル２００を選択したい場合、図３（ａ）に示すよ
うに各線状電極に電圧を印加すればよい。また、例えば
メモリセル２００とは異なる層のメモリセル２０１を選
択したい場合は、図３（ｂ）に示すように各線状電極に
電圧を印加すればよい。なお、図において太線で示され
る線状電極は、所定の電圧が印加されていることを示
す。このように、Ｘ方向もしくはＹ方向のいずれか一方
について各層独立に電圧を印加できる構成となっていれ
ば、任意の層を選択することができる。選択した層にお
けるメモリセルの選択は、１層の単純マトリクス構造の
メモリデバイスと同様に行えばよい。
方向もしくはＹ方向の線状電極のいずれか一方が短絡さ
れていても、任意の層のメモリセルを選択して電圧を印
加することができる原理を説明する。Ｙ方向線状電極に
ついては、積層方向に短絡された状態となっているた
め、各層において同位置の線状電極に対し同時に電圧が
印加されることになる。従って、かかるＹ方向線状電極
だけでは層を選択することができない。しかし、Ｘ方向
線状電極については、各層ごとにそれぞれ検出・駆動回
路が接続されているため、各層独立して電圧を印加する
ことができる。従って、どの層のＸ方向線状電極に電圧
を印加するかで層を選択することができる。例えば、メ
モリセル２００を選択したい場合、図３（ａ）に示すよ
うに各線状電極に電圧を印加すればよい。また、例えば
メモリセル２００とは異なる層のメモリセル２０１を選
択したい場合は、図３（ｂ）に示すように各線状電極に
電圧を印加すればよい。なお、図において太線で示され
る線状電極は、所定の電圧が印加されていることを示
す。このように、Ｘ方向もしくはＹ方向のいずれか一方
について各層独立に電圧を印加できる構成となっていれ
ば、任意の層を選択することができる。選択した層にお
けるメモリセルの選択は、１層の単純マトリクス構造の
メモリデバイスと同様に行えばよい。
【００２６】次に、実施例１のメモリデバイスの製造工
程について説明する。製造工程は、単純マトリクス構造
のメモリ層を形成するメモリ層形成工程（１）〜（４）
と、積層したメモリ層に関して、Ｘ方向もしくはＹ方向
のいずれか一方の線状電極を複数層間で短絡する線状電
極短絡工程（５）とを備えている。メモリ層形成工程
は、（１）Ｘ方向線状電極形成工程、（２）誘電体層形
成工程、（３）Ｙ方向線状電極形成工程、（４）絶縁層
形成工程の４工程を備えており、かかる４工程を、積層
する層数分（本実施例では８層分）繰り返すことによ
り、メモリ層を積層することができる。 （１）Ｘ方向線状電極形成工程（図４（ａ）） 基板１０（２層目以降の場合は絶縁層）上に電極層を形
成する。電極層は、直流スパッタ法、電子ビーム蒸着法
等で白金を成膜することで得られる。白金の他に好適な
電極として、パラジウム等の貴金属電極、ＩｒＯ２，Ｒ
ｕＯ２，ＲｅＯ ３等の導電性化合物がある。
程について説明する。製造工程は、単純マトリクス構造
のメモリ層を形成するメモリ層形成工程（１）〜（４）
と、積層したメモリ層に関して、Ｘ方向もしくはＹ方向
のいずれか一方の線状電極を複数層間で短絡する線状電
極短絡工程（５）とを備えている。メモリ層形成工程
は、（１）Ｘ方向線状電極形成工程、（２）誘電体層形
成工程、（３）Ｙ方向線状電極形成工程、（４）絶縁層
形成工程の４工程を備えており、かかる４工程を、積層
する層数分（本実施例では８層分）繰り返すことによ
り、メモリ層を積層することができる。 （１）Ｘ方向線状電極形成工程（図４（ａ）） 基板１０（２層目以降の場合は絶縁層）上に電極層を形
成する。電極層は、直流スパッタ法、電子ビーム蒸着法
等で白金を成膜することで得られる。白金の他に好適な
電極として、パラジウム等の貴金属電極、ＩｒＯ２，Ｒ
ｕＯ２，ＲｅＯ ３等の導電性化合物がある。
【００２７】電極層の成膜後、レジスト（図示せず）を
塗布し、Ｘ方向に線状にパターニングを行い、これをマ
スクとしてドライエッチングを施す。かかる工程によ
り、複数のＸ方向線状電極１１が形成されることにな
る。なお、図では、手前から奥に向かう方向に線状とな
っている。 （２）メモリ層形成工程（図４（ｂ）） Ｘ方向線状電極１１上にメモリ層１２を成膜する。本実
施の形態ではゾル・ゲル法で成膜する場合について説明
する。メモリ層１２は、キャパシタとして使用できるも
のあれば用いることができる。例えば、本発明では、メ
モリ層として強誘電体材料を用いることができる。具体
的には、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタ
ン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（Ｐ
ｂＺｒＯ ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），
ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，
Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ
酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍ
ｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体を用いること
により、強誘電体メモリとして構成することができる。
また、メモリ層として電荷移動錯体を用いることができ
る。具体的には、７，７，８，８−テトラシアノキノジ
メタン（ＴＣＮＱ）をベースとしてＣｕなどをドナーと
して用いた有機金属電荷移動錯体を好適に用いることが
できる。その他、誘電体材料も適宜選択して用いること
ができる。
塗布し、Ｘ方向に線状にパターニングを行い、これをマ
スクとしてドライエッチングを施す。かかる工程によ
り、複数のＸ方向線状電極１１が形成されることにな
る。なお、図では、手前から奥に向かう方向に線状とな
っている。 （２）メモリ層形成工程（図４（ｂ）） Ｘ方向線状電極１１上にメモリ層１２を成膜する。本実
施の形態ではゾル・ゲル法で成膜する場合について説明
する。メモリ層１２は、キャパシタとして使用できるも
のあれば用いることができる。例えば、本発明では、メ
モリ層として強誘電体材料を用いることができる。具体
的には、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタ
ン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（Ｐ
ｂＺｒＯ ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），
ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，
Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ
酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍ
ｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体を用いること
により、強誘電体メモリとして構成することができる。
また、メモリ層として電荷移動錯体を用いることができ
る。具体的には、７，７，８，８−テトラシアノキノジ
メタン（ＴＣＮＱ）をベースとしてＣｕなどをドナーと
して用いた有機金属電荷移動錯体を好適に用いることが
できる。その他、誘電体材料も適宜選択して用いること
ができる。
【００２８】メモリ層としての薄膜はゾル・ゲル法で成
膜することができる。層を形成可能な金属成分の水酸化
物の水和錯体、即ち、ゾルをＸ方向線状電極１１及び基
板１０上に塗布・乾燥・脱脂処理して前駆体とし、この
前駆体をＲＴＡ処理で結晶化して薄膜を得る。
膜することができる。層を形成可能な金属成分の水酸化
物の水和錯体、即ち、ゾルをＸ方向線状電極１１及び基
板１０上に塗布・乾燥・脱脂処理して前駆体とし、この
前駆体をＲＴＡ処理で結晶化して薄膜を得る。
【００２９】また、上述したゾル・ゲル法に限らず、高
周波スパッタ、ＭＯＤ法（Metal Organic Decomposit
ion Process）、印刷法等でもメモリ層を成膜すること
ができる。スパッタ成膜法に関しては、特開平８−２７
７１９５号公報や、JapaneseJournal of Applied Ph
ysics Vol.32 pp4122-4125“Preparation andCharac
terrization of Pb(ZrxTi1-x)O3 Thin Films by
Reactive Sputtering Using an Alloy Target”等
の文献に詳細に記述されている。また、印刷法によるメ
モリ層の成膜に関しては、特開平３−１２８６８１号公
報等に詳細に開示されている。
周波スパッタ、ＭＯＤ法（Metal Organic Decomposit
ion Process）、印刷法等でもメモリ層を成膜すること
ができる。スパッタ成膜法に関しては、特開平８−２７
７１９５号公報や、JapaneseJournal of Applied Ph
ysics Vol.32 pp4122-4125“Preparation andCharac
terrization of Pb(ZrxTi1-x)O3 Thin Films by
Reactive Sputtering Using an Alloy Target”等
の文献に詳細に記述されている。また、印刷法によるメ
モリ層の成膜に関しては、特開平３−１２８６８１号公
報等に詳細に開示されている。
【００３０】メモリ層の成膜後、レジスト（図示せず）
を塗布し、表面が平滑になるように、これをマスクとし
てドライエッチングを施す。 （３）Ｙ方向線状電極形成工程（図４（ｃ）） メモリ層１２上に電極層を形成する。電極層は、直流ス
パッタ法、電子ビーム蒸着法等で白金を成膜することで
得られる。白金の他に好適な電極として、パラジウム等
の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電
性化合物がある。
を塗布し、表面が平滑になるように、これをマスクとし
てドライエッチングを施す。 （３）Ｙ方向線状電極形成工程（図４（ｃ）） メモリ層１２上に電極層を形成する。電極層は、直流ス
パッタ法、電子ビーム蒸着法等で白金を成膜することで
得られる。白金の他に好適な電極として、パラジウム等
の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電
性化合物がある。
【００３１】電極層の成膜後、レジスト（図示せず）を
塗布し、Ｘ方向線状電極１１と直交する方向（Ｙ方向）
に線状にパターニングを行い、これをマスクとしてドラ
イエッチング等を施す。かかる工程により、複数のＹ方
向線状電極１３が形成されることになる。 （４）絶縁体層形成工程（図４（ｄ）） Ｙ方向線状電極層１３上に、通常の方法、例えば、ＰＳ
ＧやＳｉＯ２又はＳｉ３Ｎ４等を用いて、常圧ＣＶＤや
プラズマＣＶＤ等により、絶縁体層１４を形成する。こ
の絶縁体層１４の形成により、隣接するメモリセル間に
絶縁体層１４が入り込み、クロストークの軽減が図られ
ることになる。 （５）線状電極短絡工程（図４（ｅ）、（ｆ）） （１）〜（４）の工程を繰り返すことにより積層された
メモリ層に対し、例えばレーザー光による穴空け処理を
施すことにより、積層方向にスルーホール２０を形成す
る。スルーホール形成は積層前に行っても良い。スルー
ホール２０は、例えば図５の平面図に示すように、各Ｙ
方向線状電極を通過するように形成する。そして、形成
されたスルーホールに対し、例えば銅やニッケル等の導
電材料をメッキすることにより、各層のＹ方向線状電極
を短絡して、接続端子２１を形成する。前記接続端子２
１は、対応する検出・駆動回路（図４において図示せ
ず）に接続される。 （Ｘ方向線状電極の接続端子形成工程）なお、Ｘ方向線
状電極については、従来の積層タイプのメモリデバイス
と同様に、各メモリ層形成過程において以下のようにし
て接続端子を形成すればよい。
塗布し、Ｘ方向線状電極１１と直交する方向（Ｙ方向）
に線状にパターニングを行い、これをマスクとしてドラ
イエッチング等を施す。かかる工程により、複数のＹ方
向線状電極１３が形成されることになる。 （４）絶縁体層形成工程（図４（ｄ）） Ｙ方向線状電極層１３上に、通常の方法、例えば、ＰＳ
ＧやＳｉＯ２又はＳｉ３Ｎ４等を用いて、常圧ＣＶＤや
プラズマＣＶＤ等により、絶縁体層１４を形成する。こ
の絶縁体層１４の形成により、隣接するメモリセル間に
絶縁体層１４が入り込み、クロストークの軽減が図られ
ることになる。 （５）線状電極短絡工程（図４（ｅ）、（ｆ）） （１）〜（４）の工程を繰り返すことにより積層された
メモリ層に対し、例えばレーザー光による穴空け処理を
施すことにより、積層方向にスルーホール２０を形成す
る。スルーホール形成は積層前に行っても良い。スルー
ホール２０は、例えば図５の平面図に示すように、各Ｙ
方向線状電極を通過するように形成する。そして、形成
されたスルーホールに対し、例えば銅やニッケル等の導
電材料をメッキすることにより、各層のＹ方向線状電極
を短絡して、接続端子２１を形成する。前記接続端子２
１は、対応する検出・駆動回路（図４において図示せ
ず）に接続される。 （Ｘ方向線状電極の接続端子形成工程）なお、Ｘ方向線
状電極については、従来の積層タイプのメモリデバイス
と同様に、各メモリ層形成過程において以下のようにし
て接続端子を形成すればよい。
【００３２】すなわち、各メモリ層を形成する際に、Ｘ
方向線状電極を、各メモリ層ごとに異なる長さ（下層に
いくほど短く、上層にいくほど長い）だけ、メモリセル
エリア３０の外部に延長し、延長部分３１を形成する
（図６（ａ）〜（ｄ））。そして、当該メモリ層を形成
した後、当該メモリ層の延長部分３１であって、当該メ
モリ層よりも下層のメモリ層の延長部分３１と重なりが
生じない位置に、スルーホール３２を形成する（図６
（ｅ））。そして、例えば銅やニッケル等の導電材料を
メッキすることにより、各層ごとに独立した接続端子２
１を形成する（図６（ｆ））。かかる工程を各メモリ層
ごとに実行する（図６（ｇ））。前記接続端子２１は、
Ｙ方向線状電極と同様に、対応する検出・駆動回路（図
６において図示せず）に接続される。
方向線状電極を、各メモリ層ごとに異なる長さ（下層に
いくほど短く、上層にいくほど長い）だけ、メモリセル
エリア３０の外部に延長し、延長部分３１を形成する
（図６（ａ）〜（ｄ））。そして、当該メモリ層を形成
した後、当該メモリ層の延長部分３１であって、当該メ
モリ層よりも下層のメモリ層の延長部分３１と重なりが
生じない位置に、スルーホール３２を形成する（図６
（ｅ））。そして、例えば銅やニッケル等の導電材料を
メッキすることにより、各層ごとに独立した接続端子２
１を形成する（図６（ｆ））。かかる工程を各メモリ層
ごとに実行する（図６（ｇ））。前記接続端子２１は、
Ｙ方向線状電極と同様に、対応する検出・駆動回路（図
６において図示せず）に接続される。
【００３３】このようにＸ方向もしくはＹ方向のいずれ
かの線状電極を短絡した構成とすることによって、接続
端子数、検出・駆動回路数の削減を従来のメモリデバイ
スに比べて削減することができ、回路構成を単純化する
ことができる。その結果、回路の信頼性や歩留まりの向
上を図ることができる。また、Ｙ方向の線状電極につい
ては検出・駆動回路が共有されるため、これらの回路が
占有する面積（体積）を減らすことができ、メモリデバ
イスのコンパクト化を図ることができる。 （実施例２）図７は、本発明の実施例２に係るメモリデ
バイスの斜視概略図、図８はＹＺ断面の模式図である。
かの線状電極を短絡した構成とすることによって、接続
端子数、検出・駆動回路数の削減を従来のメモリデバイ
スに比べて削減することができ、回路構成を単純化する
ことができる。その結果、回路の信頼性や歩留まりの向
上を図ることができる。また、Ｙ方向の線状電極につい
ては検出・駆動回路が共有されるため、これらの回路が
占有する面積（体積）を減らすことができ、メモリデバ
イスのコンパクト化を図ることができる。 （実施例２）図７は、本発明の実施例２に係るメモリデ
バイスの斜視概略図、図８はＹＺ断面の模式図である。
【００３４】図７、図８に示すように、本発明の実施例
２に係るメモリデバイス２は、単純マトリクス構造のメ
モリ層１００がｎ層積層されており（ｎ＝８）、Ｘ方向
線状電極１１は各層独立に検出・駆動回路１０１が接続
されている点では実施例１と同様である。ただし、図８
に示すように、Ｙ方向線状電極１３は、ｎ層のメモリ層
がｍ層ずつグループ化され、各グループごとに積層方向
に短絡された状態で、各グループに共通して検出・駆動
回路１０１が接続されている点で、実施例１と異なって
いる。
２に係るメモリデバイス２は、単純マトリクス構造のメ
モリ層１００がｎ層積層されており（ｎ＝８）、Ｘ方向
線状電極１１は各層独立に検出・駆動回路１０１が接続
されている点では実施例１と同様である。ただし、図８
に示すように、Ｙ方向線状電極１３は、ｎ層のメモリ層
がｍ層ずつグループ化され、各グループごとに積層方向
に短絡された状態で、各グループに共通して検出・駆動
回路１０１が接続されている点で、実施例１と異なって
いる。
【００３５】ここで、本実施例では、ｎ＝８、ｍ＝４と
しているが、何層積層するか、何層ごとにグループする
かは設計に応じて定めることができる。また、各層にお
ける線状電極数は、１層におけるメモリセル数に応じて
決定されるが、説明を簡単にするために、図ではＸ方向
線状電極、Ｙ方向線状電極ともに２本として記載した。
しているが、何層積層するか、何層ごとにグループする
かは設計に応じて定めることができる。また、各層にお
ける線状電極数は、１層におけるメモリセル数に応じて
決定されるが、説明を簡単にするために、図ではＸ方向
線状電極、Ｙ方向線状電極ともに２本として記載した。
【００３６】かかる構成では、Ｘ方向線状電極側は（層
数×各層の線状電極数）個の検出・駆動回路１０１が必
要となるが、Ｙ方向線状電極側は（グループ数×各層の
線状電極数）個の検出・駆動回路１０１となる。
数×各層の線状電極数）個の検出・駆動回路１０１が必
要となるが、Ｙ方向線状電極側は（グループ数×各層の
線状電極数）個の検出・駆動回路１０１となる。
【００３７】なお、本実施例ではＹ方向線状電極につい
て線状電極を短絡する構成としたが、Ｘ方向及びＹ方向
は相対的な概念であるため、Ｙ方向線状電極に代えてＸ
方向線状電極について短絡する構成としてもよい。
て線状電極を短絡する構成としたが、Ｘ方向及びＹ方向
は相対的な概念であるため、Ｙ方向線状電極に代えてＸ
方向線状電極について短絡する構成としてもよい。
【００３８】実施例２のメモリデバイスの製造方法は、
メモリ層を形成する工程、及び、Ｘ方向線状電極の接続
端子を形成する工程に関しては、実施例１と同様であ
る。
メモリ層を形成する工程、及び、Ｘ方向線状電極の接続
端子を形成する工程に関しては、実施例１と同様であ
る。
【００３９】ただし、各メモリ層を形成する工程におい
て、Ｙ方向線状電極についてもメモリセルエリアの外部
に延長部分が形成される点、及び、線状電極短絡工程が
グループとなる複数のメモリ層が形成されるごとに実行
される点が異なっている。
て、Ｙ方向線状電極についてもメモリセルエリアの外部
に延長部分が形成される点、及び、線状電極短絡工程が
グループとなる複数のメモリ層が形成されるごとに実行
される点が異なっている。
【００４０】各メモリ層を形成する工程中のＹ方向線状
電極形成工程において、Ｙ方向線状電極を、各グループ
ごとに異なる長さ（下層にいくほど短く、上層にいくほ
ど長い）だけ、メモリセルエリア３０から外部に引き出
して延長部分３１を形成する。（図９（ａ）参照） そして、線状電極短絡工程では、グループを構成する複
数のメモリ層が形成された段階で、当該グループの延長
部分３１であって、当該グループよりも下層のグループ
の延長部分３１と重なりが生じない位置を通過するよう
に、スルーホールを形成する。そして、例えば銅やニッ
ケル等の導電材料をメッキすることによりスルーホール
を通じて各グループのＹ方向線状電極を短絡し、接続端
子２１を形成する（図９（ｂ）参照）。
電極形成工程において、Ｙ方向線状電極を、各グループ
ごとに異なる長さ（下層にいくほど短く、上層にいくほ
ど長い）だけ、メモリセルエリア３０から外部に引き出
して延長部分３１を形成する。（図９（ａ）参照） そして、線状電極短絡工程では、グループを構成する複
数のメモリ層が形成された段階で、当該グループの延長
部分３１であって、当該グループよりも下層のグループ
の延長部分３１と重なりが生じない位置を通過するよう
に、スルーホールを形成する。そして、例えば銅やニッ
ケル等の導電材料をメッキすることによりスルーホール
を通じて各グループのＹ方向線状電極を短絡し、接続端
子２１を形成する（図９（ｂ）参照）。
【００４１】ここでグループを構成するメモリ層の層数
ｍは、当該メモリデバイスにおける１ｗｏｒｄを構成す
るビット数もしくはその整数倍であることが望ましい。
例えば１ｗｏｒｄが８ビットの場合、１グループを８層
で構成する。以下、１ｗｏｒｄ８ビットであるとして、
上記の望ましい理由を説明する。
ｍは、当該メモリデバイスにおける１ｗｏｒｄを構成す
るビット数もしくはその整数倍であることが望ましい。
例えば１ｗｏｒｄが８ビットの場合、１グループを８層
で構成する。以下、１ｗｏｒｄ８ビットであるとして、
上記の望ましい理由を説明する。
【００４２】通常メモリデバイスへのアクセスは１ｗｏ
ｒｄ（もしくはその整数倍）単位で行われる。今、メモ
リセルが２値メモリセル（すなわち１ビット）であると
すると、１ｗｏｒｄを構成するには８個のメモリセルが
必要となるが、かかる８個を同一メモリ層上のメモリセ
ルで構成してしまうことは好ましくない。なぜならば、
単純マトリクス構造のメモリデバイスでは、同一メモリ
層において同時にアクセスできるメモリセルは一つのみ
であるため、１ｗｏｒｄを同一メモリ層のメモリセルで
構成してしまうと、１ｗｏｒｄ（すなわち８個のメモリ
セル）を同時にアクセスしなければならず、検出・駆動
回路の負荷が増すことになってしまうからである。従っ
て、本実施例のメモリデバイスでは、１ｗｏｒｄを異な
る層のメモリセルで構成するものとする。
ｒｄ（もしくはその整数倍）単位で行われる。今、メモ
リセルが２値メモリセル（すなわち１ビット）であると
すると、１ｗｏｒｄを構成するには８個のメモリセルが
必要となるが、かかる８個を同一メモリ層上のメモリセ
ルで構成してしまうことは好ましくない。なぜならば、
単純マトリクス構造のメモリデバイスでは、同一メモリ
層において同時にアクセスできるメモリセルは一つのみ
であるため、１ｗｏｒｄを同一メモリ層のメモリセルで
構成してしまうと、１ｗｏｒｄ（すなわち８個のメモリ
セル）を同時にアクセスしなければならず、検出・駆動
回路の負荷が増すことになってしまうからである。従っ
て、本実施例のメモリデバイスでは、１ｗｏｒｄを異な
る層のメモリセルで構成するものとする。
【００４３】ここで、本実施例のメモリデバイスは、Ｙ
方向線状電極がグループ単位で短絡しているため、Ｙ方
向線状電極への電圧印加はグループ単位で行われること
になる。例えばグループの層数ｍが４であるとすると、
１ｗｏｒｄのメモリへアクセスするためには、２つのグ
ループのＹ方向線状電極に対して電圧を印加しなければ
ならない。また、例えばグループの層数ｍが１０である
とすると、１ｗｏｒｄのメモリへアクセスした際に、ア
クセスする必要のない２層分のＹ方向線状電極にも電圧
が印加されてしまうことになる。そこで、グループの層
数ｍを１ｗｏｒｄを構成するビット数に等しくすること
により、効率よく必要なメモリ層のＹ方向線状電極にの
み電圧を印加することができる。なお、１ｗｏｒｄを構
成するビット数のｐ倍（ｐは整数）とした場合は、１つ
のグループのＹ方向線状電極に対して電圧を印加するこ
とで（ｐ）ｗｏｒｄ同時にアクセスすることができるメ
モリデバイスを提供することができる。 （実施例３）図１０は、本発明の実施例３に係るメモリ
デバイスの斜視概略図、図１１はＹＺ断面の模式図であ
る。ただし、図を見やすくするために、図１０ではＸ方
向線状電極に接続される検出・駆動回路を省略してい
る。
方向線状電極がグループ単位で短絡しているため、Ｙ方
向線状電極への電圧印加はグループ単位で行われること
になる。例えばグループの層数ｍが４であるとすると、
１ｗｏｒｄのメモリへアクセスするためには、２つのグ
ループのＹ方向線状電極に対して電圧を印加しなければ
ならない。また、例えばグループの層数ｍが１０である
とすると、１ｗｏｒｄのメモリへアクセスした際に、ア
クセスする必要のない２層分のＹ方向線状電極にも電圧
が印加されてしまうことになる。そこで、グループの層
数ｍを１ｗｏｒｄを構成するビット数に等しくすること
により、効率よく必要なメモリ層のＹ方向線状電極にの
み電圧を印加することができる。なお、１ｗｏｒｄを構
成するビット数のｐ倍（ｐは整数）とした場合は、１つ
のグループのＹ方向線状電極に対して電圧を印加するこ
とで（ｐ）ｗｏｒｄ同時にアクセスすることができるメ
モリデバイスを提供することができる。 （実施例３）図１０は、本発明の実施例３に係るメモリ
デバイスの斜視概略図、図１１はＹＺ断面の模式図であ
る。ただし、図を見やすくするために、図１０ではＸ方
向線状電極に接続される検出・駆動回路を省略してい
る。
【００４４】図１０、図１１に示すように、本発明の実
施例３に係るメモリデバイス３は、単純マトリクス構造
のメモリ層１００がｎ層積層されており、Ｘ方向線状電
極１１は各層独立に検出・駆動回路１０１が接続されて
いる点では実施例１と同様である。
施例３に係るメモリデバイス３は、単純マトリクス構造
のメモリ層１００がｎ層積層されており、Ｘ方向線状電
極１１は各層独立に検出・駆動回路１０１が接続されて
いる点では実施例１と同様である。
【００４５】ただし、図１１に示すように、Ｙ方向線状
電極１３は、積層方向に短絡された状態で検出・駆動回
路が接続されている点では実施例１と同様であるが、実
施例１ではメモリデバイスの同一側面で短絡されている
のに対し、本実施例ではメモリデバイスの対向する２側
面で交互に短絡される構成となっている点で異なる。
電極１３は、積層方向に短絡された状態で検出・駆動回
路が接続されている点では実施例１と同様であるが、実
施例１ではメモリデバイスの同一側面で短絡されている
のに対し、本実施例ではメモリデバイスの対向する２側
面で交互に短絡される構成となっている点で異なる。
【００４６】次に、実施例３のメモリデバイスの製造工
程について説明する。製造工程は、単純マトリクス構造
の平面メモリ層を形成する平面メモリ層形成工程と、平
面メモリ層を所定方向に折りたたむことにより複数のメ
モリ層を積層する折りたたみ工程とを備えている。
程について説明する。製造工程は、単純マトリクス構造
の平面メモリ層を形成する平面メモリ層形成工程と、平
面メモリ層を所定方向に折りたたむことにより複数のメ
モリ層を積層する折りたたみ工程とを備えている。
【００４７】平面メモリ層形成工程は、実施例１の工程
（１）〜（４）と同様にして実行できる。
（１）〜（４）と同様にして実行できる。
【００４８】折りたたみ工程は、平面メモリ層を図１０
に示すように折りたたむことにより、メモリ層を積層化
する。かかる工程の結果得られるメモリデバイスは、対
向する２側面で交互に短絡された構成となっている。折
りたたんだ後には、接着等により形状を保持しても良い
し、筐体に入れて固定しても良い。
に示すように折りたたむことにより、メモリ層を積層化
する。かかる工程の結果得られるメモリデバイスは、対
向する２側面で交互に短絡された構成となっている。折
りたたんだ後には、接着等により形状を保持しても良い
し、筐体に入れて固定しても良い。
【００４９】ここで、Ｙ方向線状電極の長さ＝（層数×
Ｘ方向線状電極の長さ）となるように平面メモリ層を形
成しておくことで、積層化された状態において各層のＸ
方向、Ｙ方向の線状電極数を同一とすることができる。
Ｘ方向線状電極の長さ）となるように平面メモリ層を形
成しておくことで、積層化された状態において各層のＸ
方向、Ｙ方向の線状電極数を同一とすることができる。
【００５０】本実施例では、実施例１と同様の効果に加
え、平面メモリ層を折りたたむことにより、実質的に積
層方向にＹ方向線状電極が短絡した構成を実現できるた
め、スルーホールを形成して短絡する工程を省略するこ
とができる。 （実施例４）図１３は、本発明の実施例４に係るメモリ
デバイスの斜視概略図、図１４は半径方向断面の模式図
である。
え、平面メモリ層を折りたたむことにより、実質的に積
層方向にＹ方向線状電極が短絡した構成を実現できるた
め、スルーホールを形成して短絡する工程を省略するこ
とができる。 （実施例４）図１３は、本発明の実施例４に係るメモリ
デバイスの斜視概略図、図１４は半径方向断面の模式図
である。
【００５１】図１３、図１４に示すように、本発明の実
施例４に係るメモリデバイス４は、単純マトリクス構造
のメモリ層が渦巻き状に巻かれ、半径方向に積層化され
た構成となっている。ここで、３６０度１周した層を１
層とみなすと、Ｘ方向線状電極は、各層独立に検出・駆
動回路１０１が接続されている。Ｙ方向線状電極は、全
層について短絡（接続）された状態で、各層に共通して
検出・駆動回路１０１が接続されている。なお、図を見
やすくするために、図１３ではＸ方向線状電極等の一部
を省略している。
施例４に係るメモリデバイス４は、単純マトリクス構造
のメモリ層が渦巻き状に巻かれ、半径方向に積層化され
た構成となっている。ここで、３６０度１周した層を１
層とみなすと、Ｘ方向線状電極は、各層独立に検出・駆
動回路１０１が接続されている。Ｙ方向線状電極は、全
層について短絡（接続）された状態で、各層に共通して
検出・駆動回路１０１が接続されている。なお、図を見
やすくするために、図１３ではＸ方向線状電極等の一部
を省略している。
【００５２】次に、実施例４のメモリデバイスの製造工
程について説明する。製造工程は、単純マトリクス構造
の平面メモリ層を形成する平面メモリ層形成工程と、平
面メモリ層を所定方向に渦巻き状に巻き込むことにより
複数のメモリ層を積層する巻き込み工程（５）とを備え
ている。
程について説明する。製造工程は、単純マトリクス構造
の平面メモリ層を形成する平面メモリ層形成工程と、平
面メモリ層を所定方向に渦巻き状に巻き込むことにより
複数のメモリ層を積層する巻き込み工程（５）とを備え
ている。
【００５３】平面メモリ層形成工程は、実施例１の工程
（１）〜（４）と同様にして実行できる。
（１）〜（４）と同様にして実行できる。
【００５４】巻き込み工程は、平面メモリ層を図１１に
示すように巻き込むことにより、メモリ層を積層化す
る。巻き込んだ後には、接着等により形状を保持しても
良いし、筐体に入れて固定しても良い。
示すように巻き込むことにより、メモリ層を積層化す
る。巻き込んだ後には、接着等により形状を保持しても
良いし、筐体に入れて固定しても良い。
【００５５】本実施例では、Ｙ方向線状電極が全層につ
いて短絡（接続）されているため、接続端子数、検出・
駆動回路数の削減を従来のメモリデバイスに比べて削減
することができ、回路構成を単純化することができる。
その結果、回路の信頼性や歩留まりを向上を図ることが
できる。また、Ｙ方向の線状電極については検出・駆動
回路が共有されるため、これらの回路が占有する面積
（体積）を減らすことができ、メモリデバイスのコンパ
クト化を図ることができる。
いて短絡（接続）されているため、接続端子数、検出・
駆動回路数の削減を従来のメモリデバイスに比べて削減
することができ、回路構成を単純化することができる。
その結果、回路の信頼性や歩留まりを向上を図ることが
できる。また、Ｙ方向の線状電極については検出・駆動
回路が共有されるため、これらの回路が占有する面積
（体積）を減らすことができ、メモリデバイスのコンパ
クト化を図ることができる。
【００５６】更に、本実施例では、平面メモリ層を巻き
込むことにより、Ｙ方向線状電極が短絡（接続）された
構成を実現できるため、スルーホールを形成して短絡す
る工程を省略することができる。 （実施例５）本実施例では、実施例１の図１、図２
（ａ）及び（ｂ）の構造において、更にＸ方向線状電極
（１１）が積層方向に短絡されており、更に、各層間に
層選択電極が設けられている。図１９は、本実施例のメ
モリデバイスのＸＺ断面（図１参照）を模式的に示す図
である。
込むことにより、Ｙ方向線状電極が短絡（接続）された
構成を実現できるため、スルーホールを形成して短絡す
る工程を省略することができる。 （実施例５）本実施例では、実施例１の図１、図２
（ａ）及び（ｂ）の構造において、更にＸ方向線状電極
（１１）が積層方向に短絡されており、更に、各層間に
層選択電極が設けられている。図１９は、本実施例のメ
モリデバイスのＸＺ断面（図１参照）を模式的に示す図
である。
【００５７】図１９に示す構造を詳述すると、図２に示
す構造と同様にメモリ層がｎ層積層された構造であり、
Ｘ方向線状電極１１及びＹ方向線状電極１３の交差部で
メモリセルが形成される。更に、各メモリ層を挟持した
積層体（Ｘ方向線状電極１１／メモリ層１２／Ｙ方向線
状電極１３）間に、絶縁層（１６、１７）で挟持された
層選択電極１５が、各層全面又は全てのメモリセルの範
囲をカバーするように設けられている。そして、Ｘ方向
線状電極１１及びＹ方向線状電極１３はいずれも積層方
向に短絡しており、各層に共通して検出・駆動回路１０
１が接続されている。一方、層選択電極１５は、検出・
駆動回路１０３に接続されているが、各層の選択が可能
である。
す構造と同様にメモリ層がｎ層積層された構造であり、
Ｘ方向線状電極１１及びＹ方向線状電極１３の交差部で
メモリセルが形成される。更に、各メモリ層を挟持した
積層体（Ｘ方向線状電極１１／メモリ層１２／Ｙ方向線
状電極１３）間に、絶縁層（１６、１７）で挟持された
層選択電極１５が、各層全面又は全てのメモリセルの範
囲をカバーするように設けられている。そして、Ｘ方向
線状電極１１及びＹ方向線状電極１３はいずれも積層方
向に短絡しており、各層に共通して検出・駆動回路１０
１が接続されている。一方、層選択電極１５は、検出・
駆動回路１０３に接続されているが、各層の選択が可能
である。
【００５８】本実施例のメモリデバイスにおいて、メモ
リ層１２として強誘電体層を用いた場合、以下のように
書き込み動作がなされる。まず、図１９に示すように、
積層方向において対応する位置に存する各層のメモリセ
ルＡ、Ｂ及びＣが同図のように分極していた場合、例え
ば、Ｘ方向線状電極１１に−Ｖ／２、Ｙ方向線状電極１
３にＶ／２を印加し（Ｖは強誘電体の飽和電圧）、同時
に層選択電極１５に選択的にＶ／２以上（３Ｖ／２未
満）の電界を印加する（図１９では、最上層及び最下層
には印加し、中層には印加しない）。このとき、層選択
電極に電圧印加のなかった層に対応するメモリセルＢに
は電圧Ｖが印加されるが、層選択電極に電圧印加のなさ
れた層に対応するメモリセルＡ及びＣにはセル電極間に
所望の電位差が生じず（Ｖ／２以下）、図に示す分極状
態が変化することはない。このように、Ｘ方向線状電極
１１及びＹ方向線状電極に対する電圧印加と、層選択電
極１５の選択（選択的な電圧印加）とにより、各メモリ
セルに所望の電圧を印加し、書き込み又は読み出し動作
を行う。 （その他変形例）本発明により製造したメモリデバイス
は、メモリを備える全ての電子機器、例えばコンピュー
タの内部記憶装置、メモリスティック、メモリカードな
どに用いることができる。
リ層１２として強誘電体層を用いた場合、以下のように
書き込み動作がなされる。まず、図１９に示すように、
積層方向において対応する位置に存する各層のメモリセ
ルＡ、Ｂ及びＣが同図のように分極していた場合、例え
ば、Ｘ方向線状電極１１に−Ｖ／２、Ｙ方向線状電極１
３にＶ／２を印加し（Ｖは強誘電体の飽和電圧）、同時
に層選択電極１５に選択的にＶ／２以上（３Ｖ／２未
満）の電界を印加する（図１９では、最上層及び最下層
には印加し、中層には印加しない）。このとき、層選択
電極に電圧印加のなかった層に対応するメモリセルＢに
は電圧Ｖが印加されるが、層選択電極に電圧印加のなさ
れた層に対応するメモリセルＡ及びＣにはセル電極間に
所望の電位差が生じず（Ｖ／２以下）、図に示す分極状
態が変化することはない。このように、Ｘ方向線状電極
１１及びＹ方向線状電極に対する電圧印加と、層選択電
極１５の選択（選択的な電圧印加）とにより、各メモリ
セルに所望の電圧を印加し、書き込み又は読み出し動作
を行う。 （その他変形例）本発明により製造したメモリデバイス
は、メモリを備える全ての電子機器、例えばコンピュー
タの内部記憶装置、メモリスティック、メモリカードな
どに用いることができる。
【００５９】なお、本発明は上述したような実施例に限
定されることなく、種々に変形して適用することが可能
である。例えば、本発明は、強誘電体層の代わりに誘電
体層を用いることもできる。また、強誘電体層の代わり
に、電圧によりインピーダンスが変化し２値をとる電荷
移動錯体材料を用いることにより、単純マトリクス構造
の不揮発メモリとして適用することもできる。
定されることなく、種々に変形して適用することが可能
である。例えば、本発明は、強誘電体層の代わりに誘電
体層を用いることもできる。また、強誘電体層の代わり
に、電圧によりインピーダンスが変化し２値をとる電荷
移動錯体材料を用いることにより、単純マトリクス構造
の不揮発メモリとして適用することもできる。
【００６０】
【発明の効果】本発明に係るメモリデバイスは、Ｘ方向
もしくはＹ方向の線状電極を複数層について短絡した構
成とすることにより、検出・駆動回路や接続端子の個数
を減らすことができ、回路構成が単純かつコンパクトな
メモリデバイスを実現することができる。
もしくはＹ方向の線状電極を複数層について短絡した構
成とすることにより、検出・駆動回路や接続端子の個数
を減らすことができ、回路構成が単純かつコンパクトな
メモリデバイスを実現することができる。
【図１】 実施例１に係るメモリデバイスの斜視概略図
である。
である。
【図２】 実施例１に係るメモリデバイスの断面を表わ
す模式図である。
す模式図である。
【図３】 任意のメモリセルを選択することができる原
理について説明する図である。
理について説明する図である。
【図４】 実施例１に係るメモリデバイスの製造工程を
説明する図である。
説明する図である。
【図５】 スルーホールの位置を説明するための図であ
る。
る。
【図６】 Ｘ方向線状電極の接続端子形成工程を説明す
る図である。
る図である。
【図７】 実施例２に係るメモリデバイスの斜視概略図
である。
である。
【図８】 実施例２に係るメモリデバイスの断面を表わ
す模式図である。
す模式図である。
【図９】 実施例２に係るメモリデバイスの製造工程を
説明する図である。
説明する図である。
【図１０】 実施例３に係るメモリデバイスの斜視概略
図である。
図である。
【図１１】 実施例３に係るメモリデバイスの断面を表
わす模式図である。
わす模式図である。
【図１２】 折りたたみ工程を説明する図である。
【図１３】 実施例４に係るメモリデバイスの斜視概略
図である。
図である。
【図１４】 実施例４に係るメモリデバイスの断面を表
わす模式図である。
わす模式図である。
【図１５】 単純マトリクス構造のメモリデバイスを説
明するための図である。
明するための図である。
【図１６】 単純マトリクス構造のメモリデバイスの等
価回路を示す図である。
価回路を示す図である。
【図１７】 単純マトリクス構造のメモリデバイスの検
出・駆動回路の配置を説明する図である。
出・駆動回路の配置を説明する図である。
【図１８】 従来技術における単純マトリクス構造かつ
層構造のメモリデバイスを説明する図である。
層構造のメモリデバイスを説明する図である。
【図１９】 実施例５に係るメモリデバイスの構造を模
式的に表わす断面図である。
式的に表わす断面図である。
１０ 基板 １１ Ｘ方向線状電極 １２ メモリ層 １３ Ｙ方向線状電極 １４、１６、１７ 絶縁層 １５ 層選択電極 １００ メモリ層 １０１ 検出・駆動回路 ２００、２０１、３０１〜３０９、Ａ、Ｂ、Ｃ メモリ
セル
セル
Claims (15)
- 【請求項１】 メモリ層を積層したメモリデバイスであ
って、 各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位
置にメモリセルが形成される単純マトリクス構造となっ
ており、 積層したメモリ層のうち複数層に関して、Ｘ方向もしく
はＹ方向の少なくとも一方の線状電極は前記複数層間で
短絡しており、他方の線状電極は前記複数層間で独立し
て電圧印加可能に構成されていることを特徴とするメモ
リデバイス。 - 【請求項２】 前記X方向もしくはY方向の一方の線状電
極が前記複数層間で短絡していることを特徴とする請求
項１記載のメモリデバイス。 - 【請求項３】 前記複数層が、積層したメモリ層中に複
数セットあることを特徴とする請求項１又は２記載のメ
モリデバイス。 - 【請求項４】 前記複数層の層数は当該メモリデバイス
における１ｗｏｒｄのビット数もしくはその整数倍であ
ることを特徴とする請求項１乃至３のいずれか１項に記
載のメモリデバイス。 - 【請求項５】 前記複数層が、１層の単純マトリクス構
造のメモリ層を折りたたむことにより積層して形成され
ていることを特徴とする請求項１乃至４のいずれか１項
に記載のメモリデバイス。 - 【請求項６】 １層の単純マトリクス構造のメモリ層を
渦巻き状に巻くことにより積層化したことを特徴とする
メモリデバイス。 - 【請求項７】 前記メモリ層は強誘電体からなることを
特徴とする請求項１乃至６のいずれか１項に記載のメモ
リデバイス。 - 【請求項８】 前記メモリ層は電荷移動錯体からなるこ
とを特徴とする請求項１乃至６のいずれか１項に記載の
メモリデバイス。 - 【請求項９】 請求項１乃至請求項５の何れかに記載の
メモリデバイスをメモリとして備えた電子機器。 - 【請求項１０】 メモリ層を積層したメモリデバイスの
製造方法であって、 Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を積層す
る工程と、 積層したメモリ層のうち複数層に関して、Ｘ方向もしく
はＹ方向の少なくとも一方の線状電極を前記複数層間で
短絡する工程とを備えていることを特徴とするメモリデ
バイスの製造方法。 - 【請求項１１】 前記短絡する工程は、前記X方向もし
くはY方向の一方の線状電極を前記複数層間で短絡する
工程であることを特徴とする請求項１０記載のメモリデ
バイスの製造方法。 - 【請求項１２】 前記短絡する工程は、複数セットの前
記複数層に対して行われることを特徴とする請求項１０
又は１１記載のメモリデバイスの製造方法。 - 【請求項１３】 前記複数層の層数は当該メモリデバイ
スにおける１ｗｏｒｄのビット数もしくはその整数倍で
あることを特徴とする請求項１０乃至１２のいずれか１
項に記載のメモリデバイスの製造方法。 - 【請求項１４】 メモリ層を積層したメモリデバイスの
製造方法であって、 Ｘ方向線状電極とＹ方向線状電極の交差位置にメモリセ
ルが形成される単純マトリクス構造のメモリ層を形成す
る工程と、 前記形成した単純マトリクス構造のメモリ層を折りたた
むことにより積層する工程とを備えたことを特徴とする
メモリデバイスの製造方法。 - 【請求項１５】 メモリ層を積層したメモリデバイスの
製造方法であって、Ｘ方向線状電極とＹ方向線状電極の
交差位置にメモリセルが形成される単純マトリクス構造
のメモリ層を形成する工程と、 前記形成した単純マトリクス構造のメモリ層を渦巻き状
に巻くことにより積層することを特徴とするメモリデバ
イスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35018399A JP3620041B2 (ja) | 1999-12-09 | 1999-12-09 | メモリデバイス及びその製造方法、並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35018399A JP3620041B2 (ja) | 1999-12-09 | 1999-12-09 | メモリデバイス及びその製造方法、並びに電子機器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004290567A Division JP2005045281A (ja) | 2004-10-01 | 2004-10-01 | メモリデバイス及びその製造方法、並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168294A true JP2001168294A (ja) | 2001-06-22 |
| JP3620041B2 JP3620041B2 (ja) | 2005-02-16 |
Family
ID=18408789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35018399A Expired - Fee Related JP3620041B2 (ja) | 1999-12-09 | 1999-12-09 | メモリデバイス及びその製造方法、並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3620041B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056140A (ja) * | 2002-07-23 | 2004-02-19 | Hewlett-Packard Development Co Lp | キュービック・メモリ・アレイ |
| WO2004017410A1 (ja) * | 2002-08-19 | 2004-02-26 | Seiko Epson Corporation | 強誘電体メモリおよびその製造方法 |
| JP2004362753A (ja) * | 2003-06-03 | 2004-12-24 | Hitachi Global Storage Technologies Netherlands Bv | 超低コストの固体メモリ |
| JP2007511895A (ja) * | 2003-05-15 | 2007-05-10 | マイクロン・テクノロジー・インコーポレーテッド | １Ｔ‐ｎメモリセル積層構造体 |
| JP2007281198A (ja) * | 2006-04-06 | 2007-10-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| JP2009170082A (ja) * | 2008-01-15 | 2009-07-30 | Samsung Electronics Co Ltd | ３次元アレイ構造を備えるメモリ装置及びそのリペア方法 |
| JP2009260178A (ja) * | 2008-04-21 | 2009-11-05 | Seiko Epson Corp | マスクｒｏｍおよびマスクｒｏｍの製造方法 |
| JP2010020863A (ja) * | 2008-07-14 | 2010-01-28 | Toshiba Corp | 三次元メモリデバイス |
| US7750334B2 (en) | 2003-04-03 | 2010-07-06 | Kabushiki Kaisha Toshiba | Phase change memory device |
| US8027188B2 (en) | 2007-11-28 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9691737B2 (en) | 2014-06-05 | 2017-06-27 | Samsung Electronics Co., Ltd. | Semiconductor device |
| WO2022106956A1 (ja) * | 2020-11-20 | 2022-05-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1999
- 1999-12-09 JP JP35018399A patent/JP3620041B2/ja not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| JP2004056140A (ja) * | 2002-07-23 | 2004-02-19 | Hewlett-Packard Development Co Lp | キュービック・メモリ・アレイ |
| WO2004017410A1 (ja) * | 2002-08-19 | 2004-02-26 | Seiko Epson Corporation | 強誘電体メモリおよびその製造方法 |
| US6917063B2 (en) | 2002-08-19 | 2005-07-12 | Seiko Epson Corporation | Ferroelectric memory and method of fabricating the same |
| US7750334B2 (en) | 2003-04-03 | 2010-07-06 | Kabushiki Kaisha Toshiba | Phase change memory device |
| US8237143B2 (en) | 2003-04-03 | 2012-08-07 | Kabushiki Kaisha Toshiba | Phase change memory device |
| US8022381B2 (en) | 2003-04-03 | 2011-09-20 | Kabushiki Kaisha Toshiba | Phase change memory device |
| JP2007511895A (ja) * | 2003-05-15 | 2007-05-10 | マイクロン・テクノロジー・インコーポレーテッド | １Ｔ‐ｎメモリセル積層構造体 |
| JP2004362753A (ja) * | 2003-06-03 | 2004-12-24 | Hitachi Global Storage Technologies Netherlands Bv | 超低コストの固体メモリ |
| JP4745108B2 (ja) * | 2006-04-06 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2007281198A (ja) * | 2006-04-06 | 2007-10-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8027188B2 (en) | 2007-11-28 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8085585B2 (en) | 2007-11-28 | 2011-12-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2009170082A (ja) * | 2008-01-15 | 2009-07-30 | Samsung Electronics Co Ltd | ３次元アレイ構造を備えるメモリ装置及びそのリペア方法 |
| KR101373183B1 (ko) | 2008-01-15 | 2014-03-14 | 삼성전자주식회사 | 3차원 어레이 구조를 갖는 메모리 장치 및 그것의 리페어방법 |
| JP2009260178A (ja) * | 2008-04-21 | 2009-11-05 | Seiko Epson Corp | マスクｒｏｍおよびマスクｒｏｍの製造方法 |
| JP2010020863A (ja) * | 2008-07-14 | 2010-01-28 | Toshiba Corp | 三次元メモリデバイス |
| US9691737B2 (en) | 2014-06-05 | 2017-06-27 | Samsung Electronics Co., Ltd. | Semiconductor device |
| WO2022106956A1 (ja) * | 2020-11-20 | 2022-05-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3620041B2 (ja) | 2005-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4043654B2 (ja) | 半導体装置の配線形成方法 | |
| JP3620041B2 (ja) | メモリデバイス及びその製造方法、並びに電子機器 | |
| EP1782428B1 (en) | An organic ferroelectric or electret memory circuit and a method for making same | |
| JP2002026277A (ja) | メモリデバイス及びその駆動方法 | |
| KR100360592B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2007281373A (ja) | 半導体装置及びその製造方法 | |
| US8101982B2 (en) | Memory device which comprises a multi-layer capacitor | |
| KR100496887B1 (ko) | 강유전체 기억 소자 및 그 제조 방법 | |
| JP2005509282A (ja) | メモリ構造体用電極、方法および装置 | |
| JP2005509282A5 (ja) | ||
| JPH02154389A (ja) | 強誘電体メモリ | |
| JPH1117148A (ja) | 基準セルキャパシタとして線形キャパシタを使用する強誘電体メモリー素子、これに貯蔵された情報の読出方法及びその製造方法 | |
| WO2021243484A1 (zh) | 一种铁电存储器及其制作方法、电子设备 | |
| JP2005045281A (ja) | メモリデバイス及びその製造方法、並びに電子機器 | |
| JP2011009549A (ja) | 半導体記憶装置 | |
| JP4029295B2 (ja) | 強誘電体メモリ | |
| CN114930530A (zh) | 一种三维铁电存储器、制作方法及电子设备 | |
| JP3606367B2 (ja) | メモリデバイス及びその製造方法並びに電子機器 | |
| KR100603678B1 (ko) | 폴딩된 메모리 층 | |
| JP2005521255A (ja) | 複数のスタック化マトリクス・アドレス可能メモリ・デバイスを備える容積データ記憶装置 | |
| JP2001156263A (ja) | メモリデバイス及びその製造方法、並びに電子機器 | |
| JP2933004B2 (ja) | 半導体メモリ及びその駆動方法 | |
| CN117135902A (zh) | 存储阵列及存储阵列的制备方法 | |
| CN115053292A (zh) | 平面存储器、立体存储器以及电子设备 | |
| KR20020009169A (ko) | 다수 셀의 캐패시터가 수직으로 적층된 반도체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |