JP3606367B2 - メモリデバイス及びその製造方法並びに電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単純マトリクス構造のメモリデバイス及びその製造技術に関わる。
【０００２】
【従来の技術】
メモリデバイスとして、メモリ層に種々の材料を用いたものが開発されている。例えば、強誘電体材料は比誘電率が数百から数千と極めて大きく、キャパシタの材料に用いれば大規模集積回路に好適な小面積、大容量のキャパシタが得られる。強誘電体材料は自発分極を持ち、外部電場の作用により分極方向を反転させることができるため、この特性を用いて不揮発性メモリを製造することができる。
【０００３】
強誘導体材料の分極特性は図１１に示すようなヒステリシス特性を示す。強誘電体材料に電圧Ｅを印加して分極させた場合、電圧を“０”に戻しても、点１００または点１０２で示される残留分極値±Ｐｒの状態が保持されるという特性があるため、点１００または点１０２で示される残留分極値の各々にデジタル信号の“１”，“０”を対応させることで、不揮発性メモリとして機能させることができる。
【０００４】
具体的には、閾値電圧Ｖｃを越える充分な大きさの電圧Ｖ（飽和電圧）を印加することによって、“０”を記録し、また、閾値電圧−Ｖｃ を越える充分な大きさの電圧−Ｖ（飽和電圧）を印加し、“１”の状態を記録する。この“１”の状態が記録されている場合に、電圧Ｖ を印加すると、分極状態が点１００から点１０２に転移する。この時、両分極差２Ｐｒに相当する電荷が放出される。一方、“０”の状態にあるときは、点１０２→点１０１→点１０２と分極状態が変化するので両分極差は“０”である。従って、電圧Ｖの印加によって発生する電荷量を検出することにより、記憶状態が“１”か“０”かを読出すことができる。
【０００５】
この他、メモリ層の材料に誘電体又は電荷移動錯体を用いることができる。
【０００６】
図１２は、前述の分極を利用したメモリデバイスのうち、単純マトリクス構造の具体的な構成を示す図〔図では、マトリクス構造の一部（３×３の部分）を拡大して図示〕である。このメモリデバイスは、支持体となる基板１１０の両面上に互いに交差した一対の線状の下部電極１１１、上部電極１１２が配置され、この両電極１１１、１１２間にメモリ層１１３が設けられて、上下線状電極１１１、１１２が積層方向に重なる交差部にメモリセルが構成される。ここで、積層方向とは、基板／下部電極／メモリ層／上部電極のように、製造過程において積層される方向を意味し、図では垂直方向に相当する。図１３に、単純マトリクス構造の等価回路を示す。図１３（ａ）はメモリセル配置図、同図（ｂ）は、メモリセル１２５に電圧を印加する場合の等価回路図である。
【０００７】
【発明が解決しようとする課題】
前述したような単純マトリクス構造のメモリデバイスは、持ち運びが容易になるように小型化されると同時に、メモリ容量を増大する開発がなされてきている。この単純マトリクス構造のメモリデバイスのメモリ容量は、マトリクス配線における各隣り合う線状電極間距離に大きく依存している。即ち、電極間距離が小さくなればなる程、メモリセルサイズが小さくなり、メモリ容量が大きくなるという傾向にある。従って、大容量メモリを実現するためには、マトリクス配線における電極間距離を縮小する必要がある。
【０００８】
ところで、従来の単純マトリクス構造のメモリデバイスにおいては、マトリクス配線の電極とドライバー、センサーといった外部周辺回路とを繋ぐための接続端子はマトリクス平面（メモリセルを含むエリア）外に配置した構造となっている。そのような構造の例としては、例えば、図１４に示すように、マトリクス平面の外部に接続端子を一列に配置した構造がある。かかる構造では、電極間距離ｄ１がそのまま接続端子間の距離に等しくなるため、前記のように電極間距離を縮小すればそれだけ接続端子間距離も小さくなる。接続端子間距離が小さくなると、電極と周辺回路とを繋ぐ際に隣の電極（接続端子）とショートを起こし易くなる等、周辺回路への接続が不安定になるという問題があった。
【０００９】
この問題を回避するため、例えば、図１５に示すように、電極から接続端子までの長さを各電極により変化させることにより、接続端子間距離ｄ２を大きくすることも考えられた。しかし、この場合、接続端子の配置に必要なエリアが増加し、メモリデバイスの小型化を図ることができない。
【００１０】
そこで、本発明は、各線状電極間距離が小さく、大容量メモリ及び小型化が実現できると共に、精度よく確実に周辺回路へ接続が可能な単純マトリクス構造のメモリデバイス及びその製造技術を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のメモリデバイスは、第１の線状電極と、前記第１の線状電極上に形成されたメモリ層と、前記メモリ層上に形成され、前記第１の線状電極に直交する第２の線状電極とを備えており、前記第１の線状電極と前記第２の線状電極が積層方向に重なる各交差部にメモリセルが形成される単純マトリクス構造のメモリデバイスであって、前記第１の線状電極及び前記第２の線状電極それぞれに、周辺回路と接続するための接続端子が設けられ、該接続端子の少なくとも１つが、前記メモリセル間に配置されていることを特徴とする。
【００１２】
また、本発明のメモリデバイスは、好ましくは、前記第１線状電極の接続端子又は前記第２線状電極の接続端子のうちの少なくとも１つが、前記メモリセル間に配置されている。
【００１３】
また、本発明のメモリデバイスは、好ましくは、少なくとも１組の隣合う前記接続端子同士の距離が、隣合う前記第１の線状電極間距離及び隣合う前記第２の線状電極間距離の何れよりも大きい。
【００１４】
また、本発明のメモリデバイスは、好ましくは、全組の隣合う前記接続端子同士の距離が、隣合う前記第１の線状電極間距離及び隣合う前記第２の線状電極間距離の何れよりも大きい。
【００１５】
本発明のメモリデバイスにおいて、メモリ層はゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法により形成することができる。また、メモリ層は、強誘電体からなることができ、好ましくはチタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体からなる。また、メモリ層は、電荷移動錯体からなることもできる。
【００１６】
本発明のメモリデバイスは、これを積層方向に複数重ね合わせて、メモリデバイス積層体とすることができる。
【００１７】
本発明のメモリデバイスは、電子機器のメモリとして使用することができる。情報処理機器とは、コンピュータ、プリンタ等のＣＰＵ、メモリ、データの入出力装置を備えたものをいう。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、図を参照して説明する。
【００１９】
（メモリデバイス製造工程）
図１は、本発明のメモリデバイスの製造工程を示す図である。本実施形態ではメモリ層としての強誘電体層を形成する工程を備えている。
１）下部電極形成工程（図１（ａ））
基板１０上に下部電極層１１を形成する。基板１０は、メモリ層の成形プロセスに対する耐熱性および耐食性を備えている。例えば、耐熱性については、メモリ層の成形プロセスによって、例えば４００℃〜９００℃以上となることがあるため、これらの温度に耐えられる性質を備えていることが好ましい。基板が耐熱性に優れていれば、メモリ層の成形条件において、温度設定が自由に行えるからである。このような材料としては、例えば、石英ガラス、ソーダガラス、コーニング７０５９、日本電気ガラスＯＡ―２等の耐熱性ガラスがある。特に、石英ガラスは、耐熱性に優れる。その歪点は、通常のガラスが４００℃〜６００℃であるのに対し、１０００℃である。
【００２０】
下部電極層１１は、直流スパッタ法、電子ビーム蒸着法等で白金を成膜することで得られる。白金の他に好適な電極として、パラジウム等の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電性化合物がある。但し、下部電極に多結晶シリコンを使用すると、多結晶シリコンがメモリ層に酸化されてしまい、界面に低誘電率のシリコン酸化物が形成されるため、キャパシタの特性が劣化してしまう。従って、下部電極層の材料の選択には注意を要する。
【００２１】
下部電極層１１の成膜後、レジスト（図示せず）を塗布し、線状にパターニングを行い、これをマスクとしてドライエッチングを施す。かかる工程により、線状の複数の下部電極１１が形成されることになる。なお、図では、左右方向に線状となっている。
２）メモリ層形成工程（図１（ｂ））
下部電極１１上に強誘電体からなるメモリ層１２を成膜する。本実施の形態ではゾル・ゲル法で強誘電体層をメモリ層１２として成膜する場合について説明する。メモリ層１２としての強誘電体層は、キャパシタに使用できるものあれば、その組成は任意のものを適用することができる。例えば、ＰＺＴ系圧電性材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。具体的には、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）等を適用することができる。
【００２２】
ゾル・ゲル法で成膜する場合は、強誘電体層を形成可能な金属成分の水酸化物の水和錯体、即ち、ゾルを下部電極１１及び基板１０上に塗布・乾燥・脱脂処理して強誘電体膜前駆体とし、この前駆体をＲＴＡ処理で結晶化して強誘電体薄膜を得る。
【００２３】
また、上述したゾル・ゲル法に限らず、高周波スパッタ、ＭＯＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ Ｐｒｏｃｅｓｓ）、印刷法等でもメモリ層１２としての強誘電体層を成膜することができる。スパッタ成膜法に関しては、特開平８−２７７１９５号公報や、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３２ ｐｐ４１２２−４１２５“Ｐｒｅｐａｒａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｒｉｚａｔｉｏｎ ｏｆ Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３ Ｔｈｉｎ Ｆｉｌｍｓ ｂｙ Ｒｅａｃｔｉｖｅ Ｓｐｕｔｔｅｒｉｎｇ Ｕｓｉｎｇ ａｎ Ａｌｌｏｙ Ｔａｒｇｅｔ”等の文献に詳細に記述されている。
【００２４】
また、印刷法による強誘電体層の成膜に関しては、特開平３−１２８６８１号公報等に詳細に開示されている。
【００２５】
強誘電体層の成膜後、レジスト（図示せず）を塗布し、表面が平滑になるように、これをマスクとしてドライエッチングを施す。
【００２６】
メモリ層１２としては、上述した強誘電体層に代えて、電荷移動錯体層を形成することもできる。この電荷移動錯体層を形成する具体的な材料としては、７，７，８，８−テトラシアノキノジメタン（ＴＣＮＱ）をベースとし、Ｃｕ等をドナーとして用いた有機金属電荷錯体を好適に用いることができる。その他、メモリ層１２として、誘電体層を形成することもでき、この誘電体層を形成する材料も所望の材料を適宜選択して用いることができる。
３）上部電極形成工程（図１（ｃ））
上部電極層１３は、直流スパッタ法、電子ビーム蒸着法等で白金を成膜することで得られる。白金の他に好適な電極として、パラジウム等の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電性化合物がある。但し、下部電極と同様に、上部電極の材料の選択には注意を要する。
【００２７】
上部電極層１３の成膜後、レジスト（図示せず）を塗布し、下部電極１１と直交する方向（Ｙ方向）に線状にパターニングを行い、これをマスクとしてドライエッチング等を施す。
４）絶縁体層形成工程（図１（ｄ））
前記１）〜３）の工程を経た後、上部電極層１３上に、通常の方法、例えば、ＰＳＧやＳｉＯ２又はＳｉ３Ｎ４等を用いて、常圧ＣＶＤやプラズマＣＶＤ等により、絶縁体層１４を形成する。この絶縁体層１４の形成により、隣接するメモリセル間に該絶縁体層１４が入り込み、クロストークの軽減が図られている。
５）接続端子形成工程（図２〜４）
接続端子１６の形成については、図２（ａ）の平面図に示すように、上部電極１３の接続端子１６を形成する場合と、図２（ｂ）の平面図に示すように、下部電極１１の接続端子１６を形成する場合のそれぞれがある。メモリセル間に上部電極１３又は下部電極１１の各接続端子１６を配置する位置に、レーザー光を照射、あるいはレジストマスクを用いてドライエッジングすること等により、それぞれ積層方向にスルーホール１５を形成する（図３（ａ）、（ｂ））。ここで形成されたスルーホール１５内に、無電界メッキあるいは蒸着等により、Ｃｕ、Ｎｉ、Ａｕ、Ｐｔ等の金属を充填し、上下導通をとる。次に、一般に電気配線において電線同士の接続に用いられる嵌合型接続端子等に施される錫めっきや金めっきを施して外部との接続部を設けることにより、接続端子１６を形成する（図４（ａ）、（ｂ））。なお、図２（ａ）は、上部電極１３の接続端子１６が配置された例の模式図（平面図）であり、図３（ａ）及び図４（ａ）は、上部電極１３の接続端子１６を形成するときの工程図（図２（ａ）のＡ−Ａ線断面図）である。また、図２（ｂ）は、下部電極１１の接続端子１６が配置された例の模式図（平面図）であり、図３（ｂ）及び図４（ｂ）は、下部電極１１の接続端子１６を形成するときの工程図（図２（ｂ）のＢ−Ｂ線断面図）である。
【００２８】
（構造の説明）
図４は、本発明のメモリデバイスの構造の例の一部を拡大して示す概略断面図であり、図５及び６は、本発明のメモリデバイスの構造の例を示す概略平面図である。各例において、メモリデバイス１は、図４に示すように、基板１０、下部電極１１、メモリ層１２、上部電極１３、絶縁体層１４、接続端子１６を備えている（図５では、下部電極１１、上部電極１３及び接続端子１６のみ示し、他は省略する）。下部電極１１は基板１０上に形成されており、メモリ層１２は下部電極１１上に形成されている。上部電極１３はメモリ層１２上に形成され、下部電極１１に直交するように配置されている。絶縁体層１４は上部電極１３上に形成されている。また、下部電極１１と上部電極１３が積層方向に重なる各交差部には、メモリセルが形成される。そして、下部電極１１及び上部電極１３それぞれに、周辺回路と接続するための接続端子１６ａ、１６ｂが設けられ、該接続端子１６ａ、１６ｂの少なくとも１つが、前記メモリセル間に配置されている。
【００２９】
なお、各例はデコーダ等の周辺回路を示していないが、メモリデバイスは、メモリを駆動するための種々の周辺回路を基板上に備えており、これらの周辺回路の形成は、通常の半導体ＩＣプロセスを用いることによって容易に形成することができる。
【００３０】
図５に示す例では、電極間距離が同程度である下部電極１１及び上部電極１３の各接続端子１６ａ、１６ｂの全部が、前記メモリセル間に配置されている。
【００３１】
また、本例では、全組の隣合う前記接続端子１６ａ、１６ｂ同士の距離ｌが、隣合う下部電極１１間距離ｍ及び隣合う上部電極１３間距離ｎの何れよりも大きい（各距離ｌ、ｍ及びｎは、同一でも異なっていても良い）。ここで、接続端子同士の距離とは、下部電極１１の接続端子１６ａ同士の距離、上部電極１３の接続端子１６ｂ同士の距離、及び下部電極１１の接続端子１６ａと上部電極１３の接続端子１６ｂとの距離の何れのこともいう。
【００３２】
図５に示す例の構造であると、接続端子１６ａ、１６ｂ同士の距離ｌが大きいため、電極１１，１３と周辺回路とを繋ぐ際に隣の電極１１，１３（接続端子１６ａ、１６ｂ）とショートを起こす可能性が減少する。これにより、周辺回路への接続の安定化を図ることができる。また、接続端子の配置に必要なエリアを増加させる必要もない。従って、大容量メモリの実現と小型化と周辺回路の接続の安定化とを同時に達成できる。
【００３３】
なお、本発明においては、接続端子１６ａ、１６ｂの少なくとも１つが、前記メモリセル間に配置されている限り、接続端子１６ａ、１６ｂ同士の距離ｌに特に制限はないが、少なくとも１組の隣合う接続端子１６ａ、１６ｂ同士の距離ｌが、隣合う下部電極１１間距離及び隣合う上部電極１３間距離の何れよりも大きいことが好ましい。
【００３４】
図６に示す例では、下部電極１１及び上部電極１３のうち、一方の各接続端子の全部が、前記メモリセル間に配置されている構造で、それ以外は図５に示す例の構造と同様である。具体的には、上部電極１３の接続端子１６ｂの全部が前記メモリセル間に配置れており、下部電極１１の接続端子１６ａの全部が外部に一列に配置している構造である。このような構造では、下部電極１１の各接続端子１６ａは通常のものと同様であるが、上部電極１３の接続端子１６ｂは他の接続端子から一層離間して配置することができる。このため、上部電極１３の接続端子１６ｂに関しては、図５に示す例以上の効果を発現することができる。
本発明のメモリデバイスは、図５及び６に示す例の他、種々の変更形態とすることが可能である。例えば、図５に示す例において、接続端子１６ａ、１６ｂの配置パターンを代えたものとして、接続端子１６ａ、１６ｂそれぞれが四隅にジグザグ状をとるような配置パターン（図７参照）や、接続端子１６ａ、１６ｂそれぞれが斜めのある領域を形作るような配置パターン（図８参照）とすることもでき、その配置パターンには特に制限されない。また、図５及び６に示す例では、下部電極１１間距離と上部電極１３間距離とが同程度のものを用いたが、それらが異なるものを用いることもできる。
【００３５】
以上の各例では、単層構造の単純マトリクス構造型メモリデバイス（以下、単層体ともいう）を説明したが、このようなメモリデバイスを積層方向に複数重ね合わせたメモリデバイス積層体とすることができる。メモリデバイス積層体の例としては、図９に示すような、３層体等が挙げられる。このような積層体は、単層体を積層方向に接続端子１６が連続するように構成することが必要であり、また、同一の接続端子の配置を有する単層構造のメモリデバイスを用いて重ね合わせる構造とすることが必要である。かかる構成により、前記の単層構造のメモリデバイスと同様に本発明の効果を発現することができる。
【００３６】
尚、図９に示す構造では、各単層体の下部電極１１が連続する接続端子により短絡されている。また、同時に各単層体の上部電極１３についても連続する接続端子によりメモリセル間又はメモリセル間以外の領域外（周辺領域）で短絡されていてもよい。この場合、各層に層選択電極を設け（例えば、単層体の下部電極１１に対して絶縁体を介して設け）、これに選択的に電圧を印加することで各単層体のセルの書込み・読み出しの選択を行うことができるようにする。
【００３７】
（強誘電体メモリデバイス書込み・読み出し動作）
以下、強誘電体材料を用いた場合を例にしてのメモリデバイスの書込み・読み出し動作について説明する。
【００３８】
図１０に本発明のメモリデバイスの全体構成図を示す。下部電極、上部電極には、それぞれＸ方向デコーダの行線９１、Ｙ方向デコーダの列線９２が接続されている。かかる図に基づいて、メモリデバイスの書込み・読み出し動作を説明する。なお、強誘電体の残留分極値が−Ｐｒとなる場合を”１”、Ｐｒとなる場合を”０”として説明を行う。
【００３９】
最初に、書込み動作について説明する。外部から供給されるアドレス信号に基づいて、前記Ｘ方向デコーダ、Ｙ方向デコーダにより、書き込み対象となるメモリセル９３が選択される。各デコーダには電圧発生器より±１／２Ｖの電圧信号が供給され、かかる電圧信号は選択されたメモリセル９３に対応する行線、列線に出力される。なお、Ｖはヒステリシス特性における飽和電圧であり、自発分極を生じさせるためのしきい値電圧は１／２以上であるとする。
【００４０】
ここで、Ｘ方向デコーダとＹ方向デコーダでは、供給される電圧信号の極性は常に互いに逆極性となっている。すなわち、選択したメモリセル９３に”１”を書き込む場合は、Ｘ方向デコーダには−１／２Ｖ、Ｙ方向デコーダには＋１／２Ｖが供給され、”０”を書き込む場合は、Ｘ方向デコーダには＋１／２Ｖ、Ｙ方向デコーダには−１／２Ｖが供給されることになる。
【００４１】
その結果、選択したメモリセル９３に電圧＋Ｖ（もしくは−Ｖ）が印加されることとなり、メモリセル内の強誘電体層が分極する。分極した後は、電圧Ｖが印加されない状態においても残留分極値−Ｐｒが保持されるため、”１”を記憶することができる。
【００４２】
なお、選択したメモリセル９３と同じ行線、列線に接続される非選択メモリセルに対しては、印加される電圧が１／２となるため、自発分極は生じず、書込みは行われない。
【００４３】
次に読み出し動作について説明する。読み出し時においては、常に、Ｘ方向デコーダには＋１／２Ｖが、Ｙ方向デコーダには−１／２Ｖが供給される。その結果、選択したメモリセルには電圧＋Ｖが印加され、記録状態が”１”、すなわち残留分極値が−Ｐｒの場合には、分極状態が−ＰｒからＰｒに分極反転することになる。一方、記憶状態が”０”、すなわち残留分極値がＰｒの場合には、分極状態はＰｒから一旦増加した後またＰｒに戻るため、残留分極値はＰｒのままとなる。
【００４４】
従って、記録状態が”１”の場合にのみ、分極状態が−ＰｒからＰｒに反転し、電荷が放出されて反転電流が生じる。なお、記録状態が”０”の場合にも、少量の電流が生じるが、前記反転電流に比べ充分に小さいものとなる。前記反転電流は電圧変換された後センスアンプにおいて基準電圧と比較され、基準電圧より大きい場合に記録状態”１”として読み出されることになる。記録状態が”１”だった場合には再度書き込みを行い、Ｐｒから−Ｐｒに戻す。
【００４５】
（その他変形例）
本発明のメモリデバイスは、メモリを備える全ての電子機器、例えばコンピュータの内部記憶装置、メモリスティック、メモリカードなどに用いることができる。
【００４６】
なお、本発明は上述したような実施例に限定されることなく、種々に変形して適用することが可能である。本発明は、例えば、前述したように、メモリ層として、強誘電体層の代わりに、誘電体層を設けることもできる。また、本発明は、前述したように、メモリ層として、強誘電体層の代わりに、電圧によりインピーダンスが変化し２値をとる電荷移動錯体材料を用いて電荷移動錯体層を設けことにより、単純マトリクス構造の不揮発メモリとして適用することもできる。
【００４７】
【発明の効果】
本発明によれば、前記単純マトリクス構造内に、接続端子が配置したことにより、各線状電極間距離が小さく、大容量メモリが実現できると共に、精度よく確実に、安定した端子の接続ができ、特に積層した場合にも端子エリアが拡大しない。
【図面の簡単な説明】
【図１】本発明のメモリデバイスの製造工程を示す。
【図２】メモリデバイスの製造工程において形成される接続端子の位置を示す概略平面図である。
【図３】メモリデバイスの製造工程において形成されるスルーホールの形状の例を示す概略断面図である。
【図４】メモリデバイスの構造の例の一部を拡大して示す（メモリデバイスの製造工程において形成される接続端子の形状の例を示す）概略断面図である。
【図５】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図６】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図７】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図８】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図９】本発明のメモリデバイス積層体の構造を説明するための概略断面図である。
【図１０】本発明のメモリデバイスの全体構成を示す概略図である。
【図１１】強誘電体材料のヒステリシス特性を説明するための図である。
【図１２】単純マトリクス構造のメモリデバイスを説明するための概略斜視図である。
【図１３】単純マトリクス構造のメモリデバイスの等価回路を示す図である。
【図１４】従来の単純マトリクス構造のメモリデバイスを示す概略平面図である。
【図１５】従来の単純マトリクス構造のメモリデバイスを示す概略平面図である。
【符号の説明】
１０、１１０ 基板
１１、１１１ 下部電極
１２、１１２ メモリ層
１３、１１３ 上部電極
１４ 絶縁体層
１５ スルーホール
１６、１６ａ、１６ｂ 接続端子
９１ 行線
９２ 列線
９３ メモリセル
ｌ 接続端子間距離
ｍ 下部電極間距離
ｎ 上部電極間距離
【発明の属する技術分野】
本発明は、単純マトリクス構造のメモリデバイス及びその製造技術に関わる。
【０００２】
【従来の技術】
メモリデバイスとして、メモリ層に種々の材料を用いたものが開発されている。例えば、強誘電体材料は比誘電率が数百から数千と極めて大きく、キャパシタの材料に用いれば大規模集積回路に好適な小面積、大容量のキャパシタが得られる。強誘電体材料は自発分極を持ち、外部電場の作用により分極方向を反転させることができるため、この特性を用いて不揮発性メモリを製造することができる。
【０００３】
強誘導体材料の分極特性は図１１に示すようなヒステリシス特性を示す。強誘電体材料に電圧Ｅを印加して分極させた場合、電圧を“０”に戻しても、点１００または点１０２で示される残留分極値±Ｐｒの状態が保持されるという特性があるため、点１００または点１０２で示される残留分極値の各々にデジタル信号の“１”，“０”を対応させることで、不揮発性メモリとして機能させることができる。
【０００４】
具体的には、閾値電圧Ｖｃを越える充分な大きさの電圧Ｖ（飽和電圧）を印加することによって、“０”を記録し、また、閾値電圧−Ｖｃ を越える充分な大きさの電圧−Ｖ（飽和電圧）を印加し、“１”の状態を記録する。この“１”の状態が記録されている場合に、電圧Ｖ を印加すると、分極状態が点１００から点１０２に転移する。この時、両分極差２Ｐｒに相当する電荷が放出される。一方、“０”の状態にあるときは、点１０２→点１０１→点１０２と分極状態が変化するので両分極差は“０”である。従って、電圧Ｖの印加によって発生する電荷量を検出することにより、記憶状態が“１”か“０”かを読出すことができる。
【０００５】
この他、メモリ層の材料に誘電体又は電荷移動錯体を用いることができる。
【０００６】
図１２は、前述の分極を利用したメモリデバイスのうち、単純マトリクス構造の具体的な構成を示す図〔図では、マトリクス構造の一部（３×３の部分）を拡大して図示〕である。このメモリデバイスは、支持体となる基板１１０の両面上に互いに交差した一対の線状の下部電極１１１、上部電極１１２が配置され、この両電極１１１、１１２間にメモリ層１１３が設けられて、上下線状電極１１１、１１２が積層方向に重なる交差部にメモリセルが構成される。ここで、積層方向とは、基板／下部電極／メモリ層／上部電極のように、製造過程において積層される方向を意味し、図では垂直方向に相当する。図１３に、単純マトリクス構造の等価回路を示す。図１３（ａ）はメモリセル配置図、同図（ｂ）は、メモリセル１２５に電圧を印加する場合の等価回路図である。
【０００７】
【発明が解決しようとする課題】
前述したような単純マトリクス構造のメモリデバイスは、持ち運びが容易になるように小型化されると同時に、メモリ容量を増大する開発がなされてきている。この単純マトリクス構造のメモリデバイスのメモリ容量は、マトリクス配線における各隣り合う線状電極間距離に大きく依存している。即ち、電極間距離が小さくなればなる程、メモリセルサイズが小さくなり、メモリ容量が大きくなるという傾向にある。従って、大容量メモリを実現するためには、マトリクス配線における電極間距離を縮小する必要がある。
【０００８】
ところで、従来の単純マトリクス構造のメモリデバイスにおいては、マトリクス配線の電極とドライバー、センサーといった外部周辺回路とを繋ぐための接続端子はマトリクス平面（メモリセルを含むエリア）外に配置した構造となっている。そのような構造の例としては、例えば、図１４に示すように、マトリクス平面の外部に接続端子を一列に配置した構造がある。かかる構造では、電極間距離ｄ１がそのまま接続端子間の距離に等しくなるため、前記のように電極間距離を縮小すればそれだけ接続端子間距離も小さくなる。接続端子間距離が小さくなると、電極と周辺回路とを繋ぐ際に隣の電極（接続端子）とショートを起こし易くなる等、周辺回路への接続が不安定になるという問題があった。
【０００９】
この問題を回避するため、例えば、図１５に示すように、電極から接続端子までの長さを各電極により変化させることにより、接続端子間距離ｄ２を大きくすることも考えられた。しかし、この場合、接続端子の配置に必要なエリアが増加し、メモリデバイスの小型化を図ることができない。
【００１０】
そこで、本発明は、各線状電極間距離が小さく、大容量メモリ及び小型化が実現できると共に、精度よく確実に周辺回路へ接続が可能な単純マトリクス構造のメモリデバイス及びその製造技術を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のメモリデバイスは、第１の線状電極と、前記第１の線状電極上に形成されたメモリ層と、前記メモリ層上に形成され、前記第１の線状電極に直交する第２の線状電極とを備えており、前記第１の線状電極と前記第２の線状電極が積層方向に重なる各交差部にメモリセルが形成される単純マトリクス構造のメモリデバイスであって、前記第１の線状電極及び前記第２の線状電極それぞれに、周辺回路と接続するための接続端子が設けられ、該接続端子の少なくとも１つが、前記メモリセル間に配置されていることを特徴とする。
【００１２】
また、本発明のメモリデバイスは、好ましくは、前記第１線状電極の接続端子又は前記第２線状電極の接続端子のうちの少なくとも１つが、前記メモリセル間に配置されている。
【００１３】
また、本発明のメモリデバイスは、好ましくは、少なくとも１組の隣合う前記接続端子同士の距離が、隣合う前記第１の線状電極間距離及び隣合う前記第２の線状電極間距離の何れよりも大きい。
【００１４】
また、本発明のメモリデバイスは、好ましくは、全組の隣合う前記接続端子同士の距離が、隣合う前記第１の線状電極間距離及び隣合う前記第２の線状電極間距離の何れよりも大きい。
【００１５】
本発明のメモリデバイスにおいて、メモリ層はゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法により形成することができる。また、メモリ層は、強誘電体からなることができ、好ましくはチタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体からなる。また、メモリ層は、電荷移動錯体からなることもできる。
【００１６】
本発明のメモリデバイスは、これを積層方向に複数重ね合わせて、メモリデバイス積層体とすることができる。
【００１７】
本発明のメモリデバイスは、電子機器のメモリとして使用することができる。情報処理機器とは、コンピュータ、プリンタ等のＣＰＵ、メモリ、データの入出力装置を備えたものをいう。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、図を参照して説明する。
【００１９】
（メモリデバイス製造工程）
図１は、本発明のメモリデバイスの製造工程を示す図である。本実施形態ではメモリ層としての強誘電体層を形成する工程を備えている。
１）下部電極形成工程（図１（ａ））
基板１０上に下部電極層１１を形成する。基板１０は、メモリ層の成形プロセスに対する耐熱性および耐食性を備えている。例えば、耐熱性については、メモリ層の成形プロセスによって、例えば４００℃〜９００℃以上となることがあるため、これらの温度に耐えられる性質を備えていることが好ましい。基板が耐熱性に優れていれば、メモリ層の成形条件において、温度設定が自由に行えるからである。このような材料としては、例えば、石英ガラス、ソーダガラス、コーニング７０５９、日本電気ガラスＯＡ―２等の耐熱性ガラスがある。特に、石英ガラスは、耐熱性に優れる。その歪点は、通常のガラスが４００℃〜６００℃であるのに対し、１０００℃である。
【００２０】
下部電極層１１は、直流スパッタ法、電子ビーム蒸着法等で白金を成膜することで得られる。白金の他に好適な電極として、パラジウム等の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電性化合物がある。但し、下部電極に多結晶シリコンを使用すると、多結晶シリコンがメモリ層に酸化されてしまい、界面に低誘電率のシリコン酸化物が形成されるため、キャパシタの特性が劣化してしまう。従って、下部電極層の材料の選択には注意を要する。
【００２１】
下部電極層１１の成膜後、レジスト（図示せず）を塗布し、線状にパターニングを行い、これをマスクとしてドライエッチングを施す。かかる工程により、線状の複数の下部電極１１が形成されることになる。なお、図では、左右方向に線状となっている。
２）メモリ層形成工程（図１（ｂ））
下部電極１１上に強誘電体からなるメモリ層１２を成膜する。本実施の形態ではゾル・ゲル法で強誘電体層をメモリ層１２として成膜する場合について説明する。メモリ層１２としての強誘電体層は、キャパシタに使用できるものあれば、その組成は任意のものを適用することができる。例えば、ＰＺＴ系圧電性材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。具体的には、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）等を適用することができる。
【００２２】
ゾル・ゲル法で成膜する場合は、強誘電体層を形成可能な金属成分の水酸化物の水和錯体、即ち、ゾルを下部電極１１及び基板１０上に塗布・乾燥・脱脂処理して強誘電体膜前駆体とし、この前駆体をＲＴＡ処理で結晶化して強誘電体薄膜を得る。
【００２３】
また、上述したゾル・ゲル法に限らず、高周波スパッタ、ＭＯＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ Ｐｒｏｃｅｓｓ）、印刷法等でもメモリ層１２としての強誘電体層を成膜することができる。スパッタ成膜法に関しては、特開平８−２７７１９５号公報や、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３２ ｐｐ４１２２−４１２５“Ｐｒｅｐａｒａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｒｉｚａｔｉｏｎ ｏｆ Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３ Ｔｈｉｎ Ｆｉｌｍｓ ｂｙ Ｒｅａｃｔｉｖｅ Ｓｐｕｔｔｅｒｉｎｇ Ｕｓｉｎｇ ａｎ Ａｌｌｏｙ Ｔａｒｇｅｔ”等の文献に詳細に記述されている。
【００２４】
また、印刷法による強誘電体層の成膜に関しては、特開平３−１２８６８１号公報等に詳細に開示されている。
【００２５】
強誘電体層の成膜後、レジスト（図示せず）を塗布し、表面が平滑になるように、これをマスクとしてドライエッチングを施す。
【００２６】
メモリ層１２としては、上述した強誘電体層に代えて、電荷移動錯体層を形成することもできる。この電荷移動錯体層を形成する具体的な材料としては、７，７，８，８−テトラシアノキノジメタン（ＴＣＮＱ）をベースとし、Ｃｕ等をドナーとして用いた有機金属電荷錯体を好適に用いることができる。その他、メモリ層１２として、誘電体層を形成することもでき、この誘電体層を形成する材料も所望の材料を適宜選択して用いることができる。
３）上部電極形成工程（図１（ｃ））
上部電極層１３は、直流スパッタ法、電子ビーム蒸着法等で白金を成膜することで得られる。白金の他に好適な電極として、パラジウム等の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電性化合物がある。但し、下部電極と同様に、上部電極の材料の選択には注意を要する。
【００２７】
上部電極層１３の成膜後、レジスト（図示せず）を塗布し、下部電極１１と直交する方向（Ｙ方向）に線状にパターニングを行い、これをマスクとしてドライエッチング等を施す。
４）絶縁体層形成工程（図１（ｄ））
前記１）〜３）の工程を経た後、上部電極層１３上に、通常の方法、例えば、ＰＳＧやＳｉＯ２又はＳｉ３Ｎ４等を用いて、常圧ＣＶＤやプラズマＣＶＤ等により、絶縁体層１４を形成する。この絶縁体層１４の形成により、隣接するメモリセル間に該絶縁体層１４が入り込み、クロストークの軽減が図られている。
５）接続端子形成工程（図２〜４）
接続端子１６の形成については、図２（ａ）の平面図に示すように、上部電極１３の接続端子１６を形成する場合と、図２（ｂ）の平面図に示すように、下部電極１１の接続端子１６を形成する場合のそれぞれがある。メモリセル間に上部電極１３又は下部電極１１の各接続端子１６を配置する位置に、レーザー光を照射、あるいはレジストマスクを用いてドライエッジングすること等により、それぞれ積層方向にスルーホール１５を形成する（図３（ａ）、（ｂ））。ここで形成されたスルーホール１５内に、無電界メッキあるいは蒸着等により、Ｃｕ、Ｎｉ、Ａｕ、Ｐｔ等の金属を充填し、上下導通をとる。次に、一般に電気配線において電線同士の接続に用いられる嵌合型接続端子等に施される錫めっきや金めっきを施して外部との接続部を設けることにより、接続端子１６を形成する（図４（ａ）、（ｂ））。なお、図２（ａ）は、上部電極１３の接続端子１６が配置された例の模式図（平面図）であり、図３（ａ）及び図４（ａ）は、上部電極１３の接続端子１６を形成するときの工程図（図２（ａ）のＡ−Ａ線断面図）である。また、図２（ｂ）は、下部電極１１の接続端子１６が配置された例の模式図（平面図）であり、図３（ｂ）及び図４（ｂ）は、下部電極１１の接続端子１６を形成するときの工程図（図２（ｂ）のＢ−Ｂ線断面図）である。
【００２８】
（構造の説明）
図４は、本発明のメモリデバイスの構造の例の一部を拡大して示す概略断面図であり、図５及び６は、本発明のメモリデバイスの構造の例を示す概略平面図である。各例において、メモリデバイス１は、図４に示すように、基板１０、下部電極１１、メモリ層１２、上部電極１３、絶縁体層１４、接続端子１６を備えている（図５では、下部電極１１、上部電極１３及び接続端子１６のみ示し、他は省略する）。下部電極１１は基板１０上に形成されており、メモリ層１２は下部電極１１上に形成されている。上部電極１３はメモリ層１２上に形成され、下部電極１１に直交するように配置されている。絶縁体層１４は上部電極１３上に形成されている。また、下部電極１１と上部電極１３が積層方向に重なる各交差部には、メモリセルが形成される。そして、下部電極１１及び上部電極１３それぞれに、周辺回路と接続するための接続端子１６ａ、１６ｂが設けられ、該接続端子１６ａ、１６ｂの少なくとも１つが、前記メモリセル間に配置されている。
【００２９】
なお、各例はデコーダ等の周辺回路を示していないが、メモリデバイスは、メモリを駆動するための種々の周辺回路を基板上に備えており、これらの周辺回路の形成は、通常の半導体ＩＣプロセスを用いることによって容易に形成することができる。
【００３０】
図５に示す例では、電極間距離が同程度である下部電極１１及び上部電極１３の各接続端子１６ａ、１６ｂの全部が、前記メモリセル間に配置されている。
【００３１】
また、本例では、全組の隣合う前記接続端子１６ａ、１６ｂ同士の距離ｌが、隣合う下部電極１１間距離ｍ及び隣合う上部電極１３間距離ｎの何れよりも大きい（各距離ｌ、ｍ及びｎは、同一でも異なっていても良い）。ここで、接続端子同士の距離とは、下部電極１１の接続端子１６ａ同士の距離、上部電極１３の接続端子１６ｂ同士の距離、及び下部電極１１の接続端子１６ａと上部電極１３の接続端子１６ｂとの距離の何れのこともいう。
【００３２】
図５に示す例の構造であると、接続端子１６ａ、１６ｂ同士の距離ｌが大きいため、電極１１，１３と周辺回路とを繋ぐ際に隣の電極１１，１３（接続端子１６ａ、１６ｂ）とショートを起こす可能性が減少する。これにより、周辺回路への接続の安定化を図ることができる。また、接続端子の配置に必要なエリアを増加させる必要もない。従って、大容量メモリの実現と小型化と周辺回路の接続の安定化とを同時に達成できる。
【００３３】
なお、本発明においては、接続端子１６ａ、１６ｂの少なくとも１つが、前記メモリセル間に配置されている限り、接続端子１６ａ、１６ｂ同士の距離ｌに特に制限はないが、少なくとも１組の隣合う接続端子１６ａ、１６ｂ同士の距離ｌが、隣合う下部電極１１間距離及び隣合う上部電極１３間距離の何れよりも大きいことが好ましい。
【００３４】
図６に示す例では、下部電極１１及び上部電極１３のうち、一方の各接続端子の全部が、前記メモリセル間に配置されている構造で、それ以外は図５に示す例の構造と同様である。具体的には、上部電極１３の接続端子１６ｂの全部が前記メモリセル間に配置れており、下部電極１１の接続端子１６ａの全部が外部に一列に配置している構造である。このような構造では、下部電極１１の各接続端子１６ａは通常のものと同様であるが、上部電極１３の接続端子１６ｂは他の接続端子から一層離間して配置することができる。このため、上部電極１３の接続端子１６ｂに関しては、図５に示す例以上の効果を発現することができる。
本発明のメモリデバイスは、図５及び６に示す例の他、種々の変更形態とすることが可能である。例えば、図５に示す例において、接続端子１６ａ、１６ｂの配置パターンを代えたものとして、接続端子１６ａ、１６ｂそれぞれが四隅にジグザグ状をとるような配置パターン（図７参照）や、接続端子１６ａ、１６ｂそれぞれが斜めのある領域を形作るような配置パターン（図８参照）とすることもでき、その配置パターンには特に制限されない。また、図５及び６に示す例では、下部電極１１間距離と上部電極１３間距離とが同程度のものを用いたが、それらが異なるものを用いることもできる。
【００３５】
以上の各例では、単層構造の単純マトリクス構造型メモリデバイス（以下、単層体ともいう）を説明したが、このようなメモリデバイスを積層方向に複数重ね合わせたメモリデバイス積層体とすることができる。メモリデバイス積層体の例としては、図９に示すような、３層体等が挙げられる。このような積層体は、単層体を積層方向に接続端子１６が連続するように構成することが必要であり、また、同一の接続端子の配置を有する単層構造のメモリデバイスを用いて重ね合わせる構造とすることが必要である。かかる構成により、前記の単層構造のメモリデバイスと同様に本発明の効果を発現することができる。
【００３６】
尚、図９に示す構造では、各単層体の下部電極１１が連続する接続端子により短絡されている。また、同時に各単層体の上部電極１３についても連続する接続端子によりメモリセル間又はメモリセル間以外の領域外（周辺領域）で短絡されていてもよい。この場合、各層に層選択電極を設け（例えば、単層体の下部電極１１に対して絶縁体を介して設け）、これに選択的に電圧を印加することで各単層体のセルの書込み・読み出しの選択を行うことができるようにする。
【００３７】
（強誘電体メモリデバイス書込み・読み出し動作）
以下、強誘電体材料を用いた場合を例にしてのメモリデバイスの書込み・読み出し動作について説明する。
【００３８】
図１０に本発明のメモリデバイスの全体構成図を示す。下部電極、上部電極には、それぞれＸ方向デコーダの行線９１、Ｙ方向デコーダの列線９２が接続されている。かかる図に基づいて、メモリデバイスの書込み・読み出し動作を説明する。なお、強誘電体の残留分極値が−Ｐｒとなる場合を”１”、Ｐｒとなる場合を”０”として説明を行う。
【００３９】
最初に、書込み動作について説明する。外部から供給されるアドレス信号に基づいて、前記Ｘ方向デコーダ、Ｙ方向デコーダにより、書き込み対象となるメモリセル９３が選択される。各デコーダには電圧発生器より±１／２Ｖの電圧信号が供給され、かかる電圧信号は選択されたメモリセル９３に対応する行線、列線に出力される。なお、Ｖはヒステリシス特性における飽和電圧であり、自発分極を生じさせるためのしきい値電圧は１／２以上であるとする。
【００４０】
ここで、Ｘ方向デコーダとＹ方向デコーダでは、供給される電圧信号の極性は常に互いに逆極性となっている。すなわち、選択したメモリセル９３に”１”を書き込む場合は、Ｘ方向デコーダには−１／２Ｖ、Ｙ方向デコーダには＋１／２Ｖが供給され、”０”を書き込む場合は、Ｘ方向デコーダには＋１／２Ｖ、Ｙ方向デコーダには−１／２Ｖが供給されることになる。
【００４１】
その結果、選択したメモリセル９３に電圧＋Ｖ（もしくは−Ｖ）が印加されることとなり、メモリセル内の強誘電体層が分極する。分極した後は、電圧Ｖが印加されない状態においても残留分極値−Ｐｒが保持されるため、”１”を記憶することができる。
【００４２】
なお、選択したメモリセル９３と同じ行線、列線に接続される非選択メモリセルに対しては、印加される電圧が１／２となるため、自発分極は生じず、書込みは行われない。
【００４３】
次に読み出し動作について説明する。読み出し時においては、常に、Ｘ方向デコーダには＋１／２Ｖが、Ｙ方向デコーダには−１／２Ｖが供給される。その結果、選択したメモリセルには電圧＋Ｖが印加され、記録状態が”１”、すなわち残留分極値が−Ｐｒの場合には、分極状態が−ＰｒからＰｒに分極反転することになる。一方、記憶状態が”０”、すなわち残留分極値がＰｒの場合には、分極状態はＰｒから一旦増加した後またＰｒに戻るため、残留分極値はＰｒのままとなる。
【００４４】
従って、記録状態が”１”の場合にのみ、分極状態が−ＰｒからＰｒに反転し、電荷が放出されて反転電流が生じる。なお、記録状態が”０”の場合にも、少量の電流が生じるが、前記反転電流に比べ充分に小さいものとなる。前記反転電流は電圧変換された後センスアンプにおいて基準電圧と比較され、基準電圧より大きい場合に記録状態”１”として読み出されることになる。記録状態が”１”だった場合には再度書き込みを行い、Ｐｒから−Ｐｒに戻す。
【００４５】
（その他変形例）
本発明のメモリデバイスは、メモリを備える全ての電子機器、例えばコンピュータの内部記憶装置、メモリスティック、メモリカードなどに用いることができる。
【００４６】
なお、本発明は上述したような実施例に限定されることなく、種々に変形して適用することが可能である。本発明は、例えば、前述したように、メモリ層として、強誘電体層の代わりに、誘電体層を設けることもできる。また、本発明は、前述したように、メモリ層として、強誘電体層の代わりに、電圧によりインピーダンスが変化し２値をとる電荷移動錯体材料を用いて電荷移動錯体層を設けことにより、単純マトリクス構造の不揮発メモリとして適用することもできる。
【００４７】
【発明の効果】
本発明によれば、前記単純マトリクス構造内に、接続端子が配置したことにより、各線状電極間距離が小さく、大容量メモリが実現できると共に、精度よく確実に、安定した端子の接続ができ、特に積層した場合にも端子エリアが拡大しない。
【図面の簡単な説明】
【図１】本発明のメモリデバイスの製造工程を示す。
【図２】メモリデバイスの製造工程において形成される接続端子の位置を示す概略平面図である。
【図３】メモリデバイスの製造工程において形成されるスルーホールの形状の例を示す概略断面図である。
【図４】メモリデバイスの構造の例の一部を拡大して示す（メモリデバイスの製造工程において形成される接続端子の形状の例を示す）概略断面図である。
【図５】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図６】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図７】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図８】本発明のメモリデバイスの構造を説明するための概略平面図である。
【図９】本発明のメモリデバイス積層体の構造を説明するための概略断面図である。
【図１０】本発明のメモリデバイスの全体構成を示す概略図である。
【図１１】強誘電体材料のヒステリシス特性を説明するための図である。
【図１２】単純マトリクス構造のメモリデバイスを説明するための概略斜視図である。
【図１３】単純マトリクス構造のメモリデバイスの等価回路を示す図である。
【図１４】従来の単純マトリクス構造のメモリデバイスを示す概略平面図である。
【図１５】従来の単純マトリクス構造のメモリデバイスを示す概略平面図である。
【符号の説明】
１０、１１０ 基板
１１、１１１ 下部電極
１２、１１２ メモリ層
１３、１１３ 上部電極
１４ 絶縁体層
１５ スルーホール
１６、１６ａ、１６ｂ 接続端子
９１ 行線
９２ 列線
９３ メモリセル
ｌ 接続端子間距離
ｍ 下部電極間距離
ｎ 上部電極間距離
Claims (14)
- 第１の線状電極と、前記第１の線状電極上に形成されたメモリ層と、前記メモリ層上に形成され、前記第１の線状電極に直交する第２の線状電極とを備えており、前記第１の線状電極と前記第２の線状電極が積層方向に重なる各交差部にメモリセルが形成される単純マトリクス構造のメモリデバイスであって、前記第１の線状電極及び前記第２の線状電極それぞれに、周辺回路と接続するための接続端子が設けられ、該接続端子の少なくとも１つが、前記メモリセル間に配置されていることを特徴とするメモリデバイス。
- 前記第１線状電極の接続端子又は前記第２線状電極の接続端子のうちの少なくとも１つが、前記メモリセル間に配置されていることを特徴とする請求項１記載のメモリデバイス。
- 少なくとも１組の隣合う前記接続端子同士の距離が、隣合う前記第１の線状電極間距離及び隣合う前記第２の線状電極間距離の何れよりも大きいことを特徴とする請求項１又は２記載のメモリデバイス。
- 全組の隣合う前記接続端子同士の距離が、隣合う前記第１の線状電極間距離及び隣合う前記第２の線状電極間距離の何れよりも大きいことを特徴とする請求項３記載のメモリデバイス。
- 前記メモリ層が、強誘電体からなる請求項１〜４の何れかに記載のメモリデバイス。
- 前記メモリ層が、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体からなることを特徴とする請求項５記載のメモリデバイス。
- 前記メモリ層は、電荷移動錯体からなる請求項１〜４の何れかに記載のメモリデバイス。
- 前記メモリ層は、ゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法により形成されたものであることを特徴とする請求項１〜７の何れかに記載のメモリデバイス。
- 請求項１〜８の何れかに記載のメモリデバイスを積層方向に複数重ね合わせてなることを特徴とするメモリデバイス積層体。
- ２つの線状電極が積層方向に重なる各交差部にメモリセルが形成される単純マトリクス構造のメモリデバイスの製造方法であって、基板上に第１の線状電極を複数形成する第１工程と、前記第１の線状電極上にメモリ層を形成する第２の工程と、前記メモリ層上に第２の線状電極を複数形成する第３の工程と、前記第１の線状電極及び前記第２の線状電極それぞれの接続端子を、前記メモリセル間に形成する第４の工程とを備えることを特徴とするメモリデバイス製造方法。
- 前記メモリ層が、強誘電体からなる請求項１０記載のメモリデバイス製造方法。
- 前記メモリ層が、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ３）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ３）のうち何れかの強誘電体からなることを特徴とする請求項１１記載のメモリデバイス製造方法。
- 前記メモリ層が、電荷移動錯体からなる請求項１０記載のメモリデバイス製造方法。
- 請求項１〜８の何れかに記載のメモリデバイスをメモリとして備えた電子機器。
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