JP4124010B2 - 強誘電体メモリおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリすなわち強誘電体キャパシタの分極を利用してビット情報を記憶する半導体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、書き換え可能な不揮発性半導体メモリの一種である。強誘電体の分極のメカニズムは、例えば下記の非特許文献１に記載されている。また、強誘電体メモリの構成は、例えば下記特許文献１、２に開示されている。
【０００３】
特許文献１の図５にも示されているように、一般的な強誘電体メモリでは、強誘電体キャパシタの一端がドライブ線に接続され、他端が選択トランジスタを介してビット線に接続される。この強誘電体キャパシタの分極状態が、ビット情報となる。例えば、強誘電体キャパシタが正に分極した状態を‘１’とし、負に分極した状態を‘０’とすることができる。
【０００４】
ドライブ線がハイレベルで且つ選択トランジスタがオンしているとき、強誘電体キャパシタの分極状態（正または負）に応じて、ビット線の電位が変化する。このビット線電位は、センスアンプでハイレベルまたはローレベルに増幅されて、外部に出力される。
【０００５】
強誘電体メモリは、破壊読み出し型であるため、ビット値を読み出す度に再書き込みを行う必要がある。上述のセンスアンプで増幅された電位をビット線に印加することによって、強誘電体キャパシタの両端に再書き込み電圧が印加され、強誘電体キャパシタに対する再書き込みが行われる。
【０００６】
【非特許文献１】
塩嵜忠監修「強誘電体薄膜集積化技術」（株）サイエンスフォーラム、１９９２年２月２８日、ｐ．２０５−２１３
【特許文献１】
特開平５−８２８０２号公報（第２頁、図５−８）
【特許文献２】
特開平２００１−１５６２６３号公報（第３−７頁、図１−９）
【０００７】
【発明が解決しようとする課題】
近年、強誘電体メモリの高速読み出しに対する要請が大きい。本願発明者は、強誘電体メモリの読み出し速度を遅くしている要因について、以下のような検討を行った。
【０００８】
図９は、強誘電体キャパシタの端子間に読み出し電圧が印加されてからセンスアンプを起動するまでの遅延時間と、かかる強誘電体キャパシタの読み出しマージンとの関係を示すグラフである。ここで、読み出しマージンとは、強誘電体メモリの１チップ内に設けられた強誘電体キャパシタ（例えば２０００個程度）のうち、読み出される記憶値が‘１’の場合の最低電圧と‘０’の場合の最高電圧との電位差である。なお、ここでは、ビット線に読み出された電位のハイレベルを‘１’、ローレベルを‘０’とする。図９において、縦軸はマージン（ボルト）であり、且つ、横軸は遅延時間（ナノ秒）である。図９では、読み出し電圧が２ボルトの場合、読み出し電圧が３ボルトの場合、および、読み出し電圧が３．６ボルトの場合が示されている。
【０００９】
例えば０．４Ｖのマージンを得たい場合、遅延時間は、読み出し電圧が２ボルトであれば４００ナノ秒程度、読み出し電圧が３ボルトであれば６０ナノ秒程度、読み出し電圧が３．６ボルトであれば４０ナノ秒程度となる。
【００１０】
図１０（Ａ）〜（Ｃ）は、ビット線への読み出された電位（読み出される記憶値が‘１’の場合の最低電圧と‘０’の場合の最高電圧）と遅延時間との関係を示すグラフである。図１０（Ａ）〜（Ｃ）において、縦軸はビット線電位（ボルト）であり、横軸は遅延時間（ナノ秒）である。また、（Ａ）は書き込み電圧が２ボルトの場合、（Ｂ）は書き込み電圧が３ボルトの場合、（Ｃ）は書き込み電圧が３．６ボルトの場合である。
【００１１】
図１０（Ａ）〜（Ｃ）からわかるように、ビット値が‘１’の場合は、読み出し電位が時間に大きく依存する。一方、ビット値が‘０’の場合は、読み出し電位が時間にあまり依存しない。‘１’は分極の反転を伴う場合であり、‘０’は分極の反転を伴わない場合であるため、分極の反転に時間がかかっていることがわかる。
【００１２】
図１１（Ａ）、（Ｂ）は、図１０（Ａ）〜（Ｃ）の曲線をビット値‘０’の場合とビット値‘１’に分けて示したグラフである。図１１（Ａ），（Ｂ）において、縦軸はビット線電位（ボルト）であり、横軸は書き込み時間（ナノ秒）である。
【００１３】
図１１（Ａ），（Ｂ）からわかるように、ビット値‘０’の場合は、ビット線電位と遅延時間との関係を示す曲線の形状は、読み出し電圧に依らずほぼ同じである。これに対して、ビット値‘１’の場合（書き込みが分極反転を伴う場合）は、読み出し電位と遅延時間との関係を示す曲線の形状は、読み出し電圧に依って大きく異なる。
【００１４】
このように、十分なマージンを確保しつつ強誘電体メモリの動作速度を速くするためには、強誘電体キャパシタの読み出し電圧を高くすることが望ましい。
【００１５】
しかしながら、強誘電体メモリの読出電圧を高くすると、消費電力が増大するという欠点が生じる。さらに、かかる電圧を高くすると、強誘電体キャパシタの電界強度が高くなるので、絶縁体としての信頼性の劣化が促進されてしまうという欠点も生じる。
【００１６】
このため、強誘電体キャパシタへの印加電圧を高くすることなしに、強誘電体メモリの高速書き込み動作を実現する技術が望まれる。
【００１７】
図１２は、強誘電キャパシタの再書き込みを行う際の分極メカニズムを説明するための概念図であり、上記非特許文献１の図−１と同じ図面である。
【００１８】
図１２において、強誘電体層１２０２には、下部電極１２０１および上部電極１２０３によって、電圧が印加される。これにより、まず、強誘電体層１２０２内の複数箇所に、くさび形の、反転分極の核１２０４が形成される（図１２（Ａ）参照）。これらの核は、上部・下部電極層１２０１，１２０３と強誘電体層１２０２との界面に発生する。そして、これらの核は、縦方向に成長して、他方の電極層に達する（図１２（Ｂ）参照）。さらに、これらの核は、横方向へ成長して互いに合体する（図１２（Ｃ）参照）。これにより、強誘電体キャパシタの分極反転が、飽和状態になる。
【００１９】
ここで、反転分極の核では、縦方向の成長速度が速く、且つ、横方向の成長速度が遅い。したがって、強誘電体キャパシタの分極反転に要する時間は、核の横方向の成長時間に大きく依存する。
【００２０】
このように、強誘電体メモリの書き込み速度を向上させるためには、再書き込みを行う際に、反転分極核の横方向の成長時間を短縮させることが、非常に有効である。
【００２１】
【課題を解決するための手段】
（１）第１の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリに関する。
そして、強誘電体キャパシタが、半導体基体上に形成された下部電極層と、下部電極層上に形成された強誘電体層と、強誘電体層上に形成された上部電極層と、下部電極層の上面または上部電極層の下面の少なくとも一方に複数個形成され、厚さが強誘電体層の１０パーセント且つ間隔が強誘電体キャパシタの寸法の１０パーセント以下の、強誘電体層中の反転分極核を発生し易くするための分極核発生電極とを備える。
第１の発明によれば、分極核発生電極の厚さを強誘電体層の１０パーセントとしたので、誘電体キャパシタの耐圧性を損なうことなく、この分極核発生電極で反転分極核を発生し易くすることができる。また、分極核発生電極の間隔を強誘電体キャパシタの寸法の１０パーセント以下としたので、反転分極核の横方向の成長時間を十分に短くすることができる。
【００２２】
（２）第２の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリに関する。
そして、強誘電体キャパシタが、半導体基体上に形成された下部電極層と、下部電極層上に形成された強誘電体層と、強誘電体層上に形成された上部電極層と、下部電極層の上面または上部電極層の下面の少なくとも一方に複数個形成された、強誘電体層中の反転分極核を発生し易くするための分極核発生電極とを備え、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第２の発明によれば、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され且つ下部電極層および上部電極層のうち分極核発生電極が形成された側の電極層が強誘電体層中に含有される金属元素を含まないので、分極核発生電極上で反転分極核が安定して形成される可能性が高くなる。したがって、反転分極核が均一な間隔で発生する可能性が高くなるので、強誘電体メモリの高速動作を安定的に確保できる。
加えて、第２の発明では、分極核発生電極で反転分極核が発生し易く、且つ、下部電極層および上部電極層のうち分極核発生電極が形成された側の電極層で反転分極核が発生し難いので、分極核発生電極の厚さを上記第１の発明の場合よりも薄くしても、反転分極核を安定に均一間隔で形成することができる。このため、分極核発生電極と対向電極との間隔を第１の発明よりも長くすることができる分だけ、強誘電体キャパシタの耐圧性を向上させることができる。
【００２３】
（３）第３の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリに関する。
そして、強誘電体キャパシタが、半導体基体上に形成された下部電極層と、下部電極層上に形成された強誘電体層と、強誘電体層上に形成された上部電極層と、下部電極層の上面または上部電極層の下面の少なくとも一方に複数個形成された、強誘電体層中の反転分極核を発生し易くするための分極核発生電極とを備え、分極核発生電極が、強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金を用いて下部電極層の上面または上部電極層の下面に埋め込まれた非突起電極であり、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第３の発明によれば、上記第２の発明と同様、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され且つ下部電極層および上部電極層のうち分極核発生電極が形成された側の電極層が強誘電体層中に含有される金属元素を含まないので、分極核発生電極を非突起電極にしたにも拘わらず、反転分極核を分極核発生電極上で安定して形成することができる。
加えて、分極核発生電極を非突起電極としたので、上記第２の発明よりも強誘電体キャパシタの耐圧性を向上させることができる。
【００２４】
（４）第４の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層の上面に、厚さが強誘電体層の１０パーセント且つ間隔が強誘電体キャパシタの寸法の１０パーセント以下の、強誘電体層中の反転分極核を発生し易くするための分極核発生電極を複数個形成する第２工程と、下部電極層上に強誘電体層を形成する第３工程と、強誘電体層上に上部電極層を形成する第４工程とを含む。
第４の発明によれば、高速動作が可能な強誘電体メモリを簡単な工程で安価に製造することができる。
【００２５】
（５）第５の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層上に強誘電体層を形成する第２工程と、強誘電体層の上面に、厚さが強誘電体層の１０パーセント且つ間隔が強誘電体キャパシタの寸法の１０パーセント以下の、強誘電体層中の反転分極核を発生し易くするための分極核発生電極を複数個形成する第３工程と、強誘電体層上および分極核発生電極上に上部電極層を形成する第４工程とを含む。
第５の発明によれば、高速動作が可能な強誘電体メモリを簡単な工程で安価に製造することができる。
【００２６】
（６）第６の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層の表面にレジストパターンを形成する第２工程と、レジストパターンを介して下部電極層上に導電性材料を堆積する第３工程と、レジストパターンを除去することにより下部電極層上に分極核発生電極を複数個形成する第４工程と、下部電極層および分極核発生電極上に強誘電体層を形成する第５工程と、強誘電体層上に上部電極層を形成する第６工程とを含み、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第６の発明によれば、高速動作が可能で、反転分極核を分極核発生電極上で安定して形成することができ、且つ、耐圧性に優れた強誘電体メモリを簡単な工程で安価に製造することができる。
【００２７】
（７）第７の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層上に強誘電体層を形成する第２工程と、強誘電体層の上面にレジストパターンを形成する第３工程と、レジストパターンを介して強誘電体層上に導電性材料を堆積する第４工程と、レジストパターンを除去することにより強誘電体層上に分極核発生電極を複数個形成する第５工程と、強誘電体層上および分極核発生電極上に上部電極層を形成する第６工程とを含み、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金を用いて上部電極層の下面に埋め込まれた非突起電極であり、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第７の発明によれば、高速動作が可能で、反転分極核を分極核発生電極上で安定して形成することができ、且つ、耐圧性に優れた強誘電体メモリを簡単な工程で安価に製造することができる。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００３１】
第１の実施の形態
以下、この発明の第１の実施の形態に係る強誘電体メモリ１００について、図１〜図３を用いて説明する。強誘電体メモリの回路構成は、従来と同様であるので、説明を省略する。この実施の形態に係る強誘電体メモリは、強誘電体キャパシタの構造が、従来の強誘電体メモリと異なる。
【００３２】
図１は、この実施の形態に係る強誘電体キャパシタの構造を概念的に示す断面図である。
【００３３】
図１に示したように、シリコン基板１１０上には酸化シリコン膜１２０が形成され、この酸化シリコン膜１２０上に強誘電体キャパシタ１３０が形成される。この強誘電体キャパシタ１３０は、下部電極層１３１と、多数個の分極核発生電極１３２，１３２，・・・と、強誘電体層１３３と、上部電極層１３４とを備えている。
【００３４】
下部電極層１３１、分極核発生電極１３２および上部電極層１３４は、例えば白金やイリジウム等で形成される。また、白金やイリジウムを含む合金を使用することもできる。さらには、例えばＩｒＯ2／Ｉｒ、Ｐｔ／ＩｒＯ2／Ｉｒの積層構造であってもよい。
【００３５】
また、強誘電体層１３３は、ＳｒＢｉ2Ｔａ2Ｏ9、ＰｂＺｒxＴｉ1-x（０≦ｘ≦１、一般にＰＺＴと称される）、ＰｂＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12等で形成される。また、ＳｒＢｉ2Ｔａ2Ｏ9におけるＴａの一部（例えば５〜２０％）をＮｂに一部置換したもの（一般にＳＢＴＮと称される）を強誘電体層１３３の形成材料にすることもできる。
【００３６】
次に、強誘電体キャパシタ１３０の製造方法について、図２を用いて説明する。
【００３７】
▲１▼まず、シリコン基板１１０上に、例えば、プラズマＴＥＯＳ（テトラエチルオキシシラン）法を用いて、酸化シリコン膜１２０を形成する（図２（Ａ）参照）。酸化シリコン膜の膜厚は、例えば２００ｎｍである。
【００３８】
▲２▼酸化シリコン膜１２０上に、例えばＲＦ(Radio Frequency)スパッタリング法等を用いて白金等を堆積することにより、下部電極層１３１を形成する（図２（Ａ）参照）。下部電極層１３１の厚さは、例えば２００ｎｍである。
【００３９】
▲３▼下部電極層１３１の表面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン２０１を形成する（図２（Ｂ）参照）。
【００４０】
▲４▼例えばＲＦ(Radio Frequency)スパッタリング法等を用いて、全面に白金等を堆積する。その後、レジストパターン２０１を除去する。このとき、レジストパターン２０１上に堆積された白金等も除去される。これにより、突起状の分極核発生電極１３２が形成される（図２（Ｃ）参照）。分極核発生電極１３２の厚さ（高さ）は、特に限定されないが、強誘電体キャパシタ１３０の耐圧性を損なわず且つ反転分極の核が形成されやすい厚さに決定される（後述）。また、分極核発生電極１３２の間隔は、反転分極核の横方向の成長時間が十分に短くなるように決定される（後述）。本発明者の検討によれば、分極核発生電極１３２の厚さは例えば強誘電体層１３３の膜厚の１０％程度が望ましく、分極核発生電極１３２の間隔は例えばキャパシタ寸法の１０％以下が望ましい（後述）。
【００４１】
▲５▼下部電極層１３１および分極核発生電極１３２上に、例えばスピンコート法を用いて、強誘電体膜を形成する。この後、７００℃の酸素ガス中で６０分間アニールすることにより、この強誘電体膜を結晶化する。これにより、強誘電体層１３３が形成される（図２（Ｄ）参照）。強誘電体層１３３の膜厚は、例えば１２０ｎｍである。
【００４２】
▲６▼最後に、強誘電体層１３３の表面に、例えばＲＦスパッタリング法等を用いて白金等を堆積することにより、上部電極層１３４を形成する（図１参照）。上部電極層１３４の厚さは、例えば２００ｎｍである。
【００４３】
次に、強誘電体キャパシタ１３０を用いることによって強誘電体メモリの高速動作が実現される理由を説明する。
【００４４】
図３は、強誘電体キャパシタ１３０内に反転分極核が形成された状態を概念的に示す断面図である。
【００４５】
分極核発生電極１３２が形成された領域では、強誘電体層１３３の膜厚が小さいので、電界強度が高く、したがって反転分極の核が発生し易くなる。このため、分極核発生電極１３２の間隔を十分に短くすることにより、反転分極核が生成される間隔を、従来よりも短くすることが可能である。反転分極核の生成間隔が短い場合、各反転分極核の横方向への成長量（図３の符号Ｌ参照）は、少なくてもよいことになる。したがって、この実施の形態によれば、強誘電体層１３３全体が反転分極されるための所要時間を短縮することができる。
【００４６】
また、強誘電体層１３３の厚さを全体的に薄くする場合と比較して、強誘電体キャパシタ１３０の耐圧特性を損ない難い。
【００４７】
上述のような理由から（図９〜図１２参照）、強誘電体メモリの動作速度を向上させるためには、強誘電体キャパシタの強誘電層内に形成される核の、横方向の成長時間を短縮させることが、非常に有効である。したがって、この実施の形態によれば、強誘電体メモリの動作速度を向上させることができる。
【００４８】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００４９】
第２の実施の形態
次に、この発明の第２の実施の形態に係る強誘電体メモリについて、図４を用いて説明する。この実施の形態は、下部電極層を部分エッチングすることによって分極核発生電極を形成する点で、上述の第１の実施の形態と異なる。
【００５０】
図４（Ａ）〜（Ｄ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、図４（Ａ）〜（Ｄ）を用いて、この実施の形態に係る製造方法を説明する。
【００５１】
▲１▼まず、シリコン基板１１０上に、例えば、プラズマＴＥＯＳ（テトラエチルオキシシラン）法を用いて、酸化シリコン膜１２０を形成する（図４（Ａ）参照）。酸化シリコン膜の膜厚は、例えば２００ｎｍである。
【００５２】
▲２▼酸化シリコン膜１２０上に、例えばＲＦ(Radio Frequency)スパッタリング法等を用いて、下部電極層４０１を形成する（図４（Ａ）参照）。下部電極層４０１の形成に使用できる材料は、上述の第１の実施の形態における下部電極層１３１の形成材料と同様である。
【００５３】
▲３▼下部電極層４０１の表面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン４０２を形成する（図４（Ｂ）参照）。
【００５４】
▲４▼このレジストパターン４０２を用いたドライエッチングにより、下部電極層４０１をエッチングする。レジストパターン４０２は、エッチングの終了後に除去される。これにより、レジストパターン４０２で覆われていた部分に突起状の分極核発生電極１３２が形成され、且つ、残りの部分が最終的な下部電極層１３１になる（図４（Ｃ）参照）。エッチガスとしては、例えば、ＡｒガスとＣｌ2 ガスを１：１の割合で含む混合ガスを使用する。分極核発生電極１３２の厚さおよび分極核発生電極１３２の間隔は、上述の第１の実施の形態と同様にして決定される。下部電極層１３１の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００５５】
▲５▼次に、下部電極層１３１および分極核発生電極１３２上に、第１の実施の形態と同様にして、強誘電体膜を形成する。強誘電体層１３３の膜厚は、第１の実施の形態と同様、例えば１２０ｎｍである。
【００５６】
▲６▼最後に、第１の実施の形態と同様にして、強誘電体層１３３の表面に、上部電極層１３４を形成する（図４（Ｄ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００５７】
このように、分極核発生電極１３２は、下部電極層１３１の表面を部分エッチングすることによっても形成することができる。
【００５８】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００５９】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００６０】
第３の実施の形態
次に、この発明の第３の実施の形態に係る強誘電体メモリについて、図５を用いて説明する。この実施の形態は、強誘電体層中に含有される金属元素または当該金属元素を含む合金で分極核発生電極が形成される点で、上述の第１、第２の実施の形態と異なる。
【００６１】
図５（Ａ）〜（Ｄ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極をビスマス（Ｂｉ）で形成する場合を例に採って、この実施の形態に係る製造方法を説明する。
【００６２】
▲１▼まず、シリコン基板１１０上に、第１の実施の形態と同様にして、酸化シリコン膜１２０を形成する（図５（Ａ）参照）。酸化シリコン膜の膜厚は、例えば２００ｎｍである。
【００６３】
▲２▼酸化シリコン膜１２０上に、第１の実施の形態と同様にして、下部電極層１３１を形成する（図５（Ａ）参照）。下部電極層１３１の形成に使用できる材料は、上述の第１の実施の形態における下部電極層１３１の形成材料と同様である。下部電極層１３１の厚さは、例えば２００ｎｍである。
【００６４】
▲３▼下部電極層１３１の表面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン５０１を形成する（図５（Ｂ）参照）。
【００６５】
▲４▼例えばＲＦ(Radio Frequency)スパッタリング法等を用いて、ビスマスを堆積する。その後、レジストパターン５０１を除去する。このとき、レジストパターン５０１上に堆積されたビスマスも除去される。これにより、突起状の分極核発生電極１３２が形成される（図５（Ｃ）参照）。分極核発生電極１３２の厚さおよび間隔は、第１の実施の形態と同様にして決定される。
【００６６】
▲５▼下部電極層１３１および分極核発生電極１３２上に、第１の実施の形態と同様にして、強誘電体膜を形成する。強誘電体層１３３の膜厚は、第１の実施の形態と同様、例えば１２０ｎｍである。
【００６７】
▲６▼最後に、第１の実施の形態と同様にして、強誘電体層１３３の表面に、上部電極層１３４を形成する（図５（Ｄ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００６８】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００６９】
加えて、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成する場合、ビスマス濃度の高い領域で反転分極核が形成されやすい。したがって、分極核発生電極１３２をビスマスで形成することにより、この分極核発生電極１３２上で反転分極核が安定して形成される可能性が高くなる。このため、この実施の形態によれば、強誘電体メモリの高速動作を、安定的に確保することができる。
【００７０】
なお、この実施の形態では、強誘電体層１３３をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極１３２をビスマスで形成する場合を説明したが、分極核発生電極１３２をビスマス合金で形成しても、同様の効果を得ることができる。また、強誘電体層１３３の形成材料によっては、他の材料例えばタンタル（Ｔａ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）等或いはこれらの金属の合金で、分極核発生電極１３２を形成できる場合もある。すなわち、分極核形成電極１３２の形成材料は、強誘電体層１３３の形成材料に応じて適宜決定される。
【００７１】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００７２】
第４の実施の形態
次に、この発明の第５の実施の形態に係る強誘電体メモリについて、図６を用いて説明する。この実施の形態は、上部電極層に非突起状の分極核発生電極が埋め込まれた点で、上述の第１〜第３の実施の形態と異なる。
【００７３】
図６（Ａ）〜（Ｃ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極をビスマス（Ｂｉ）で形成する場合を例に採って、この実施の形態に係る製造方法を説明する。
【００７４】
▲１▼第１の実施の形態と同様にして、シリコン基板１１０上に、酸化シリコン膜１２０、下部電極層１３１および強誘電体層１３３を形成する（分極核形成電極１３２は形成しない）。それぞれの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００７５】
▲２▼次に、強誘電体層１３３の上面に、レジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン６０１を形成する（図６（Ａ）参照）。
【００７６】
▲３▼例えばＲＦスパッタリング法等を用いて、全面にビスマスを堆積する。その後、レジストパターン６０１を除去する。このとき、レジストパターン６０１上に堆積されたビスマスも除去される。これにより、分極核発生電極６０２が形成される（図６（Ｂ）参照）。分極核発生電極６０２の厚さ（高さ）は、特に限定されないが、例えば強誘電体層１３３の膜厚の１０％程度に形成すればよい。また、分極核発生電極６０２の間隔は、反転分極核の横方向の成長時間が十分に短くなるように決定すればよく、例えばキャパシタ寸法の１０％以下に形成される。
【００７７】
▲４▼最後に、強誘電体層１３３の表面に、例えばＲＦスパッタリング法等を用いて白金等を堆積することにより、上部電極層１３４を形成する（図６（Ｃ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００７８】
上述のように（第３の実施の形態参照）、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成する場合、ビスマス濃度の高い領域で反転分極核が形成されやすい。したがって、分極核発生電極をビスマスで形成する場合、この分極核発生電極を強誘電体層内に突起させなくても、この発明の効果を得ることができる。この場合には、分極核発生電極６０２が形成された領域でも下部電極層１３１と上部電極層１３４との間隔が大きいので、強誘電体キャパシタ１３０の耐圧特性に対する信頼性が大きい。
【００７９】
なお、この実施の形態では、強誘電体層１３３をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極６０２をビスマスで形成する場合を説明したが、分極核発生電極６０２をビスマス合金で形成しても、同様の効果を得ることができる。また、強誘電体層１３３の形成材料によっては、他の材料例えばタンタル（Ｔａ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）等或いはこれらの金属の合金で、分極核発生電極６０２を形成できる場合もある。すなわち、分極核形成電極６０２の形成材料は、強誘電体層１３３の形成材料に応じて適宜決定される。
【００８０】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００８１】
第５の実施の形態
次に、この発明の第５の実施の形態に係る強誘電体メモリについて、図７を用いて説明する。この実施の形態は、下部電極層側と上部電極層側の両方に分極核発生電極が形成される点で、上述の第１〜第４の実施の形態と異なる。
【００８２】
図７（Ａ）〜（Ｃ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、図７（Ａ）〜（Ｃ）を用いて、この実施の形態に係る製造方法を説明する。
【００８３】
▲１▼第１の実施の形態と同様にして、シリコン基板１１０上に、酸化シリコン膜１２０、下部電極層１３１、分極核発生電極１３２および強誘電体層１３３を形成する。それぞれの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００８４】
▲２▼次に、強誘電体層１３３の上面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン７０１を形成する（図７（Ａ）参照）。ここで、レジストパターン７０１は、分極核発生電極１３２が形成されていない部分（下部電極層１３１が露出している部分）と対向する位置に、設けられる。
【００８５】
▲３▼そして、このレジストパターン７０１をエッチマスクとして、エッチングを行う。これにより、強誘電体層１３３の全面に溝７０２が形成される。レジストパターン７０１は、エッチングの終了後に除去される（図７（Ｂ）参照）。エッチガスとしては、例えば、Ａｒ、Ｃｌ2、ＣＨＦ3およびＨＢｒを２：２：１：１の割合で含む混合ガスを使用する。
【００８６】
▲４▼最後に、強誘電体層１３３の表面に、例えばＲＦスパッタリング法等を用いて白金等を堆積することにより、分極核発生電極７０３および上部電極層１３４を同時に形成する（図７（Ｃ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。なお、分極核発生電極７０３の厚さは、分極核発生電極１３２と同様にして決定される。
【００８７】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００８８】
また、この実施の形態では、下部電極層側と上部電極層側の両方に分極核発生電極が形成される。加えて、下部電極層側の分極核発生電極１３２と上部電極層側の分極核発生電極７０３とは、互いに対向するような位置に形成される。したがって、分極核発生電極１３２，７０３が形成された領域と形成されていない領域との電界強度差は、第１〜第３の実施の形態の強誘電体キャパシタよりも、さらに大きくなる。このため、この実施の形態によれば、第１の実施の形態よりもさらに、反転分極核を発生し易くすることができる。
【００８９】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００９０】
なお、上記工程▲２▼、▲３▼を用いれば、上部電極層側のみに突起状の分極核発生電極を形成することも可能である。この場合には、第１の実施の形態と同様の効果を得ることができる。
【００９１】
第６の実施の形態
次に、この発明の第６の実施の形態に係る強誘電体メモリについて、図８を用いて説明する。この実施の形態は、下部電極層の上面を粗面化することによって微細突起状の分極核発生電極を形成する点で、上述の第１の実施の形態と異なる。
【００９２】
図８（Ａ），（Ｂ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、図８（Ａ），（Ｂ）を用いて、この実施の形態に係る製造方法を説明する。
【００９３】
▲１▼まず、第１の実施の形態と同様にして、シリコン基板１１０上に、酸化シリコン膜１２０および下部電極層１３１を形成する（図８（Ａ）参照）。これらの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００９４】
▲２▼次に、下部電極層１３１の表面８０１を粗面化する（図８（Ｂ）参照）。この粗面化処理は、例えば、下部電極層１３１の表面全体にエッチングを施すことによって、行うことができる。また、下部電極層１３１を加熱して結晶化させることによっても、粗面化処理を行うことができる。例えば、下部電極層１３１が白金で形成される場合、７５０℃、３０分の加熱処理によって、結晶化による粗面化を行うことができる。
【００９５】
▲３▼その後、第１の実施の形態と同様にして、強誘電体層１３３および上部電極層１３４を形成する（図８（Ｃ）参照）。これらの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００９６】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００９７】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００９８】
第１〜第６の実施の形態では、シリコン基板１１０上に、酸化シリコン膜１２０を介して強誘電体メモリを形成する場合（プレーナ型構造）を例に採って説明した。しかし、例えばシリコン基板１１０上にトランジスタを形成し、このトランジスタ上に強誘電体メモリを形成するような場合（スタティック型構造）の集積回路にも、この発明を適用することが可能である。
【００９９】
【発明の効果】
以上詳細に説明したように、この発明に係る強誘電体メモリによれば、分極核発生電極を設けたので、強誘電体層内に、短い間隔で反転分極核を形成することができる。このため、反転分極核の横方向の成長に要する時間を短縮することができ、したがって、強誘電体キャパシタの動作時間が短縮されるので、強誘電体メモリの動作速度が向上する。
【０１００】
また、以上詳細に説明したように、この発明に係る強誘電体メモリの製造方法によれば、高速動作が可能な強誘電体メモリを簡単な工程で安価に製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリで使用される強誘電体キャパシタの構成を概略的に示す断面図である。
【図２】第１の実施の形態に係る強誘電体キャパシタの製造方法を示す断面工程図である。
【図３】第１の実施の形態に係る強誘電体キャパシタの動作原理を説明するための概略的断面図である。
【図４】第２の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図５】第３の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図６】第４の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図７】第５の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図８】第６の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図９】従来の強誘電体キャパシタの動作原理を説明するためのグラフである。
【図１０】従来の強誘電体キャパシタの動作原理を説明するためのグラフである。
【図１１】従来の強誘電体キャパシタの動作原理を説明するためのグラフである。
【図１２】従来の強誘電体キャパシタの動作原理を説明するための概略的断面図である。
【符号の説明】
１００ 強誘電体メモリ
１１０ シリコン基板
１２０ 酸化シリコン膜
１３０ 強誘電体キャパシタ
１３１ 下部電極層
１３２ 分極核発生電極
１３３ 強誘電体層
１３４ 上部電極層
【発明の属する技術分野】
この発明は、強誘電体メモリすなわち強誘電体キャパシタの分極を利用してビット情報を記憶する半導体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、書き換え可能な不揮発性半導体メモリの一種である。強誘電体の分極のメカニズムは、例えば下記の非特許文献１に記載されている。また、強誘電体メモリの構成は、例えば下記特許文献１、２に開示されている。
【０００３】
特許文献１の図５にも示されているように、一般的な強誘電体メモリでは、強誘電体キャパシタの一端がドライブ線に接続され、他端が選択トランジスタを介してビット線に接続される。この強誘電体キャパシタの分極状態が、ビット情報となる。例えば、強誘電体キャパシタが正に分極した状態を‘１’とし、負に分極した状態を‘０’とすることができる。
【０００４】
ドライブ線がハイレベルで且つ選択トランジスタがオンしているとき、強誘電体キャパシタの分極状態（正または負）に応じて、ビット線の電位が変化する。このビット線電位は、センスアンプでハイレベルまたはローレベルに増幅されて、外部に出力される。
【０００５】
強誘電体メモリは、破壊読み出し型であるため、ビット値を読み出す度に再書き込みを行う必要がある。上述のセンスアンプで増幅された電位をビット線に印加することによって、強誘電体キャパシタの両端に再書き込み電圧が印加され、強誘電体キャパシタに対する再書き込みが行われる。
【０００６】
【非特許文献１】
塩嵜忠監修「強誘電体薄膜集積化技術」（株）サイエンスフォーラム、１９９２年２月２８日、ｐ．２０５−２１３
【特許文献１】
特開平５−８２８０２号公報（第２頁、図５−８）
【特許文献２】
特開平２００１−１５６２６３号公報（第３−７頁、図１−９）
【０００７】
【発明が解決しようとする課題】
近年、強誘電体メモリの高速読み出しに対する要請が大きい。本願発明者は、強誘電体メモリの読み出し速度を遅くしている要因について、以下のような検討を行った。
【０００８】
図９は、強誘電体キャパシタの端子間に読み出し電圧が印加されてからセンスアンプを起動するまでの遅延時間と、かかる強誘電体キャパシタの読み出しマージンとの関係を示すグラフである。ここで、読み出しマージンとは、強誘電体メモリの１チップ内に設けられた強誘電体キャパシタ（例えば２０００個程度）のうち、読み出される記憶値が‘１’の場合の最低電圧と‘０’の場合の最高電圧との電位差である。なお、ここでは、ビット線に読み出された電位のハイレベルを‘１’、ローレベルを‘０’とする。図９において、縦軸はマージン（ボルト）であり、且つ、横軸は遅延時間（ナノ秒）である。図９では、読み出し電圧が２ボルトの場合、読み出し電圧が３ボルトの場合、および、読み出し電圧が３．６ボルトの場合が示されている。
【０００９】
例えば０．４Ｖのマージンを得たい場合、遅延時間は、読み出し電圧が２ボルトであれば４００ナノ秒程度、読み出し電圧が３ボルトであれば６０ナノ秒程度、読み出し電圧が３．６ボルトであれば４０ナノ秒程度となる。
【００１０】
図１０（Ａ）〜（Ｃ）は、ビット線への読み出された電位（読み出される記憶値が‘１’の場合の最低電圧と‘０’の場合の最高電圧）と遅延時間との関係を示すグラフである。図１０（Ａ）〜（Ｃ）において、縦軸はビット線電位（ボルト）であり、横軸は遅延時間（ナノ秒）である。また、（Ａ）は書き込み電圧が２ボルトの場合、（Ｂ）は書き込み電圧が３ボルトの場合、（Ｃ）は書き込み電圧が３．６ボルトの場合である。
【００１１】
図１０（Ａ）〜（Ｃ）からわかるように、ビット値が‘１’の場合は、読み出し電位が時間に大きく依存する。一方、ビット値が‘０’の場合は、読み出し電位が時間にあまり依存しない。‘１’は分極の反転を伴う場合であり、‘０’は分極の反転を伴わない場合であるため、分極の反転に時間がかかっていることがわかる。
【００１２】
図１１（Ａ）、（Ｂ）は、図１０（Ａ）〜（Ｃ）の曲線をビット値‘０’の場合とビット値‘１’に分けて示したグラフである。図１１（Ａ），（Ｂ）において、縦軸はビット線電位（ボルト）であり、横軸は書き込み時間（ナノ秒）である。
【００１３】
図１１（Ａ），（Ｂ）からわかるように、ビット値‘０’の場合は、ビット線電位と遅延時間との関係を示す曲線の形状は、読み出し電圧に依らずほぼ同じである。これに対して、ビット値‘１’の場合（書き込みが分極反転を伴う場合）は、読み出し電位と遅延時間との関係を示す曲線の形状は、読み出し電圧に依って大きく異なる。
【００１４】
このように、十分なマージンを確保しつつ強誘電体メモリの動作速度を速くするためには、強誘電体キャパシタの読み出し電圧を高くすることが望ましい。
【００１５】
しかしながら、強誘電体メモリの読出電圧を高くすると、消費電力が増大するという欠点が生じる。さらに、かかる電圧を高くすると、強誘電体キャパシタの電界強度が高くなるので、絶縁体としての信頼性の劣化が促進されてしまうという欠点も生じる。
【００１６】
このため、強誘電体キャパシタへの印加電圧を高くすることなしに、強誘電体メモリの高速書き込み動作を実現する技術が望まれる。
【００１７】
図１２は、強誘電キャパシタの再書き込みを行う際の分極メカニズムを説明するための概念図であり、上記非特許文献１の図−１と同じ図面である。
【００１８】
図１２において、強誘電体層１２０２には、下部電極１２０１および上部電極１２０３によって、電圧が印加される。これにより、まず、強誘電体層１２０２内の複数箇所に、くさび形の、反転分極の核１２０４が形成される（図１２（Ａ）参照）。これらの核は、上部・下部電極層１２０１，１２０３と強誘電体層１２０２との界面に発生する。そして、これらの核は、縦方向に成長して、他方の電極層に達する（図１２（Ｂ）参照）。さらに、これらの核は、横方向へ成長して互いに合体する（図１２（Ｃ）参照）。これにより、強誘電体キャパシタの分極反転が、飽和状態になる。
【００１９】
ここで、反転分極の核では、縦方向の成長速度が速く、且つ、横方向の成長速度が遅い。したがって、強誘電体キャパシタの分極反転に要する時間は、核の横方向の成長時間に大きく依存する。
【００２０】
このように、強誘電体メモリの書き込み速度を向上させるためには、再書き込みを行う際に、反転分極核の横方向の成長時間を短縮させることが、非常に有効である。
【００２１】
【課題を解決するための手段】
（１）第１の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリに関する。
そして、強誘電体キャパシタが、半導体基体上に形成された下部電極層と、下部電極層上に形成された強誘電体層と、強誘電体層上に形成された上部電極層と、下部電極層の上面または上部電極層の下面の少なくとも一方に複数個形成され、厚さが強誘電体層の１０パーセント且つ間隔が強誘電体キャパシタの寸法の１０パーセント以下の、強誘電体層中の反転分極核を発生し易くするための分極核発生電極とを備える。
第１の発明によれば、分極核発生電極の厚さを強誘電体層の１０パーセントとしたので、誘電体キャパシタの耐圧性を損なうことなく、この分極核発生電極で反転分極核を発生し易くすることができる。また、分極核発生電極の間隔を強誘電体キャパシタの寸法の１０パーセント以下としたので、反転分極核の横方向の成長時間を十分に短くすることができる。
【００２２】
（２）第２の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリに関する。
そして、強誘電体キャパシタが、半導体基体上に形成された下部電極層と、下部電極層上に形成された強誘電体層と、強誘電体層上に形成された上部電極層と、下部電極層の上面または上部電極層の下面の少なくとも一方に複数個形成された、強誘電体層中の反転分極核を発生し易くするための分極核発生電極とを備え、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第２の発明によれば、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され且つ下部電極層および上部電極層のうち分極核発生電極が形成された側の電極層が強誘電体層中に含有される金属元素を含まないので、分極核発生電極上で反転分極核が安定して形成される可能性が高くなる。したがって、反転分極核が均一な間隔で発生する可能性が高くなるので、強誘電体メモリの高速動作を安定的に確保できる。
加えて、第２の発明では、分極核発生電極で反転分極核が発生し易く、且つ、下部電極層および上部電極層のうち分極核発生電極が形成された側の電極層で反転分極核が発生し難いので、分極核発生電極の厚さを上記第１の発明の場合よりも薄くしても、反転分極核を安定に均一間隔で形成することができる。このため、分極核発生電極と対向電極との間隔を第１の発明よりも長くすることができる分だけ、強誘電体キャパシタの耐圧性を向上させることができる。
【００２３】
（３）第３の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリに関する。
そして、強誘電体キャパシタが、半導体基体上に形成された下部電極層と、下部電極層上に形成された強誘電体層と、強誘電体層上に形成された上部電極層と、下部電極層の上面または上部電極層の下面の少なくとも一方に複数個形成された、強誘電体層中の反転分極核を発生し易くするための分極核発生電極とを備え、分極核発生電極が、強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金を用いて下部電極層の上面または上部電極層の下面に埋め込まれた非突起電極であり、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第３の発明によれば、上記第２の発明と同様、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され且つ下部電極層および上部電極層のうち分極核発生電極が形成された側の電極層が強誘電体層中に含有される金属元素を含まないので、分極核発生電極を非突起電極にしたにも拘わらず、反転分極核を分極核発生電極上で安定して形成することができる。
加えて、分極核発生電極を非突起電極としたので、上記第２の発明よりも強誘電体キャパシタの耐圧性を向上させることができる。
【００２４】
（４）第４の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層の上面に、厚さが強誘電体層の１０パーセント且つ間隔が強誘電体キャパシタの寸法の１０パーセント以下の、強誘電体層中の反転分極核を発生し易くするための分極核発生電極を複数個形成する第２工程と、下部電極層上に強誘電体層を形成する第３工程と、強誘電体層上に上部電極層を形成する第４工程とを含む。
第４の発明によれば、高速動作が可能な強誘電体メモリを簡単な工程で安価に製造することができる。
【００２５】
（５）第５の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層上に強誘電体層を形成する第２工程と、強誘電体層の上面に、厚さが強誘電体層の１０パーセント且つ間隔が強誘電体キャパシタの寸法の１０パーセント以下の、強誘電体層中の反転分極核を発生し易くするための分極核発生電極を複数個形成する第３工程と、強誘電体層上および分極核発生電極上に上部電極層を形成する第４工程とを含む。
第５の発明によれば、高速動作が可能な強誘電体メモリを簡単な工程で安価に製造することができる。
【００２６】
（６）第６の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層の表面にレジストパターンを形成する第２工程と、レジストパターンを介して下部電極層上に導電性材料を堆積する第３工程と、レジストパターンを除去することにより下部電極層上に分極核発生電極を複数個形成する第４工程と、下部電極層および分極核発生電極上に強誘電体層を形成する第５工程と、強誘電体層上に上部電極層を形成する第６工程とを含み、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第６の発明によれば、高速動作が可能で、反転分極核を分極核発生電極上で安定して形成することができ、且つ、耐圧性に優れた強誘電体メモリを簡単な工程で安価に製造することができる。
【００２７】
（７）第７の発明は、強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法に関する。
そして、強誘電体キャパシタの製造工程が、半導体基体上に下部電極層を形成する第１工程と、下部電極層上に強誘電体層を形成する第２工程と、強誘電体層の上面にレジストパターンを形成する第３工程と、レジストパターンを介して強誘電体層上に導電性材料を堆積する第４工程と、レジストパターンを除去することにより強誘電体層上に分極核発生電極を複数個形成する第５工程と、強誘電体層上および分極核発生電極上に上部電極層を形成する第６工程とを含み、分極核発生電極が強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金を用いて上部電極層の下面に埋め込まれた非突起電極であり、下部電極層および上部電極層が分極核発生電極に含有される当該金属元素を含まないことを特徴とする。
第７の発明によれば、高速動作が可能で、反転分極核を分極核発生電極上で安定して形成することができ、且つ、耐圧性に優れた強誘電体メモリを簡単な工程で安価に製造することができる。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００３１】
第１の実施の形態
以下、この発明の第１の実施の形態に係る強誘電体メモリ１００について、図１〜図３を用いて説明する。強誘電体メモリの回路構成は、従来と同様であるので、説明を省略する。この実施の形態に係る強誘電体メモリは、強誘電体キャパシタの構造が、従来の強誘電体メモリと異なる。
【００３２】
図１は、この実施の形態に係る強誘電体キャパシタの構造を概念的に示す断面図である。
【００３３】
図１に示したように、シリコン基板１１０上には酸化シリコン膜１２０が形成され、この酸化シリコン膜１２０上に強誘電体キャパシタ１３０が形成される。この強誘電体キャパシタ１３０は、下部電極層１３１と、多数個の分極核発生電極１３２，１３２，・・・と、強誘電体層１３３と、上部電極層１３４とを備えている。
【００３４】
下部電極層１３１、分極核発生電極１３２および上部電極層１３４は、例えば白金やイリジウム等で形成される。また、白金やイリジウムを含む合金を使用することもできる。さらには、例えばＩｒＯ2／Ｉｒ、Ｐｔ／ＩｒＯ2／Ｉｒの積層構造であってもよい。
【００３５】
また、強誘電体層１３３は、ＳｒＢｉ2Ｔａ2Ｏ9、ＰｂＺｒxＴｉ1-x（０≦ｘ≦１、一般にＰＺＴと称される）、ＰｂＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12等で形成される。また、ＳｒＢｉ2Ｔａ2Ｏ9におけるＴａの一部（例えば５〜２０％）をＮｂに一部置換したもの（一般にＳＢＴＮと称される）を強誘電体層１３３の形成材料にすることもできる。
【００３６】
次に、強誘電体キャパシタ１３０の製造方法について、図２を用いて説明する。
【００３７】
▲１▼まず、シリコン基板１１０上に、例えば、プラズマＴＥＯＳ（テトラエチルオキシシラン）法を用いて、酸化シリコン膜１２０を形成する（図２（Ａ）参照）。酸化シリコン膜の膜厚は、例えば２００ｎｍである。
【００３８】
▲２▼酸化シリコン膜１２０上に、例えばＲＦ(Radio Frequency)スパッタリング法等を用いて白金等を堆積することにより、下部電極層１３１を形成する（図２（Ａ）参照）。下部電極層１３１の厚さは、例えば２００ｎｍである。
【００３９】
▲３▼下部電極層１３１の表面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン２０１を形成する（図２（Ｂ）参照）。
【００４０】
▲４▼例えばＲＦ(Radio Frequency)スパッタリング法等を用いて、全面に白金等を堆積する。その後、レジストパターン２０１を除去する。このとき、レジストパターン２０１上に堆積された白金等も除去される。これにより、突起状の分極核発生電極１３２が形成される（図２（Ｃ）参照）。分極核発生電極１３２の厚さ（高さ）は、特に限定されないが、強誘電体キャパシタ１３０の耐圧性を損なわず且つ反転分極の核が形成されやすい厚さに決定される（後述）。また、分極核発生電極１３２の間隔は、反転分極核の横方向の成長時間が十分に短くなるように決定される（後述）。本発明者の検討によれば、分極核発生電極１３２の厚さは例えば強誘電体層１３３の膜厚の１０％程度が望ましく、分極核発生電極１３２の間隔は例えばキャパシタ寸法の１０％以下が望ましい（後述）。
【００４１】
▲５▼下部電極層１３１および分極核発生電極１３２上に、例えばスピンコート法を用いて、強誘電体膜を形成する。この後、７００℃の酸素ガス中で６０分間アニールすることにより、この強誘電体膜を結晶化する。これにより、強誘電体層１３３が形成される（図２（Ｄ）参照）。強誘電体層１３３の膜厚は、例えば１２０ｎｍである。
【００４２】
▲６▼最後に、強誘電体層１３３の表面に、例えばＲＦスパッタリング法等を用いて白金等を堆積することにより、上部電極層１３４を形成する（図１参照）。上部電極層１３４の厚さは、例えば２００ｎｍである。
【００４３】
次に、強誘電体キャパシタ１３０を用いることによって強誘電体メモリの高速動作が実現される理由を説明する。
【００４４】
図３は、強誘電体キャパシタ１３０内に反転分極核が形成された状態を概念的に示す断面図である。
【００４５】
分極核発生電極１３２が形成された領域では、強誘電体層１３３の膜厚が小さいので、電界強度が高く、したがって反転分極の核が発生し易くなる。このため、分極核発生電極１３２の間隔を十分に短くすることにより、反転分極核が生成される間隔を、従来よりも短くすることが可能である。反転分極核の生成間隔が短い場合、各反転分極核の横方向への成長量（図３の符号Ｌ参照）は、少なくてもよいことになる。したがって、この実施の形態によれば、強誘電体層１３３全体が反転分極されるための所要時間を短縮することができる。
【００４６】
また、強誘電体層１３３の厚さを全体的に薄くする場合と比較して、強誘電体キャパシタ１３０の耐圧特性を損ない難い。
【００４７】
上述のような理由から（図９〜図１２参照）、強誘電体メモリの動作速度を向上させるためには、強誘電体キャパシタの強誘電層内に形成される核の、横方向の成長時間を短縮させることが、非常に有効である。したがって、この実施の形態によれば、強誘電体メモリの動作速度を向上させることができる。
【００４８】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００４９】
第２の実施の形態
次に、この発明の第２の実施の形態に係る強誘電体メモリについて、図４を用いて説明する。この実施の形態は、下部電極層を部分エッチングすることによって分極核発生電極を形成する点で、上述の第１の実施の形態と異なる。
【００５０】
図４（Ａ）〜（Ｄ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、図４（Ａ）〜（Ｄ）を用いて、この実施の形態に係る製造方法を説明する。
【００５１】
▲１▼まず、シリコン基板１１０上に、例えば、プラズマＴＥＯＳ（テトラエチルオキシシラン）法を用いて、酸化シリコン膜１２０を形成する（図４（Ａ）参照）。酸化シリコン膜の膜厚は、例えば２００ｎｍである。
【００５２】
▲２▼酸化シリコン膜１２０上に、例えばＲＦ(Radio Frequency)スパッタリング法等を用いて、下部電極層４０１を形成する（図４（Ａ）参照）。下部電極層４０１の形成に使用できる材料は、上述の第１の実施の形態における下部電極層１３１の形成材料と同様である。
【００５３】
▲３▼下部電極層４０１の表面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン４０２を形成する（図４（Ｂ）参照）。
【００５４】
▲４▼このレジストパターン４０２を用いたドライエッチングにより、下部電極層４０１をエッチングする。レジストパターン４０２は、エッチングの終了後に除去される。これにより、レジストパターン４０２で覆われていた部分に突起状の分極核発生電極１３２が形成され、且つ、残りの部分が最終的な下部電極層１３１になる（図４（Ｃ）参照）。エッチガスとしては、例えば、ＡｒガスとＣｌ2 ガスを１：１の割合で含む混合ガスを使用する。分極核発生電極１３２の厚さおよび分極核発生電極１３２の間隔は、上述の第１の実施の形態と同様にして決定される。下部電極層１３１の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００５５】
▲５▼次に、下部電極層１３１および分極核発生電極１３２上に、第１の実施の形態と同様にして、強誘電体膜を形成する。強誘電体層１３３の膜厚は、第１の実施の形態と同様、例えば１２０ｎｍである。
【００５６】
▲６▼最後に、第１の実施の形態と同様にして、強誘電体層１３３の表面に、上部電極層１３４を形成する（図４（Ｄ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００５７】
このように、分極核発生電極１３２は、下部電極層１３１の表面を部分エッチングすることによっても形成することができる。
【００５８】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００５９】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００６０】
第３の実施の形態
次に、この発明の第３の実施の形態に係る強誘電体メモリについて、図５を用いて説明する。この実施の形態は、強誘電体層中に含有される金属元素または当該金属元素を含む合金で分極核発生電極が形成される点で、上述の第１、第２の実施の形態と異なる。
【００６１】
図５（Ａ）〜（Ｄ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極をビスマス（Ｂｉ）で形成する場合を例に採って、この実施の形態に係る製造方法を説明する。
【００６２】
▲１▼まず、シリコン基板１１０上に、第１の実施の形態と同様にして、酸化シリコン膜１２０を形成する（図５（Ａ）参照）。酸化シリコン膜の膜厚は、例えば２００ｎｍである。
【００６３】
▲２▼酸化シリコン膜１２０上に、第１の実施の形態と同様にして、下部電極層１３１を形成する（図５（Ａ）参照）。下部電極層１３１の形成に使用できる材料は、上述の第１の実施の形態における下部電極層１３１の形成材料と同様である。下部電極層１３１の厚さは、例えば２００ｎｍである。
【００６４】
▲３▼下部電極層１３１の表面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン５０１を形成する（図５（Ｂ）参照）。
【００６５】
▲４▼例えばＲＦ(Radio Frequency)スパッタリング法等を用いて、ビスマスを堆積する。その後、レジストパターン５０１を除去する。このとき、レジストパターン５０１上に堆積されたビスマスも除去される。これにより、突起状の分極核発生電極１３２が形成される（図５（Ｃ）参照）。分極核発生電極１３２の厚さおよび間隔は、第１の実施の形態と同様にして決定される。
【００６６】
▲５▼下部電極層１３１および分極核発生電極１３２上に、第１の実施の形態と同様にして、強誘電体膜を形成する。強誘電体層１３３の膜厚は、第１の実施の形態と同様、例えば１２０ｎｍである。
【００６７】
▲６▼最後に、第１の実施の形態と同様にして、強誘電体層１３３の表面に、上部電極層１３４を形成する（図５（Ｄ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００６８】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００６９】
加えて、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成する場合、ビスマス濃度の高い領域で反転分極核が形成されやすい。したがって、分極核発生電極１３２をビスマスで形成することにより、この分極核発生電極１３２上で反転分極核が安定して形成される可能性が高くなる。このため、この実施の形態によれば、強誘電体メモリの高速動作を、安定的に確保することができる。
【００７０】
なお、この実施の形態では、強誘電体層１３３をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極１３２をビスマスで形成する場合を説明したが、分極核発生電極１３２をビスマス合金で形成しても、同様の効果を得ることができる。また、強誘電体層１３３の形成材料によっては、他の材料例えばタンタル（Ｔａ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）等或いはこれらの金属の合金で、分極核発生電極１３２を形成できる場合もある。すなわち、分極核形成電極１３２の形成材料は、強誘電体層１３３の形成材料に応じて適宜決定される。
【００７１】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００７２】
第４の実施の形態
次に、この発明の第５の実施の形態に係る強誘電体メモリについて、図６を用いて説明する。この実施の形態は、上部電極層に非突起状の分極核発生電極が埋め込まれた点で、上述の第１〜第３の実施の形態と異なる。
【００７３】
図６（Ａ）〜（Ｃ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極をビスマス（Ｂｉ）で形成する場合を例に採って、この実施の形態に係る製造方法を説明する。
【００７４】
▲１▼第１の実施の形態と同様にして、シリコン基板１１０上に、酸化シリコン膜１２０、下部電極層１３１および強誘電体層１３３を形成する（分極核形成電極１３２は形成しない）。それぞれの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００７５】
▲２▼次に、強誘電体層１３３の上面に、レジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン６０１を形成する（図６（Ａ）参照）。
【００７６】
▲３▼例えばＲＦスパッタリング法等を用いて、全面にビスマスを堆積する。その後、レジストパターン６０１を除去する。このとき、レジストパターン６０１上に堆積されたビスマスも除去される。これにより、分極核発生電極６０２が形成される（図６（Ｂ）参照）。分極核発生電極６０２の厚さ（高さ）は、特に限定されないが、例えば強誘電体層１３３の膜厚の１０％程度に形成すればよい。また、分極核発生電極６０２の間隔は、反転分極核の横方向の成長時間が十分に短くなるように決定すればよく、例えばキャパシタ寸法の１０％以下に形成される。
【００７７】
▲４▼最後に、強誘電体層１３３の表面に、例えばＲＦスパッタリング法等を用いて白金等を堆積することにより、上部電極層１３４を形成する（図６（Ｃ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。
【００７８】
上述のように（第３の実施の形態参照）、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9 で形成する場合、ビスマス濃度の高い領域で反転分極核が形成されやすい。したがって、分極核発生電極をビスマスで形成する場合、この分極核発生電極を強誘電体層内に突起させなくても、この発明の効果を得ることができる。この場合には、分極核発生電極６０２が形成された領域でも下部電極層１３１と上部電極層１３４との間隔が大きいので、強誘電体キャパシタ１３０の耐圧特性に対する信頼性が大きい。
【００７９】
なお、この実施の形態では、強誘電体層１３３をＳｒＢｉ2Ｔａ2Ｏ9 で形成し且つ分極核発生電極６０２をビスマスで形成する場合を説明したが、分極核発生電極６０２をビスマス合金で形成しても、同様の効果を得ることができる。また、強誘電体層１３３の形成材料によっては、他の材料例えばタンタル（Ｔａ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）等或いはこれらの金属の合金で、分極核発生電極６０２を形成できる場合もある。すなわち、分極核形成電極６０２の形成材料は、強誘電体層１３３の形成材料に応じて適宜決定される。
【００８０】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００８１】
第５の実施の形態
次に、この発明の第５の実施の形態に係る強誘電体メモリについて、図７を用いて説明する。この実施の形態は、下部電極層側と上部電極層側の両方に分極核発生電極が形成される点で、上述の第１〜第４の実施の形態と異なる。
【００８２】
図７（Ａ）〜（Ｃ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、図７（Ａ）〜（Ｃ）を用いて、この実施の形態に係る製造方法を説明する。
【００８３】
▲１▼第１の実施の形態と同様にして、シリコン基板１１０上に、酸化シリコン膜１２０、下部電極層１３１、分極核発生電極１３２および強誘電体層１３３を形成する。それぞれの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００８４】
▲２▼次に、強誘電体層１３３の上面にレジスト層を形成し、さらに、このレジスト層を通常のフォトリソグラフィー技術を用いてパターニングすることにより、レジストパターン７０１を形成する（図７（Ａ）参照）。ここで、レジストパターン７０１は、分極核発生電極１３２が形成されていない部分（下部電極層１３１が露出している部分）と対向する位置に、設けられる。
【００８５】
▲３▼そして、このレジストパターン７０１をエッチマスクとして、エッチングを行う。これにより、強誘電体層１３３の全面に溝７０２が形成される。レジストパターン７０１は、エッチングの終了後に除去される（図７（Ｂ）参照）。エッチガスとしては、例えば、Ａｒ、Ｃｌ2、ＣＨＦ3およびＨＢｒを２：２：１：１の割合で含む混合ガスを使用する。
【００８６】
▲４▼最後に、強誘電体層１３３の表面に、例えばＲＦスパッタリング法等を用いて白金等を堆積することにより、分極核発生電極７０３および上部電極層１３４を同時に形成する（図７（Ｃ）参照）。上部電極層１３４の厚さは、第１の実施の形態と同様、例えば２００ｎｍである。なお、分極核発生電極７０３の厚さは、分極核発生電極１３２と同様にして決定される。
【００８７】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００８８】
また、この実施の形態では、下部電極層側と上部電極層側の両方に分極核発生電極が形成される。加えて、下部電極層側の分極核発生電極１３２と上部電極層側の分極核発生電極７０３とは、互いに対向するような位置に形成される。したがって、分極核発生電極１３２，７０３が形成された領域と形成されていない領域との電界強度差は、第１〜第３の実施の形態の強誘電体キャパシタよりも、さらに大きくなる。このため、この実施の形態によれば、第１の実施の形態よりもさらに、反転分極核を発生し易くすることができる。
【００８９】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００９０】
なお、上記工程▲２▼、▲３▼を用いれば、上部電極層側のみに突起状の分極核発生電極を形成することも可能である。この場合には、第１の実施の形態と同様の効果を得ることができる。
【００９１】
第６の実施の形態
次に、この発明の第６の実施の形態に係る強誘電体メモリについて、図８を用いて説明する。この実施の形態は、下部電極層の上面を粗面化することによって微細突起状の分極核発生電極を形成する点で、上述の第１の実施の形態と異なる。
【００９２】
図８（Ａ），（Ｂ）は、この実施の形態に係る強誘電体キャパシタの製造方法を示す工程断面図である。以下、図８（Ａ），（Ｂ）を用いて、この実施の形態に係る製造方法を説明する。
【００９３】
▲１▼まず、第１の実施の形態と同様にして、シリコン基板１１０上に、酸化シリコン膜１２０および下部電極層１３１を形成する（図８（Ａ）参照）。これらの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００９４】
▲２▼次に、下部電極層１３１の表面８０１を粗面化する（図８（Ｂ）参照）。この粗面化処理は、例えば、下部電極層１３１の表面全体にエッチングを施すことによって、行うことができる。また、下部電極層１３１を加熱して結晶化させることによっても、粗面化処理を行うことができる。例えば、下部電極層１３１が白金で形成される場合、７５０℃、３０分の加熱処理によって、結晶化による粗面化を行うことができる。
【００９５】
▲３▼その後、第１の実施の形態と同様にして、強誘電体層１３３および上部電極層１３４を形成する（図８（Ｃ）参照）。これらの膜の形成方法および厚さは、第１の実施の形態と同様である。
【００９６】
この実施の形態によっても、多数の反転分極核を短い間隔で形成することができ、したがって、第１の実施の形態と同様の理由により、強誘電体メモリの動作速度を向上させることができる。
【００９７】
加えて、この実施の形態に係る強誘電体メモリの製造方法によれば、第１の実施の形態と同様、簡単な工程のみで、高速動作の強誘電体メモリを製造することができる。
【００９８】
第１〜第６の実施の形態では、シリコン基板１１０上に、酸化シリコン膜１２０を介して強誘電体メモリを形成する場合（プレーナ型構造）を例に採って説明した。しかし、例えばシリコン基板１１０上にトランジスタを形成し、このトランジスタ上に強誘電体メモリを形成するような場合（スタティック型構造）の集積回路にも、この発明を適用することが可能である。
【００９９】
【発明の効果】
以上詳細に説明したように、この発明に係る強誘電体メモリによれば、分極核発生電極を設けたので、強誘電体層内に、短い間隔で反転分極核を形成することができる。このため、反転分極核の横方向の成長に要する時間を短縮することができ、したがって、強誘電体キャパシタの動作時間が短縮されるので、強誘電体メモリの動作速度が向上する。
【０１００】
また、以上詳細に説明したように、この発明に係る強誘電体メモリの製造方法によれば、高速動作が可能な強誘電体メモリを簡単な工程で安価に製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリで使用される強誘電体キャパシタの構成を概略的に示す断面図である。
【図２】第１の実施の形態に係る強誘電体キャパシタの製造方法を示す断面工程図である。
【図３】第１の実施の形態に係る強誘電体キャパシタの動作原理を説明するための概略的断面図である。
【図４】第２の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図５】第３の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図６】第４の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図７】第５の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図８】第６の実施の形態に係る強誘電体キャパシタの構造および製造方法を示す断面工程図である。
【図９】従来の強誘電体キャパシタの動作原理を説明するためのグラフである。
【図１０】従来の強誘電体キャパシタの動作原理を説明するためのグラフである。
【図１１】従来の強誘電体キャパシタの動作原理を説明するためのグラフである。
【図１２】従来の強誘電体キャパシタの動作原理を説明するための概略的断面図である。
【符号の説明】
１００ 強誘電体メモリ
１１０ シリコン基板
１２０ 酸化シリコン膜
１３０ 強誘電体キャパシタ
１３１ 下部電極層
１３２ 分極核発生電極
１３３ 強誘電体層
１３４ 上部電極層
Claims (13)
- 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリであって、前記強誘電体キャパシタが、
半導体基体上に形成された下部電極層と、
前記下部電極層上に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極層と、
前記下部電極層の上面または前記上部電極層の下面の少なくとも一方に複数個形成され、厚さが前記強誘電体層の１０パーセント且つ間隔が前記強誘電体キャパシタの寸法の１０パーセント以下の、前記強誘電体層中の反転分極核を発生し易くするための分極核発生電極と、
を備えることを特徴とする強誘電体メモリ。 - 前記分極核発生電極が、前記下部電極層の上面または前記上部電極層の下面に形成された突起であることを特徴とする請求項１に記載の強誘電体メモリ。
- 前記分極核発生電極が、前記下部電極層または前記上部電極層と同じ導電性材料またはその合金で形成された層を含むことを特徴とする請求項２に記載の強誘電体メモリ。
- 前記分極核発生電極が前記下部電極層の上面および前記上部電極層の下面の両方に設けられ、且つ、該下部電極層に設けられた前記分極核発生電極と該上部電極層に設けられた前記分極核発生電極とがそれぞれ前記強誘電体層を介して対向するように配置されたことを特徴とする請求項１〜３のいずれかに記載の強誘電体メモリ。
- 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリであって、前記強誘電体キャパシタが、
半導体基体上に形成された下部電極層と、
前記下部電極層上に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極層と、
前記下部電極層の上面または前記上部電極層の下面の少なくとも一方に複数個形成された、前記強誘電体層中の反転分極核を発生し易くするための分極核発生電極と、
を備え、
前記分極核発生電極が、前記強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され、
前記下部電極層および前記上部電極層が、当該分極核発生電極に含有される当該金属元素を含まない、
ことを特徴とする強誘電体メモリ。 - 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリであって、前記強誘電体キャパシタが、
半導体基体上に形成された下部電極層と、
前記下部電極層上に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極層と、
前記下部電極層の上面または前記上部電極層の下面の少なくとも一方に複数個形成された、前記強誘電体層中の反転分極核を発生し易くするための分極核発生電極と、
を備え、
前記分極核発生電極が、前記強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金を用いて、前記下部電極層の上面または前記上部電極層の下面に埋め込まれた非突起電極であり、
前記下部電極層および前記上部電極層が、当該分極核発生電極に含有される当該金属元素を含まない、
ことを特徴とする強誘電体メモリ。 - 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法であって、前記強誘電体キャパシタの製造工程が、
半導体基体上に下部電極層を形成する第１工程と、
前記下部電極層の上面に、厚さが強誘電体層の１０パーセント且つ間隔が前記強誘電体キャパシタの寸法の１０パーセント以下の、前記強誘電体層中の反転分極核を発生し易くするための分極核発生電極を複数個形成する第２工程と、
前記下部電極層上に前記強誘電体層を形成する第３工程と、
前記強誘電体層上に上部電極層を形成する第４工程と、
を含むことを特徴とする強誘電体メモリの製造方法。 - 前記第２工程が、前記下部電極層の表面にレジストパターンを形成する工程と、前記レジストパターンを介して前記下部電極層上に該下部電極層と同じ導電性材料またはその合金を堆積する工程と、前記レジストパターンを除去する工程とを含むことを特徴とする請求項７に記載の強誘電体メモリの製造方法。
- 前記第２工程が、前記下部電極層の表面にレジストパターンを形成する工程と、このレジストパターンをマスクとして前記下部電極層の表面を部分エッチングする工程と、前記レジストパターンを除去する工程とを含むことを特徴とする請求項７に記載の強誘電体メモリの製造方法。
- 前記第３工程で形成された前記強誘電体層上面に溝を形成する第５工程をさらに含み、且つ、
前記第４工程が、前記第５工程後の前記強誘電体層上面に導電体層を堆積することによって、前記上部電極層と当該上部電極層側の分極核発生電極とを同時に形成する工程である、
ことを特徴とする請求項７に記載の強誘電体メモリの製造方法。 - 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法であって、前記強誘電体キャパシタの製造工程が、
半導体基体上に下部電極層を形成する第１工程と、
前記下部電極層上に強誘電体層を形成する第２工程と、
前記強誘電体層の上面に、厚さが前記強誘電体層の１０パーセント且つ間隔が前記強誘電体キャパシタの寸法の１０パーセント以下の、前記強誘電体層中の反転分極核を発生し易くするための分極核発生電極を複数個形成する第３工程と、
前記強誘電体層上および前記分極核発生電極上に上部電極層を形成する第４工程と、
を含むことを特徴とする強誘電体メモリの製造方法。 - 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法であって、前記強誘電体キャパシタの製造工程が、
半導体基体上に下部電極層を形成する第１工程と、
前記下部電極層の表面にレジストパターンを形成する第２工程と、
前記レジストパターンを介して、前記下部電極層上に導電性材料を堆積する第３工程と、
前記レジストパターンを除去することにより、前記下部電極層上に分極核発生電極を複数個形成する第４工程と、
前記下部電極層および前記分極核発生電極上に強誘電体層を形成する第５工程と、
前記強誘電体層上に上部電極層を形成する第６工程と、
を含み、
前記分極核発生電極が、前記強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金で形成され、
前記下部電極層および前記上部電極層が、当該分極核発生電極に含有される当該金属元素を含まない、
ことを特徴とする強誘電体メモリの製造方法。 - 強誘電体キャパシタの分極を利用してビット情報を記憶する強誘電体メモリの製造方法であって、前記強誘電体キャパシタの製造工程が、
半導体基体上に下部電極層を形成する第１工程と、
前記下部電極層上に、強誘電体層を形成する第２工程と、
前記強誘電体層の上面にレジストパターンを形成する第３工程と、
前記レジストパターンを介して、前記強誘電体層上に、導電性材料を堆積する第４工程と、
前記レジストパターンを除去することにより、前記強誘電体層上に分極核発生電極を複数個形成する第５工程と、
前記強誘電体層上および前記分極核発生電極上に、上部電極層を形成する第６工程と、
を含み、
前記分極核発生電極が、前記強誘電体層中に含有される金属元素のうち反転分極核が形成されやすいものまたは当該金属元素を含む合金を用いて、前記上部電極層の下面に埋め込まれた非突起電極であり、
前記下部電極層および前記上部電極層が、当該分極核発生電極に含有される当該金属元素を含まない、
ことを特徴とする強誘電体メモリの製造方法。
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