JP3332014B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、主にダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）に用いられる強
誘電体キャパシタの製造方法及び記録方法に関する。
ンダム・アクセス・メモリ（ＤＲＡＭ）に用いられる強
誘電体キャパシタの製造方法及び記録方法に関する。
【０００２】
【従来の技術】従来、例えばアイ・トリプル・イー・エ
レクトロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ）１９９０
年、第１１巻、第１０号、４５４項〜４５６項に記載さ
れていた様に、強誘電体を電荷蓄積コンデンサとして用
いたＤＲＡＭの読みだし／書き込み特性には、信頼性上
問題があった。
レクトロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥＣ
ＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ）１９９０
年、第１１巻、第１０号、４５４項〜４５６項に記載さ
れていた様に、強誘電体を電荷蓄積コンデンサとして用
いたＤＲＡＭの読みだし／書き込み特性には、信頼性上
問題があった。
【０００３】すなわち、従来の製造方法では、強誘電体
膜が多結晶からなり製造中に分極処理（ポーリング）を
施していないので、製造直後の強誘電体膜中の各々の分
域（ドメイン）は、双極子モーメントを持っているが、
お互いにランダムに向いているため、全体の分極、すな
わち自発分極は０である。
膜が多結晶からなり製造中に分極処理（ポーリング）を
施していないので、製造直後の強誘電体膜中の各々の分
域（ドメイン）は、双極子モーメントを持っているが、
お互いにランダムに向いているため、全体の分極、すな
わち自発分極は０である。
【０００４】その後、ＤＲＡＭとして使うとき、強誘電
体膜に電界をかけるので、各々の分域で、双極子モーメ
ントの向きがそろい、強誘電体膜全体として、分極が生
じる。
体膜に電界をかけるので、各々の分域で、双極子モーメ
ントの向きがそろい、強誘電体膜全体として、分極が生
じる。
【０００５】
【発明が解決しようとする課題】しかし、従来の製造方
法で作成した半導体記憶装置をＤＲＡＭとして動作させ
ると、以下のような問題があった。
法で作成した半導体記憶装置をＤＲＡＭとして動作させ
ると、以下のような問題があった。
【０００６】強誘電体の場合上記分極は、極性の異なる
構成原子間の相対位置が変位することによって起こり、
これが原因で、ＰＺＴ中に空間電荷が発生し、分極反転
を利用した不揮発性メモリでは、残留分極の劣化が発生
すると言う問題を有しているが、一方分極反転を用いな
いＤＲＡＭの場合においても、キャパシタンスの劣化が
あると言う問題点を有していた。
構成原子間の相対位置が変位することによって起こり、
これが原因で、ＰＺＴ中に空間電荷が発生し、分極反転
を利用した不揮発性メモリでは、残留分極の劣化が発生
すると言う問題を有しているが、一方分極反転を用いな
いＤＲＡＭの場合においても、キャパシタンスの劣化が
あると言う問題点を有していた。
【０００７】図２のバイアス電圧に対するキャパシタン
スのグラフを基に従来例を説明する。
スのグラフを基に従来例を説明する。
【０００８】図２の実線は、初期の単位面積当りのキャ
パシタンスの電圧依存性を示し、破線は、１０10回読み
出し／書き込み後の単位面積当りのキャパシタンスの電
圧依存性を示す。
パシタンスの電圧依存性を示し、破線は、１０10回読み
出し／書き込み後の単位面積当りのキャパシタンスの電
圧依存性を示す。
【０００９】図中の矢印は、電圧を上げたとき及び電圧
を下げたときに対応する。
を下げたときに対応する。
【００１０】このように、例えば昇圧時、３Ｖで比較す
ると、１００ｆＣ／μｍ2から８０ｆＣ／μｍ2へと２０
％のキャパシタンスの減少が見られる。
ると、１００ｆＣ／μｍ2から８０ｆＣ／μｍ2へと２０
％のキャパシタンスの減少が見られる。
【００１１】そこで、本発明は従来のこの様な課題を解
決しようとするもので、その目的とするところは、半導
体記憶装置製造中に於て、既に分極処理を行ない、分極
処理後の製造中に各分域の双極子モーメントの反転を行
なわないこと及び、ＤＲＡＭ動作時においても、１度も
各分域の双極子モーメントの反転、すなわち極性の異な
る構成原子間の変位を行なわないことにより、強誘電体
薄膜内の空間電荷の発生を抑制し、読み出し／書き込み
を１０15回としても、キャパシタンスの減少のほとんど
ない強誘電体記憶装置の製造方法を提供し、且つ記録方
法を提供することである。
決しようとするもので、その目的とするところは、半導
体記憶装置製造中に於て、既に分極処理を行ない、分極
処理後の製造中に各分域の双極子モーメントの反転を行
なわないこと及び、ＤＲＡＭ動作時においても、１度も
各分域の双極子モーメントの反転、すなわち極性の異な
る構成原子間の変位を行なわないことにより、強誘電体
薄膜内の空間電荷の発生を抑制し、読み出し／書き込み
を１０15回としても、キャパシタンスの減少のほとんど
ない強誘電体記憶装置の製造方法を提供し、且つ記録方
法を提供することである。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、半導体基板上に第１電極を形成する工程
と、前記第１電極上に強誘電体膜を形成する工程と、前
記強誘電体膜上に第２電極を形成する工程と、前記第１
電極と前記第２電極の間に電界を加えることにより前記
強誘電体膜を分極させる工程と、前記第２電極を除去す
る工程を備えることを特徴とする。
の製造方法は、半導体基板上に第１電極を形成する工程
と、前記第１電極上に強誘電体膜を形成する工程と、前
記強誘電体膜上に第２電極を形成する工程と、前記第１
電極と前記第２電極の間に電界を加えることにより前記
強誘電体膜を分極させる工程と、前記第２電極を除去す
る工程を備えることを特徴とする。
【００１３】また、上記の方法において、前記第２電極
を除去する工程以降の工程は、前記強誘電体膜の転移温
度未満の温度でを行なうことを特徴とする。
を除去する工程以降の工程は、前記強誘電体膜の転移温
度未満の温度でを行なうことを特徴とする。
【００１４】
【００１５】
【実施例】本発明の第１実施例を図１（ａ）〜図１
（ｃ）の製造工程断面図に基づいて説明する。
（ｃ）の製造工程断面図に基づいて説明する。
【００１６】図１（ａ）に示すよう、シリコン基板１０
１上に層間絶縁膜として、二酸化珪素膜（ＳｉＯ2）１
０２を形成した後、密着層のＴｉ１０３を介して下部電
極のＰｔ１０４を形成し、その上に強誘電体特性を示す
多結晶のチタン酸ジルコン酸鉛Ｐｂ（Ｚｒ0.5Ｔｉ0.5）
Ｏ3、略してＰＺＴ１０５を積層する。
１上に層間絶縁膜として、二酸化珪素膜（ＳｉＯ2）１
０２を形成した後、密着層のＴｉ１０３を介して下部電
極のＰｔ１０４を形成し、その上に強誘電体特性を示す
多結晶のチタン酸ジルコン酸鉛Ｐｂ（Ｚｒ0.5Ｔｉ0.5）
Ｏ3、略してＰＺＴ１０５を積層する。
【００１７】ＳｉＯ2１０２は、テトラ・エチル・オル
ト・シリケート（ＴＥＯＳ）のプラズマ化学気相成長法
で形成し、その膜厚を５０００Åとした。
ト・シリケート（ＴＥＯＳ）のプラズマ化学気相成長法
で形成し、その膜厚を５０００Åとした。
【００１８】Ｔｉ及びＰｔは、直流スパッタ法により成
膜し、その膜厚はそれぞれ２００Å、５０００Åとし
た。
膜し、その膜厚はそれぞれ２００Å、５０００Åとし
た。
【００１９】ＰＺＴ１０５は、例えばＰｂＯを１０％過
剰に含むＰｂ1.1（Ｚｒ0.5Ｔｉ0.5）Ｏ3.1をターゲット
に用いた高周波マグネトロンスパッタ法により堆積し、
その後、強誘電体特性を得るために酸素雰囲気中、５０
０℃で１時間熱処理する。
剰に含むＰｂ1.1（Ｚｒ0.5Ｔｉ0.5）Ｏ3.1をターゲット
に用いた高周波マグネトロンスパッタ法により堆積し、
その後、強誘電体特性を得るために酸素雰囲気中、５０
０℃で１時間熱処理する。
【００２０】この熱処理により、膜厚５０００Åのペロ
ブスカイト結晶構造を有する多結晶のＰＺＴを得ること
が出来た。
ブスカイト結晶構造を有する多結晶のＰＺＴを得ること
が出来た。
【００２１】図１（ａ）に、多結晶のグレインとその双
極子モーメントの向きを示す。
極子モーメントの向きを示す。
【００２２】粒径は約２０００Åである。
【００２３】ここでは、簡単のため、１グレインが１分
域をもつと仮定した。
域をもつと仮定した。
【００２４】このように熱処理により結晶化した各分域
は、各々様々な方向を向いているので、ＰＺＴ薄膜全体
の分極の値は０である。
は、各々様々な方向を向いているので、ＰＺＴ薄膜全体
の分極の値は０である。
【００２５】次に、図１（ｂ）に示すように空気中でコ
ロナ放電を用いて、ＰＺＴ膜１０５に電界をかける。
ロナ放電を用いて、ＰＺＴ膜１０５に電界をかける。
【００２６】外部電圧１０６を、Ｐｔ１０４と対向する
針１０７にかけ、電圧計１０８でＰＺＴ膜１０５にかか
る電圧が５Ｖになるよう外部電圧１０６を制御する。
針１０７にかけ、電圧計１０８でＰＺＴ膜１０５にかか
る電圧が５Ｖになるよう外部電圧１０６を制御する。
【００２７】５Ｖは半導体記憶装置製造後に、ＰＺＴキ
ャパシタにかかる電圧と同じである。ここで、針１０７
とＰＺＴ膜１０５の表面との距離を２０ｍｍとした。
ャパシタにかかる電圧と同じである。ここで、針１０７
とＰＺＴ膜１０５の表面との距離を２０ｍｍとした。
【００２８】その結果、図１（ｃ）に示すように各分域
の双極子モーメントが、バイアス電圧の方向にそろい、
ＰＺＴ膜１０５が分極する。
の双極子モーメントが、バイアス電圧の方向にそろい、
ＰＺＴ膜１０５が分極する。
【００２９】その後、ＰＺＴ膜の転移温度未満の温度で
その後の工程を行ない、半導体記憶装置を製造する。
その後の工程を行ない、半導体記憶装置を製造する。
【００３０】ここで言う転移温度は、強誘電体から常誘
電体へ結晶構造が変化する温度のことであり、転移温度
以上に温度を上げてしまうと、各分域の双極子モーメン
トの向きが様々な方向に戻ってしまい、残留分極が０と
なる。
電体へ結晶構造が変化する温度のことであり、転移温度
以上に温度を上げてしまうと、各分域の双極子モーメン
トの向きが様々な方向に戻ってしまい、残留分極が０と
なる。
【００３１】ここでは、例えばＰＺＴの転移温度が４２
０℃であるので分極処理後のプロセス、例えばＳｉＯ2
等の層間絶縁膜の形成、配線用アルミのスパッタ、エッ
チング、ＳｉＯ2、窒化珪素膜（Ｓｉ3Ｎ4）等パシベー
ション膜の形成等を４２０℃未満で行なう必要がある。
０℃であるので分極処理後のプロセス、例えばＳｉＯ2
等の層間絶縁膜の形成、配線用アルミのスパッタ、エッ
チング、ＳｉＯ2、窒化珪素膜（Ｓｉ3Ｎ4）等パシベー
ション膜の形成等を４２０℃未満で行なう必要がある。
【００３２】望ましくは、温度は低い方がよく、３００
℃以下であることが更に良い。
℃以下であることが更に良い。
【００３３】上記実施例では、針１０７を１本として説
明したが、針の本数は何本でも構わないし、ＰＺＴ膜１
０５との距離を一定に保ちつつ針１０７をウエハ面内で
走査させても良い。
明したが、針の本数は何本でも構わないし、ＰＺＴ膜１
０５との距離を一定に保ちつつ針１０７をウエハ面内で
走査させても良い。
【００３４】次に本発明の第２実施例を図３（ａ）〜図
３（ｄ）の製造工程断面図に基づいて説明する。
３（ｄ）の製造工程断面図に基づいて説明する。
【００３５】図３（ａ）は、図１（ａ）に示す工程の
後、ＰＺＴ膜１０５上にＰｔ上部電極１０９を形成した
後の断面構造図である。
後、ＰＺＴ膜１０５上にＰｔ上部電極１０９を形成した
後の断面構造図である。
【００３６】Ｐｔ上部電極１０９は、直流スパッタ法に
より形成し、その膜厚を５０００Åとした。
より形成し、その膜厚を５０００Åとした。
【００３７】次に、図３（ｂ）に示すように上部電極１
０９と下部電極１０４の間に、５Ｖの電圧を印加して、
ＰＺＴ膜１０５の分極処理を行ない、その結果図３
（ｃ）に示すように各分域の双極子モーメントが、バイ
アス電圧の方向にそろう。
０９と下部電極１０４の間に、５Ｖの電圧を印加して、
ＰＺＴ膜１０５の分極処理を行ない、その結果図３
（ｃ）に示すように各分域の双極子モーメントが、バイ
アス電圧の方向にそろう。
【００３８】次に、図３（ｄ）に示すようにＰｔ上部電
極１０９を例えば、アルゴンをガスに用いたイオン・ミ
リングで除去する。
極１０９を例えば、アルゴンをガスに用いたイオン・ミ
リングで除去する。
【００３９】この時、基板を冷却しながら行ない、基板
温度が転移温度以上に上昇しないことに注意を払う。
温度が転移温度以上に上昇しないことに注意を払う。
【００４０】ここで、一度上部電極１０９を取り除くの
は、ＰＺＴ膜１０５の分極によるストレスを解放するた
めである。
は、ＰＺＴ膜１０５の分極によるストレスを解放するた
めである。
【００４１】その後、再びＰｔ上部電極１０９をＰＺＴ
膜の転移温度以下で直流スパッタ法により形成した後、
引き続きＰＺＴ膜の転移温度以下の温度でその後の工程
を行ない、半導体記憶装置を製造するのは、実施例１と
同様である。
膜の転移温度以下で直流スパッタ法により形成した後、
引き続きＰＺＴ膜の転移温度以下の温度でその後の工程
を行ない、半導体記憶装置を製造するのは、実施例１と
同様である。
【００４２】次に本発明の第１及び第２実施例の製造工
程を用いて、実際に能動素子の形成された半導体基板上
にＰＺＴを集積化した半導体記憶装置の断面構造図を図
４に示す。
程を用いて、実際に能動素子の形成された半導体基板上
にＰＺＴを集積化した半導体記憶装置の断面構造図を図
４に示す。
【００４３】１０１がシリコン基板、４０１がイオン注
入と熱処理によって形成された拡散層であり、４０２が
ＳｉＯ2からなるゲート酸化膜、４０３が、多結晶シリ
コンとタングステンシリサイド（ＷＳｉ）によって形成
されたゲート電極であり、電界効果型トランジスタの主
要部を形成している。
入と熱処理によって形成された拡散層であり、４０２が
ＳｉＯ2からなるゲート酸化膜、４０３が、多結晶シリ
コンとタングステンシリサイド（ＷＳｉ）によって形成
されたゲート電極であり、電界効果型トランジスタの主
要部を形成している。
【００４４】４０４は、ＳｉＯ2よりなる層間絶縁膜、
４０５はアルミ配線であり、上部電極１０９と拡散層４
０１を接続している。
４０５はアルミ配線であり、上部電極１０９と拡散層４
０１を接続している。
【００４５】この実施例の場合、分極処理後のプロセス
として、ＰＺＴ膜１０５の転移温度未満の温度で以下の
プロセスを行なう必要である。
として、ＰＺＴ膜１０５の転移温度未満の温度で以下の
プロセスを行なう必要である。
【００４６】上部電極１０９の堆積工程、上部電極１０
９、ＰＺＴ膜１０５、下部電極１０４及びＴｉ１０３の
エッチング工程、ＳｉＯ2４０４の堆積工程、ＳｉＯ2４
０４及び１０２のエッチング工程、アルミ配線４０５の
堆積工程、及びエッチング工程。
９、ＰＺＴ膜１０５、下部電極１０４及びＴｉ１０３の
エッチング工程、ＳｉＯ2４０４の堆積工程、ＳｉＯ2４
０４及び１０２のエッチング工程、アルミ配線４０５の
堆積工程、及びエッチング工程。
【００４７】次に本発明の第１及び第２実施例で示した
製造方法を用いて作成した半導体記憶装置の記録方法を
図５（ａ）、（ｂ）の断面構造図に基づいて説明する。
製造方法を用いて作成した半導体記憶装置の記録方法を
図５（ａ）、（ｂ）の断面構造図に基づいて説明する。
【００４８】図５（ａ）がＤＲＡＭ動作前のＰＺＴ膜の
分域の双極子モーメントの向きを示す。
分域の双極子モーメントの向きを示す。
【００４９】いま、双極子モーメントは、下を向いてい
る。
る。
【００５０】この双極子モーメントは、強誘電体の自発
分極によるものである。
分極によるものである。
【００５１】次にＤＲＡＭ動作時には、図５（ｂ）に示
すように、分極の向きに、すなわち下向きに５Ｖのバイ
アス電圧を加えて、データの書き込みを行なう。
すように、分極の向きに、すなわち下向きに５Ｖのバイ
アス電圧を加えて、データの書き込みを行なう。
【００５２】図５（ｂ）のＰＺＴ膜１０５と上下の電極
１０９、１０４の間に書かれているプラス（＋）／マイ
ナス（−）は、電子分極であり、バイアス電圧を取り除
いた後、ショートすると消滅してしまう電荷であり、Ｄ
ＲＡＭ動作時のデータとなる。
１０９、１０４の間に書かれているプラス（＋）／マイ
ナス（−）は、電子分極であり、バイアス電圧を取り除
いた後、ショートすると消滅してしまう電荷であり、Ｄ
ＲＡＭ動作時のデータとなる。
【００５３】一方、強誘電体の自発分極は、ＤＲＡＭ動
作に関係なく反転せず保持されたままであるので、ＰＺ
Ｔの極性の異なる構成原子間の相対位置の変位が無いた
め、信頼性特性に優れている。
作に関係なく反転せず保持されたままであるので、ＰＺ
Ｔの極性の異なる構成原子間の相対位置の変位が無いた
め、信頼性特性に優れている。
【００５４】本実施例では、双極子モーメントの向きを
下向きとして説明したが、もちろん双極子モーメントの
向きが上向きの場合においても、ＤＲＡＭ動作時のバイ
アス電圧を上向きとすれば良いことは自明である。
下向きとして説明したが、もちろん双極子モーメントの
向きが上向きの場合においても、ＤＲＡＭ動作時のバイ
アス電圧を上向きとすれば良いことは自明である。
【００５５】図６に本実施例で作成した半導体記憶装置
のバイアス電圧に対するキャパシタンスのグラフを示
す。
のバイアス電圧に対するキャパシタンスのグラフを示
す。
【００５６】実線は、初期の単位面積当りのキャパシタ
ンスの電圧依存性を示し、破線は、１０10回読み出し／
書き込み後の単位面積当りのキャパシタンスの電圧依存
性を示す。
ンスの電圧依存性を示し、破線は、１０10回読み出し／
書き込み後の単位面積当りのキャパシタンスの電圧依存
性を示す。
【００５７】このように、本発明の製造方法及び記録方
法を用いることにより、半導体記憶装置の実使用時に於
いて、強誘電体の極性の異なる構成原子間の相対位置の
変位が１度も無いため、１０10回の読み出し／書き込み
後に於いても、キャパシタンスの減少はほとんど見られ
なかった。
法を用いることにより、半導体記憶装置の実使用時に於
いて、強誘電体の極性の異なる構成原子間の相対位置の
変位が１度も無いため、１０10回の読み出し／書き込み
後に於いても、キャパシタンスの減少はほとんど見られ
なかった。
【００５８】以上本実施例では、強誘電体膜としてＰＺ
Ｔを用いて説明したが、ＰｂＴｉＯ3、ＫＮｂＯ3、Ｐｂ
（ＭｎＮｂ）Ｏ3等他のペロブスカイト結晶構造を有す
る酸化物強誘電体でもよい。
Ｔを用いて説明したが、ＰｂＴｉＯ3、ＫＮｂＯ3、Ｐｂ
（ＭｎＮｂ）Ｏ3等他のペロブスカイト結晶構造を有す
る酸化物強誘電体でもよい。
【００５９】又、それらに、ランタン（Ｌａ）、ネオジ
ウム（Ｎｄ）、ビスマス（Ｂｉ）、ナイオビウム（Ｎ
ｂ）、アンチモン（Ｓｂ）、タンタル（Ｔａ）等をドー
パントとして用いてもよい。
ウム（Ｎｄ）、ビスマス（Ｂｉ）、ナイオビウム（Ｎ
ｂ）、アンチモン（Ｓｂ）、タンタル（Ｔａ）等をドー
パントとして用いてもよい。
【００６０】
【発明の効果】本発明の半導体記憶装置の製造方法及び
記録方法は、以上説明したように実使用時に、強誘電体
の極性の異なる構成原子間の相対位置の変位が１度も無
いため、分極反転によって通常観察される空間電荷は発
生せず、１０15回の読み出し／書き込み後に於いても、
キャパシタンスの減少はほとんどなく、信頼性に優れた
半導体記憶装置を提供すると言った効果を有し、更に本
発明の半導体記憶装置の製造方法に用いた強誘電体膜
は、誘電率が１０００以上と大きいため２５６メガビッ
ト以上の高集積ＤＲＡＭには、非常に有効となる。
記録方法は、以上説明したように実使用時に、強誘電体
の極性の異なる構成原子間の相対位置の変位が１度も無
いため、分極反転によって通常観察される空間電荷は発
生せず、１０15回の読み出し／書き込み後に於いても、
キャパシタンスの減少はほとんどなく、信頼性に優れた
半導体記憶装置を提供すると言った効果を有し、更に本
発明の半導体記憶装置の製造方法に用いた強誘電体膜
は、誘電率が１０００以上と大きいため２５６メガビッ
ト以上の高集積ＤＲＡＭには、非常に有効となる。
【図１】本発明の第１実施例の半導体記憶装置の製造工
程断面図である。
程断面図である。
【図２】従来の半導体記憶装置に用いられるキャパシタ
のバイアス電圧に対するキャパシタンスのグラフであ
る。
のバイアス電圧に対するキャパシタンスのグラフであ
る。
【図３】本発明の第２実施例の半導体記憶装置の製造工
程断面図である。
程断面図である。
【図４】本発明の半導体記憶装置の断面構造図である。
【図５】本発明の半導体記憶装置の記録方法を示す断面
構造図である。
構造図である。
【図６】本発明の半導体記憶装置に用いられるキャパシ
タのバイアス電圧に対するキャパシタンスのグラフであ
る。
タのバイアス電圧に対するキャパシタンスのグラフであ
る。
１０１ シリコン基板 １０２ ＳｉＯ2 １０３ Ｔｉ １０４ Ｐｔ １０５ ＰＺＴ １０６ 外部電圧 １０７ 針 １０８ 電圧計 １０９ 上部電極 ４０１ 拡散層 ４０２ ゲート酸化膜 ４０３ ゲート電極 ４０４ ＳｉＯ2 ４０５ アルミ配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 半導体基板上に第１電極を形成する工程
と、前記第１電極上に強誘電体膜を形成する工程と、前
記強誘電体膜上に第２電極を形成する工程と、前記第１
電極と前記第２電極の間に電界を加えることにより前記
強誘電体膜を分極させる工程と、前記第２電極を除去す
る工程を備えることを特徴とする半導体記憶装置の製造
方法。 - 【請求項２】 前記第２電極を除去する工程以降の工程
は、前記強誘電体膜の転移温度未満の温度でを行なうこ
とを特徴とする請求項１記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18756999A JP3332014B2 (ja) | 1999-07-01 | 1999-07-01 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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