JP4724258B2 - 半導体記憶装置を駆動する方法 - Google Patents
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Description
本発明は、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ型の半導体記憶装置を駆動する方法に関する。
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。さらに、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、素子を微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネル層の導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。さらに、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネル層となるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。ＭＦＳＦＥＴの構造としては特許文献１に記載の下部ゲート電極を用いた構造や、特許文献２〜４のように下部ゲート電極を持つＭＦＳＦＥＴ上に上部ゲート電極を用いた構造が考案されている。
一方、強誘電体を用いた半導体記憶装置では強誘電体の分極の強さを調整することで多値データを記憶できることは周知の事実である。前述の下部ゲート、上部ゲート電極を用いた構造のＭＦＳＦＥＴで多値データを書き込む例としては特許文献５に示すものが考えられている。図６は特許文献５に記載の半導体記憶装置を示す図であり、図において１０１は半導体領域、１０２，１０３はソース・ドレイン領域、１０４はチャネル形成領域、１０５は強誘電体膜、１０６はゲート電極、１０７は裏面電極、１０８は絶縁膜である。この装置を用いて多値データ書込みの際には、まず絶縁膜側の裏面電極１０７にある一定の電圧(図では＋５Ｖ）を印加しチャネルを反転状態にすることでソース・ドレインとチャネルを同電位に固定する。その後、強誘電体側のゲート電極１０６に印加する電圧を調整することで多値データを書き込む。つまり、チャネルに流れる電流は強誘電体に接したゲート電極に印加する電圧によって変化する。
特許文献５に代表されるＭＦＳＦＥＴは、強誘電体に接するゲート電圧のみを種々変更することで多値データを記憶する。この場合、書き込み電圧に対して、チャネル抵抗が指数関数的に変化してしまう。
図２は特許文献５に記載のＭＦＳＦＥＴと構成を一にするＭＦＳＦＥＴに対して、強誘電体に接するゲート電極のみに電圧を印加しデータを書き込んだ場合のドレイン電流値である。前述のように書き込み電圧を線形的に増加させていくと、ドレイン電流は指数関数的に変化する。その結果、書込み電圧のゆらぎによっても大きくチャネル抵抗値が変化するため、制御性が悪いという問題がある。
本発明は、かかる点に鑑みなされ、その主な目的は、制御性よく多値データを記憶できる半導体記憶装置を駆動する方法を提供することにある。
本発明の方法は、半導体記憶装置を駆動する方法であって、以下の工程（ａ）〜（ｃ）を具備する：
以下を具備する前記半導体記憶装置を用意する工程（ａ）、第１ゲート電極、強誘電体層、半導体層、ソース電極、ドレイン電極、常誘電体層、および第２ゲート電極、ここで、前記第１ゲート電極、前記強誘電体層、前記半導体層、前記常誘電体層、および前記第２ゲート電極はこの順に積層されており、前記ソース電極は前記半導体層と前記常誘電体層との間に挟まれており、かつ前記半導体層に接しており、前記ドレイン電極は前記半導体層と前記常誘電体層との間に挟まれており、かつ前記半導体層に接しており、
前記半導体記憶装置に、第１、第２、または第３の抵抗値を書き込む工程（ｂ）、ここで、前記半導体記憶装置に第１の抵抗値が書き込まれる場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＞Ｖｓ、およびＶ２＞Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、前記半導体記憶装置に第２の抵抗値が書き込まれる場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、前記半導体記憶装置に第３の抵抗値が書き込まれる場合には、Ｖ１＜Ｖｓ、Ｖ１＜Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、ここで、前記第３の抵抗値＞前記第２の抵抗値＞前記第１の抵抗値の不等式が充足され、
前記ソース電極および前記ドレイン電極との間に電位差を印加して生じた前記ソース電極と前記ドレイン電極との間の電流から、前記半導体記憶装置に書き込まれている抵抗値を前記第１の抵抗値、前記第２の抵抗値、および前記第３の抵抗値の中から決定する工程（ｃ）。
以下を具備する前記半導体記憶装置を用意する工程（ａ）、第１ゲート電極、強誘電体層、半導体層、ソース電極、ドレイン電極、常誘電体層、および第２ゲート電極、ここで、前記第１ゲート電極、前記強誘電体層、前記半導体層、前記常誘電体層、および前記第２ゲート電極はこの順に積層されており、前記ソース電極は前記半導体層と前記常誘電体層との間に挟まれており、かつ前記半導体層に接しており、前記ドレイン電極は前記半導体層と前記常誘電体層との間に挟まれており、かつ前記半導体層に接しており、
前記半導体記憶装置に、第１、第２、または第３の抵抗値を書き込む工程（ｂ）、ここで、前記半導体記憶装置に第１の抵抗値が書き込まれる場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＞Ｖｓ、およびＶ２＞Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、前記半導体記憶装置に第２の抵抗値が書き込まれる場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、前記半導体記憶装置に第３の抵抗値が書き込まれる場合には、Ｖ１＜Ｖｓ、Ｖ１＜Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、ここで、前記第３の抵抗値＞前記第２の抵抗値＞前記第１の抵抗値の不等式が充足され、
前記ソース電極および前記ドレイン電極との間に電位差を印加して生じた前記ソース電極と前記ドレイン電極との間の電流から、前記半導体記憶装置に書き込まれている抵抗値を前記第１の抵抗値、前記第２の抵抗値、および前記第３の抵抗値の中から決定する工程（ｃ）。
ある実施形態において、Ｖ２＝Ｖｓ＝ｖｄの関係を満たす電圧Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加されながら、Ｖ１＜Ｖ２の不等式を充足する電圧Ｖ１を前記第１ゲート電極に印加するリセット工程を、前記工程（ｂ）の前にさらに具備する。
ある実施形態では、前記工程（ｃ）において、Ｖ１＝Ｖ２の等式を充足する電圧Ｖ１およびＶ２が、それぞれ前記第１ゲート電極および前記第２ゲート電極に印加される。
ある実施形態では、前記工程（ｃ）において、Ｖ１＝Ｖ２の等式を充足する電圧Ｖ１およびＶ２が、それぞれ前記第１ゲート電極および前記第２ゲート電極に印加される。
ある実施形態では、Ｖ１＝Ｖ２＝０ボルトである。
ある実施形態では、Ｖ１＝Ｖ２＝０ボルトである。
本発明の半導体記憶装置を駆動する方法によれば、制御性良く多値データを記録することができる。
以下、図面を参照しながら本発明の実施の形態を説明する。
（実施の形態１）
図１は、本発明の一実施形態における半導体記憶装置の断面を示す。
図１は、本発明の一実施形態における半導体記憶装置の断面を示す。
図１に示すように、基板１１上に、強誘電体膜１３及び常誘電体膜１６が半導体膜１４を介して積層して形成されている。第一のゲート電極１２が、強誘電体膜１３と基板１１との間に挟まれている。常誘電体膜１６の上には、第二のゲート電極１７が形成されている。半導体膜１４と常誘電体１６との間には、ソース電極１５ｓ及びドレイン電極１５ｄが挟まれている。
第一のゲート電極１２、強誘電体膜１３、ソース電極１５ｓ、ドレイン電極１５ｄ、および半導体膜１４から、第一の電界効果トランジスタが構成されている。第二のゲート電極１７、常誘電体膜１６、ソース電極１５ｓ、ドレイン電極１５ｄ、および半導体膜１４から、第二の電界効果トランジスタが構成されている。
この半導体記憶装置においては、強誘電体膜１３の分極の大きさに応じてチャネルを流れる電流が制御される。つまり、強誘電体の分極がチャネル方向（第一のゲート電極１２から半導体膜１４に向う方向）を向いていると、半導体膜１４中に電子が誘起されて低抵抗状態となる。分極がチャネルと反対方向を向いていると、半導体膜１４中から電子が追い払われるために高抵抗状態となる。さらに、分極の強さを変化させることで、２値以上のチャネルの抵抗状態をとることができる。
（書き込み）
次に、図３および図４を参照しながら、上記のような半導体記憶装置のデータ書込み方法を説明する。
次に、図３および図４を参照しながら、上記のような半導体記憶装置のデータ書込み方法を説明する。
図３は第一の抵抗値、第二の抵抗値、および第三の抵抗値を書き込む際の、第一のゲート電極１２、第二のゲート電極１７、ソース電極１５ｓおよびドレイン電極１５ｄの電位を示す。図４は断面模式図上でそれぞれの電位を示す。図４（ａ）は第一の抵抗値の書き込みを示す。図４（ｂ）は第二の抵抗値の書き込みを示す。図４（ｃ）は第三の抵抗値の書き込みを示す。
以下、第一の抵抗値、第二の抵抗値、および第三の抵抗値の書き込み方法の一例を示す。
各抵抗値を書き込む前には、リセット動作を行うことが好ましい。リセット動作は、Ｖ２＝Ｖｓ＝ｖｄの関係を満たす電圧Ｖ２、Ｖｓ、およびＶｄを、それぞれ前記第２ゲート電極１７、前記ソース電極１５ｓ、および前記ドレイン電極１５ｄに印加しながら、Ｖ１＜Ｖ２の関係を満たす電圧Ｖ１を前記第１ゲート電極１２に印加することによって行われる。より具体的には、ソース電極１５ｓ、ドレイン電極１５ｄ、および第二のゲート電極１７に０Ｖを印加しながら、第一のゲート電極１２に−１０Ｖを印加することによって行われることがより好ましい。これにより、強誘電体の分極がすべて下向きにされる。
このようにすることで、常に分極が同じ状態からデータを書き込むことができ、多値データを書き込む際に再現性よくデータを書き込むことができる。
第一の抵抗値を書き込む場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＞Ｖｓ、およびＶ２＞Ｖｄの関係を満たす電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄを、それぞれ前記第１ゲート電極１２、前記第２ゲート電極１７、前記ソース電極１５ｓ、および前記ドレイン電極１５ｄに印加する。より具体的には、ソース電極１５ｓの電圧とドレイン電極１５ｄの電圧を０Ｖに保持しながら、第一のゲート電極１２に１０Ｖを印加し、かつ第二のゲート電極１７に１０Ｖを印加する。これによって、強誘電体膜１３の分極が変化する。
第二の抵抗値を書き込む場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの関係を満たす電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄを、それぞれ前記第１ゲート電極１２、前記第２ゲート電極１７、前記ソース電極１５ｓ、および前記ドレイン電極１５ｄに印加する。より具体的には、ソース電極１５ｓの電圧とドレイン電極１５ｄの電圧を０Ｖに保持しながら、第一のゲート電極１２に１０Ｖを印加し、かつ第二のゲート電極１７に−１０Ｖを印加する。これによって、強誘電体膜１３の分極が変化する。
第三の抵抗値を書き込む場合には、Ｖ１＜Ｖｓ、Ｖ１＜Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの関係を満たす電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄを、それぞれ前記第１ゲート電極１２、前記第２ゲート電極１７、前記ソース電極１５ｓ、および前記ドレイン電極１５ｄに印加する。より具体的には、ソース電極１５ｓの電圧とドレイン電極１５ｄの電圧を０Ｖに保持しながら、第一のゲート電極１２に−１０Ｖを印加し、かつ第二のゲート電極１７に−１０Ｖを印加する。これによって、強誘電体膜１３の分極が変化する。
ここで、第三の抵抗値＞第二の抵抗値＞第一の抵抗値である。つまり、チャネル方向を向いている強誘電体の分極の強さは、第一の抵抗値における分極の強さ＞第二の抵抗値における分極の強さ＞第三の抵抗値における分極の強さ、の順となる。
（読み出し）
半導体記憶装置に書き込まれたデータの読み出しの一例を、以下、説明する。
半導体記憶装置に書き込まれたデータの読み出しの一例を、以下、説明する。
第一のゲート電極１２および第二のゲート電極１７の両者に０Ｖを印加し、ソース電極１５ｓとドレイン電極１５ｄとの間に電位差を有する電圧を印加してチャネル層（半導体膜１４）を流れる電流を測定する。ソース電極１５ｓとドレイン電極１５ｄの間に印加する電圧は、書き込み時に第一のゲート電極１２に印加される電圧の１／５以下とすることが好ましい。一例として、ソース電極１５ｓとドレイン電極１５ｄとの間の電位差は０．１Ｖである。
流れる電流の大きさに応じて抵抗値が決定される。すなわち、読み出された電流から、半導体記憶装置に書き込まれている値を第１の抵抗値、第２の抵抗値、および第３の抵抗値の中から決定する。流れる電流の大きさは、第一の抵抗値における電流＞第二の抵抗値における電流＞第三の抵抗値における電流である。
従来例では、強誘電体に接する第一のゲート電極１２に印加する電圧を変化させて多値データを書き込んでいた。これに対し本実施の形態では、第一のゲート電極１２および第二のゲート電極１７の電位を変えることで、第一〜第三の抵抗値から構成される多値データを書き込む。
第一のゲート電極１２に印加する電位が同じでも、第二のゲート電極１７に印加する電位が異なれば、書き込まれる抵抗値は異なる。第二のゲート電極１７に正電圧を印加することで、チャネル中に電子が誘起され、それに引き寄せられることで、強誘電体１３の分極がチャネル側により強く分極する。
反対に、第二のゲート電極１２に負電圧を印加することで、チャネル中から電子が排斥されるため、チャネル側に向く強誘電体１３の分極は弱くなる。ここで、単純に、第一のゲート電極１２と第二のゲート電極１７の電位差が大きければ分極を大きくできるわけではない点に注意すべきである。
一般に、強誘電体の分極を強めるために第一のゲート電極と第二のゲート電極の電位差を大きくするということが考えられる。しかし、本実施の形態では、強誘電体１３をより大きく分極させるために第一のゲート電極１２と第二のゲート電極１７の電位差を大きくする必要はない。
（実施例）
以下、実施例を参照しながら本発明をより詳細に説明する。以下の実施例は、本発明を例示する目的にのみ用いられ、本発明を限定する目的に用いられてはならない。
以下、実施例を参照しながら本発明をより詳細に説明する。以下の実施例は、本発明を例示する目的にのみ用いられ、本発明を限定する目的に用いられてはならない。
（実施例１）
基板１１として、シリコン酸化膜２によって被覆された表面を有するシリコン基板１を用いた。
基板１１として、シリコン酸化膜２によって被覆された表面を有するシリコン基板１を用いた。
（１） 第一のゲート電極１２を、以下のようにシリコン基板１上に形成した。すなわち、フォトリソグラフィによってパターニングしたシリコン基板１上に、電子銃蒸着法にて５ｎｍの厚みを有するＴｉ膜、３０ｎｍの厚みを有するＰｔ膜、及びパルスレーザーデポジション法によって１０ｎｍの厚みを有するＳｒＲｕＯ3（以下、ＳＲＯ）膜を順に形成した。その後、リフトオフ法によって第一のゲート電極１２のパターンを形成した。
（２） パルスレーザーデポジション法を用いて７００℃に基板を加熱し、厚み４５０ｎｍのＰｂ（Ｚｒ，Ｔｉ）Ｏ3からなる強誘電体膜１３を形成した。
（３） 基板温度を４００℃とし、３０ｎｍの厚みを有するＺｎＯからなる半導体膜１４を形成した。
（４） 半導体膜１４上にフォトリソグラフィによってレジストのパターンを形成し、硝酸を用いて形成領域以外の半導体膜１４をエッチングにより除去した。
（５） 半導体膜１４上にレジストをフォトリソグラフィによってパターニングし、ウエットエッチングによって素子領域以外の半導体膜１４を除去した。その後、半導体膜１４上にレジストをフォトリソグラフィによってパターニングし、その上に、電子銃蒸着法にて、５ｎｍの厚みを有するＴｉ膜および３０ｎｍの厚みを有するＰｔ膜を形成した。さらにその後、レジストを除去することで、ソース電極１５ｓおよびドレイン電極１５ｄを形成した。
（６） ソース電極１５ｓ、ドレイン電極１５ｄ、および半導体膜１４を覆うように、スパッタ法にて、１００ｎｍの厚みを有するＳｉＮからなる常誘電体膜１６を形成した。
（７） フォトリソグラフィによってレジストのパターンを常誘電体膜１６上に形成した。その後、リアクティブイオンエッチングにより、常誘電体膜１６に開口部を形成した（不図示）。この開口部には、後工程において、ソース電極１５ｓ、ドレイン電極１５ｄを外部と接続するための配線が形成される。
（８） フォトリソグラフィによってレジストのパターンを形成し、レジストのパターン上に、厚み５ｎｍのＴｉ膜、厚み３０ｎｍのＰｔ膜、厚み１７０ｎｍのＡｕ膜を形成した。その後、リフトオフプロセスを用いて、Ｔｉ膜、Ｐｔ膜およびＡｕ膜のうち不要な部分を除去することにより、第二のゲート電極１７を形成した。
以上の実施例に基づいて得られた、チャネル幅１００マイクロメートル、チャネル長３マイクロメートルの半導体記憶装置に、図３および図４に基づいて第一〜第三の抵抗値からなるデータを書き込んだ。その後、ソース電極・ドレイン電極間に０．１Ｖ印加することにより、そのデータを読み出した。図５は、その結果を示す。前述のように、流れる電流の大きさは第一の抵抗値＞第二の抵抗値＞第三の抵抗値の順であった。
本実施の形態においては、第一のゲート電極１２としてＳＲＯ／Ｐｔ／Ｔｉの積層膜、第二のゲート電極１７としてＡｕ／Ｐｔ／Ｔｉの積層膜、ソース電極１５ｓおよびドレイン電極１５ｄにＰｔ／Ｔｉの積層膜をそれぞれ用いた。しかし、本発明では、これらの材料に限定されず、他の導電膜を用いても良い。
これと同様に、強誘電体膜１３としてＳｒ（Ｂｉ，Ｔａ）Ｏx、ＢｉＴｉＯxなどの他の強誘電体を用いても良い。半導体膜１４としてＧａＮ、ＩｎＧａＺｎＯx等の半導体を用いても良い。絶縁膜１６としてＡｌ2Ｏ3、ＨｆＯ2など他の絶縁膜を用いてもよい。
本発明によれば、制御性良く多値データを記録することができる半導体記憶装置を駆動する方法が提供される。
１ シリコン基板
２ シリコン酸化膜
１１ 基板
１２ 第一のゲート電極
１３ 強誘電体膜
１４ 半導体膜
１５ｄ ドレイン電極
１５ｓ ソース電極
１６ 常誘電体膜
１７ 第二のゲート電極
２０ 半導体記憶装置
１０１ 半導体領域
１０２ ソース領域
１０３ ドレイン領域
１０４ チャネル形成領域
１０５ 強誘電体膜
１０６ ゲート電極
１０７ 裏面電極
１０８ 絶縁膜
２ シリコン酸化膜
１１ 基板
１２ 第一のゲート電極
１３ 強誘電体膜
１４ 半導体膜
１５ｄ ドレイン電極
１５ｓ ソース電極
１６ 常誘電体膜
１７ 第二のゲート電極
２０ 半導体記憶装置
１０１ 半導体領域
１０２ ソース領域
１０３ ドレイン領域
１０４ チャネル形成領域
１０５ 強誘電体膜
１０６ ゲート電極
１０７ 裏面電極
１０８ 絶縁膜
Claims (6)
- 半導体記憶装置を駆動する方法であって、以下の工程（ａ）〜（ｃ）を具備する：
以下を具備する前記半導体記憶装置を用意する工程（ａ）、
第１ゲート電極、
強誘電体層、
半導体層、
ソース電極、
ドレイン電極、
常誘電体層、および
第２ゲート電極、
ここで、前記第１ゲート電極、前記強誘電体層、前記半導体層、前記常誘電体層、および前記第２ゲート電極はこの順に積層されており、
前記ソース電極は前記半導体層と前記常誘電体層との間に挟まれており、かつ前記半導体層に接しており、
前記ドレイン電極は前記半導体層と前記常誘電体層との間に挟まれており、かつ前記半導体層に接しており、
前記半導体記憶装置に、第１、第２、または第３の抵抗値を書き込む工程（ｂ）、
ここで、
前記半導体記憶装置に第１の抵抗値が書き込まれる場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＞Ｖｓ、およびＶ２＞Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、
前記半導体記憶装置に第２の抵抗値が書き込まれる場合には、Ｖ１＞Ｖｓ、Ｖ１＞Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、
前記半導体記憶装置に第３の抵抗値が書き込まれる場合には、Ｖ１＜Ｖｓ、Ｖ１＜Ｖｄ、Ｖ２＜Ｖｓ、およびＶ２＜Ｖｄの不等式を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第１ゲート電極、前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加され、
ここで、前記第３の抵抗値＞前記第２の抵抗値＞前記第１の抵抗値の不等式が充足され、
前記ソース電極および前記ドレイン電極との間に電位差を印加して生じた前記ソース電極と前記ドレイン電極との間の電流から、前記半導体記憶装置に書き込まれている抵抗値を前記第１の抵抗値、前記第２の抵抗値、および前記第３の抵抗値の中から決定する工程（ｃ）。 - Ｖ２＝Ｖｓ＝ｖｄの関係を満たす電圧Ｖ２、Ｖｓ、およびＶｄが、それぞれ前記第２ゲート電極、前記ソース電極、および前記ドレイン電極に印加されながら、Ｖ１＜Ｖ２の不等式を充足する電圧Ｖ１を前記第１ゲート電極に印加するリセット工程を、前記工程（ｂ）の前にさらに具備する、請求項１に記載の方法。
- 前記工程（ｃ）において、Ｖ１＝Ｖ２の等式を充足する電圧Ｖ１およびＶ２が、それぞれ前記第１ゲート電極および前記第２ゲート電極に印加される、請求項１に記載の方法。
- 前記工程（ｃ）において、Ｖ１＝Ｖ２の等式を充足する電圧Ｖ１およびＶ２が、それぞれ前記第１ゲート電極および前記第２ゲート電極に印加される、請求項２に記載の方法。
- Ｖ１＝Ｖ２＝０ボルトである、請求項３に記載の方法。
- Ｖ１＝Ｖ２＝０ボルトである、請求項４に記載の方法。
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