KR100322742B1 - 비파괴 읽기 씨모스 트랜지스터 강유전체 메모리 및 그 작동방법 - Google Patents

비파괴 읽기 씨모스 트랜지스터 강유전체 메모리 및 그 작동방법 Download PDF

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Abstract

본 발명은 하나의 CMOS 트랜지스터에 하나의 강유전체 캐패시터가 대응하도록 1T-1C로 형성되는 각 메모리 셀에 기록된 정보를 비파괴적으로 읽을 수 있도록 한 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리 및 그 작동 방법에 관한 것이다.
본 발명에 따른 CMOS 트랜지스터 강유전체 메모리는 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰(well)을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인; 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 드레인과 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들;을 구비함으로써, 임의의 FRAM 셀(cell)에 선택적으로 정보를 기록하면서도 선택적으로 그리고 저전압으로 기록된 정보를 읽을 수 있다.

Description

비파괴 읽기 씨모스 트랜지스터 강유전체 메모리 및 그 작동 방법{A nondestructive read-out CMOS transistor ferroelectric memory and an operating method thereof}
본 발명은 CMOS 웨이퍼(wafer)에 제작되는 강유전체 메모리에 관한 것으로, 상세하게는 하나의 CMOS 트랜지스터에 하나의 강유전체 캐패시터가 대응하도록 1T-1C로 형성되는 각 메모리 셀에 기록된 정보를 비파괴적으로 읽을 수 있도록 한 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리 및 그 작동 방법에 관한 것이다.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-1C 구조는 CMOS 트랜지스터(transistor; 10, 14b, 15, 16, 17)와 강유전체 캐패시터(11, 12, 13)를 연결하여 하나의 셀(cell)을 형성하고 있다. 즉, 불순물 도핑에 의하여 드레인(15) 및 소스(17)가 형성된 실리콘 기판(10)의 채널(19) 상에 절연층(14b)이 형성되고, 이 절연층(14b) 내에 게이트(16)가 형성되어 있는 CMOS 트랜지스터와 하부 전극(11), 강유전체층(12) 및 상부 전극(13)이 순차로 적층된 강유전체 캐패시터(11,12,13)이 연결된 구조로 되어 있다. 이를 1T-1C 구조라 부르는데 1T-1C가 한 개의 셀이 된다. 여기서, CMOS 트랜지스터의 드레인(15) 및 소스(17)의 상부는 절연층이 개구되어 비트라인(18a) 및 소스라인(18b)이 형성되어 있으며, 강유전체 캐패시터는 CMOS 기판(10) 위에 제작되고 주변의 트랜지스터와 연결되며, 그 상부에는 절연층의 개구부를 통하여 콘택트층(18c)이 형성되어 있다. 이와 같이, 각 메모리 셀들이 하나의 CMOS 트랜지스터와 하나의 강유전체 캐패시터 기본으로 하는 1T-1C 강유전체 랜덤 액세스 메모리(FRAM)는 어떤 특정 셀(cell)을 임의로 선택할 수 있는 RAM 기능은 있으나, 파괴적으로 읽기 때문에 재저장(restoration)이 필요한 것이 문제가 되고, 종래의 NDRO FRAM은 비파괴적으로 읽기 때문에 재저장(restoratin)은 필요없으나, 임의로 메모리 셀을 선택할 수 없는 즉 RAM 기능을 할 수 없는 것이 문제가 된다.
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-CC(1 transistor-common capacitor) 구조의 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 박막 트랜지스터들이 공통 강유전체 캐패시터 상에 집적된 구조를 이루고 있다. 즉, 강유전체 캐패시터의 하부전극(1)을 먼저 증착하여 공통 전극으로 이용한다. 이 공통 하부전극(1)에 강유전물질(2)을 증착하여 공통 강유전체층(2)으로 이용한다. 이 때는 반도체에 대한 강유전체층 증착 온도의 제한이 없다. 다음에 각 메모리 셀(cell)을 형성하기 위하여 메모리 셀별로 상부전극(3)을 증착한다. 그 다음에 상부전극(3)에 절연체(4a)를 증착하되 상부전극(3)과 박막 트랜지스터가 접촉할 창(window)을 남겨둔다. 그 위에 박막 트랜지스터(TFT; thin film transistor)를 형성한다. 이와 같이, 전체적으로 공통인 하나의 강유전체층 상에 각 메모리 셀들에 대응하는 각각의 트랜지스터들이 형성된 1T-CC TFT-FRAM은 집적도는 앞서 설명한 1T-1C FRAM 보다 높아 상기와 같은 문제점이 해소될 수 있으나, 현재로서는 TFT의 성능이 CMOS 트랜지스터의 성능을 따라 올 수 없기 때문에 한계가 있으며, SOI(혹은smart cut)을 이용한 TFT는 CMOS 트랜지스터 만큼의 성능을 기대할 수는 있으나, 집적(integration)이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 비파괴 읽기(NDRO; nondestructive read out) 방식의 강유전체 메모리를 위하여 집적도를 보장하는 동시에 강유전체 부위를 선택적으로 분극시키는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리 및 그 작동 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,
도 3a 내지 도 3e는 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 랜덤 액세스 메모리의 수직 단면을 보여주는 도면으로서, NMOS 트랜지스터를 적용한 실시예의 단면도,
도 4a 내지 도 4e는 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 랜덤 액세스 메모리의 또 다른 실시예의 수직 단면을 보여주는 도면으로서, PMOS 트랜지스터를 적용한 실시예의 단면도,
도 5a 내지 도 5d는 도 3a 및 도 3b에 도시된 바와 같은 NMOS의 트랜지스터가 적용되고, 읽기용 비트라인(B*) 외측에 오믹 콘택이 형성된 실시예의 작동 방법을 나타내는 도면,
도 6a 내지 도 6d는 도 3c 내지 도 3e에 도시된 바와 같은 NMOS의 트랜지스터가 적용되고, 읽기용 비트라인(B*) 쪽에 오믹 콘택이 형성된 실시예의 작동 방법을 나타내는 도면,
도 7a 및 도 7b는 각각 NMOS 트랜지스터가 적용되고 공통 플레이트 라인이 형성된 실시예의 단면도,
그리고 도 8a 및 도 8b는 각각 PMOS 트랜지스터가 적용되고 공통 플레이트 라인이 형성된 실시예의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
14. 오믹 콘택(ohmic contact)을 덮는 강유전체
101. 강유전체 상부전극
102. 쓰기용 비트라인(Bit line) (B)
103. 선택 트랜지스터 게이트(word line, W)
104. 선택 트랜지스터 드레인(쓰기용 드레인)
105. 선택 트랜지스터 웰(select transistor well)
106. 강유전체 하부 전극에 해당하는 웰(well)
107. 선택 트랜지스터 소스
108, 108'. 오믹 콘택(ohmic contact)을 위한 확산층(diffusion layer)
109. 읽기용 드레인
110. 유전물질 삽입층
111. 플레이트 라인(Plate line)
112. 읽기용 비트 라인(bit line) (B*)
113. 강유전체
115. 공통 플레이트 라인(common plate line)
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리는, 기판; 상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인; 상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 상기 드레인과 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들; 일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 쓰기용 비트라인들; 상기 상부전극들이 전기적으로 접속되도록 상기 쓰기용 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 플레이트 라인들; 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 플레이트 라인들과 나란한 방향의 스트라이프 상으로 형성된 읽기용 비트라인들; 및 상기 게이트들이 전기적으로 접속되도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 제2채널과 상기 강유전체 사이에 절연체, 유전체 혹은 저항체가 더 적층되고, 상기 오믹 콘택들은 상기 읽기용 드레인 쪽 혹은 그 외측의 상기 소스 및 제2채널의 경계면에 형성되며, 상기 선택 트랜지스터들 및 상기 소스, 제2채널 및 읽기용 드레인으로 형성되는 트랜지스터 구조가 NMOS 트랜지스터 혹은 PMOS 트랜지스터를 이루는 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리의 작동 방법은, 기판; 상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인;상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 상기 소스와 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들; 일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 쓰기용 비트라인들; 상기 상부전극들이 전기적으로 접속되도록 상기 쓰기용 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 플레이트 라인들; 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 플레이트 라인들과 나란한 방향의 스트라이프 상으로 형성된 읽기용 비트라인들; 및 상기 게이트들이 전기적으로 접속되도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을 구비하고, 상기 워드라인을 기준으로 하여, (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및 (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인에 인가된 전압에 의해 상기 쓰기용 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리는, 기판; 상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인; 상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 상기 소스와 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들; 일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 비트라인들; 상기 상부전극들 및 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 공통 플레이트 라인들; 및 상기 게이트들이 전기적으로 접속되도록 상기 공통 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 제2채널과 상기 강유전체 사이에 절연체, 유전체 혹은 고유전체가 더 적층되고, 상기 오믹 콘택들은 상기 읽기용 드레인 쪽 혹은 그 외측의 상기 소스 및 제2채널의 경계면에 형성되며, 상기 선택 트랜지스터들 및 상기 소스, 제2채널 및 읽기용 드레인으로 형성되는 트랜지스터 구조가 NMOS 트랜지스터 혹은 PMOS 트랜지스터를 이루는 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리의 작동 방법은, 기판; 상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인; 상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 상기 소스와 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들; 일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 비트라인들; 상기 상부전극들 및 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 쓰기용 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 공통 플레이트 라인들; 및 상기 게이트들이 전기적으로 접속되도록 상기 공통 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을 구비하고,상기 워드라인을 기준으로 하여, (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 쓰기용 비트라인과 상기 공통 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및 (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를 포함하는 것을 특징으로 한다.
이하 도면을 참조하면서 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리 및 그 작동 방법을 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 랜덤 액세스 메모리의 수직 단면을 보여주는 도면으로, NMOS 트랜지스터를 예로 든 것이다. 도시된 바와 같이, 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 랜덤 액세스 메모리는 선택 트랜지스터로 NMOS 트랜지스터를 사용하며, 이 NMOS 트랜지스터는 통상적인 드레인(104)과 강유전체 캐패시터(101, 113, 도 3b의 110)를 연결하는 소스(107)로 이루어진다. 소스(107)에는 다시 강유전체 캐패시터의 하부 전극에 해당하는 확산층(diffusion layer)(106)이 포함된다. 이 확산층(106)은 소스(107)과 오믹 콘택(ohmic contact)(108)을 두고 접속된다. 그리고 강유전체 캐패시터의 하부전극에 해당하는 확산층(106) 안에는 읽기를 위한 드레인(109)이 포함된다. 선택 트랜지스터의 드레인(104)는 비트 라인(102)으로 연결되고, 읽기용 드레인(109)은 또 다른 비트 라인 즉 읽기용 비트 라인(B*)(112)으로 연결된다. 강유전체 캐패시터의 상부전극(101)은 플레이트 라인(111)으로 연결된다. 강유전체(113)와 하부전극에 해당하는 확산층(106) 사이에는, 도 3b에 도시된 바와 같이, 삽입층(110)을 증착할 수도 있고, 도 3a에 도시된 바와 같이, 생략할 수도 있다. 그러나, 도 3b에 도시된 바와 같이, 삽입층(110)은 증착하는 것이 바람직하다. 삽입층(110) 형성 물질로는 절연체, 유전체 혹은 고유전체를 사용할 수 있으나, 고유전 물질이 바람직하다. 또한, 오믹 콘택(ohmic contact)(108')은 도 3a 및 도 3b에 도시된 바와 같이, 읽기용 비트라인(bit line; B*) 옆에 형성할 수도 있으나, 도 3c 및 도 3d에 도시된 바와 같이, 강유전체 쪽에 형성할 수도 있다. 만약, 강유전체 쪽에 오믹 콘택(ohmic contact)(108')을 구성한다면, 도 3e에 도시된 바와 같이, 강유전체(113)가 오믹 콘택(108')을 덮도록 형성하여도 무방하다. 여기서, 오믹 콘택은 반도체와 전도체가 접합되더라도 전도체에서 반도체로 정류가 흐르는 접촉을 의미한다.
한편, 도 4a 내지 도 4e는 본 발명에 따른 비파괴 읽기 CMOS 트랜지스터 강유전체 랜덤 액세스 메모리의 또 다른 실시예의 수직 단면을 보여주는 도면으로, PMOS 트랜지스터를 예로 든 것이다. 도시된 바와 같이, 이 실시예들은 선택 트랜지스터로 PMOS 트랜지스터를 사용하는 점만 다를뿐 상기 도 3a 내지 도 3e의 실시예와 구조적으로 동일하다. 즉, 도핑되는 불순물들이 NMOS 트랜지스터와는 다른 PMOS 물질들로 도핑된 점에 차이가 있을 뿐이다. 여기서, 도 4a 및 도 4b는, 오믹 콘택(ohmic contact)(108')이 읽기용 비트라인(bit line; B*) 외측에 형성된 형태를 나타내고, 도 4c 및 도 4d는 오믹 콘택(ohmic contact)(108')이 강유전체 쪽에 형성된 형태를 나타낸다. 또한, 도 4e는 오믹 콘택(ohmic contact)(108')이 강유전체(113)에 덮히도록 형성된 형태를 나타낸다.
이와 같은 구조로 형성된 실시예들의 작동 방법은 다음과 같다.
도 3a 및 도 3b에 도시된 바와 같은 NMOS의 트랜지스터로 형성된 실시예들의 작동 방법이 도 5a 내지 도 5d 및 도 6a 내지 도 6d에 도시된다. 도 5a 내지 도 5d는 읽기용 비트라인(B*)(112) 외측에 오믹 콘택(108)이 이루어진 경우의 작동 방법이며, 도 6a 내지 도 6d는 강유전체(113) 쪽에 오믹 콘택(108')이 구성된 경우의 작동 방법이다.
먼저, 도 5a에 도시된 바와 같이, 워드라인(word line)(103)에 전압(Vw)를 인가하고 비트 라인(bit line)(102)에 쓰기 전압(Vb)을 인가하면 전류가 선택 트랜지스터의 드레인(104)에서 선택 트랜지스터의 웰(well)(105)을 지나 선택 트랜지스터의 소스(107)에 도달하면서 오믹 콘택(108)을 거쳐 강유전체의 하부전극에 해당하는 확산층(106)으로 흐르면서 강유전체(113)를 윗쪽으로 분극시키면서 '1'을 기록한다. 반대로, 도 5b에 도시된 바와 같이, 선택 트랜지스터의 워드 라인(103)에 전압(Vw)을 먼저 인가하고 플레이트 라인(plate line)(111)에 전압(Vp)를 인가하면 강유전체(13)는 반대로 분극되어 '0'으로 기록되면서 분극반전 전류는 강유전체 하부전극에 해당하는 확산층(106)에서 오믹 콘택(108)을 지나 선택 트랜지스터의 소스(107)을 거쳐 선택 트랜지스터의 웰(105)을 지나 선택 트랜지스터의 드레인(104)로 흘러간다. 이 때 '1'로 기록된 경우는 강유전체 캐패시터의 하부전극에 해당하는 확산층(6)에 양전하가 속박(bound)되고, '0'으로 기록된 경우에는 강유전체 캐패시터의 하부전극에 해당하는 확산층(106)에 음전하가 속박된다. 양전하가 속박되면 강유전체 캐패시터의 하부전극에 해당하는 확산층(106)에 채널이 형성되지 않고 음전하가 속박되면 채널이 형성된다. 이 차이를 이용하여 메모리에 기록된 정보를 읽는다.
다음에, 도 5c 및 도 5d에 도시된 바와 같이, 선택 트랜지스터의 게이트(103)에 전압(Vw)를 인가하고 읽기용 비트라인(B*; 112)에 전압(Vr)을 인가하면 읽기용 드레인(109)에서 전류가 강유전체 캐패시터의 하부전극에 해당하는 확산층(106)을 지나 선택 트랜지스터의 소스(107), 웰(well)(105), 드레인(104)을 거쳐 센스 증폭기(sense amplifier; S/A)로 검출된다. 만일, 도 5c에 도시된 바와 같이, '1'로 기록되었다면 확산층(106)에 양전하가 속박되어 있어 채널이 형성되지 않으므로 전류가 검출되지 않을 것이고, 도 5d에 도시된 바와 같이, '0'으로 기록되었다면 확산층(106)에 음전하가 속박되어 있어 채널이 형성되므로 전류가 검출된다. 이 때 '0'으로 기록된 강유전체(113)가 플레이트 라인과 비트 라인(bit line*) 사이의 전위차에 의해 분극 반전이 우려되므로 읽기 전압(Vr)은 강유전체(113)의 부분 분극(partial polarization)도 야기시키지 않을 충분히 작은 전압, 예로서 강유전체 PZT의 경우 100mV 이하의 읽기 전압을 사용하는 것이 바람직하다.
또한, 도 6a 내지 도 6d에 도시된 바와 같이, 오믹 콘택(108')이 강유전체 쪽에 형성되는 경우에도 '쓰기'는 그 원리가 상기와 동일하다. 다만, 읽기의 경우 전류가 읽기 드레인에서 강유전체 캐패시터의 하부전극에 해당하는 확산층(106)을 지나 오믹 콘택(108')을 거쳐 선택 트랜지스터의 소스(107), 웰(105; well), 드레인(104)로 흘러가는 점이 다르다. 따라서, 이 때에는, 도 3e 및 도 4e에 도시된 바와 같이, 강유전체(114)가 오믹 콘택(108')을 덮어도 무방하다. 읽기 전압은 앞의 경우와 마찬가지로 '0'으로 기록된 강유전체의 분극 반전을 방지하기 위하여 약한 전압을 사용하는 것이 바람직하다.
한편, 도 4a 내지 도 4e에 도시된 바와 같은, PMOS 트랜지스터를 사용하는 실시예의 경우도 동작원리는 상기와 같다.
이상 설명한 CMOS 트랜지스터 강유전체 메모리의 구조와 작동 방법에 있어서, 워드 라인(word line)(103), 비트 라인(bit line)(102), 읽기용 비트 라인(bit line*)(112), 플레이트 라인(plate line)(111) 등 네개의 라인이 필요함을 알 수 있다. 이는 통상적인 워드 라인, 비트 라인, 플레이트 라인으로 이루어진 1T-1C FRAM에 비하면 라인 하나를 더 제작해야하는 공정상의 단점이 있게된다. 따라서 이러한 단점을 보완하기 위하여 플레이트 라인(111)과 비트 라인(bit line*)(112)을 합친 공통 플레이트 라인(common plate line)(115)을 가진 실시예가 도 7a, 도 7b, 도 8a 및 도 8b에 각각 도시된다. 여기서, 도 7a 및 도 7b는 각각 NMOS 트랜지스터를 사용한 실시예이고, 도 8a 및 도 8b는 각각 PMOS 트랜지스터를 사용한 실시예이다. 이 경우 쓰기 및 읽기 동작도 상기 실시예와 동일하게 이루어진다. 읽기에서는 공통 플레이트 라인(115)과 선택 트랜지스터의 비트 라인(102) 사이의 전위차에 의해 강유전체(113)의 분극 반전이 야기될 수 있으므로 마찬가지로 약한 읽기 전압으로 메모리를 읽는다.
이상 설명한 바와 같이, 본 발명에 따른 CMOS 트랜지스터 강유전체 메모리는 임의의 FRAM 셀(cell)에 선택적으로 정보를 기록하면서도 선택적으로 그리고 저전압으로 기록된 정보를 읽을 수 있는 장점이 있다. 즉 FRAM으로서의 최선의 기능을갖는다. 이는 poly-Si을 기본으로 하는 TFT-FRAM보다 성능이 우수하고 SOI를 기본으로하는 TFT-FRAM 보다 제작이 용이한 장점이 있다.

Claims (16)

  1. 기판;
    상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들;
    상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들;
    상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인;
    상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들;
    상기 소스와 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들;
    일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 쓰기용 비트라인들;
    상기 상부전극들이 전기적으로 접속되도록 상기 쓰기용 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 플레이트 라인들;
    상기 읽기용 드레인들이 전기적으로 접속되도록 상기 플레이트 라인들과 나란한 방향의 스트라이프 상으로 형성된 읽기용 비트라인들; 및
    상기 게이트들이 전기적으로 접속되도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을
    구비한 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  2. 제1항에 있어서,
    상기 제2채널과 상기 강유전체 사이에 절연체, 유전체 혹은 고유전체가 더 적층된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 오믹 콘택들은 상기 읽기용 드레인 외측의 상기 소스 및 제2채널의 경계면에 형성된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  4. 제1항 또는 제2항에 있어서,
    상기 오믹 콘택들은 상기 강유전체 쪽의 상기 소스 및 제2채널의 경계면에 형성된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  5. 제4항에 있어서,
    상기 오믹 콘택들은 상기 강유전체 하부의 상기 소스 및 제2채널의 경계면에 형성된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  6. 제1항에 있어서,
    상기 선택 트랜지스터들 및 상기 소스, 제2채널 및 읽기용 드레인으로 형성되는 트랜지스터 구조가 NMOS 트랜지스터를 이루는 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  7. 제1항에 있어서,
    상기 선택 트랜지스터들 및 상기 소스, 제2채널 및 읽기용 드레인으로 형성되는 트랜지스터 구조가 PMOS 트랜지스터를 이루는 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  8. 기판; 상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인;상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 상기 드레인과 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들; 일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 쓰기용 비트라인들; 상기 상부전극들이 전기적으로 접속되도록 상기 쓰기용 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 플레이트 라인들; 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 플레이트 라인들과 나란한 방향의 스트라이프 상으로 형성된 읽기용 비트라인들; 및 상기 게이트들이 전기적으로 접속되도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을 구비하고, 상기 워드라인을 기준으로 하여,
    (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및
    (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인에 인가된 전압에 의해 상기 쓰기용 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를
    포함하는 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리의 작동 방법.
  9. 기판;
    상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들;
    상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들;
    상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인;
    상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들;
    상기 소스와 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들;
    일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 비트라인들;
    상기 상부전극들 및 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 공통 플레이트 라인들; 및
    상기 게이트들이 전기적으로 접속되도록 상기 공통 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을
    구비한 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  10. 제9항에 있어서,
    상기 제2채널과 상기 강유전체 사이에 절연체, 유전체 혹은 고유전체가 더 적층된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  11. 제9항 또는 제10항에 있어서,
    상기 오믹 콘택들은 상기 읽기용 드레인 외측의 상기 소스 및 제2채널의 경계면에 형성된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  12. 제9항 또는 제10항에 있어서,
    상기 오믹 콘택들은 상기 강유전체 쪽의 상기 소스 및 제2채널의 경계면에 형성된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  13. 제12항에 있어서,
    상기 오믹 콘택들은 상기 강유전체 하부의 상기 소스 및 제2채널의 경계면에 형성된 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  14. 제9항에 있어서,
    상기 선택 트랜지스터들 및 상기 소스, 제2채널 및 읽기용 드레인으로 형성되는 트랜지스터 구조가 NMOS 트랜지스터를 이루는 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  15. 제9항에 있어서,
    상기 선택 트랜지스터들 및 상기 소스, 제2채널 및 읽기용 드레인으로 형성되는 트랜지스터 구조가 PMOS 트랜지스터를 이루는 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리.
  16. 기판; 상기 기판에 각 메모리 셀에 대응하여 제1불순물을 도핑한 웰을 구비하고, 상기 웰에 일정한 간격의 제1채널을 두고 형성된 제2불순물의 소스 및 드레인을 구비하며, 상기 채널 상에 절연층을 개재시켜 형성된 게이트 구비한 선택 트랜지스터들; 상기 소스 내에 상기 제1불순물이 도핑되어 형성된 제2채널들; 상기 제2채널들 내에 상기 제2불순물이 도핑되어 형성된 읽기용 드레인; 상기 제2채널 상에 강유전체 및 상부 전극이 순차로 적층된 강유전체 캐패시터들; 상기 소스와 상기 제2채널 사이의 경계면에 제2불순물을 도핑하여 형성된 오믹 콘택들; 일방향으로 배열된 상기 드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 비트라인들; 상기 상부전극들 및 상기 읽기용 드레인들이 전기적으로 접속되도록 상기 쓰기용 비트라인들과 나란한 방향의 스트라이프 상으로 형성된 공통 플레이트 라인들; 및 상기 게이트들이 전기적으로 접속되도록 상기 공통 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 워드라인들;을 구비하고,상기 워드라인을 기준으로 하여,
    (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 읽기용 비트라인과 상기 공통 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및
    (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 공통 플레이트 라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를
    포함하는 것을 특징으로 하는 비파괴 읽기 CMOS 트랜지스터 강유전체 메모리의 작동 방법.
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