JP2818068B2 - 強誘電体を用いた書換え可能な不揮発性多値メモリ - Google Patents
強誘電体を用いた書換え可能な不揮発性多値メモリInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
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Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いた電気
的に書換え可能な不揮発性多値メモリに関する。
的に書換え可能な不揮発性多値メモリに関する。
【０００２】
【従来の技術】強誘電体材料は、自発的な電気分極を持
ち、外部から電界を加えることによって自発分極を反転
することが可能である。分極と電界の強さの間にはヒス
テリシスが存在する。従って、強誘電体材料を用いて電
気的に書換え可能な不揮発性メモリを構成することがで
きる。
ち、外部から電界を加えることによって自発分極を反転
することが可能である。分極と電界の強さの間にはヒス
テリシスが存在する。従って、強誘電体材料を用いて電
気的に書換え可能な不揮発性メモリを構成することがで
きる。
【０００３】従来の強誘電体を用いた不揮発性メモリと
しては、特に、強誘電体膜をＭＯＳＦＥＴ（ＭＯＳトラ
ンジスタ）のゲート絶縁膜として用いることが提案され
ている（例えば、特開昭50-15446号公報）。
しては、特に、強誘電体膜をＭＯＳＦＥＴ（ＭＯＳトラ
ンジスタ）のゲート絶縁膜として用いることが提案され
ている（例えば、特開昭50-15446号公報）。
【０００４】図９は、公知の標準的なＭＯＳＦＥＴのソ
ース・ドレイン方向の断面構造を一例として概略的に示
す図である。但し、酸化シリコン保護膜は除いて示す。
９１はｐ型のシリコン基板である。シリコン基板９１の
一主面上には、ｎ型を有する一対の高濃度不純物領域９
２、９３が対向して選択拡散により配設される。領域９
２、領域９３は、それぞれソース領域、ドレイン領域を
形成する。これらのソース領域９２とドレイン領域９３
に挟まれたシリコン基板９１の表面には例えば厚さ数１
００オングストロームのゲート絶縁膜（酸化シリコン
膜）９４が例えば酸化により形成される。ソース領域９
２、ドレイン領域９３、ゲート絶縁膜９４の上面にはソ
ース電極９５、ドレイン電極９６、ゲート電極９７がア
ルミニウムの蒸着により形成される。ゲート電極に電圧
を印加することにより、ソース領域とドレイン領域の間
のシリコン基板上のチャネル（電流通路）が制御され
る。このようなＭＯＳＦＥＴの動作は周知であって、例
えば徳山巍「ＭＯＳデバイス」株式会社工業調査会昭和
４８年８月２０日発行、等の多くの参考書に説明されて
いるから、ここでは説明を省略する。
ース・ドレイン方向の断面構造を一例として概略的に示
す図である。但し、酸化シリコン保護膜は除いて示す。
９１はｐ型のシリコン基板である。シリコン基板９１の
一主面上には、ｎ型を有する一対の高濃度不純物領域９
２、９３が対向して選択拡散により配設される。領域９
２、領域９３は、それぞれソース領域、ドレイン領域を
形成する。これらのソース領域９２とドレイン領域９３
に挟まれたシリコン基板９１の表面には例えば厚さ数１
００オングストロームのゲート絶縁膜（酸化シリコン
膜）９４が例えば酸化により形成される。ソース領域９
２、ドレイン領域９３、ゲート絶縁膜９４の上面にはソ
ース電極９５、ドレイン電極９６、ゲート電極９７がア
ルミニウムの蒸着により形成される。ゲート電極に電圧
を印加することにより、ソース領域とドレイン領域の間
のシリコン基板上のチャネル（電流通路）が制御され
る。このようなＭＯＳＦＥＴの動作は周知であって、例
えば徳山巍「ＭＯＳデバイス」株式会社工業調査会昭和
４８年８月２０日発行、等の多くの参考書に説明されて
いるから、ここでは説明を省略する。
【０００５】ＭＯＳＦＥＴのゲート絶縁膜９４を強誘電
体膜（例えば、ジルコニウム酸チタン酸鉛Ｐｂ（Ｚｒー
Ｔｉ）Ｏ3 の薄膜）とすることにより、不揮発性メモリ
を構成することができる。即ち、このような不揮発性メ
モリでは、強誘電体の分極によってシリコン基板９１の
上面でのチャネルの形成を制御することにより、ＭＯＳ
ＦＥＴにおいて半永久的にゲート電圧を印加した状態と
同様の効果がもたらされる。
体膜（例えば、ジルコニウム酸チタン酸鉛Ｐｂ（Ｚｒー
Ｔｉ）Ｏ3 の薄膜）とすることにより、不揮発性メモリ
を構成することができる。即ち、このような不揮発性メ
モリでは、強誘電体の分極によってシリコン基板９１の
上面でのチャネルの形成を制御することにより、ＭＯＳ
ＦＥＴにおいて半永久的にゲート電圧を印加した状態と
同様の効果がもたらされる。
【０００６】上述の強誘電体を用いた書換え可能な不揮
発性メモリは、大規模集積化、低いビット当たりコス
ト、高速動作が可能であるという特徴を有するが、その
他に固有の増幅特性を持つという特徴をも有する。
発性メモリは、大規模集積化、低いビット当たりコス
ト、高速動作が可能であるという特徴を有するが、その
他に固有の増幅特性を持つという特徴をも有する。
【０００７】
【発明が解決しようとする課題】前述の強誘電体を用い
た書換え可能な不揮発性メモリでは、強誘電体膜にディ
ジタル情報を書込む際、同一の書込み電圧を用いる限
り、唯一の情報を記憶することしかできなかった。
た書換え可能な不揮発性メモリでは、強誘電体膜にディ
ジタル情報を書込む際、同一の書込み電圧を用いる限
り、唯一の情報を記憶することしかできなかった。
【０００８】
【課題を解決するための手段】本発明の電気的に書換え
可能な不揮発性多値メモリでは、第１の導電型を有する
半導体基板の一主面上に第２の導電型を有する一対の高
濃度不純物領域を設けてソース領域及びドレイン領域と
し、これらソース領域及びドレイン領域に挟まれた半導
体基板表面に少なくとも一部が強誘電体膜からなる絶縁
膜を堆積してゲート絶縁膜とし、前記ゲート絶縁膜上に
複数本のゲート電極を設けると共に、前記ソース領域及
びドレイン領域上にもそれぞれソース電極及びドレイン
電極を設け、更に前記ゲート絶縁膜の膜厚をソース・ド
レイン方向と直交する方向において異ならせるか、各ゲ
ート電極の長さ又は幅を異ならせるか、又は該主面上の
抵抗率を異ならせて、対応するチャネル領域の特性を異
ならせる。
可能な不揮発性多値メモリでは、第１の導電型を有する
半導体基板の一主面上に第２の導電型を有する一対の高
濃度不純物領域を設けてソース領域及びドレイン領域と
し、これらソース領域及びドレイン領域に挟まれた半導
体基板表面に少なくとも一部が強誘電体膜からなる絶縁
膜を堆積してゲート絶縁膜とし、前記ゲート絶縁膜上に
複数本のゲート電極を設けると共に、前記ソース領域及
びドレイン領域上にもそれぞれソース電極及びドレイン
電極を設け、更に前記ゲート絶縁膜の膜厚をソース・ド
レイン方向と直交する方向において異ならせるか、各ゲ
ート電極の長さ又は幅を異ならせるか、又は該主面上の
抵抗率を異ならせて、対応するチャネル領域の特性を異
ならせる。
【０００９】
【作用】本発明の電気的に書換え可能な不揮発性多値メ
モリでは、同一の書込み電圧を用いて書き込みを行って
も、複数本のゲートについて、対応するチャネル電流を
異ならせることができる。また、各チャネル電流につい
て、２の冪乗の重みを付けることが容易にできる。しか
も、このチャネル電流はゲート端子を浮かせた状態にお
いて保持することができるので、任意のタイミングで読
出しを行うことができる。また、書込み電圧と逆極性で
値が同じ消去電圧をゲート端子に印加することによっ
て、チャネル電流を零として書込み内容を消去すること
ができる。
モリでは、同一の書込み電圧を用いて書き込みを行って
も、複数本のゲートについて、対応するチャネル電流を
異ならせることができる。また、各チャネル電流につい
て、２の冪乗の重みを付けることが容易にできる。しか
も、このチャネル電流はゲート端子を浮かせた状態にお
いて保持することができるので、任意のタイミングで読
出しを行うことができる。また、書込み電圧と逆極性で
値が同じ消去電圧をゲート端子に印加することによっ
て、チャネル電流を零として書込み内容を消去すること
ができる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】図１は、本発明の第１実施例である強誘電
体を用いた不揮発性多値メモリの概略の構造をソース・
ドレイン方向に沿って示す断面図である。但し、酸化シ
リコン保護膜は除いて示してある。
体を用いた不揮発性多値メモリの概略の構造をソース・
ドレイン方向に沿って示す断面図である。但し、酸化シ
リコン保護膜は除いて示してある。
【００１２】１１はシリコン基板である。１２は、シリ
コン基板１１の上面に設けられたジルコニウム酸チタン
酸鉛Ｐｂ（Ｚｒ−Ｔｉ）Ｏ3 の強誘電体膜である。１３
は、強誘電体膜１２の上面に設けられた二酸化シリコン
ＳｉＯ2 の常誘電体膜である。１４、１５は、シリコン
基板１１に設けられたソース領域、ドレイン領域であっ
て、その間に前述の強誘電体膜１２、常誘電体膜１３が
シリコン基板１１の上面に一部重畳して設けられる。１
６ａは、常誘電体膜１３の上に設けられたゲート電極で
ある。ゲート電極は全部で４本設けられるが、図１では
その内の一本が示されている。１７、１８は、ソース領
域１４、ドレイン領域１５に設けられたソース電極、ド
レイン電極である。なお、シリコン基板１の導電型は、
ｎ型、ｐ型のどちらであってもよい。常誘電体膜１３
は、強誘電体膜１２の下部にあってもよいし、或いは無
くてもよい。
コン基板１１の上面に設けられたジルコニウム酸チタン
酸鉛Ｐｂ（Ｚｒ−Ｔｉ）Ｏ3 の強誘電体膜である。１３
は、強誘電体膜１２の上面に設けられた二酸化シリコン
ＳｉＯ2 の常誘電体膜である。１４、１５は、シリコン
基板１１に設けられたソース領域、ドレイン領域であっ
て、その間に前述の強誘電体膜１２、常誘電体膜１３が
シリコン基板１１の上面に一部重畳して設けられる。１
６ａは、常誘電体膜１３の上に設けられたゲート電極で
ある。ゲート電極は全部で４本設けられるが、図１では
その内の一本が示されている。１７、１８は、ソース領
域１４、ドレイン領域１５に設けられたソース電極、ド
レイン電極である。なお、シリコン基板１の導電型は、
ｎ型、ｐ型のどちらであってもよい。常誘電体膜１３
は、強誘電体膜１２の下部にあってもよいし、或いは無
くてもよい。
【００１３】図２は、本発明の第１実施例である強誘電
体不揮発性多値メモリの概略の構造を図１のＡ−Ａ線か
ら見た断面図である。同一の記号は同一の要素を示す。
体不揮発性多値メモリの概略の構造を図１のＡ−Ａ線か
ら見た断面図である。同一の記号は同一の要素を示す。
【００１４】強誘電体膜１２、常誘電体膜１３の双方
は、ソーソ・ドレイン方向と直交する方向においてその
膜厚を変化させて形成する。一例として、ジルコニウム
酸チタン酸鉛Ｐｂ（Ｚｒ−Ｔｉ）Ｏ3 の強誘電体膜１２
の膜厚は、１０００〜２０００オングストロームの範囲
で変化させる。また、二酸化シリコンＳｉＯ2 の常誘電
体膜１３の膜厚は、２０００〜３０００オングストロー
ムの範囲で変化させる。強誘電体膜１２、常誘電体膜１
３の膜厚の変化の態様は、具体的には、図示のように直
線的に変化するものであってもよいし、また階段的に変
化するものであってもよいし、指数関数的に変化するも
のであってもよい。使用する用途によっては他の任意適
宜な関数に従って変化するものであってもよい。強誘電
体膜１２、常誘電体膜１３は例えばスパッタ法により堆
積する。具体的には、基板を斜めに傾けて基板ホルダに
固定して、強誘電体膜を堆積するか、マスクを用いてこ
のマスクを成膜中にずらせて、強誘電体膜を堆積して、
所望の変化する膜厚を得る。常誘電体膜についても、同
様な方法が可能である。シリコン基板１１の上面に垂直
な方向での強誘電体膜１２と常誘電体膜１３の膜厚の比
は、後述の適切な分圧比が得られるものに設定する。強
誘電体１２、常誘電体１３の膜厚は一方が一定のもので
ってもよいし、常誘電体膜１３は無くてもよい。常誘電
体膜１３上には、ゲート電極は１６ａ、１６ｂ、１６
ｃ、１６ｄの４本が設けられている。
は、ソーソ・ドレイン方向と直交する方向においてその
膜厚を変化させて形成する。一例として、ジルコニウム
酸チタン酸鉛Ｐｂ（Ｚｒ−Ｔｉ）Ｏ3 の強誘電体膜１２
の膜厚は、１０００〜２０００オングストロームの範囲
で変化させる。また、二酸化シリコンＳｉＯ2 の常誘電
体膜１３の膜厚は、２０００〜３０００オングストロー
ムの範囲で変化させる。強誘電体膜１２、常誘電体膜１
３の膜厚の変化の態様は、具体的には、図示のように直
線的に変化するものであってもよいし、また階段的に変
化するものであってもよいし、指数関数的に変化するも
のであってもよい。使用する用途によっては他の任意適
宜な関数に従って変化するものであってもよい。強誘電
体膜１２、常誘電体膜１３は例えばスパッタ法により堆
積する。具体的には、基板を斜めに傾けて基板ホルダに
固定して、強誘電体膜を堆積するか、マスクを用いてこ
のマスクを成膜中にずらせて、強誘電体膜を堆積して、
所望の変化する膜厚を得る。常誘電体膜についても、同
様な方法が可能である。シリコン基板１１の上面に垂直
な方向での強誘電体膜１２と常誘電体膜１３の膜厚の比
は、後述の適切な分圧比が得られるものに設定する。強
誘電体１２、常誘電体１３の膜厚は一方が一定のもので
ってもよいし、常誘電体膜１３は無くてもよい。常誘電
体膜１３上には、ゲート電極は１６ａ、１６ｂ、１６
ｃ、１６ｄの４本が設けられている。
【００１５】図３は、本発明の第１実施例である強誘電
体不揮発性多値メモリの概略の構造を示す平面図であ
る。但し、同一の符号は同一の要素を示す。
体不揮発性多値メモリの概略の構造を示す平面図であ
る。但し、同一の符号は同一の要素を示す。
【００１６】前述の強誘電体を用いた書換え可能な不揮
発性メモリの構造は、従来公知の適宜の方法を用いて製
造することができる。
発性メモリの構造は、従来公知の適宜の方法を用いて製
造することができる。
【００１７】図１乃至図３に示す強誘電体を用いた書換
え可能な不揮発性メモリにおいて、信号入出力用の電極
は、ゲート電極１６ａ、１６ｂ、１６ｃ、１６ｄ、ソー
ス電極１７、ドレイン電極１８から構成されている。複
数のゲート電極の本数は４本に設定したが、その本数は
使用する目的によって任意に選択可能である。
え可能な不揮発性メモリにおいて、信号入出力用の電極
は、ゲート電極１６ａ、１６ｂ、１６ｃ、１６ｄ、ソー
ス電極１７、ドレイン電極１８から構成されている。複
数のゲート電極の本数は４本に設定したが、その本数は
使用する目的によって任意に選択可能である。
【００１８】まず、書込み動作について説明をする。但
し、シリコン基板１１としてｐ型シリコン基板を用いて
おり、ゲート絶縁膜として強誘電体膜１２と常誘電体膜
１３の両者を用いているものとする。書込み動作を行う
際には、予め書込み動作を必要とするゲート電極を複数
本あるゲート電極１６の中から選択し、正の電圧を印加
して強誘電体膜を分極させる。このとき選択されたゲー
ト電極全てに同一の電圧を印加しても、そのゲート直下
の強誘電体膜に印加される電圧は常誘電体膜との分圧比
で規定されるため、各ゲート毎に強誘電体膜に実効的に
印加される電圧が異なり、更に厚さが異なるので強誘電
体膜の印加電界の値も異なる。すると、書込み電圧を除
去した後には、前述の強誘電体は硬質強磁性体のような
角型ヒステリシス特性を持たないことに起因して、反転
した残留分極の値が対応するゲート電極１６ａ、１６
ｂ、１６ｃ、１６ｄ毎に変わるようにすることができ
る。図４にこのような２つの大小のＱ−Ｖヒステリシス
特性Ｃ1 、Ｃ2 を示す。
し、シリコン基板１１としてｐ型シリコン基板を用いて
おり、ゲート絶縁膜として強誘電体膜１２と常誘電体膜
１３の両者を用いているものとする。書込み動作を行う
際には、予め書込み動作を必要とするゲート電極を複数
本あるゲート電極１６の中から選択し、正の電圧を印加
して強誘電体膜を分極させる。このとき選択されたゲー
ト電極全てに同一の電圧を印加しても、そのゲート直下
の強誘電体膜に印加される電圧は常誘電体膜との分圧比
で規定されるため、各ゲート毎に強誘電体膜に実効的に
印加される電圧が異なり、更に厚さが異なるので強誘電
体膜の印加電界の値も異なる。すると、書込み電圧を除
去した後には、前述の強誘電体は硬質強磁性体のような
角型ヒステリシス特性を持たないことに起因して、反転
した残留分極の値が対応するゲート電極１６ａ、１６
ｂ、１６ｃ、１６ｄ毎に変わるようにすることができ
る。図４にこのような２つの大小のＱ−Ｖヒステリシス
特性Ｃ1 、Ｃ2 を示す。
【００１９】読出しは、ゲート端子を浮かせた状態で行
う。もっとも、強誘電体に抗電界を上回る値の外部電界
が加わらないことが保証されれば、読出しに際して、ゲ
ート端子をソース端子に接続する等の回路配置とするこ
とができる。前述の強誘電体の残留分極の値に応じて、
どのゲートを選択したかによって、ソース・ドレイン間
を流れる電流値は異なる値のものとなっている。従っ
て、これこれを利用して記録された多値情報の読出し、
判別をすることができる。
う。もっとも、強誘電体に抗電界を上回る値の外部電界
が加わらないことが保証されれば、読出しに際して、ゲ
ート端子をソース端子に接続する等の回路配置とするこ
とができる。前述の強誘電体の残留分極の値に応じて、
どのゲートを選択したかによって、ソース・ドレイン間
を流れる電流値は異なる値のものとなっている。従っ
て、これこれを利用して記録された多値情報の読出し、
判別をすることができる。
【００２０】前述の強誘電体を用いた書込み可能な不揮
発性メモリを１個の多値記録セルとし、単一の単結晶シ
リコン基板に多数の記録セルを設けてＬＳＩメモリ（大
容量メモリ）を構成する際には、読出し信号の判別は、
各セル共通の信号判別器（例えばコンパレータ等）を用
いて行うことができ、信号判別器を各記録セル毎に個別
に設ける必要はない。従って、集積度は低下しないの
で、単位面積当たりの情報記録密度を向上させるという
利点が生じる。
発性メモリを１個の多値記録セルとし、単一の単結晶シ
リコン基板に多数の記録セルを設けてＬＳＩメモリ（大
容量メモリ）を構成する際には、読出し信号の判別は、
各セル共通の信号判別器（例えばコンパレータ等）を用
いて行うことができ、信号判別器を各記録セル毎に個別
に設ける必要はない。従って、集積度は低下しないの
で、単位面積当たりの情報記録密度を向上させるという
利点が生じる。
【００２１】ゲート電極１６の各々に対応する強誘電体
膜１２の強誘電体膜の反転した残留分極反転量を強誘電
体膜１２、常誘電体膜１３又はその両者の膜厚を変化さ
せて設定することにより、各ソース領域とドレイン領域
の間に流れる電流値に２の冪乗の重みを付けることがで
きる。従って、ゲート電極１６の本数が４本であるか
ら、１セル当たり４ビット相当の情報（２の４乗の数の
情報、即ち１６個の情報）を記録することができる。こ
の１セル当たりの情報の数は、ゲート電極の本数ｎに応
じて一般に２のｎ乗にできる。
膜１２の強誘電体膜の反転した残留分極反転量を強誘電
体膜１２、常誘電体膜１３又はその両者の膜厚を変化さ
せて設定することにより、各ソース領域とドレイン領域
の間に流れる電流値に２の冪乗の重みを付けることがで
きる。従って、ゲート電極１６の本数が４本であるか
ら、１セル当たり４ビット相当の情報（２の４乗の数の
情報、即ち１６個の情報）を記録することができる。こ
の１セル当たりの情報の数は、ゲート電極の本数ｎに応
じて一般に２のｎ乗にできる。
【００２２】記録信号の消去は、記録に用いたゲート電
圧と逆極性で且つ同じ大きさの電圧（負の電圧）を印加
し、強誘電体膜１２の分極方向を記録時と逆向きにする
ことによりチャネル部分を空乏状態とすることにより行
う。このことによりソース・ドレイン間の電流は零とな
る。従って、情報の記録、消去を容易に電気的に行うこ
とができる。
圧と逆極性で且つ同じ大きさの電圧（負の電圧）を印加
し、強誘電体膜１２の分極方向を記録時と逆向きにする
ことによりチャネル部分を空乏状態とすることにより行
う。このことによりソース・ドレイン間の電流は零とな
る。従って、情報の記録、消去を容易に電気的に行うこ
とができる。
【００２３】図５は、本発明の第２実施例である強誘電
体不揮発性多値メモリの概略の構造を示す平面図であ
る。但し、酸化シリコン保護膜は除いて示す。
体不揮発性多値メモリの概略の構造を示す平面図であ
る。但し、酸化シリコン保護膜は除いて示す。
【００２４】図５において、５３は、図１に関して説明
したシリコン基板５１の上面に設けたゲート絶縁膜の一
部を構成する常誘電体膜である。５４、５５は、シリコ
ン基板５１に設けたソース領域、ドレイン領域である。
５６ａ、５６ｂ、５６ｃ、５６ｄは常誘電体膜５３上に
設けたゲート電極である。５７、５８は、ソース領域５
４、ドレイン領域５５上に設けたソース電極、ドレイン
電極である。図５に示す本発明の第２実施例は既述の本
発明の第１実施例の変形例であって、その相違点は、図
５においては、ソース領域５４とドレイン領域５５は、
ゲート電極の各々毎にソース領域とドレイン領域の間隔
を異なるものとするように構成されている点にある。即
ち、ゲート電極の各々毎にソース・ドレイン間隔を変化
させたことによって、それぞれのチャネル長が異なって
いる。従って、一定のゲート電圧を印加した状態でも、
どのゲートを選択したかによって異なる電流値を検出す
ることが可能であり、更にゲート部分に強誘電体膜を使
用することで、不揮発の多値メモリを実現できる。な
お、ゲート部分の強誘電体膜、常誘電体膜のいずれか一
方又は双方の厚みを変化してもよいし、また、常誘電体
膜は無くてもよい。
したシリコン基板５１の上面に設けたゲート絶縁膜の一
部を構成する常誘電体膜である。５４、５５は、シリコ
ン基板５１に設けたソース領域、ドレイン領域である。
５６ａ、５６ｂ、５６ｃ、５６ｄは常誘電体膜５３上に
設けたゲート電極である。５７、５８は、ソース領域５
４、ドレイン領域５５上に設けたソース電極、ドレイン
電極である。図５に示す本発明の第２実施例は既述の本
発明の第１実施例の変形例であって、その相違点は、図
５においては、ソース領域５４とドレイン領域５５は、
ゲート電極の各々毎にソース領域とドレイン領域の間隔
を異なるものとするように構成されている点にある。即
ち、ゲート電極の各々毎にソース・ドレイン間隔を変化
させたことによって、それぞれのチャネル長が異なって
いる。従って、一定のゲート電圧を印加した状態でも、
どのゲートを選択したかによって異なる電流値を検出す
ることが可能であり、更にゲート部分に強誘電体膜を使
用することで、不揮発の多値メモリを実現できる。な
お、ゲート部分の強誘電体膜、常誘電体膜のいずれか一
方又は双方の厚みを変化してもよいし、また、常誘電体
膜は無くてもよい。
【００２５】図６は、本発明の第３実施例である強誘電
体を用いた不揮発性多値メモリに用いるシリコン基板の
一主面を示す平面図である。
体を用いた不揮発性多値メモリに用いるシリコン基板の
一主面を示す平面図である。
【００２６】図６において、６４、６５は、第１導電型
のシリコン基板６１の上に設けられソース領域、ドレイ
ン領域を形成する第２導電型の高濃度不純物領域であ
る。６９は、ソース領域とドレイン領域の間に選択的に
設けられた高濃度不純物領域である。例えば、シリコン
基板の導電型がｐ型であるときには、ボロンをイオン注
入法により打込む。
のシリコン基板６１の上に設けられソース領域、ドレイ
ン領域を形成する第２導電型の高濃度不純物領域であ
る。６９は、ソース領域とドレイン領域の間に選択的に
設けられた高濃度不純物領域である。例えば、シリコン
基板の導電型がｐ型であるときには、ボロンをイオン注
入法により打込む。
【００２７】図７は、図６の本発明の第３実施例である
強誘電体不揮発性多値メモリの概略の構造を示す平面図
である。但し、シリコン保護膜は除いて示す。
強誘電体不揮発性多値メモリの概略の構造を示す平面図
である。但し、シリコン保護膜は除いて示す。
【００２８】図７において、６３は図１に関して説明し
たシリコン基板６１の上面に設けたゲート絶縁膜の一部
を構成する常誘電体膜である。６４、６５は、ソース領
域、ドレイン領域を構成する高濃度不純物領域である。
６６ａ、６６ｂ、６６ｃ、６６ｄは常誘電体膜６３上に
設けたゲート電極である。６７、６８は、ソース領域６
４、ドレイン領域６５の上に設けたソース電極、ドレイ
ン電極である。図６に関して説明した高濃度不純物領域
６９に重なる部分を点線６９´で示した。図７に示す本
発明の第３実施例は、既述の本発明の第１実施例の変形
例であって、その相違点は、ゲート電極の各々毎にソー
ス・ドレイン間に形成されるチャネルの抵抗率が異なる
ようにされている点にある。もっと詳細には、高濃度不
純物領域６９´の占める割合が各ゲート領域毎に異なる
ので、各ゲートごとにチャネルの平均抵抗率が異なる。
従って、一定のゲート電圧を印加した状態でも、どのゲ
ートを選択したかによって異なる電流値を検出すること
が可能であり、更にゲート部分に強誘電体膜を使用する
ことで、不揮発の多値メモリを実現できる。なお、ゲー
ト部分の強誘電体膜、常誘電体膜のいずれか一方又は双
方の厚みを変化してもよいし、また、常誘電体膜は無く
てもよい。
たシリコン基板６１の上面に設けたゲート絶縁膜の一部
を構成する常誘電体膜である。６４、６５は、ソース領
域、ドレイン領域を構成する高濃度不純物領域である。
６６ａ、６６ｂ、６６ｃ、６６ｄは常誘電体膜６３上に
設けたゲート電極である。６７、６８は、ソース領域６
４、ドレイン領域６５の上に設けたソース電極、ドレイ
ン電極である。図６に関して説明した高濃度不純物領域
６９に重なる部分を点線６９´で示した。図７に示す本
発明の第３実施例は、既述の本発明の第１実施例の変形
例であって、その相違点は、ゲート電極の各々毎にソー
ス・ドレイン間に形成されるチャネルの抵抗率が異なる
ようにされている点にある。もっと詳細には、高濃度不
純物領域６９´の占める割合が各ゲート領域毎に異なる
ので、各ゲートごとにチャネルの平均抵抗率が異なる。
従って、一定のゲート電圧を印加した状態でも、どのゲ
ートを選択したかによって異なる電流値を検出すること
が可能であり、更にゲート部分に強誘電体膜を使用する
ことで、不揮発の多値メモリを実現できる。なお、ゲー
ト部分の強誘電体膜、常誘電体膜のいずれか一方又は双
方の厚みを変化してもよいし、また、常誘電体膜は無く
てもよい。
【００２９】図８は、本発明の第４実施例である強誘電
体不揮発性多値メモリの概略の構造を示す平面図であ
る。
体不揮発性多値メモリの概略の構造を示す平面図であ
る。
【００３０】図８において、８３は、図１に関して説明
したシリコン基板８１の上面に設けたゲート絶縁膜の一
部を構成する常誘電体膜である。８４、８５は、シリコ
ン基板８１に設けたソース領域、ドレイン領域である。
８６ａ、８６ｂ、８６ｃ、８６ｄは常誘電体膜８３上に
設けたゲート電極である。８７、８８は、ソース領域８
４、ドレイン領域８５上に設けたソース電極、ドレイン
電極である。図８に示す本発明の第４実施例は既述の本
発明の第１実施例の変形例であって、その相違点は、図
８においては、ソース領域８４とドレイン領域８５は、
ゲート電極の各々毎にその幅が異なるものとするように
構成されている点にある。即ち、ゲート電極の各々毎に
その幅を異ならせることによって、一定のゲート電圧を
印加した状態でも、どのゲートを選択したかによって異
なる電流値を検出することが可能であり、更にゲート部
分に強誘電体膜を使用することで、不揮発の多値メモリ
を実現できる。なお、ゲート部分の強誘電体膜、常誘電
体膜のいずれか一方又は双方の厚みを変化してもよい
し、また、常誘電体膜は無くてもよい。
したシリコン基板８１の上面に設けたゲート絶縁膜の一
部を構成する常誘電体膜である。８４、８５は、シリコ
ン基板８１に設けたソース領域、ドレイン領域である。
８６ａ、８６ｂ、８６ｃ、８６ｄは常誘電体膜８３上に
設けたゲート電極である。８７、８８は、ソース領域８
４、ドレイン領域８５上に設けたソース電極、ドレイン
電極である。図８に示す本発明の第４実施例は既述の本
発明の第１実施例の変形例であって、その相違点は、図
８においては、ソース領域８４とドレイン領域８５は、
ゲート電極の各々毎にその幅が異なるものとするように
構成されている点にある。即ち、ゲート電極の各々毎に
その幅を異ならせることによって、一定のゲート電圧を
印加した状態でも、どのゲートを選択したかによって異
なる電流値を検出することが可能であり、更にゲート部
分に強誘電体膜を使用することで、不揮発の多値メモリ
を実現できる。なお、ゲート部分の強誘電体膜、常誘電
体膜のいずれか一方又は双方の厚みを変化してもよい
し、また、常誘電体膜は無くてもよい。
【００３１】
【発明の効果】本発明の強誘電体を用いた不揮発性多値
メモリによれば、書込み、消去を電気的に行うことがで
き、しかも１個のセルをもって多値情報を記憶すること
が可能である。また、標準的なＭＯＳ技術を用いて製造
することができ、その書込み、読出しの速度はスタティ
ックＲＡＭのそれに匹敵し、しかも低コストで、高密度
に集積化を行うことが可能である。
メモリによれば、書込み、消去を電気的に行うことがで
き、しかも１個のセルをもって多値情報を記憶すること
が可能である。また、標準的なＭＯＳ技術を用いて製造
することができ、その書込み、読出しの速度はスタティ
ックＲＡＭのそれに匹敵し、しかも低コストで、高密度
に集積化を行うことが可能である。
【図１】本発明の第１実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリの概略の構造をソース・
ドレイン方向で示す断面図である。
換え可能な不揮発性多値メモリの概略の構造をソース・
ドレイン方向で示す断面図である。
【図２】本発明の第１実施例である不揮発性多値メモリ
の概略の構造を図１のＡ−Ａ線から見た断面図である。
の概略の構造を図１のＡ−Ａ線から見た断面図である。
【図３】本発明の第１実施例である不揮発性多値メモリ
の概略の構造を示す平面図である。
の概略の構造を示す平面図である。
【図４】強誘電体のヒステリシス特性を示す。
【図５】本発明の第２実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリに用いるシリコン基板の
一主面の構造を示す平面図である。
換え可能な不揮発性多値メモリに用いるシリコン基板の
一主面の構造を示す平面図である。
【図６】本発明の第２実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリに用いるシリコン基板の
一主面の平面図である。
換え可能な不揮発性多値メモリに用いるシリコン基板の
一主面の平面図である。
【図７】本発明の第３実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリの概略の構造を示す平面
図である。
換え可能な不揮発性多値メモリの概略の構造を示す平面
図である。
【図８】本発明の第４実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリの概略の構造を示す平面
図である。
換え可能な不揮発性多値メモリの概略の構造を示す平面
図である。
【図９】従来のＭＯＳＦＥＴの概略の構造をソース・ド
レイン方向で示す概略図である。
レイン方向で示す概略図である。
１１、５１、６１、８１ シリコン基板 １２ 強誘電体膜 １３、５３、６３、８３ 常誘電体膜 １４、２４、５４、７４、８４ ソース領域 １５、２５、５５、７５、８４ ドレイン領域 １６ａ、１６ｂ、１６ｃ、１６ｄ ゲ−ト電極 ５６ａ、５６ｂ、５６ｃ、５６ｄ ゲ−ト電極 ６６ａ、６６ｂ、６６ｃ、６６ｄ ゲ−ト電極 ８６ａ、８６ｂ、８６ｃ、８６ｄ ゲ−ト電極 １７、２７、５７、７７、８７ ソース電極 １８、２８、５８、７８、８８ ドレイン電極 Ｃ1 、Ｃ2 強誘電体のヒステリシス曲線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 荻本 泰史 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 牛久保 真帆 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 川辺 武司 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 11/56 H01L 21/822 H01L 27/04 H01L 29/78 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 第１の導電型を有する半導体基板の一主
面上に相対向して配設された第２の導電型を有しソース
領域及びドレイン領域を形成する一対の高濃度不純物領
域と、ソース領域及びドレイン領域に挟まれた半導体基
板表面に堆積されたゲート絶縁膜と、ゲート絶縁膜上に
設けた複数本のゲート電極並びにソース領域及びドレイ
ン領域上に設けられたソース電極及びドレイン電極を具
備する半導体装置であって、ゲート絶縁膜の少なくとも
一部が強誘電体膜からなり、該強誘電体膜はソース・ド
レイン方向と直交する方向において対応するゲート電極
毎に変化する膜厚を有することを特徴とする強誘電体を
用いた電気的に書換え可能な不揮発性多値メモリ。 - 【請求項２】 第１の導電型を有する半導体基板の一主
面上に相対向して配設された第２の導電型を有しソース
領域及びドレイン領域を形成する一対の高濃度不純物領
域と、ソース領域及びドレイン領域に挟まれた半導体基
板表面に堆積されたゲート絶縁膜と、ゲート絶縁膜上に
設けた複数本のゲート電極並びにソース領域及びドレイ
ン領域上に設けられたソース電極及びドレイン電極を具
備する半導体装置であって、ゲート絶縁膜の少なくとも
一部が強誘電体膜からなり、該主面上に形成されるチャ
ネルは対応するゲート毎にその特性が異なることを特徴
とする強誘電体を用いた電気的に書換え可能な不揮発性
多値メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083873A JP2818068B2 (ja) | 1992-04-06 | 1992-04-06 | 強誘電体を用いた書換え可能な不揮発性多値メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083873A JP2818068B2 (ja) | 1992-04-06 | 1992-04-06 | 強誘電体を用いた書換え可能な不揮発性多値メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291583A JPH05291583A (ja) | 1993-11-05 |
| JP2818068B2 true JP2818068B2 (ja) | 1998-10-30 |
Family
ID=13814780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083873A Expired - Fee Related JP2818068B2 (ja) | 1992-04-06 | 1992-04-06 | 強誘電体を用いた書換え可能な不揮発性多値メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818068B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL143649A0 (en) * | 1999-02-17 | 2002-04-21 | Ibm | Microelectronic device for storing information and method thereof |
| US7091551B1 (en) | 2005-04-13 | 2006-08-15 | International Business Machines Corporation | Four-bit FinFET NVRAM memory device |
| WO2013065493A1 (ja) * | 2011-11-04 | 2013-05-10 | 株式会社村田製作所 | 衝撃検知・記録装置 |
| JP5902111B2 (ja) | 2013-03-06 | 2016-04-13 | 株式会社東芝 | 半導体記憶装置 |
| TWI707432B (zh) | 2017-10-20 | 2020-10-11 | 王振志 | 電晶體、半導體元件及形成記憶體元件的方法 |
| US11239235B2 (en) | 2017-10-20 | 2022-02-01 | Chen-Chih WANG | Transistor and logic gate |
| KR102645021B1 (ko) * | 2019-03-06 | 2024-03-06 | 삼성전자주식회사 | 반도체 장치 |
-
1992
- 1992-04-06 JP JP4083873A patent/JP2818068B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291583A (ja) | 1993-11-05 |
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