KR20010038788A - 씨오비형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법 - Google Patents

씨오비형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법 Download PDF

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Abstract

본 발명은 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법에 관한 것이다. 본 발명에 따른 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리는 메모리 셀들이 1T-1C (1 transistor - 1 capacitor) 구조를 가지는 동시에 비파괴 읽기(DRO; nondstructive readout)가 가능하며 COB(capacitor on bit line) 구조를 채택하여 구조를 단순화한 것이다.

Description

씨오비형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법{A COB type NDRO FRAM and a operation method thereof}
본 발명은 강유전체 랜덤 액세스 메모리에 관한 것으로, 상세하게는 메모리 셀들이 1T-1C (1 transistor - 1 capacitor) 구조를 가지는 동시에 비파괴 읽기(DRO; nondstructive readout)가 가능하며 COB(capacitor on bit line) 구조를 채택하여 구조를 단순화한 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법에 관한 것이다.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-1C 구조는 CMOS 트랜지스터(transistor; 10, 14b, 15, 16, 17)와 강유전체 캐패시터(11, 12, 13)를 연결하여 하나의 셀(cell)을 형성하고 있다. 즉, 불순물 도핑에 의하여 드레인(15) 및 소스(17)가 형성된 실리콘 기판(10)의 채널(19) 상에 절연층(14b)이 형성되고, 이 절연층(14b) 내에 게이트(16)가 형성되어 있는 CMOS 트랜지스터와 하부 전극(11), 강유전체층(12) 및 상부 전극(13)이 순차로 적층된 강유전체 캐패시터(11,12,13)이 연결된 구조로 되어 있다. 이를 1T-1C 구조라 부르는데 1T-1C가 한 개의 셀이 된다. 여기서, CMOS 트랜지스터의 드레인(15) 및 소스(17)의 상부는 절연층이 개구되어 비트라인(18a) 및 드레인 콘택트(18b)가 형성되어 있으며, 강유전체 캐패시터는 CMOS 기판(10) 위에 제작되고 주변의 트랜지스터와 연결되며, 그 상부에는 절연층의 개구부를 통하여 플레이트 라인(18c)이 형성되어 있다. 이와 같이, 각 메모리 셀들이 하나의 트랜지스터와 하나의 강유전체 캐패시터로 구성되는 1T-1C는 단일 트랜지스터(single transistor) FRAM에 등가하는 집적도를 보장할 수 없는 한계가 있다.
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도이다. 도시된 바와 같이, 1T-CC(1 transistor-common capacitor) 구조의 박막 트랜지스터 강유전체 랜덤 액세서 메모리는 박막 트랜지스터들이 공통 강유전체 캐패시터 상에 집적된 구조를 이루고 있다. 즉, 강유전체 캐패시터의 하부전극(1)을 먼저 증착하여 공통 전극으로 이용한다. 이 공통 하부전극(1)에 강유전물질(2)을 증착하여 공통 강유전체층(2)으로 이용한다. 이 때는 반도체에 대한 강유전체층 증착 온도의 제한이 없다. 다음에 각 메모리 셀(cell)을 형성하기 위하여 메모리 셀별로 상부전극(3)을 증착한다. 그 다음에 상부전극(3)에 절연체(4a)를 증착하되 상부전극(3)과 박막 트랜지스터가 접촉할 창(window)을 남겨둔다. 그 위에 박막 트랜지스터(TFT; thin film transistor)를 형성한다. 이와 같이, 전체적으로 공통인 하나의 강유전체층 상에 각 메모리 셀들에 대응하는 각각의 트랜지스터들이 형성된 1T-CC TFT-FRAM은 집적도는 1T-1C FRAM 보다 높을 수 있으나 여전히 집적도의 한계가 있다.
또한, 단일 트랜지스터 강유전체 랜덤 액세스 메모리(Single transistor FRAM)는 구조에 있어서는 단순하나 작동을 위한 회로 형성이 아직도 확립되어 있지 않고, 비파괴 읽기(NonDesructive Read Out) TFT-FRAM은 고집적에 적합하지 않으며, 단일 트랜지스터(single transistor) TFT-FRAM은 구조나 작동 방법이 복잡한 문제점이 있다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 비파괴 읽기(NDRO; nondestructive read out) 방식의 강유전체 메모리를 위하여 집적도를 보장하는 동시에 강유전체 부위를 선택적으로 분극시키면서 크로스토크(crosstalk)의 영향을 받지않으며, 읽기 및 쓰기 동작시에 별도의 비트라인(bit line)을 필요로 하지 않고 워드라인(word line), 플레이트 라인(plate line) 및 비트라인(bit line)으로만 읽기 및 쓰기 동작을 구현할 수 있는 COB(capacitor on bit line)형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 1T-1C 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,
도 2는 종래의 1T-CC 구조의 강유전체 랜덤 액세스 메모리의 개략적 수직 단면도,
도 3은 미공개 선행 발명에 따른 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리의 발췌 수직 단면도,
도 4a 및 도 4b는 각각 도 3의 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리의 등가 회로도,
도 5은 도 3의 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리 셀의 A-A'라인을 따라 절개한 개략적 투시 평면도,
도 6a 및 도 6b는 각각 도 3의 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리에서의 "쓰기" 동작을 설명하기 위한 도면,
도 7a 및 도 7b는 각각 도 3의 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리에서의 "읽기" 동작을 설명하기 위한 도면,
도 8은 도 3의 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리의 등가 회로도,
도 9a 및 도 9b는 각각 본 발명에 따른 COB(capacitor on bit line)형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 발췌 수직 단면도,
도 10은 도 9a 및 도 9b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 등가 회로도,
도 11은 본 발명에 따른 COB(capacitor on bit line)형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 발췌 수직 단면도,
도 12는 도 11의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 등가 회로도,
도 13a 및 도 13b는 각각 도 9a 및 도 9b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 "쓰기" 동작을 설명하기 위한 도면,
도 14a 및 도 14b는 각각 도 13a 및 도 13b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 "쓰기" 동작을 설명하기 위한 등가 회로도,
도 15a 및 도 15b는 각각 도 9a 및 도 9b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 "읽기" 동작을 설명하기 위한 도면,
도 16a 및 도 16b는 각각 도 15a 및 도 15b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 "읽기" 동작을 설명하기 위한 등가 회로도,
도 17a 및 도 17b는 각각 도 12의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 "쓰기" 동작을 설명하기 위한 도면,
도 18a 및 도 18b는 각각 도 17a 및 도 17b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 "쓰기" 동작을 설명하기 위한 등가 회로도,
도 19a 및 도 19b는 각각 도 12의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 "읽기" 동작을 설명하기 위한 도면,
그리고 도 20a 및 도 20b는 각각 도 19a 및 도 19b의 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 "읽기" 동작을 설명하기 위한 등가 회로도이다.
＜도면의 주요부분에 대한 부호의 설명＞
101. "쓰기"용 비트라인(B) 102. 워드라인(W)
103. TFT의 103a. TFT 소스
103b. TFT 드레인 104. TFT용 제2채널
105. 콘택트 플러그(Contact plug) 106. "읽기"용 비트라인(B*)
107. 강유전체 캐패시터 상부전극용 제1채널
108. 도전성 접합층(conductive contact barrier)
109. 강유전체층 110. 플레이트 패드(혹은 플레이트 라인(plate line))
1. 비트 라인(Bit line)
2. 플레이트 라인(Plate line)
3. 상부 전극(top electrode)
4. 강유전체(Ferroelectric)
5. 게이트 겸 하부 전극으로서의 도핑 영역(Doped area of the electrode)
5a. 하부 전극으로서의 도핑 영역(Doped area of the electrode)
6. 접속 플러그(Contact plug)
7, 7a. 확산층(Diffusion layer)
8. 하부 전극으로서의 채널 영역(Doped channel area of the electrode)
9. 게이트(Gate)
10. 접속 라인(Connection line)
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리는, 반도체 기판; 상기 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및 상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고, 상기 강유전체 트랜지스터들의 하부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들의 역할을 하도록 일체형으로 형성되며, 상기 제2채널 및 상기 제2소스를 각각 상기 제1소스들에 전기적으로 연결하는 플러그들; 각각 일방향의 상기 상부전극들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들; 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및
상기 플레이트 라인과 교차하는 방향의 상기 제1게이트의 역할을 하는 상기 제2드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 제2드레인 및 상기 제1게이트는 각각 별개로 형성되어 서로 플러그로 연결되고, 상기 제2드레인 및 제1게이트 중 어느 하나가 상기 워드라인들의 역할을 하도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 것도 바람직하며, 상기 하부 전극들은 다결정 반도체 박막, 비정질 반도체 박막 및 단결정 반도체 박막 중 어느 하나로 형성되고, n+-p-n+형 혹은 p+-n-p+형으로 도핑되며, 상기 강유전체와 하부 전극들 사이에 절연성 박막 혹은 유전성 박막이 삽입된 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법은, 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및 상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고, 상기 강유전체 트랜지스터들의 하부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들의 역할을 하도록 일체형으로 형성되며, 상기 제2채널 및 상기 제2소스를 각각 상기 제1소스들에 전기적으로 연결하는 플러그들; 각각 일방향의 상기 상부전극들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들; 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및 상기 플레이트 라인과 교차하는 방향의 상기 제1게이트의 역할을 하는 상기 제2드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을 구비한 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법에 있어서, (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및 (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리는, 반도체 기판; 상기 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및 상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고, 상기 강유전체 트랜지스터들의 상부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들과 전기적으로 접속되며, 상기 하부 전극들을 각각 상기 제1소스들에 전기적으로 연결하는 플러그들; 각각 일방향의 상기 제2채널 및 제2소스들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들; 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및 상기 플레이트 라인과 교차하는 방향의 상기 제1게이트들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 상부 전극들은 다결정 반도체 박막, 비정질 반도체 박막 및 단결정 반도체 박막 중 어느 하나로 형성되고, n+-p-n+형 혹은 p+-n-p+형으로 도핑되며, 상기 강유전체와 상부 전극들 사이에 절연성 박막 혹은 유전성 박막이 삽입된 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법은, 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및 상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고, 상기 강유전체 트랜지스터들의 상부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들과 전기적으로 접속되며, 상기 하부 전극들을 각각 상기 제1소스들에 전기적으로 연결하는 플러그들; 각각 일방향의 상기 제2채널 및 제2소스들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들; 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및 상기 플레이트 라인과 교차하는 방향의 상기 제1게이트들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을 구비한 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법에 있어서, (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및 (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를 포함하는 것을 특징으로 한다.
이하 도면을 참조하면서 본 발명에 따른 COB(capacitor on bit line)형 비파괴 읽기 강유전체 랜덤 액세스 메모리 및 그 작동 방법을 상세하게 설명한다.
미공개 선행 발명에 따른 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리는 박막트랜지스터의 워드 라인(word line)을 어드레스(address)를 위한 기준으로 삼으면서 기록용 비트 라인(bit line)(B)과 읽기용 비트 라인(bit line)(B*)이 따로 있는 점에 특징이 있으며, 채널 상면에 강유전체 캐패시터가 형성되어 있는 1T-1C 구조의 CMOS 트랜지스터에 선택용 박막 트랜지스터(TFT)가 결합된 구조를 갖는다.
도 3은 미공개 선행 발명에 따른 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리(NDRO 1T-1C 복합형 FRAM)의 발췌 수직 단면도이다. 도시된 바와 같이, 본 발명에 따른 비파괴 읽기 복합형 FRAM은, 각 단위 셀들이 기록용 CMOS FET 상에 스위칭용 TFT이 형성된 구조를 갖는다. 여기서, CMOS 트랜지스터는 기판에 형성된 p-well(107)에 일정한 간격을 두고 n+로 도핑된 제1소스 및 제1드레인이 형성되고, 소스와 드레인 사이의 p-well 영역이 제1채널(107)이 된다. 이 채널 상부에는 강유전체층(109) 및 상부 전극(110')이 형성되어 1T-1C 구조를 가지게 되며, 상부 전극(110')은 CMOS 트랜지스터의 게이트가 된다. 또한, 스위칭용 박막 트랜지스터는 SOI(silicon on insulate) 혹은 스마트 컷(smart cut)을 사용하여 제작하거나 Si 박막을 직접 증착하여 제작한다. 그리고, 각 단위셀에 형성된 강유전체 캐패시터의 상부전극(110')들이 스트라이프 상의 플레이트 라인(110)으로 연결되고, 스위칭용 박막 트랜지스터의 게이트들이 플레이트 라인(110)들과 교차하는 방향의 스트라이프 상으로 연결되어 워드라인(102)이 형성된다. CMOS 트랜지스터의 제1드레인(104b)들은 플레이트 라인(110)과 나란한 방향의 읽기전용 비트 라인(106; bit*)으로 연결하고, 제1소스(104a)들은 p-well(107)과 같은 도전성 물질로 연결하여 접합층(108)을 형성한다. 이 도전성 물질의 접합층(108)들은 다시 스위칭용 TFT의 제2소스(103a)들과 각각 콘택트 플러그(105)로 연결된다. TFT의 제2드레인(103b)은 플레이트 라인과 동일한 방향으로 연결되어 쓰기전용 비트 라인(B)(101)이 된다. 이러한 구조를 NDRO 1T-1C 복합형 FRAM이라고 명명한다. 도 4a 및 도 4b는 각각 이들 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리의 등가 회로도를 나타낸다.
도 5는 도 3의 NDRO 1T-1C 복합형 FRAM cell의 A-A'라인을 따라 절개한 개략적 투시 평면도이다. 도시된 바와 같이, 플레이트 라인(110)과 비트 라인(bit line)(101)들은 서로 평행하고 워드 라인(word line)(102)들과는 수직을 이룬다.
이상과 같은 구조의 NDRO 1T-1C 복합형 FRAM의 작동 방법은 다음과 같다.
먼저, 도 6a 및 도 6b는 각각 도 3의 비파괴 읽기 박막트랜지스터 강유전체 랜덤 액세스 메모리(NDRO 1T-1C 복합형 FRAM)에서의 "쓰기" 동작을 설명하기 위한 도면이다. 이들 도면에서는 n-채널 트랜지스터의 경우를 예로 들고 있다. 도 6a에 도시된 바와 같이, 게이트 라인(word line)(102)에 먼저 전압 Vw를 인가하여 메모리 셀을 선택하는 어드레싱을 한 다음, 비트라인(101)에 전압 Vb를 인가하면 TFT가 동작하면서 콘택트(contact) 접합층(108)을 거쳐 전압이 강유전체 캐패시터의 하부전극 역할을 하는 p-채널(well)(107)에 전달되면 채널(107) 면적에 해당하는 만큼 강유전체가 분극된다. 이를 "0"로 지정한다. 반대로, 도 6b에 도시된 바와 같이, 분극시키는 경우에는 게이트 라인(word line)(102)에 전압 Vw을 인가하여 어드레싱을 하고, 플레이트 패드(plate pad)(110)에 전압 Vp를 인가하면, 강유전체 캐패시터의 상부전극(110')에 Vp가 인가되어 분극이 반전된다. 이를 "1"로 지정한다. "0"으로 분극되면 하부전극 제1채널(107)에는 양의 속박전하(positve bound charge)가 형성되고, "1"로 분극되면 하부전극 제1채널(107)에는 음의 속박전하(negative bound charge)가 형성된다.
다음에, 도 7a 및 도 7b는 각각 도 6의 비파괴 읽기 복합형 강유전체 랜덤 액세스 메모리(NDRO 1T-1C TFT-FRAM)에서의 "읽기" 동작을 설명하기 위한 도면이다. 메모리 상태를 읽을 때에는 게이트 라인(word line)(102)에 전압 Vw을 인가하여 읽을 셀을 어드레싱하고 읽기 전용 비트 라인(106)에는 전압 Vr을 인가한다. 먼저, 도 7a에 도시된 바와 같이, "0"으로 기록된 경우에는 채널(107)이 “off"상태 이므로 전류가 흐르지 않고, 도 7b에 도시된 바와 같이, "1"로 기록된 경우는 채널(107)이 "on"이므로 전류가 흐르면서 센스 증폭기(sense amplifer;S/A)로 감지하게 된다. p-채널의 경우는 n-채널과 원리는 같되 "0"이 "on"이 되고 "1"이 "off"가 된다.
이와 같은 쓰기 혹은 읽기 방법은, 도 8에 도시된 바와 같이, 특히 작동의 시작 단계에서 쓰거나 읽을 메모리 셀을 선택하기 위하여 특정 워드 라인(W(n))에 전압을 인가하여 어드레싱하는 점에 특징이 있다. 이와 같이 하면 CMOS 트랜지스터의 게이트 역할을 하는 강유전체 캐패시터의 상부전극에 전압이 인가되므로 해당 CMOS 트랜지스터가 작동되어 그 하부의 강유전체 캐패시터에 전류를 흘려 분극을 일으키거나 분극에 의한 채널의 정보를 읽을 수 있게 된다.
한편, 본 발명은 IT-1C 구조에 있어서 강유전체 캐패시터의 전극을 반도체로 형성하되 소스(source), 드레인(drain) 및 채널(channel)을 갖추도록 형성하여 트랜지스터의 게이트 및 접속 전극으로 사용하는 것을 특징으로 한다. 즉, 강유전체 캐패시터의 전극은 n+-p-n+이나 p+-n-p+으로 형성되어 일종의 바이폴라 트랜지스터(bipolar transistor) 형태를 갖는다. 이를 상부 전극(top electrode)으로 형성하거나 하부 전극(bottom electrode)으로 형성함에 따라 작동방법, 집적(integration) 방법이 달라진다. 여기서는 n+-p-n+의 경우를 예로 든다.
먼저, 도 9a는 각각 본 발명에 따른 COB(capacitor on bit line)형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제1실시예의 발췌 수직 단면도이다. 도시된 바와 같이, 제1실시예는 강유전체 캐패시터의 하부 전극(Bottom electrode)을 반도체로 형성한 것으로, 하부 전극의 한 쪽 n+영역(5)이 게이트 즉 워드라인(word line) 역할을 하고 채널(8)과 다른 한 쪽 n+영역(5a)은 각각 CMOS 트랜지스터의 소스 부위(7a)에 플러그(plug)(6)로 연결된다. 드레인(Drain)(7)은 비트라인(1)으로 연결되고, 강유전체 캐패시터의 상부전극(top electrode)(3)은 플레이트 라인(plate line)(2)에 연결된다. 경우에 따라, 도 9b에 도시된 바와 같이, 게이트와 하부 전극을 분리하여 게이트(9)를 하부 전극의 한 쪽 n+역역(5)에 플러그(plug)로 연결하기도 한다. 도 10은 제1실시예의 등가 회로도이다.
채널(Channel) 부위(8)와 접촉 플러그(contact plug)(6)은 오믹 접촉(ohmic contact)이 이루어지도록 하며 채널 부위(8)와 n+역역(5a)을 소스(7a)에 연결할 때에는 공통 플러그로 동시에 연결할 수도 있다. 하부 전극(Bottom electrode)은 반도체 물질로서 다결정(polycrystalline) 반도체 박막이나 비정질(amorphous) 반도체 박막 혹은 단결정(single crystalline) 반도체 박막을 사용한다. 이 때에는 상부 전극(top electrode)이 금속물질로 이루어질 수 있다. 하부 전극의 채널 부위(8)와 강유전체(4)의 접착을 용이하게 하기 위하여 하부 전극(5, 8, 5a)과 강유전체(4) 사이에 절연성 박막이나 유전성 박막을 사용하되 고유전성 박막을 삽입하는 것이 바람직하다.
이와 같은 구조를 갖는 COB형 NDRO 1T-1C FRAM의 작동 방법은 도 13a와 13b 및 도 15a와 도 15b에 도시된다.
각 메모리 셀들에 정보를 기록하는 방법은 다음과 같다.
먼저, 임의의 메모리 셀에 "1"을 기록하기 위해서는, 도 13a에 도시된 바와 같이, 게이트(5)에 전압(Vw)을 먼저 인가하고, 비트라인(1)에 전압(Vd)을 가하여 강유전체(4)가 한 방향으로 분극되도록 한다. 이 때, 전류의 흐름은 도 14a에 도시된 바와 같다.
다음에, 임의의 메모리 셀에 "0"을 기록할 때에는, 도 13b에 도시된 바와 같이, 게이트(5)에 전압(Vw)을 인가하고, 다음에 플레이트 라인(2)에 전압(Vp)을 인가하여 강유전체(4)가 "1"을 기록할 때와 반대 방향으로 분극되도록 한다. 이 때, 전류의 흐름은 도 14b에 도시된 바와 같다.
메모리 셀에 기록된 정보를 읽는 동작은 다음과 같이 이루어진다.
먼저, 게이트(5)에 전압(Vr)을 인가하고 비트라인(1)에 연결된 센스 증폭기(sense amplifier; S/A)로 전류를 감지한다. 도 15a에 도시된 바와 같이, 선택된 메모리 셀이 "1"로 기록된 경우에는, n+-p-n+전극의 경우 채널(8)에 양전하들이 속박되어 있기 때문에 전류가 흐르지 않게 되므로 "off" 상태를 나타내게 된다. 도 16a는 이 때의 동작을 등가회로로 나타낸 것이다.
또한, 도 15b에 도시된 바와 같이, 선택된 메모리 셀이 "0"으로 기록된 경우에는 채널(8)에 음전하들이 속박되어 전류가 흐르게 되므로 "on" 상태를 나타내게 된다. 도 16b는 이 때의 동작을 등가회로로 나타낸 것이다.
한편, 도 11은 본 발명에 따른 COB(capacitor on bit line)형 비파괴 읽기 강유전체 랜덤 액세스 메모리 제2실시예의 발췌 수직 단면도이다. 도시된 바와 같이, 제2실시예는 강유전체 캐패시터의 상부 전극(5', 8', 5'a)에 n+-p-n+혹은 p+-n-p+를 형성한 것으로, 한 쪽 n+영역(5')이 게이트(9)와 연결되고, 채널(8')과 다른 한 쪽 n+영역(5'a)은 플레이트(2)로 연결된다. 드레인(7')은 비트라인(1)에 연결되고 하부 전극(11)은 소스(7'a)에 플러그(6')로 연결된다. 경우에 따라 게이트(9)와 상부 전극의 연결부위(5')는 각 셀 단위 마다 접속 라인(connection line)(10)으로 연결할 수도 있고, 접속 라인(10)을 게이트(9)와 평행으로 제작한 뒤 맨 끝 부분에서 게이트의 끝과 연결할 수도 있다. 채널 부위(8')와 플레이트 라인(2)은 오믹 접촉(ohmic contact)이 이루어지도록 하며, 채널 부위(8')와 n+(5'a)영역을 플레이트 라인(2)에 연결할 때에는 공통으로 동시에 연결할 수도 있다. 상부 전극(5', 8', 5'a)은 반도체 물질로서 다결정(polycrystalline) 반도체 박막이나 비정질(amorphous) 반도체 박막 혹은 단결정(single crystalline) 반도체 박막을 사용한다. 이 때에는 하부 전극(11)을 금속물질로 형성할 수 있다. 상부 전극의 채널 부위(8')와 강유전체(4)의 접착을 용이하게 하기 위하여 상부 전극(5', 8', 5'a)와 강유전체(4) 사이에 절연성 박막이나 유전성 박막을 사용하되 고유전성 박막을 삽입하는 것이 바람직하다.
이와 같은 구조를 갖는 COB형 NDRO 1T-1C FRAM 제2실시예의 작동 방법은 도 17a와 도 17b 및 도 19a와 도 19b에 도시된다.
각 메모리 셀들에 정보를 기록하는 방법은 다음과 같다.
먼저, 임의의 메모리 셀에 "1"을 기록하기 위해서는, 도 17a에 도시된 바와 같이, 게이트(9)에 전압(Vw)을 인가하고, 비트라인(1)에 전압(Vd)을 가하여 강유전체(4)가 한 방향으로 분극되도록 한다. 이 때, 전류의 흐름은 도 18a에 도시된 바와 같다.
다음에, 임의의 메모리 셀에 "0"을 기록할 때에는, 도 17b에 도시된 바와 같이, 게이트 (9)에 전압(Vw)을 가하고 다음에 플레이트 라인(2)에 전압(Vp)을 인가하여 강유전체(4)가 반대 방향으로 분극되도록 한다. 이 때, 전류의 흐름은 도 18b에 도시된 바와 같다.
또한, 메모리 셀에 기록된 정보를 읽는 동작은 다음과 같이 이루어진다.
먼저, 게이트(9)에 전압(Vr)을 인가하고 플레이트 라인(2)에 연결된 센스 증폭기(sense amplifier)(S/A)로 전류를 감지한다. 도 19a에 도시된 바와 같이, 선택된 메모리 셀이 "1"로 기록된 경우에는, n+-p-n+전극의 경우 채널(8)에 음전하들이 속박되어 있기 때문에 전류가 흐르게 되므로 "on" 상태를 나타내게 된다. 도 20a는 이 때의 동작을 등가회로로 나타낸 것이다.
또한, 도 19b에 도시된 바와 같이, 선택된 메모리 셀이 "0"으로 기록된 경우에는 채널(8)에 양전하들이 속박되어 전류가 흐르게 되므로 "off" 상태를 나타내게 된다. 도 20b는 이 때의 동작을 등가회로로 나타낸 것이다.
이상 설명한 바와 같이, 본 발명에 따른 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리는 특정 메모리 셀을 무작위(random)로 선택하면서도 NDRO방식으로 읽기 때문에 비휘발성(nonvolatile) RAM이면서도 재저장(restoration)이 필요없는 동시에 COB 구조를 이루어 집적도가 보장되고 CMOS 트랜지스터의 게이트와 강유전체 캐패시터의 전극을 연결하거나 일체형으로 만들므로 배선이 용이하다.

Claims (14)

  1. 반도체 기판;
    상기 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및
    상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고,
    상기 강유전체 트랜지스터들의 하부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들의 역할을 하도록 일체형으로 형성되며,
    상기 제2채널 및 상기 제2소스를 각각 상기 제1소스들에 전기적으로 연결하는 플러그들;
    각각 일방향의 상기 상부전극들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들;
    상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및
    상기 플레이트 라인과 교차하는 방향의 상기 제1게이트의 역할을 하는 상기 제2드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을
    구비한 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 제2드레인 및 상기 제1게이트는 각각 별개로 형성되어 서로 플러그로 연결되고, 상기 제2드레인 및 제1게이트 중 어느 하나가 상기 워드라인들의 역할을 하도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    상기 하부 전극들은 다결정 반도체 박막, 비정질 반도체 박막 및 단결정 반도체 박막 중 어느 하나로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 하부 전극들은 n+-p-n+형 혹은 p+-n-p+형으로 도핑된 반도체 박막으로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  5. 제1항에 있어서,
    상기 강유전체와 하부 전극들 사이에 절연성 박막 혹은 유전성 박막이 삽입된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  6. 제1항에 있어서,
    상기 상부 전극들은 금속 박막 혹은 불순물이 도핑된 반도체 박막으로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  7. 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및 상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고, 상기 강유전체 트랜지스터들의 하부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들의 역할을 하도록 일체형으로 형성되며, 상기 제2채널 및 상기 제2소스를 각각 상기 제1소스들에 전기적으로 연결하는 플러그들; 각각 일방향의 상기 상부전극들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들; 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및 상기 플레이트 라인과 교차하는 방향의 상기 제1게이트의 역할을 하는 상기 제2드레인들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을 구비한 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법에 있어서,
    (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및
    (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를
    포함하는 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법.
  8. 제7항에 있어서,
    상기 제2드레인 및 상기 제1게이트는 각각 별개로 형성되어 서로 플러그로 연결되고, 상기 제2드레인 및 제1게이트 중 어느 하나가 상기 워드라인들의 역할을 하도록 상기 플레이트 라인과 교차하는 방향의 스트라이프 상으로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법.
  9. 반도체 기판;
    상기 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및
    상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고,
    상기 강유전체 트랜지스터들의 상부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들과 전기적으로 접속되며,
    상기 하부 전극들을 각각 상기 제1소스들에 전기적으로 연결하는 플러그들;
    각각 일방향의 상기 제2채널 및 제2소스들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들;
    상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및
    상기 플레이트 라인과 교차하는 방향의 상기 제1게이트들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을
    구비한 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  10. 제9항에 있어서,
    상기 상부 전극들은 다결정 반도체 박막, 비정질 반도체 박막 및 단결정 반도체 박막 중 어느 하나로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  11. 제9항에 있어서,
    상기 상부 전극들은 n+-p-n+형 혹은 p+-n-p+형으로 도핑된 반도체 박막으로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  12. 제9항에 있어서,
    상기 강유전체와 상부 전극들 사이에 절연성 박막 혹은 유전성 박막이 삽입된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  13. 제9항에 있어서,
    상기 하부 전극들은 금속 박막 혹은 불순물이 도핑된 반도체 박막으로 형성된 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리.
  14. 반도체 기판에 각 메모리 셀에 대응하여 일정한 간격의 제1채널을 두고 불순물이 도핑된 소스 및 드레인을 구비하며, 상기 제1채널 상에 절연층을 개재시켜 제1게이트를 형성한 트랜지스터들; 및 상기 트랜지스터들 상에 상기 트랜지스터들에 각각 대응하는 하부 전극, 강유전체 및 상부 전극이 순차로 형성된 강유전체 캐패시터들;이 구비되고, 상기 강유전체 트랜지스터들의 상부 전극들은 중앙부에 제2채널 만큼의 간격을 두고 양쪽 가장자리 영역들이 각각 불순물이 도핑되어 제2소스와 제2드레인이 형성된 반도체층으로 형성되되, 상기 제2드레인들이 상기 제1게이트들과 전기적으로 접속되며, 상기 하부 전극들을 각각 상기 제1소스들에 전기적으로 연결하는 플러그들; 각각 일방향의 상기 제2채널 및 제2소스들이 전기적으로 접속되도록 스트라이프 상의 패턴으로 형성된 플레이트 라인들; 상기 제1드레인들이 전기적으로 접속되도록 상기 플레이트 라인과 나란한 방향의 스트라이프 상으로 형성된 비트라인들; 및 상기 플레이트 라인과 교차하는 방향의 상기 제1게이트들이 전기적으로 접속되도록 스트라이프 상으로 형성된 워드라인들;을 구비한 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법에 있어서,
    (가) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인과 상기 플레이트 라인 간에 전위차를 인가하여 정보를 기록하는 쓰기 단계; 및
    (나) 상기 워드라인에 전압을 인가하여 메모리 셀을 어드레싱하고, 상기 비트라인에 인가된 전압에 의해 상기 비트라인에 접속된 센스 증폭기를 통하여 정보를 읽는 읽기 단계;를
    포함하는 것을 특징으로 하는 COB형 비파괴 읽기 강유전체 랜덤 액세스 메모리의 작동 방법.
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