JP2002198496A - 強誘電体キャパシタおよびその製造方法ならびに強誘電体メモリ装置 - Google Patents
強誘電体キャパシタおよびその製造方法ならびに強誘電体メモリ装置Info
- Publication number
- JP2002198496A JP2002198496A JP2000394958A JP2000394958A JP2002198496A JP 2002198496 A JP2002198496 A JP 2002198496A JP 2000394958 A JP2000394958 A JP 2000394958A JP 2000394958 A JP2000394958 A JP 2000394958A JP 2002198496 A JP2002198496 A JP 2002198496A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- thin film
- film
- functional thin
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Composite Materials (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 優れた特性を有するシード層の形成を含む強
誘電体キャパシタの製造方法、強誘電体キャパシタおよ
び強誘電体メモリ装置を提供する。 【解決手段】 第１電極２０、強誘電体膜３０および第
２電極２２が積層された強誘電体キャパシタの製造方法
であって、少なくとも強誘電体膜の材料が堆積される領
域に、あらかじめ機能性薄膜（自己組織化膜３２ａ）が
形成される工程を含む。機能性薄膜の形成工程は、前記
領域に、化学吸着により分子を自己集積的に供給する成
膜工程を有する。機能性薄膜３２ａは、強誘電体膜３０
ａの成膜においてシード層として機能する。
誘電体キャパシタの製造方法、強誘電体キャパシタおよ
び強誘電体メモリ装置を提供する。 【解決手段】 第１電極２０、強誘電体膜３０および第
２電極２２が積層された強誘電体キャパシタの製造方法
であって、少なくとも強誘電体膜の材料が堆積される領
域に、あらかじめ機能性薄膜（自己組織化膜３２ａ）が
形成される工程を含む。機能性薄膜の形成工程は、前記
領域に、化学吸着により分子を自己集積的に供給する成
膜工程を有する。機能性薄膜３２ａは、強誘電体膜３０
ａの成膜においてシード層として機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タおよびその製造方法、特に強誘電体膜の成膜に特徴を
有する製造方法、および強誘電体メモリ装置に関する。
タおよびその製造方法、特に強誘電体膜の成膜に特徴を
有する製造方法、および強誘電体メモリ装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】強誘電
体メモリ（ＦｅＲＡＭ）は、キャパシタ部分に強誘電体
膜を用いてその自発分極によりデータを保持するもので
ある。
体メモリ（ＦｅＲＡＭ）は、キャパシタ部分に強誘電体
膜を用いてその自発分極によりデータを保持するもので
ある。
【０００３】強誘電体膜を成膜する際に、この膜のグレ
インサイズや膜の成長速度を制御する目的で、あらかじ
めシード層を形成する技術が知られている。例えば、Ｐ
ＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ3）系の強誘電体材料を成膜
する場合、シード層の有無で膜のグレインサイズおよび
その均一性が異なる。すなわち、シード層がないと強誘
電体膜のグレインサイズが大きくかつ不均一になるが、
シード層を設けることでこのような傾向を抑制すること
ができる。そして、グレインサイズが小さくかつ均一な
強誘電体膜は、微細加工しても特性のバラツキが小さ
く、良好な強誘電体キャパシタを構成できる。また、シ
ード層は、強誘電体膜のグレインサイズの制御や、強誘
電体膜の特性への影響の点から、できるだけ膜厚が小さ
いことが要求される。
インサイズや膜の成長速度を制御する目的で、あらかじ
めシード層を形成する技術が知られている。例えば、Ｐ
ＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ3）系の強誘電体材料を成膜
する場合、シード層の有無で膜のグレインサイズおよび
その均一性が異なる。すなわち、シード層がないと強誘
電体膜のグレインサイズが大きくかつ不均一になるが、
シード層を設けることでこのような傾向を抑制すること
ができる。そして、グレインサイズが小さくかつ均一な
強誘電体膜は、微細加工しても特性のバラツキが小さ
く、良好な強誘電体キャパシタを構成できる。また、シ
ード層は、強誘電体膜のグレインサイズの制御や、強誘
電体膜の特性への影響の点から、できるだけ膜厚が小さ
いことが要求される。
【０００４】従来、シード層を形成する方法としては、
スパッタ法あるいはゾル・ゲル法が知られている。しか
し、スパッタ法によれば、シード層の膜厚を数ｎｍ程度
まで薄くできるが、均一の膜を形成することが難しい。
また、ゾル・ゲル法によれば、薄いシード層を得ること
が難しい。このように、従来のスパッタ法およびゾル・
ゲル法では、強誘電体膜のグレインサイズおよびその均
一性の制御を充分に達成できるシード層を得ることは困
難である。
スパッタ法あるいはゾル・ゲル法が知られている。しか
し、スパッタ法によれば、シード層の膜厚を数ｎｍ程度
まで薄くできるが、均一の膜を形成することが難しい。
また、ゾル・ゲル法によれば、薄いシード層を得ること
が難しい。このように、従来のスパッタ法およびゾル・
ゲル法では、強誘電体膜のグレインサイズおよびその均
一性の制御を充分に達成できるシード層を得ることは困
難である。
【０００５】本発明の目的は、優れた特性を有するシー
ド層の形成を含む強誘電体キャパシタの製造方法、強誘
電体キャパシタおよび強誘電体メモリ装置を提供するこ
とにある。
ド層の形成を含む強誘電体キャパシタの製造方法、強誘
電体キャパシタおよび強誘電体メモリ装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明にかかる製造方法
は、第１電極、強誘電体膜および第２電極が積層された
強誘電体キャパシタの製造方法であって、少なくとも前
記強誘電体膜の材料が堆積される領域に、あらかじめ機
能性薄膜が形成される工程を含み、前記機能性薄膜の形
成工程は、前記領域に、化学吸着により物質を自己集積
的に堆積する成膜工程を有する。
は、第１電極、強誘電体膜および第２電極が積層された
強誘電体キャパシタの製造方法であって、少なくとも前
記強誘電体膜の材料が堆積される領域に、あらかじめ機
能性薄膜が形成される工程を含み、前記機能性薄膜の形
成工程は、前記領域に、化学吸着により物質を自己集積
的に堆積する成膜工程を有する。
【０００７】この製造方法によれば、前記機能性薄膜
は、化学吸着により物質を自己集積的に堆積する成膜方
法によって形成され、この機能性薄膜は、物質が規則的
に配列し、緻密で膜厚が小さくかつ均一である。
は、化学吸着により物質を自己集積的に堆積する成膜方
法によって形成され、この機能性薄膜は、物質が規則的
に配列し、緻密で膜厚が小さくかつ均一である。
【０００８】したがって、前記機能性薄膜は、前記強誘
電体膜の成膜においてシード層として用いることができ
る。また、前記機能性薄膜はシード層の下地層として用
いることができ、この場合、機能性薄膜を形成した後、
該機能性薄膜を化学的に活性化してシード層の材料を反
応させる工程を有することができる。
電体膜の成膜においてシード層として用いることができ
る。また、前記機能性薄膜はシード層の下地層として用
いることができ、この場合、機能性薄膜を形成した後、
該機能性薄膜を化学的に活性化してシード層の材料を反
応させる工程を有することができる。
【０００９】前記機能性薄膜は、以下の構成をとること
ができる。これらの構成は本発明の他の態様の製造方法
および本発明の強誘電体キャパシタに適用できる。
ができる。これらの構成は本発明の他の態様の製造方法
および本発明の強誘電体キャパシタに適用できる。
【００１０】（１）前記機能性薄膜は、無機物質から構
成できる。このような機能性薄膜は、例えば、有機物質
からなる薄膜を自己集積によって形成した後、これを焼
成することにより形成することができる。
成できる。このような機能性薄膜は、例えば、有機物質
からなる薄膜を自己集積によって形成した後、これを焼
成することにより形成することができる。
【００１１】（２）前記機能性薄膜は、有機物質から構
成できる。この場合、前記強誘電体膜として有機系の強
誘電体を用いることができる。
成できる。この場合、前記強誘電体膜として有機系の強
誘電体を用いることができる。
【００１２】さらに、本発明の製造方法は、以下の態様
をとりうる。
をとりうる。
【００１３】（Ａ）本発明の製造方法は、第１電極、強
誘電体膜および第２電極が積層された強誘電体キャパシ
タの製造方法であって、基体上に、第１電極のための電
極膜を形成する工程、前記電極膜上に、化学吸着により
物質を自己集積的に堆積して機能性薄膜を形成する工
程、および前記機能性薄膜上に強誘電体膜を形成する工
程、を含む。
誘電体膜および第２電極が積層された強誘電体キャパシ
タの製造方法であって、基体上に、第１電極のための電
極膜を形成する工程、前記電極膜上に、化学吸着により
物質を自己集積的に堆積して機能性薄膜を形成する工
程、および前記機能性薄膜上に強誘電体膜を形成する工
程、を含む。
【００１４】（Ｂ）本発明の製造方法は、第１電極、強
誘電体膜および第２電極が積層された強誘電体キャパシ
タの製造方法であって、基体上に、第１電極のための電
極膜を形成する工程、前記電極膜上に、化学吸着により
物質を自己集積的に堆積して機能性薄膜を形成する工程
であって、該機能性薄膜は、その表面が前記強誘電体膜
の材料に対して親和性を有する材料から構成され、前記
機能性薄膜を、強誘電体膜が形成される領域に残すよう
にパターニングする工程、および前記パターニングされ
た機能性薄膜上に、強誘電体膜を選択的に形成する工
程、を含む。
誘電体膜および第２電極が積層された強誘電体キャパシ
タの製造方法であって、基体上に、第１電極のための電
極膜を形成する工程、前記電極膜上に、化学吸着により
物質を自己集積的に堆積して機能性薄膜を形成する工程
であって、該機能性薄膜は、その表面が前記強誘電体膜
の材料に対して親和性を有する材料から構成され、前記
機能性薄膜を、強誘電体膜が形成される領域に残すよう
にパターニングする工程、および前記パターニングされ
た機能性薄膜上に、強誘電体膜を選択的に形成する工
程、を含む。
【００１５】（Ｃ）本発明の製造方法は、第１電極、強
誘電体膜および第２電極が積層された強誘電体キャパシ
タの製造方法であって、基体上に、第１電極のための電
極膜を形成する工程、前記電極膜上に、化学吸着により
物質を自己集積的に堆積して機能性薄膜を形成する工
程、前記機能性薄膜を、強誘電体膜が形成される領域に
残すようにパターニングする工程、前記機能性薄膜が形
成された基体上に、強誘電体膜を全面的に形成する工
程、および前記強誘電体膜のうち、前記機能性薄膜が形
成されない領域に存在する部分を選択的に除去して強誘
電体膜をパターニングする工程、を含む。
誘電体膜および第２電極が積層された強誘電体キャパシ
タの製造方法であって、基体上に、第１電極のための電
極膜を形成する工程、前記電極膜上に、化学吸着により
物質を自己集積的に堆積して機能性薄膜を形成する工
程、前記機能性薄膜を、強誘電体膜が形成される領域に
残すようにパターニングする工程、前記機能性薄膜が形
成された基体上に、強誘電体膜を全面的に形成する工
程、および前記強誘電体膜のうち、前記機能性薄膜が形
成されない領域に存在する部分を選択的に除去して強誘
電体膜をパターニングする工程、を含む。
【００１６】本発明にかかる強誘電体キャパシタは、本
発明にかかる製造方法によって形成される。具体的に
は、本発明にかかる強誘電体キャパシタは、第１電極、
機能性薄膜、強誘電体膜および第２電極を含み、前記機
能性薄膜は、少なくとも前記強誘電体膜が形成される領
域に配置され、かつ、化学吸着により物質を自己集積的
に堆積して形成された自己組織化膜である。
発明にかかる製造方法によって形成される。具体的に
は、本発明にかかる強誘電体キャパシタは、第１電極、
機能性薄膜、強誘電体膜および第２電極を含み、前記機
能性薄膜は、少なくとも前記強誘電体膜が形成される領
域に配置され、かつ、化学吸着により物質を自己集積的
に堆積して形成された自己組織化膜である。
【００１７】本発明にかかる強誘電体メモリ装置は、本
発明の強誘電体キャパシタを含む。具体的には、本発明
の強誘電体メモリ装置は、例えば、以下のタイプに適用
できる。
発明の強誘電体キャパシタを含む。具体的には、本発明
の強誘電体メモリ装置は、例えば、以下のタイプに適用
できる。
【００１８】（Ａ）トランジスタ形成領域を構成する基
体を含み、該基体上に所定パターンで配置された前記強
誘電体キャパシタを有する、蓄積容量型の強誘電体メモ
リ装置。
体を含み、該基体上に所定パターンで配置された前記強
誘電体キャパシタを有する、蓄積容量型の強誘電体メモ
リ装置。
【００１９】（Ｂ）半導体基板上に形成されたゲート絶
縁層に前記キャパシタ構造が接続された、ＭＩＳトラン
ジスタ型の強誘電体メモリ装置。
縁層に前記キャパシタ構造が接続された、ＭＩＳトラン
ジスタ型の強誘電体メモリ装置。
【００２０】（Ｃ）前記強誘電体キャパシタからなるメ
モリセルがマトリクス状に配列され、前記強誘電体キャ
パシタは、第１信号電極と、該第１信号電極と交差する
方向に配列された第２信号電極と、少なくとも前記第１
信号電極と前記第２信号電極との交差領域に配置された
強誘電体膜と、を含む、強誘電体メモリ装置。
モリセルがマトリクス状に配列され、前記強誘電体キャ
パシタは、第１信号電極と、該第１信号電極と交差する
方向に配列された第２信号電極と、少なくとも前記第１
信号電極と前記第２信号電極との交差領域に配置された
強誘電体膜と、を含む、強誘電体メモリ装置。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００２２】［第１の実施の形態］ （強誘電体キャパシタ）図１は、本発明にかかる強誘電
体キャパシタを模式的に示す断面図である。強誘電体キ
ャパシタＣ１００は、基体１００上に積層された、第１
電極（下部電極）２０、シード層３２、強誘電体膜３０
および第２電極（上電極）２２から構成されている。こ
の強誘電体キャパシタＣ１００は、後述するように、各
種の強誘電体メモリ装置に適用することができる。
体キャパシタを模式的に示す断面図である。強誘電体キ
ャパシタＣ１００は、基体１００上に積層された、第１
電極（下部電極）２０、シード層３２、強誘電体膜３０
および第２電極（上電極）２２から構成されている。こ
の強誘電体キャパシタＣ１００は、後述するように、各
種の強誘電体メモリ装置に適用することができる。
【００２３】ここで、シード層３２は、第１電極２０あ
るいは必要に応じて第１電極２０上に形成される下地層
の上面に、化学吸着により分子を自己集積的に供給して
形成された機能性薄膜（以下、これを「自己組織化膜」
という）によって形成されている。シード層３２は、シ
ード層３２上に形成される強誘電体膜３０のグレインサ
イズ、膜の成長速度、結晶性、配向性などを制御する機
能を有する。したがって、シード層３２は、強誘電体膜
３０の組成、結晶構造、配向性などを考慮して選択され
る。さらに、このような観点に加えて、シード層３２
は、第１電極２０上に分子を自己集積的に吸着させ、化
学的に結合させることにより形成される必要があるため
に、第１電極２０の表面あるいは下地層の表面に対して
化学結合が可能な官能基を有する。シード層３２の材料
としては、これらの点を満足すればよく、その具体例は
後述する。
るいは必要に応じて第１電極２０上に形成される下地層
の上面に、化学吸着により分子を自己集積的に供給して
形成された機能性薄膜（以下、これを「自己組織化膜」
という）によって形成されている。シード層３２は、シ
ード層３２上に形成される強誘電体膜３０のグレインサ
イズ、膜の成長速度、結晶性、配向性などを制御する機
能を有する。したがって、シード層３２は、強誘電体膜
３０の組成、結晶構造、配向性などを考慮して選択され
る。さらに、このような観点に加えて、シード層３２
は、第１電極２０上に分子を自己集積的に吸着させ、化
学的に結合させることにより形成される必要があるため
に、第１電極２０の表面あるいは下地層の表面に対して
化学結合が可能な官能基を有する。シード層３２の材料
としては、これらの点を満足すればよく、その具体例は
後述する。
【００２４】シード層３２は、分子などの物質が自発的
に集合して化学吸着することにより形成される自己組織
化膜から構成され、単分子層あるいはその累積層からな
る。したがって、シード層３２の膜厚は、単分子層の累
積数で制御でき、例えば１〜１０ｎｍの範囲とすること
ができる。また、シード層３２の膜質は、用いる分子の
大きさや構造によって設計できる。
に集合して化学吸着することにより形成される自己組織
化膜から構成され、単分子層あるいはその累積層からな
る。したがって、シード層３２の膜厚は、単分子層の累
積数で制御でき、例えば１〜１０ｎｍの範囲とすること
ができる。また、シード層３２の膜質は、用いる分子の
大きさや構造によって設計できる。
【００２５】このような自己組織化膜からなるシード層
３２は、分子が規則的に配列し、緻密で膜厚が小さくか
つ均一であり、シード層としてきわめて良好な特性を有
する。
３２は、分子が規則的に配列し、緻密で膜厚が小さくか
つ均一であり、シード層としてきわめて良好な特性を有
する。
【００２６】（強誘電体メモリ装置の製造方法）図２
は、第１の実施の形態に係る強誘電体キャパシタの製造
方法を模式的に示す断面図である。
は、第１の実施の形態に係る強誘電体キャパシタの製造
方法を模式的に示す断面図である。
【００２７】（１）図２（Ａ）に示すように、基体１０
０上に、強誘電体キャパシタの第１電極（下部電極）の
ための電極膜２０ａを形成する。ここで、基体１００
は、後述するように、例えばトランジスタの形成領域を
含む構造など、強誘電体メモリ装置の種類によって異な
る構造を有する。
０上に、強誘電体キャパシタの第１電極（下部電極）の
ための電極膜２０ａを形成する。ここで、基体１００
は、後述するように、例えばトランジスタの形成領域を
含む構造など、強誘電体メモリ装置の種類によって異な
る構造を有する。
【００２８】電極膜２０ａの成膜方法としては、特に限
定されず、例えば気相法、液相法などを用いることがで
きる。気相法としては、スパッタリング、真空蒸着、Ｃ
ＶＤなどを用いることができ、特にＭＯＣＶＤ（Metal
Organic Chemical Vapor Deposition）を適用するこ
とが好ましい。また、液相法としては、電解メッキ、無
電解メッキなどを適用できる。
定されず、例えば気相法、液相法などを用いることがで
きる。気相法としては、スパッタリング、真空蒸着、Ｃ
ＶＤなどを用いることができ、特にＭＯＣＶＤ（Metal
Organic Chemical Vapor Deposition）を適用するこ
とが好ましい。また、液相法としては、電解メッキ、無
電解メッキなどを適用できる。
【００２９】第１電極を構成する材料としては、たとえ
ば、Ｉｒ，ＩｒＯｘ，Ｐｔ，Ｒｕ，ＲｕＯｘ，ＳｒＲｕ
Ｏｘ，ＬａＳｒＣｏＯｘを挙げることができる。
ば、Ｉｒ，ＩｒＯｘ，Ｐｔ，Ｒｕ，ＲｕＯｘ，ＳｒＲｕ
Ｏｘ，ＬａＳｒＣｏＯｘを挙げることができる。
【００３０】（２）ついで、図２（Ａ）に示すように、
電極膜２０ａ上にシード層のための自己組織化膜３２ａ
を全面的に形成する。この工程では、電極膜２０ａの表
面に自発的に吸着して該表面と化学結合ができる原料物
質を電極膜２０ａの表面に供給することで、原料物質の
自己組織能によって強固な自己組織化膜３２ａを容易に
形成することができる。例えば、原料物質を溶液状態に
し、これに電極膜２０ａが形成された基体１００を浸漬
することで、あるいは気化しやすい原料物質の場合に
は、この原料物質と電極膜２０ａが形成された基体１０
０をチャンバ内に放置することで、自己組織化膜３２ａ
を容易に形成することができる。
電極膜２０ａ上にシード層のための自己組織化膜３２ａ
を全面的に形成する。この工程では、電極膜２０ａの表
面に自発的に吸着して該表面と化学結合ができる原料物
質を電極膜２０ａの表面に供給することで、原料物質の
自己組織能によって強固な自己組織化膜３２ａを容易に
形成することができる。例えば、原料物質を溶液状態に
し、これに電極膜２０ａが形成された基体１００を浸漬
することで、あるいは気化しやすい原料物質の場合に
は、この原料物質と電極膜２０ａが形成された基体１０
０をチャンバ内に放置することで、自己組織化膜３２ａ
を容易に形成することができる。
【００３１】あるいは、電極膜２０ａ上に下地層を形成
し、この下地層上に自己組織化膜３２ａを形成してもよ
い。
し、この下地層上に自己組織化膜３２ａを形成してもよ
い。
【００３２】金属の下地層（以下、「金属層」という）
を形成する材料としては、たとえば、自己組織化膜の材
料として硫黄化合物を用いる場合には、金（Ａｕ）、銀
（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）等が利用で
きる。金属層の膜厚は、この上に硫黄化合物を自己集積
させて固定するための下地層であるため、一般に、１０
〜２００ｎｍ程度の厚みがあればよい。金属層の形成方
法としては、スパッタリング、蒸着、ＣＶＤ、無電解メ
ッキ法等を用いることが可能である。なお、電極膜２０
ａと金属層との密着性を高めるために、例えば、チタン
（Ｔｉ）、クロム（Ｃｒ）等で構成される中間層を設け
てもよい。
を形成する材料としては、たとえば、自己組織化膜の材
料として硫黄化合物を用いる場合には、金（Ａｕ）、銀
（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）等が利用で
きる。金属層の膜厚は、この上に硫黄化合物を自己集積
させて固定するための下地層であるため、一般に、１０
〜２００ｎｍ程度の厚みがあればよい。金属層の形成方
法としては、スパッタリング、蒸着、ＣＶＤ、無電解メ
ッキ法等を用いることが可能である。なお、電極膜２０
ａと金属層との密着性を高めるために、例えば、チタン
（Ｔｉ）、クロム（Ｃｒ）等で構成される中間層を設け
てもよい。
【００３３】（３）ついで、図２（Ｂ）に示すように、
自己組織化膜３２ａ上に、全面的に強誘電体からなる連
続膜３０ａ（以下、これを「強誘電体膜３０ａ」とい
う）を形成する。
自己組織化膜３２ａ上に、全面的に強誘電体からなる連
続膜３０ａ（以下、これを「強誘電体膜３０ａ」とい
う）を形成する。
【００３４】強誘電体膜３０ａの成膜方法としては、た
とえば、ゾル・ゲル材料やＭＯＤ（Metal Organic De
composition）材料を用いたスピンコート法やディッピ
ング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーシ
ョン法、ミストデポジション法などを挙げることができ
る。
とえば、ゾル・ゲル材料やＭＯＤ（Metal Organic De
composition）材料を用いたスピンコート法やディッピ
ング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーシ
ョン法、ミストデポジション法などを挙げることができ
る。
【００３５】強誘電体膜の材質は、特に限定されず、強
誘電体性を示してキャパシタ絶縁膜として使用できれば
よく、その組成は任意のものを適用することができる。
このような強誘電体としては、たとえば、ＰＺＴ（Ｐｂ
ＺｒZＴｉ1-ZＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、さ
らには、これらの材料にニオブ、ニッケル、マグネシウ
ム等の金属を添加したもの等が適用できる。強誘電体と
しては、具体的には、チタン酸鉛（ＰｂＴｉＯ3）、ジ
ルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ジル
コン酸（ＰｂＺｒＯ3）、チタン酸鉛ランタン（（Ｐ
ｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン酸鉛ランタ
ン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）またはマグネ
シウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，
Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用することができ
る。
誘電体性を示してキャパシタ絶縁膜として使用できれば
よく、その組成は任意のものを適用することができる。
このような強誘電体としては、たとえば、ＰＺＴ（Ｐｂ
ＺｒZＴｉ1-ZＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、さ
らには、これらの材料にニオブ、ニッケル、マグネシウ
ム等の金属を添加したもの等が適用できる。強誘電体と
しては、具体的には、チタン酸鉛（ＰｂＴｉＯ3）、ジ
ルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ジル
コン酸（ＰｂＺｒＯ3）、チタン酸鉛ランタン（（Ｐ
ｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン酸鉛ランタ
ン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）またはマグネ
シウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，
Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用することができ
る。
【００３６】ＭＯＣＶＤに用いられる強誘電体材料とし
ては、ＰＺＴの場合、ＰｂについてはＰｂ（Ｃ
2Ｈ5）4、（Ｃ2Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ
（Ｃ11Ｈ19Ｏ2）2等を、Ｚｒについては、Ｚｒ（ｎ−Ｏ
Ｃ4Ｈ9）4、Ｚｒ（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ
19O2）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4等を、Ｔｉについては
Ｔｉ（ｉ−Ｃ3Ｈ7）4等をそれぞれ用い、ＳＢＴの場
合、ＳｒについてはＳｒ（Ｃ11Ｈ10Ｏ2）2等を、Ｂｉに
ついてはＢｉ（Ｃ6Ｈ5）3等を、ＴａについてはＴａ
（ＯＣ2Ｈ5）5等をそれぞれ用いることができる。
ては、ＰＺＴの場合、ＰｂについてはＰｂ（Ｃ
2Ｈ5）4、（Ｃ2Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ
（Ｃ11Ｈ19Ｏ2）2等を、Ｚｒについては、Ｚｒ（ｎ−Ｏ
Ｃ4Ｈ9）4、Ｚｒ（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ
19O2）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4等を、Ｔｉについては
Ｔｉ（ｉ−Ｃ3Ｈ7）4等をそれぞれ用い、ＳＢＴの場
合、ＳｒについてはＳｒ（Ｃ11Ｈ10Ｏ2）2等を、Ｂｉに
ついてはＢｉ（Ｃ6Ｈ5）3等を、ＴａについてはＴａ
（ＯＣ2Ｈ5）5等をそれぞれ用いることができる。
【００３７】（４）ついで、図２（Ｃ）に示すように、
強誘電体膜３０ａ上に、第２電極のための電極膜２２ａ
を形成する。この電極膜２２ａは、前述した第１電極の
ための電極膜２０ａと同様の材質および成膜方法を用い
て形成することができる。
強誘電体膜３０ａ上に、第２電極のための電極膜２２ａ
を形成する。この電極膜２２ａは、前述した第１電極の
ための電極膜２０ａと同様の材質および成膜方法を用い
て形成することができる。
【００３８】さらに、電極膜２２ａ上に所定パターンの
レジスト層４０を形成する。このレジスト層４０をマス
クとして、電極膜２２ａ、強誘電体膜３０ａ、自己組織
化膜３２ａおよび電極膜２０ａを異方性のドライエッチ
ングによって順次パターニングする。このエッチングに
おいては、エッチャント５０は、基体１００に対して垂
直な方向に印加された電界によって加速される。
レジスト層４０を形成する。このレジスト層４０をマス
クとして、電極膜２２ａ、強誘電体膜３０ａ、自己組織
化膜３２ａおよび電極膜２０ａを異方性のドライエッチ
ングによって順次パターニングする。このエッチングに
おいては、エッチャント５０は、基体１００に対して垂
直な方向に印加された電界によって加速される。
【００３９】ドライエッチング法としては、たとえば、
反応性イオンエッチング（ＲＩＥ）、誘導結合型（ＩＣ
Ｐ）やエレクトロンサイクロトロン（ＥＣＲ）などの高
密度プラズマエッチング、イオンミリング（イオンビー
ムエッチング）などのいずれかの方法を用いることがで
き、特に物理的ならびに化学的な作用を融合してエッチ
ング作用を促進できる高密度プラズマエッチングが好ま
しい。
反応性イオンエッチング（ＲＩＥ）、誘導結合型（ＩＣ
Ｐ）やエレクトロンサイクロトロン（ＥＣＲ）などの高
密度プラズマエッチング、イオンミリング（イオンビー
ムエッチング）などのいずれかの方法を用いることがで
き、特に物理的ならびに化学的な作用を融合してエッチ
ング作用を促進できる高密度プラズマエッチングが好ま
しい。
【００４０】ドライエッチングに用いられるエッチャン
トとしては、フッ素系ガスまたは塩素系ガスなどの反応
性ガスを含む。また、エッチャントは、必要に応じて、
他のガス、例えば、アルゴン、酸素を含むことができ
る。
トとしては、フッ素系ガスまたは塩素系ガスなどの反応
性ガスを含む。また、エッチャントは、必要に応じて、
他のガス、例えば、アルゴン、酸素を含むことができ
る。
【００４１】以上の工程によって、基体１００上に所定
パターンの強誘電体キャパシタＣ１００が形成される。
この強誘電体キャパシタＣ１００は、図１に示すよう
に、基体１００上の所定領域に順に積層された、第１電
極（下部電極）２０、自己組織化膜からなるシード層３
２、強誘電体膜３０および第２電極（上部電極）２２を
有する。
パターンの強誘電体キャパシタＣ１００が形成される。
この強誘電体キャパシタＣ１００は、図１に示すよう
に、基体１００上の所定領域に順に積層された、第１電
極（下部電極）２０、自己組織化膜からなるシード層３
２、強誘電体膜３０および第２電極（上部電極）２２を
有する。
【００４２】本実施の形態によれば、以下の作用効果を
有する。
有する。
【００４３】（ａ）強誘電体膜３０ａの成膜前に自己組
織化膜３２ａを形成することで、分子が規則的に配列し
た緻密で膜厚の小さいシード層３２を得ることができ
る。その結果、グレインサイズが小さくかつ均一で、強
誘電体キャパシタとして安定した特性を有する強誘電体
膜３０を形成することができる。
織化膜３２ａを形成することで、分子が規則的に配列し
た緻密で膜厚の小さいシード層３２を得ることができ
る。その結果、グレインサイズが小さくかつ均一で、強
誘電体キャパシタとして安定した特性を有する強誘電体
膜３０を形成することができる。
【００４４】（ｂ）自己組織化膜３２ａは、高い温度を
必要としない比較的簡易な方法、例えばディッピングな
どの液相法や蒸着などの気相法によって形成することが
できる。
必要としない比較的簡易な方法、例えばディッピングな
どの液相法や蒸着などの気相法によって形成することが
できる。
【００４５】本発明においては、上記工程において、あ
るいは上記工程に代えて、以下の方法を用いることがで
きる。
るいは上記工程に代えて、以下の方法を用いることがで
きる。
【００４６】例えば、自己組織化膜を有機化合物によっ
て形成する場合には、必要に応じて焼成を行うことで無
機物質から成る自己組織化膜３２ａを形成できる。
て形成する場合には、必要に応じて焼成を行うことで無
機物質から成る自己組織化膜３２ａを形成できる。
【００４７】また、上記の例では、電極膜２２ａ、強誘
電体膜３０ａ、自己組織化膜３２ａおよび電極膜２０ａ
を、単一のレジスト層４０を用いたエッチングによりパ
ターニングしたが、これに限定されない。例えば、各層
ごとにパターニングしてもよいし、あるいは電極膜２０
ａ、自己組織化膜３２ａおよび強誘電体膜３０ａを単一
のレジスト層でパターニングした後、電極膜２２ａをパ
ターニングしてもよい。
電体膜３０ａ、自己組織化膜３２ａおよび電極膜２０ａ
を、単一のレジスト層４０を用いたエッチングによりパ
ターニングしたが、これに限定されない。例えば、各層
ごとにパターニングしてもよいし、あるいは電極膜２０
ａ、自己組織化膜３２ａおよび強誘電体膜３０ａを単一
のレジスト層でパターニングした後、電極膜２２ａをパ
ターニングしてもよい。
【００４８】［第２の実施の形態］ （強誘電体キャパシタの製造方法）図３は、第２の実施
の形態に係る強誘電体キャパシタの製造方法を模式的に
示す断面図である。
の形態に係る強誘電体キャパシタの製造方法を模式的に
示す断面図である。
【００４９】（１）図３（Ａ）に示すように、基体１０
０上に、強誘電体キャパシタの第１電極（下部電極）の
ための電極膜２０ａを形成する。電極膜２０ａは、第１
の実施の形態で述べたものと同様な材料および成膜方法
を採用できる。
０上に、強誘電体キャパシタの第１電極（下部電極）の
ための電極膜２０ａを形成する。電極膜２０ａは、第１
の実施の形態で述べたものと同様な材料および成膜方法
を採用できる。
【００５０】（２）ついで、図３（Ａ）に示すように、
電極膜２０ａ上にシード層のための自己組織化膜３２ａ
を全面的に形成する。この工程では、第１の実施の形態
と同様の材料および成膜方法を採用することにより、電
極膜２０ａの表面に吸着して該表面と化学結合ができる
原料物質を電極膜２０ａの表面に供給することで、原料
物質の自己組織能によって強固な自己組織化膜３２ａを
容易に形成することができる。
電極膜２０ａ上にシード層のための自己組織化膜３２ａ
を全面的に形成する。この工程では、第１の実施の形態
と同様の材料および成膜方法を採用することにより、電
極膜２０ａの表面に吸着して該表面と化学結合ができる
原料物質を電極膜２０ａの表面に供給することで、原料
物質の自己組織能によって強固な自己組織化膜３２ａを
容易に形成することができる。
【００５１】（３）ついで、図３（Ｂ）に示すように、
この工程では、第１の実施の形態と異なり、自己組織化
膜３２ａをパターニングしてシード層３２を形成してい
る。パターニングの方法としては、たとえば４００ｎｍ
以下の波長の光を当てることで、自己組織化膜３２ａを
構成する分子が分解反応を起こして除去される場合があ
る。このような光によるパターニングには、リソグラフ
ィーで行われるマスク露光を適用することができる。あ
るいは、マスクを使用せずに、レーザ、電子線またはイ
オンビームなどによって直接的に自己組織化膜３２ａを
パターニングしてもよい。
この工程では、第１の実施の形態と異なり、自己組織化
膜３２ａをパターニングしてシード層３２を形成してい
る。パターニングの方法としては、たとえば４００ｎｍ
以下の波長の光を当てることで、自己組織化膜３２ａを
構成する分子が分解反応を起こして除去される場合があ
る。このような光によるパターニングには、リソグラフ
ィーで行われるマスク露光を適用することができる。あ
るいは、マスクを使用せずに、レーザ、電子線またはイ
オンビームなどによって直接的に自己組織化膜３２ａを
パターニングしてもよい。
【００５２】さらに、本実施の形態では、シード層３２
は、後の工程で形成される強誘電体膜の材料に対して親
和性を有する材質から形成されていることが望ましい。
このような親和性を有することで、シード層３２上に強
誘電体膜を選択的に形成することができる。
は、後の工程で形成される強誘電体膜の材料に対して親
和性を有する材質から形成されていることが望ましい。
このような親和性を有することで、シード層３２上に強
誘電体膜を選択的に形成することができる。
【００５３】具体的には、電極膜２０ａの表面特性に選
択性を付与する工程を行う。ここで、電極膜２０ａの表
面特性に選択性を付与するとは、電極膜２０ａの表面
の、該表面に堆積させるための材料に対してぬれ性等の
表面特性の異なる領域を形成することである。
択性を付与する工程を行う。ここで、電極膜２０ａの表
面特性に選択性を付与するとは、電極膜２０ａの表面
の、該表面に堆積させるための材料に対してぬれ性等の
表面特性の異なる領域を形成することである。
【００５４】本実施の形態において、図３（Ｂ）に示す
ように、電極膜２０ａの表面に、強誘電体膜を形成する
ための材料に対して親和性を有する第１の領域３４と、
第１の領域３４よりも強誘電体膜を形成するための材料
に対して親和性の小さい第２の領域３６と、を形成す
る。そして、後続の工程で、この表面特性の差を利用
し、各領域間での材料の堆積速度や基体との密着性にお
ける選択性により、第１の領域３４にはシード層３２が
形成され、このシード層３２上に強誘電体キャパシタが
選択的に形成される。
ように、電極膜２０ａの表面に、強誘電体膜を形成する
ための材料に対して親和性を有する第１の領域３４と、
第１の領域３４よりも強誘電体膜を形成するための材料
に対して親和性の小さい第２の領域３６と、を形成す
る。そして、後続の工程で、この表面特性の差を利用
し、各領域間での材料の堆積速度や基体との密着性にお
ける選択性により、第１の領域３４にはシード層３２が
形成され、このシード層３２上に強誘電体キャパシタが
選択的に形成される。
【００５５】すなわち、後続の工程で、強誘電体膜を、
例えば化学的気相成長法（ＣＶＤ法）、物理的気相成長
法または液相法を適用して、第１の領域３４に選択的な
堆積プロセスで形成することができる。この場合、シー
ド層３２は、シード層としての機能の他に強誘電体膜３
０の堆積に対して選択性を有するために、電極膜２０ａ
の表面より強誘電体膜の材料に対して高い親和性を有す
る。
例えば化学的気相成長法（ＣＶＤ法）、物理的気相成長
法または液相法を適用して、第１の領域３４に選択的な
堆積プロセスで形成することができる。この場合、シー
ド層３２は、シード層としての機能の他に強誘電体膜３
０の堆積に対して選択性を有するために、電極膜２０ａ
の表面より強誘電体膜の材料に対して高い親和性を有す
る。
【００５６】本実施の形態では、電極膜２０ａの表面全
面に自己組織化膜を形成してから、図３（Ａ），（Ｂ）
に示すように、第２の領域３６で自己組織化膜を除去し
て、第１の領域３４にシード層３２を残す。
面に自己組織化膜を形成してから、図３（Ａ），（Ｂ）
に示すように、第２の領域３６で自己組織化膜を除去し
て、第１の領域３４にシード層３２を残す。
【００５７】（４）ついで、図３（Ｃ）に示すように、
シード層３２上に、選択的に強誘電体膜３０を形成す
る。
シード層３２上に、選択的に強誘電体膜３０を形成す
る。
【００５８】強誘電体膜３０を構成する強誘電体の組
成、材料および成膜方法は、第１の実施の形態と同様の
ものを採用できる。
成、材料および成膜方法は、第１の実施の形態と同様の
ものを採用できる。
【００５９】（５）ついで、図３（Ｄ）に示すように、
強誘電体膜３０が形成された基体１００上に、第２電極
のための電極膜を形成する。この電極膜は、前述した第
１電極のための電極膜２０ａと同様の材質および成膜方
法を用いて形成することができる。
強誘電体膜３０が形成された基体１００上に、第２電極
のための電極膜を形成する。この電極膜は、前述した第
１電極のための電極膜２０ａと同様の材質および成膜方
法を用いて形成することができる。
【００６０】さらに、電極膜上に所定パターンのレジス
ト層４０を形成する。このレジスト層４０をマスクとし
て、電極膜を異方性のドライエッチングによってパター
ニングして第２電極２２を形成する。
ト層４０を形成する。このレジスト層４０をマスクとし
て、電極膜を異方性のドライエッチングによってパター
ニングして第２電極２２を形成する。
【００６１】以上の工程によって、基体１００上に所定
パターンの強誘電体キャパシタＣ１００が形成される。
この強誘電体キャパシタＣ１００は、図１に示すよう
に、基体１００上の所定領域に順に積層された、第１電
極（下部電極）２０、自己組織化膜からなるシード層３
２、強誘電体膜３０および第２電極（上部電極）２２を
有する。
パターンの強誘電体キャパシタＣ１００が形成される。
この強誘電体キャパシタＣ１００は、図１に示すよう
に、基体１００上の所定領域に順に積層された、第１電
極（下部電極）２０、自己組織化膜からなるシード層３
２、強誘電体膜３０および第２電極（上部電極）２２を
有する。
【００６２】本実施の形態によれば、以下の作用効果を
有する。
有する。
【００６３】（ａ）強誘電体膜３０ａの成膜前に自己組
織化膜３２ａを形成することで、分子が規則的に配列し
た緻密で膜厚の小さいシード層３２を得ることができ
る。その結果、グレインサイズが小さくかつ均一で、強
誘電体キャパシタとして安定した特性を有する強誘電体
膜を形成することができる。
織化膜３２ａを形成することで、分子が規則的に配列し
た緻密で膜厚の小さいシード層３２を得ることができ
る。その結果、グレインサイズが小さくかつ均一で、強
誘電体キャパシタとして安定した特性を有する強誘電体
膜を形成することができる。
【００６４】（ｂ）自己組織化膜３２ａは、高温を必要
としない比較的簡易な方法、例えばディッピングなどの
液相法や蒸着などの気相法によって形成することができ
る。
としない比較的簡易な方法、例えばディッピングなどの
液相法や蒸着などの気相法によって形成することができ
る。
【００６５】（ｃ）シード層３２は、強誘電体膜３０の
材料に対して親和性を有する材料から形成されているの
で、強誘電体膜３０を選択的に堆積させることができ
る。したがって、強誘電体膜３０のパターニングを行わ
なくともよく、その点で工程数を少なくできる。
材料に対して親和性を有する材料から形成されているの
で、強誘電体膜３０を選択的に堆積させることができ
る。したがって、強誘電体膜３０のパターニングを行わ
なくともよく、その点で工程数を少なくできる。
【００６６】本発明においては、上記工程においてある
いは上記工程に代えて、以下の方法を用いることができ
る。
いは上記工程に代えて、以下の方法を用いることができ
る。
【００６７】例えば、自己組織化膜を有機化合物によっ
て形成する場合には、必要に応じて焼成を行うことで有
機成分を除去し、無機物質から成るシード層３２を形成
できる。
て形成する場合には、必要に応じて焼成を行うことで有
機成分を除去し、無機物質から成るシード層３２を形成
できる。
【００６８】また、自己組織化膜は、シード層として用
いられるかわりに、シード層の下地層として用いられて
もよい。その場合には、シード層に強誘電体膜の堆積選
択性を付与することが好ましい。
いられるかわりに、シード層の下地層として用いられて
もよい。その場合には、シード層に強誘電体膜の堆積選
択性を付与することが好ましい。
【００６９】［第３の実施の形態］ （強誘電体キャパシタの製造方法）図４および図５は、
第３の実施の形態に係る強誘電体キャパシタの製造方法
を模式的に示す断面図である。
第３の実施の形態に係る強誘電体キャパシタの製造方法
を模式的に示す断面図である。
【００７０】（１）図４（Ａ）に示すように、基体１０
０上に、強誘電体キャパシタの第１電極（下部電極）の
ための電極膜２０ａを形成する。電極膜２０ａは、第１
の実施の形態で述べたものと同様な材料および成膜方法
を採用できる。
０上に、強誘電体キャパシタの第１電極（下部電極）の
ための電極膜２０ａを形成する。電極膜２０ａは、第１
の実施の形態で述べたものと同様な材料および成膜方法
を採用できる。
【００７１】（２）ついで、図４（Ａ）に示すように、
電極膜２０ａ上にシード層のための自己組織化膜３２ａ
を全面的に形成する。この工程では、第１の実施の形態
と同様に、電極膜２０ａの表面に吸着して該表面と化学
結合ができる原料物質を電極膜２０ａの表面に供給する
ことで、原料物質の自己組織能によって強固な自己組織
化膜３２ａを容易に形成することができる。
電極膜２０ａ上にシード層のための自己組織化膜３２ａ
を全面的に形成する。この工程では、第１の実施の形態
と同様に、電極膜２０ａの表面に吸着して該表面と化学
結合ができる原料物質を電極膜２０ａの表面に供給する
ことで、原料物質の自己組織能によって強固な自己組織
化膜３２ａを容易に形成することができる。
【００７２】（３）ついで、図４（Ｂ）に示すように、
この工程では、第１の実施の形態と異なり、自己組織化
膜３２ａをパターニングしてシード層３２を形成してい
る。パターニングの方法としては、第２の実施の形態に
記載したと同様の方法を採用できる。
この工程では、第１の実施の形態と異なり、自己組織化
膜３２ａをパターニングしてシード層３２を形成してい
る。パターニングの方法としては、第２の実施の形態に
記載したと同様の方法を採用できる。
【００７３】本実施の形態で用いられる自己組織化膜
は、第１の実施の形態で記載したのと同様ものを採用で
きる。
は、第１の実施の形態で記載したのと同様ものを採用で
きる。
【００７４】さらに、本実施の形態では、シード層３２
は、後の工程で形成される強誘電体膜の材料に対して親
和性を有する材質から形成されていてもよい。この場
合、第２の実施の形態のように、シード層３２上に強誘
電体膜を選択的に堆積することができる程度まで、親和
性が高い必要はない。
は、後の工程で形成される強誘電体膜の材料に対して親
和性を有する材質から形成されていてもよい。この場
合、第２の実施の形態のように、シード層３２上に強誘
電体膜を選択的に堆積することができる程度まで、親和
性が高い必要はない。
【００７５】（４）ついで、図４（Ｃ）に示すように、
シード層３２が形成された基体１００上に、全面的に強
誘電体膜３０ａを形成する。強誘電体膜３０ａを構成す
る強誘電体の組成、材料および成膜方法は、第１の実施
の形態と同様のものを採用できる。
シード層３２が形成された基体１００上に、全面的に強
誘電体膜３０ａを形成する。強誘電体膜３０ａを構成す
る強誘電体の組成、材料および成膜方法は、第１の実施
の形態と同様のものを採用できる。
【００７６】この工程では、強誘電体膜３０ａは、シー
ド層３２上に形成された第１の強誘電体膜部分３０ａ１
と、シード層３２が存在しない領域に形成された第２の
強誘電体膜部分３０ａ２とを有する。そして、第１の強
誘電体膜部分３０ａ１は、シード層３２の影響によって
グレインサイズおよびその均一性が制御された、強誘電
体キャパシタに適した膜質を有する。一方、第２の強誘
電体膜部分３０ａ２は、シード層の影響を受けずに形成
されたのでグレインサイズおよびその均一性が制御され
ておらず、第１の強誘電体膜部分３０ａ１と異なる膜
質、例えばグレインサイズ、グレインの均一性、結晶構
造などが異なる膜質を有する。
ド層３２上に形成された第１の強誘電体膜部分３０ａ１
と、シード層３２が存在しない領域に形成された第２の
強誘電体膜部分３０ａ２とを有する。そして、第１の強
誘電体膜部分３０ａ１は、シード層３２の影響によって
グレインサイズおよびその均一性が制御された、強誘電
体キャパシタに適した膜質を有する。一方、第２の強誘
電体膜部分３０ａ２は、シード層の影響を受けずに形成
されたのでグレインサイズおよびその均一性が制御され
ておらず、第１の強誘電体膜部分３０ａ１と異なる膜
質、例えばグレインサイズ、グレインの均一性、結晶構
造などが異なる膜質を有する。
【００７７】したがって、第１の強誘電体膜部分３０ａ
１と第２の強誘電体膜部分３０ａ２とでは、例えばエッ
チングレートや薬液に対する溶解度が異なり、後のパタ
ーニング工程で強誘電体膜３０の加工が容易となる。
１と第２の強誘電体膜部分３０ａ２とでは、例えばエッ
チングレートや薬液に対する溶解度が異なり、後のパタ
ーニング工程で強誘電体膜３０の加工が容易となる。
【００７８】（５）ついで、図５（Ａ）に示すように、
強誘電体膜３０ａ上に所定パターンのレジスト層４０を
形成する。レジスト層４０は、強誘電体膜３０ａの第１
の強誘電体膜部分３０ａ１に対応したパターンを有す
る。
強誘電体膜３０ａ上に所定パターンのレジスト層４０を
形成する。レジスト層４０は、強誘電体膜３０ａの第１
の強誘電体膜部分３０ａ１に対応したパターンを有す
る。
【００７９】（６）ついで、図５（Ｂ）に示すように、
レジスト層４０をマスクとして、エッチャント５０を用
いて強誘電体膜３０ａを異方性ドライエッチングによっ
てパターニングし、強誘電体膜３０を形成する。あるい
は、第１の強誘電体膜部分３０ａ１と第２の強誘電体膜
部分３０ａ２とで溶解度が異なるエッチング液を用い
て、第２の強誘電体膜部分３０ａ２を除去してもよい。
レジスト層４０をマスクとして、エッチャント５０を用
いて強誘電体膜３０ａを異方性ドライエッチングによっ
てパターニングし、強誘電体膜３０を形成する。あるい
は、第１の強誘電体膜部分３０ａ１と第２の強誘電体膜
部分３０ａ２とで溶解度が異なるエッチング液を用い
て、第２の強誘電体膜部分３０ａ２を除去してもよい。
【００８０】（７）ついで、図５（Ｃ）に示すように、
レジスト層４０をマスクとして、エッチャント５２を用
いて電極膜２０ａを異方性ドライエッチングによってパ
ターニングし、第１電極２０を形成する。
レジスト層４０をマスクとして、エッチャント５２を用
いて電極膜２０ａを異方性ドライエッチングによってパ
ターニングし、第１電極２０を形成する。
【００８１】（８）ついで、第２電極のための電極膜を
形成する。この電極膜は、第１の実施の形態で述べた第
１電極のための電極膜２０ａと同様の材質および成膜方
法を用いて形成することができる。さらに、第１電極と
同様にリソグラフィーおよびエッチングによって電極膜
をパターニングして第２電極を形成する。
形成する。この電極膜は、第１の実施の形態で述べた第
１電極のための電極膜２０ａと同様の材質および成膜方
法を用いて形成することができる。さらに、第１電極と
同様にリソグラフィーおよびエッチングによって電極膜
をパターニングして第２電極を形成する。
【００８２】以上の工程によって、基体１００上に所定
パターンの強誘電体キャパシタＣ１００が形成される。
この強誘電体キャパシタＣ１００は、図１に示すよう
に、基体１００上の所定領域に順に積層された、第１電
極（下部電極）２０、自己組織化膜からなるシード層３
２、強誘電体膜３０および第２電極（上部電極）２２を
有する。
パターンの強誘電体キャパシタＣ１００が形成される。
この強誘電体キャパシタＣ１００は、図１に示すよう
に、基体１００上の所定領域に順に積層された、第１電
極（下部電極）２０、自己組織化膜からなるシード層３
２、強誘電体膜３０および第２電極（上部電極）２２を
有する。
【００８３】本実施の形態によれば、以下の作用効果を
有する。
有する。
【００８４】（ａ）強誘電体膜３０ａの成膜前に自己組
織化膜３２ａを形成することで、分子が規則的に配列し
た緻密で膜厚の小さいシード層３２を得ることができ
る。その結果、グレインサイズが小さくかつ均一で、強
誘電体キャパシタとして安定した特性を有する強誘電体
膜を形成することができる。
織化膜３２ａを形成することで、分子が規則的に配列し
た緻密で膜厚の小さいシード層３２を得ることができ
る。その結果、グレインサイズが小さくかつ均一で、強
誘電体キャパシタとして安定した特性を有する強誘電体
膜を形成することができる。
【００８５】（ｂ）自己組織化膜３２ａは、高温を必要
としない比較的簡易な方法、例えばデッピングなどの液
相法や蒸着などの気相法によって形成することができ
る。
としない比較的簡易な方法、例えばデッピングなどの液
相法や蒸着などの気相法によって形成することができ
る。
【００８６】（ｃ）シード層３２が形成された領域とシ
ード層が形成されていない領域とで、膜質の異なる第１
の強誘電体膜部分３０ａ１と第２の強誘電体膜部分３０
ａ２とが形成される。そのため、第１の強誘電体膜部分
３０ａ１と第２の強誘電体膜部分３０ａ２とでは、例え
ばエッチングレートや薬液に対する溶解度が異なり、後
のパターニング工程で強誘電体膜３０の加工を容易に行
うことができる。
ード層が形成されていない領域とで、膜質の異なる第１
の強誘電体膜部分３０ａ１と第２の強誘電体膜部分３０
ａ２とが形成される。そのため、第１の強誘電体膜部分
３０ａ１と第２の強誘電体膜部分３０ａ２とでは、例え
ばエッチングレートや薬液に対する溶解度が異なり、後
のパターニング工程で強誘電体膜３０の加工を容易に行
うことができる。
【００８７】本発明においては、上記工程においてある
いは上記工程に代えて、以下の方法を用いることができ
る。
いは上記工程に代えて、以下の方法を用いることができ
る。
【００８８】例えば、自己組織化膜３２ａを有機化合物
によって形成する場合には、必要に応じて焼成を行うこ
とで有機成分を除去し、無機物質から成るシード層３２
を形成できる。
によって形成する場合には、必要に応じて焼成を行うこ
とで有機成分を除去し、無機物質から成るシード層３２
を形成できる。
【００８９】また、自己組織化膜は、シード層として用
いられるかわりに、シード層の下地層として用いられて
もよい。その場合には、シード層に強誘電体膜の堆積選
択性を付与することが好ましい。
いられるかわりに、シード層の下地層として用いられて
もよい。その場合には、シード層に強誘電体膜の堆積選
択性を付与することが好ましい。
【００９０】以上の第１〜第３の実施の形態において
は、強誘電体膜の強誘電体として有機物質を用いる場合
には、強誘電体膜の成膜工程において高い温度を必要と
しないので、この場合には自己組織化膜３２ａとして有
機物質を用いることができる。
は、強誘電体膜の強誘電体として有機物質を用いる場合
には、強誘電体膜の成膜工程において高い温度を必要と
しないので、この場合には自己組織化膜３２ａとして有
機物質を用いることができる。
【００９１】［第４の実施の形態］本発明の強誘電体メ
モリ装置は、上記強誘電体キャパシタＣ１００を含んで
形成され、以下に示す各種の態様を取りうる。
モリ装置は、上記強誘電体キャパシタＣ１００を含んで
形成され、以下に示す各種の態様を取りうる。
【００９２】（第１の強誘電体メモリ装置）図６は、第
１の強誘電体メモリ装置１０００を模式的に示す断面図
である。この強誘電メモリ装置１０００は、強誘電体メ
モリ装置の制御を行うトランジスタ形成領域を有する。
このトランジスタ形成領域が第１〜第３の実施の形態で
述べた基体１００に相当する。
１の強誘電体メモリ装置１０００を模式的に示す断面図
である。この強誘電メモリ装置１０００は、強誘電体メ
モリ装置の制御を行うトランジスタ形成領域を有する。
このトランジスタ形成領域が第１〜第３の実施の形態で
述べた基体１００に相当する。
【００９３】基体１００は、半導体基板１０にトランジ
スタ１２を有する。トランジスタ１２は、公知の構成を
適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯ
ＳＦＥＴを用いることができる。図示の例ではＭＯＳＦ
ＥＴを用いており、トランジスタ１２は、ドレインおよ
びソース１４、１６と、ゲート電極１８とを有する。ド
レインおよびソースの一方１４には電極１５が形成さ
れ、ドレインおよびソースの他方１６にはプラグ電極２
６が形成されている。プラグ電極２６は、必要に応じて
バリア層を介して強誘電体キャパシタＣ１００の第１電
極２０に接続されている。そして、各メモリセルは、Ｌ
ＯＣＯＳあるいはトレンチアイソレーションなどの素子
分離領域１７によって分離されている。トランジスタ１
２などが形成された半導体基板１０上には、酸化シリコ
ンなどの絶縁物からなる層間絶縁膜１９が形成されてい
る。
スタ１２を有する。トランジスタ１２は、公知の構成を
適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯ
ＳＦＥＴを用いることができる。図示の例ではＭＯＳＦ
ＥＴを用いており、トランジスタ１２は、ドレインおよ
びソース１４、１６と、ゲート電極１８とを有する。ド
レインおよびソースの一方１４には電極１５が形成さ
れ、ドレインおよびソースの他方１６にはプラグ電極２
６が形成されている。プラグ電極２６は、必要に応じて
バリア層を介して強誘電体キャパシタＣ１００の第１電
極２０に接続されている。そして、各メモリセルは、Ｌ
ＯＣＯＳあるいはトレンチアイソレーションなどの素子
分離領域１７によって分離されている。トランジスタ１
２などが形成された半導体基板１０上には、酸化シリコ
ンなどの絶縁物からなる層間絶縁膜１９が形成されてい
る。
【００９４】以上の構成において、強誘電体キャパシタ
Ｃ１００より下の構造体が基体１００であるトランジス
タ形成領域を構成している。このトランジスタ形成領域
は、具体的には、半導体基板１０に形成されたトランジ
スタ１２、電極１５，２６、層間絶縁層１９などを有す
る構造体からなる。このような基体１００上に、第１電
極２０、自己組織化膜からなるシード層３２、強誘電体
膜３０および第２電極２２が積層された強誘電体キャパ
シタＣ１００が形成されている。
Ｃ１００より下の構造体が基体１００であるトランジス
タ形成領域を構成している。このトランジスタ形成領域
は、具体的には、半導体基板１０に形成されたトランジ
スタ１２、電極１５，２６、層間絶縁層１９などを有す
る構造体からなる。このような基体１００上に、第１電
極２０、自己組織化膜からなるシード層３２、強誘電体
膜３０および第２電極２２が積層された強誘電体キャパ
シタＣ１００が形成されている。
【００９５】この強誘電体メモリ装置１０００は、ＤＲ
ＡＭセルと同様に、蓄積容量に情報としての電荷をため
込む構造を有する。すなわち、メモリセルは、図７およ
び図８に示すように、トランジスタと強誘電体キャパシ
タにより構成される。
ＡＭセルと同様に、蓄積容量に情報としての電荷をため
込む構造を有する。すなわち、メモリセルは、図７およ
び図８に示すように、トランジスタと強誘電体キャパシ
タにより構成される。
【００９６】図７は、メモリセルが１つのトランジスタ
１２と１つの強誘電体キャパシタＣ１００とを有する、
いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、
ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電
体キャパシタＣ１００の一端は、ビット線ＢＬとの接続
をオン・オフするトランジスタ１２を介してビット線に
接続される。また、強誘電体キャパシタＣ１００の他端
は、プレート線ＰＬと接続されている。そして、トラン
ジスタ１２のゲートはワード線ＷＬに接続されている。
ビット線ＢＬは、信号電荷を増幅するセンスアンプ２０
０に接続されている。
１２と１つの強誘電体キャパシタＣ１００とを有する、
いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、
ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電
体キャパシタＣ１００の一端は、ビット線ＢＬとの接続
をオン・オフするトランジスタ１２を介してビット線に
接続される。また、強誘電体キャパシタＣ１００の他端
は、プレート線ＰＬと接続されている。そして、トラン
ジスタ１２のゲートはワード線ＷＬに接続されている。
ビット線ＢＬは、信号電荷を増幅するセンスアンプ２０
０に接続されている。
【００９７】以下に、１Ｔ１Ｃセルにおける動作の例を
簡単に説明する。
簡単に説明する。
【００９８】読み出し動作においては、ビット線ＢＬを
０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トラ
ンジスタ１２をオンする。その後、プレート線ＰＬを０
Ｖから電源電圧ＶCC程度まで印加することにより、強誘
電体キャパシタＣ１００に記憶した情報に対応した分極
電荷量がビット線ＢＬに伝達される。この分極電荷量に
よって生じた微少電位変化を差動式センスアンプ２００
で増幅することにより、記憶情報をＶCCまたは０Ｖの２
つの情報として読み出すことができる。
０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トラ
ンジスタ１２をオンする。その後、プレート線ＰＬを０
Ｖから電源電圧ＶCC程度まで印加することにより、強誘
電体キャパシタＣ１００に記憶した情報に対応した分極
電荷量がビット線ＢＬに伝達される。この分極電荷量に
よって生じた微少電位変化を差動式センスアンプ２００
で増幅することにより、記憶情報をＶCCまたは０Ｖの２
つの情報として読み出すことができる。
【００９９】書き込み動作においては、ワード線ＷＬに
電圧を印加し、トランジスタ１２をオン状態にした後、
ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘
電体キャパシタＣ１００の分極状態を変更し決定する。
電圧を印加し、トランジスタ１２をオン状態にした後、
ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘
電体キャパシタＣ１００の分極状態を変更し決定する。
【０１００】図８は、２つのトランジスタ１２と２つの
強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ
２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述し
た１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保
持する構造を有する。すなわち、２Ｔ２Ｃセルでは、セ
ンスアンプ２００への２つの差動入力として、相補型に
データを書き込んだ２つのメモリセルから相補信号を入
力し、データを検出する。このため、２Ｔ２Ｃセル内の
２つの強誘電体キャパシタＣ１００，Ｃ１００は同じ回
数の書き込みが行われるため、強誘電体キャパシタＣ１
００の強誘電体膜の劣化状態が等しくなり、安定な動作
が可能となる。
強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ
２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述し
た１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保
持する構造を有する。すなわち、２Ｔ２Ｃセルでは、セ
ンスアンプ２００への２つの差動入力として、相補型に
データを書き込んだ２つのメモリセルから相補信号を入
力し、データを検出する。このため、２Ｔ２Ｃセル内の
２つの強誘電体キャパシタＣ１００，Ｃ１００は同じ回
数の書き込みが行われるため、強誘電体キャパシタＣ１
００の強誘電体膜の劣化状態が等しくなり、安定な動作
が可能となる。
【０１０１】（第２の強誘電体メモリ装置）図９および
図１０は、ＭＩＳトランジスタ型メモリセルを有する強
誘電体メモリ装置２０００を示す。この強誘電体メモリ
装置２０００は、ゲート絶縁層１３に強誘電体キャパシ
タＣ１００を直接接続する構造を有する。具体的には、
半導体基板１０にソースおよびドレイン１４，１６が形
成され、さらに、ゲート絶縁層１３上には、フローティ
ングゲート電極（第１電極）２０、自己組織化膜からな
るシード層３２、強誘電体膜３０およびゲート電極（第
２電極）２２が積層された強誘電体キャパシタＣ１００
が接続されている。この強誘電体メモリ装置２０００に
おいては、半導体基板１０、ソース，ドレイン１４，１
６およびゲート絶縁層１３が、第１の実施の形態で述べ
た基体１００に相当する。
図１０は、ＭＩＳトランジスタ型メモリセルを有する強
誘電体メモリ装置２０００を示す。この強誘電体メモリ
装置２０００は、ゲート絶縁層１３に強誘電体キャパシ
タＣ１００を直接接続する構造を有する。具体的には、
半導体基板１０にソースおよびドレイン１４，１６が形
成され、さらに、ゲート絶縁層１３上には、フローティ
ングゲート電極（第１電極）２０、自己組織化膜からな
るシード層３２、強誘電体膜３０およびゲート電極（第
２電極）２２が積層された強誘電体キャパシタＣ１００
が接続されている。この強誘電体メモリ装置２０００に
おいては、半導体基板１０、ソース，ドレイン１４，１
６およびゲート絶縁層１３が、第１の実施の形態で述べ
た基体１００に相当する。
【０１０２】また、この強誘電体メモリ装置２０００
は、図１０に示すように、ワード線ＷＬは各セルのゲー
ト電極２２に接続され、ドレインはビット線ＢＬに接続
されている。この強誘電体メモリ装置においては、デー
タの書き込み動作は、選択するセルのワード線ＷＬとウ
ェル（ソース）間に電界を印加することによって行われ
る。また、読み出し動作は、選択セルに対応するワード
線ＷＬを選択し、選択セルのビット線ＢＬに接続したセ
ンスアンプ２００によって各トランジスタを流れる電流
量を検出することで行われる。
は、図１０に示すように、ワード線ＷＬは各セルのゲー
ト電極２２に接続され、ドレインはビット線ＢＬに接続
されている。この強誘電体メモリ装置においては、デー
タの書き込み動作は、選択するセルのワード線ＷＬとウ
ェル（ソース）間に電界を印加することによって行われ
る。また、読み出し動作は、選択セルに対応するワード
線ＷＬを選択し、選択セルのビット線ＢＬに接続したセ
ンスアンプ２００によって各トランジスタを流れる電流
量を検出することで行われる。
【０１０３】（第３の強誘電体メモリ装置）図１１は、
第３の強誘電体メモリ装置を模式的に示す図であり、図
１２は、メモリセルアレイの一部を拡大して示す平面図
であり、図１３は、図１２のＡ−Ａ線に沿った断面図で
ある。平面図において、（ ）内の数字は最上層より下
の層を示す。
第３の強誘電体メモリ装置を模式的に示す図であり、図
１２は、メモリセルアレイの一部を拡大して示す平面図
であり、図１３は、図１２のＡ−Ａ線に沿った断面図で
ある。平面図において、（ ）内の数字は最上層より下
の層を示す。
【０１０４】この例の強誘電体メモリ装置３０００は、
図１１に示すように、メモリセル１２０が単純マトリク
ス状に配列されたメモリセルアレイ１００Ａと、メモリ
セル（強誘電体キャパシタＣ１００）１２０に対して選
択的に情報の書き込みもしくは読み出しを行うための各
種回路、例えば、第１信号電極（第１電極）２０を選択
的に制御するための第１駆動回路１５０と、第２信号電
極（第２電極）２２を選択的に制御するための第２駆動
回路１５２と、センスアンプなどの信号検出回路（図示
せず）とを含む。
図１１に示すように、メモリセル１２０が単純マトリク
ス状に配列されたメモリセルアレイ１００Ａと、メモリ
セル（強誘電体キャパシタＣ１００）１２０に対して選
択的に情報の書き込みもしくは読み出しを行うための各
種回路、例えば、第１信号電極（第１電極）２０を選択
的に制御するための第１駆動回路１５０と、第２信号電
極（第２電極）２２を選択的に制御するための第２駆動
回路１５２と、センスアンプなどの信号検出回路（図示
せず）とを含む。
【０１０５】メモリセルアレイ１００Ａは、行選択のた
めの第１信号電極（ワード線）２０と、列選択のための
第２信号電極（ビット線）２２とが直交するように配列
されている。すなわち、Ｘ方向に沿って第１信号電極２
０が所定ピッチで配列され、Ｘ方向と直交するＹ方向に
沿って第２信号電極２２が所定ピッチで配列されてい
る。なお、信号電極は、上記の逆でもよく、第１信号電
極がビット線、第２信号電極がワード線でもよい。
めの第１信号電極（ワード線）２０と、列選択のための
第２信号電極（ビット線）２２とが直交するように配列
されている。すなわち、Ｘ方向に沿って第１信号電極２
０が所定ピッチで配列され、Ｘ方向と直交するＹ方向に
沿って第２信号電極２２が所定ピッチで配列されてい
る。なお、信号電極は、上記の逆でもよく、第１信号電
極がビット線、第２信号電極がワード線でもよい。
【０１０６】本実施の形態に係るメモリセルアレイ１０
０Ａは、図１２および図１３に示すように、絶縁性の基
体１００上に、第１信号電極２０、自己組織化膜によっ
て構成されたシード層３２、強誘電体膜３０および第２
信号電極２２が積層され、第１信号電極２０，強誘電体
層３０および第２信号電極２２によって強誘電体キャパ
シタ１２０が構成される。すなわち、第１信号電極２０
と第２信号電極２２との交差領域において、それぞれ強
誘電体キャパシタ１２０からなるメモリセルが構成され
ている。
０Ａは、図１２および図１３に示すように、絶縁性の基
体１００上に、第１信号電極２０、自己組織化膜によっ
て構成されたシード層３２、強誘電体膜３０および第２
信号電極２２が積層され、第１信号電極２０，強誘電体
層３０および第２信号電極２２によって強誘電体キャパ
シタ１２０が構成される。すなわち、第１信号電極２０
と第２信号電極２２との交差領域において、それぞれ強
誘電体キャパシタ１２０からなるメモリセルが構成され
ている。
【０１０７】また、強誘電体膜３０と第２信号電極２２
とからなる積層体の相互には、基体１００および第１信
号電極２０の露出面を覆うように、誘電体層３８が形成
されている。この誘電体層３８は、強誘電体膜３０に比
べて小さい誘電率を有することが望ましい。このように
強誘電体膜３０および第２信号電極２２からなる積層体
の相互間に、強誘電体膜３０より誘電率の小さい誘電体
層３８を介在させることにより、第１，第２信号電極２
０，２２の浮遊容量を小さくすることができる。その結
果、強誘電体メモリ装置３０００における書き込みおよ
び読み出しの動作をより高速に行うことが可能となる。
とからなる積層体の相互には、基体１００および第１信
号電極２０の露出面を覆うように、誘電体層３８が形成
されている。この誘電体層３８は、強誘電体膜３０に比
べて小さい誘電率を有することが望ましい。このように
強誘電体膜３０および第２信号電極２２からなる積層体
の相互間に、強誘電体膜３０より誘電率の小さい誘電体
層３８を介在させることにより、第１，第２信号電極２
０，２２の浮遊容量を小さくすることができる。その結
果、強誘電体メモリ装置３０００における書き込みおよ
び読み出しの動作をより高速に行うことが可能となる。
【０１０８】次に、強誘電体メモリ装置３０００におけ
る書き込み，読み出し動作の一例について述べる。
る書き込み，読み出し動作の一例について述べる。
【０１０９】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。さらにこのとき、非選択セルのキャパシ
タには、読み出し時のクロストークを防ぐため、所定の
電圧が印加される。
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。さらにこのとき、非選択セルのキャパシ
タには、読み出し時のクロストークを防ぐため、所定の
電圧が印加される。
【０１１０】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
【０１１１】以上、蓄積容量型、ＭＩＳトランジスタ型
および単純マトリクス型の強誘電体メモリ装置の例につ
いて述べたが、本発明の強誘電体メモリ装置はこれらに
限定されず、他のタイプのメモリトランジスタにも適用
できる。要するに、本発明の強誘電体メモリ装置は、少
なくとも第１電極と強誘電体膜とが積層された構造を有
するものに適用できる。
および単純マトリクス型の強誘電体メモリ装置の例につ
いて述べたが、本発明の強誘電体メモリ装置はこれらに
限定されず、他のタイプのメモリトランジスタにも適用
できる。要するに、本発明の強誘電体メモリ装置は、少
なくとも第１電極と強誘電体膜とが積層された構造を有
するものに適用できる。
【図１】本発明の第１の実施の形態にかかる強誘電体キ
ャパシタを模式的に示す断面図である。
ャパシタを模式的に示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の強誘電体キャパシ
タの製造方法を適用した第１の実施の形態の工程を模式
的に示す断面図である。
タの製造方法を適用した第１の実施の形態の工程を模式
的に示す断面図である。
【図３】（Ａ）〜（Ｄ）は、本発明の強誘電体キャパシ
タの製造方法を適用した第２の実施の形態の工程を模式
的に示す断面図である。
タの製造方法を適用した第２の実施の形態の工程を模式
的に示す断面図である。
【図４】（Ａ）〜（Ｃ）は、本発明の強誘電体キャパシ
タの製造方法を適用した第３の実施の形態の工程を模式
的に示す断面図である。
タの製造方法を適用した第３の実施の形態の工程を模式
的に示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の強誘電体キャパシ
タの製造方法を適用した第３の実施の形態の工程を模式
的に示す断面図である。
タの製造方法を適用した第３の実施の形態の工程を模式
的に示す断面図である。
【図６】本発明にかかる強誘電体メモリ装置が適用され
た蓄積容量型の強誘電体メモリ装置を模式的に示す断面
図である。
た蓄積容量型の強誘電体メモリ装置を模式的に示す断面
図である。
【図７】図６に示す強誘電体メモリ装置を適用した１Ｔ
１Ｃ方式のメモリセルを示す図である。
１Ｃ方式のメモリセルを示す図である。
【図８】図６に示す強誘電体メモリ装置を適用した２Ｔ
２Ｃ方式のメモリセルを示す図である。
２Ｃ方式のメモリセルを示す図である。
【図９】本発明にかかる強誘電体メモリ装置が適用され
たＭＩＳトランジスタ型の強誘電体メモリ装置を模式的
に示す断面図である。
たＭＩＳトランジスタ型の強誘電体メモリ装置を模式的
に示す断面図である。
【図１０】図９に示す強誘電体メモリ装置を適用したメ
モリセルを示す図である。
モリセルを示す図である。
【図１１】本発明にかかる強誘電体メモリ装置が適用さ
れた、メモリセルが単純マトリクス状に配列された強誘
電体メモリ装置を模式的に示す図である。
れた、メモリセルが単純マトリクス状に配列された強誘
電体メモリ装置を模式的に示す図である。
【図１２】図１１に示す強誘電体メモリ装置のメモリセ
ルアレイを示す平面図である。
ルアレイを示す平面図である。
【図１３】図１２のＡ−Ａ線に沿った部分を模式的に示
す断面図である。
す断面図である。
１０ 半導体基板 １２ トランジスタ １４，１６ ソース，ドレイン １９ 層間絶縁膜 ２０ 第１電極（下部電極，フローティングゲート電
極，第１信号電極） ２０ａ 電極膜 ２２ 第２電極（上部電極，ゲート電極，第２信号電
極） ３０，３０ａ， 強誘電体膜 ３０ａ１，３０ａ２ 強誘電体膜部分 ３２ シード層 ４０ レジスト層 １００ 基体 １００Ａ メモリセルアレイ １２０ メモリセル（強誘電体キャパシタ） Ｃ１００ 強誘電体キャパシタ １０００，２０００，３０００ 強誘電体メモリ装置
極，第１信号電極） ２０ａ 電極膜 ２２ 第２電極（上部電極，ゲート電極，第２信号電
極） ３０，３０ａ， 強誘電体膜 ３０ａ１，３０ａ２ 強誘電体膜部分 ３２ シード層 ４０ レジスト層 １００ 基体 １００Ａ メモリセルアレイ １２０ メモリセル（強誘電体キャパシタ） Ｃ１００ 強誘電体キャパシタ １０００，２０００，３０００ 強誘電体メモリ装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３７１ Ｆターム(参考） 5F001 AA17 AD12 AD33 5F058 BA11 BC03 BE10 BF02 BF06 BF11 BF12 BF41 BF46 5F083 FR01 FR02 FR07 JA15 JA17 JA38 JA39 JA43 JA44 PR21 5F101 BA62 BD02 BD20
Claims (42)
- 【請求項１】 第１電極、強誘電体膜および第２電極が
積層された強誘電体キャパシタの製造方法であって、 少なくとも前記強誘電体膜の材料が堆積される領域に、
あらかじめ機能性薄膜が形成される工程を含み、 前記機能性薄膜の形成工程は、前記領域に、化学吸着に
より物質を自己集積的に堆積する成膜工程を有する、強
誘電体キャパシタの製造方法。 - 【請求項２】 請求項１において、 前記機能性薄膜は、前記強誘電体膜の成膜においてシー
ド層として機能する、強誘電体キャパシタの製造方法。 - 【請求項３】 請求項１または２において、 前記機能性薄膜は、その表面が前記強誘電体膜の材料に
対して親和性を有する、強誘電体キャパシタの製造方
法。 - 【請求項４】 請求項１において、 前記機能性薄膜はシード層の下地層として機能し、該機
能性薄膜を形成した後、該機能性薄膜を化学的に活性化
してシード層の材料を反応させる工程を有する、強誘電
体キャパシタの製造方法。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記機能性薄膜は、無機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項６】 請求項５において、 前記機能性薄膜は、有機物質からなる薄膜を自己集積に
よって形成した後、これを焼成することにより形成され
た無機物質からなる、強誘電体キャパシタの製造方法。 - 【請求項７】 請求項１〜４のいずれかにおいて、 前記機能性薄膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項８】 請求項７において、 前記強誘電体膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項９】 第１電極、強誘電体膜および第２電極が
積層された強誘電体キャパシタの製造方法であって、 基体上に、第１電極のための電極膜を形成する工程、 前記電極膜上に、化学吸着により物質を自己集積的に堆
積して機能性薄膜を形成する工程、および前記機能性薄
膜上に強誘電体膜を形成する工程、を含む、強誘電体キ
ャパシタの製造方法。 - 【請求項１０】 請求項９において、 前記機能性薄膜は、前記強誘電体膜の成膜においてシー
ド層として機能する、強誘電体キャパシタの製造方法。 - 【請求項１１】 請求項９または１０において、 前記機能性薄膜は、その表面が前記強誘電体膜の材料に
対して親和性を有する、強誘電体キャパシタの製造方
法。 - 【請求項１２】 請求項９において、 前記機能性薄膜はシード層の下地層として機能し、前記
機能性薄膜を形成した後、該機能性薄膜を化学的に活性
化してシード層の材料を反応させる工程を有する、強誘
電体キャパシタの製造方法。 - 【請求項１３】 請求項９〜１２のいずれかにおいて、 前記機能性薄膜は、無機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項１４】 請求項１３において、 前記機能性薄膜は、有機物質からなる薄膜を自己集積に
よって形成した後、これを焼成することにより形成され
た無機物質からなる、強誘電体キャパシタの製造方法。 - 【請求項１５】 請求項９〜１２のいずれかにおいて、 前記機能性薄膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項１６】 請求項１５において、 前記強誘電体膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項１７】 第１電極、強誘電体膜および第２電極
が積層された強誘電体キャパシタの製造方法であって、 基体上に、第１電極のための電極膜を形成する工程、 前記電極膜上に、化学吸着により物質を自己集積的に堆
積して機能性薄膜を形成する工程であって、該機能性薄
膜は、その表面が前記強誘電体膜の材料に対して親和性
を有する材料から構成され、 前記機能性薄膜を、強誘電体膜が形成される領域に残す
ようにパターニングする工程、および前記パターニング
された機能性薄膜上に、強誘電体膜を選択的に形成する
工程、を含む、強誘電体キャパシタの製造方法。 - 【請求項１８】 請求項１７において、 前記機能性薄膜は、前記強誘電体膜の成膜においてシー
ド層として機能する、強誘電体キャパシタの製造方法。 - 【請求項１９】 請求項１７において、 前記機能性薄膜はシード層の下地層として機能し、該機
能性薄膜を形成した後、該機能性薄膜を化学的に活性化
してシード層の材料を反応させる工程を有する、強誘電
体キャパシタの製造方法。 - 【請求項２０】 請求項１７〜１９のいずれかにおい
て、 前記機能性薄膜は、無機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項２１】 請求項２０において、 前記機能性薄膜は、有機物質からなる薄膜を自己集積に
よって形成した後、これを焼成することにより形成され
た無機物質からなる、強誘電体キャパシタの製造方法。 - 【請求項２２】 請求項１７〜１９のいずれかにおい
て、 前記機能性薄膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項２３】 請求項２２において、 前記強誘電体膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項２４】 第１電極、強誘電体膜および第２電極
が積層された強誘電体キャパシタの製造方法であって、 基体上に、第１電極のための電極膜を形成する工程、 前記電極膜上に、化学吸着により物質を自己集積的に堆
積して機能性薄膜を形成する工程、 前記機能性薄膜を、強誘電体膜が形成される領域に残す
ようにパターニングする工程、 前記機能性薄膜が形成された基体上に、強誘電体膜を全
面的に形成する工程、および前記強誘電体膜のうち、前
記機能性薄膜が形成されない領域に存在する部分を選択
的に除去して強誘電体膜をパターニングする工程、を含
む、強誘電体キャパシタの製造方法。 - 【請求項２５】 請求項２４において、 前記機能性薄膜は、前記強誘電体膜の成膜においてシー
ド層として機能する、強誘電体キャパシタの製造方法。 - 【請求項２６】 請求項２４において、 前記機能性薄膜はシード層の下地層として機能し、該機
能性薄膜を形成した後、該機能性薄膜を化学的に活性化
してシード層の材料を反応させる工程を有する、強誘電
体キャパシタの製造方法。 - 【請求項２７】 請求項２４〜２６のいずれかにおい
て、 前記機能性薄膜は、無機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項２８】 請求項２７において、 前記機能性薄膜は、有機物質からなる薄膜を自己集積に
よって形成した後、これを焼成することにより形成され
た無機物質からなる、強誘電体キャパシタの製造方法。 - 【請求項２９】 請求項２４〜２６のいずれかにおい
て、 前記機能性薄膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項３０】 請求項２９において、 前記強誘電体膜は、有機物質からなる、強誘電体キャパ
シタの製造方法。 - 【請求項３１】 請求項１〜請求項３０のいずれかに記
載の製造方法によって形成された強誘電体キャパシタ。 - 【請求項３２】 第１電極、機能性薄膜、強誘電体膜お
よび第２電極を含み、 前記機能性薄膜は、少なくとも前記強誘電体膜が形成さ
れる領域に配置され、かつ、化学吸着により物質を自己
集積的に堆積して形成された自己組織化膜である、強誘
電体キャパシタ。 - 【請求項３３】 請求項３２において、 前記機能性薄膜は、前記強誘電体膜の成膜においてシー
ド層として機能する、強誘電体キャパシタ。 - 【請求項３４】 請求項３２において、 前記機能性薄膜はシード層の下地層として機能し、該機
能性薄膜上にシード層が配置された、強誘電体キャパシ
タ。 - 【請求項３５】 請求項３２〜３４のいずれかにおい
て、 前記機能性薄膜は、無機物質からなる、強誘電体キャパ
シタ。 - 【請求項３６】 請求項３５において、 前記機能性薄膜は、有機物質からなる薄膜を自己集積に
よって形成した後、これを焼成することにより形成され
た無機物質からなる、強誘電体キャパシタ。 - 【請求項３７】 請求項３２〜３４のいずれかにおい
て、 前記機能性薄膜は、有機物質からなる、強誘電体キャパ
シタ。 - 【請求項３８】 請求項３７において、 前記強誘電体膜は、有機物質からなる、強誘電体キャパ
シタ。 - 【請求項３９】 請求項３１〜請求項３８のいずれかに
記載の強誘電体キャパシタを含む、強誘電体メモリ装
置。 - 【請求項４０】 請求項３９において、 トランジスタ形成領域を構成する基体を含み、該基体上
に所定パターンで配置された前記強誘電体キャパシタを
有する、蓄積容量型の強誘電体メモリ装置。 - 【請求項４１】 請求項３９において、 半導体基板上に形成されたゲート絶縁層に前記キャパシ
タ構造が接続された、ＭＩＳトランジスタ型の強誘電体
メモリ装置。 - 【請求項４２】 請求項３９において、 前記強誘電体キャパシタからなるメモリセルがマトリク
ス状に配列され、 前記強誘電体キャパシタは、第１信号電極と、該第１信
号電極と交差する方向に配列された第２信号電極と、少
なくとも前記第１信号電極と前記第２信号電極との交差
領域に配置された強誘電体膜と、を含む、強誘電体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394958A JP2002198496A (ja) | 2000-12-26 | 2000-12-26 | 強誘電体キャパシタおよびその製造方法ならびに強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394958A JP2002198496A (ja) | 2000-12-26 | 2000-12-26 | 強誘電体キャパシタおよびその製造方法ならびに強誘電体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006341826A Division JP2007096346A (ja) | 2006-12-19 | 2006-12-19 | 強誘電体キャパシタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198496A true JP2002198496A (ja) | 2002-07-12 |
| JP2002198496A5 JP2002198496A5 (ja) | 2006-10-19 |
Family
ID=18860505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394958A Withdrawn JP2002198496A (ja) | 2000-12-26 | 2000-12-26 | 強誘電体キャパシタおよびその製造方法ならびに強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198496A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327919A (ja) * | 2004-05-14 | 2005-11-24 | Seiko Epson Corp | デバイスの製造方法及びデバイス、電気光学素子、プリンタ |
| US7031138B2 (en) * | 2002-12-09 | 2006-04-18 | Infineon Technologies Ag | Ferroelectric capacitor and process for its manufacture |
| JP2006310799A (ja) * | 2005-03-28 | 2006-11-09 | Semiconductor Energy Lab Co Ltd | メモリ装置およびその作製方法 |
| WO2007086126A1 (ja) * | 2006-01-26 | 2007-08-02 | Fujitsu Limited | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
| KR100751882B1 (ko) | 2006-01-06 | 2007-08-23 | 박철민 | 고분자강유전체램의 하부전극 표면 개질 방법 및 그 방법에의해 제조된 고분자강유전체램 |
| US8238152B2 (en) | 2005-03-28 | 2012-08-07 | Semiconductor Energy Laboratory Co. Ltd. | Memory device and manufacturing method the same |
| WO2013018842A1 (ja) * | 2011-08-02 | 2013-02-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| CN110137180A (zh) * | 2018-02-08 | 2019-08-16 | 爱思开海力士有限公司 | 铁电器件及其制造方法 |
-
2000
- 2000-12-26 JP JP2000394958A patent/JP2002198496A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7031138B2 (en) * | 2002-12-09 | 2006-04-18 | Infineon Technologies Ag | Ferroelectric capacitor and process for its manufacture |
| JP2005327919A (ja) * | 2004-05-14 | 2005-11-24 | Seiko Epson Corp | デバイスの製造方法及びデバイス、電気光学素子、プリンタ |
| US8526216B2 (en) | 2005-03-28 | 2013-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| JP2006310799A (ja) * | 2005-03-28 | 2006-11-09 | Semiconductor Energy Lab Co Ltd | メモリ装置およびその作製方法 |
| US9786669B2 (en) | 2005-03-28 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| US9129866B2 (en) | 2005-03-28 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| US8238152B2 (en) | 2005-03-28 | 2012-08-07 | Semiconductor Energy Laboratory Co. Ltd. | Memory device and manufacturing method the same |
| US8804404B2 (en) | 2005-03-28 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| KR100751882B1 (ko) | 2006-01-06 | 2007-08-23 | 박철민 | 고분자강유전체램의 하부전극 표면 개질 방법 및 그 방법에의해 제조된 고분자강유전체램 |
| WO2007086126A1 (ja) * | 2006-01-26 | 2007-08-02 | Fujitsu Limited | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
| JP4973502B2 (ja) * | 2006-01-26 | 2012-07-11 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
| US7893472B2 (en) | 2006-01-26 | 2011-02-22 | Fujitsu Semiconductor Limited | Ferroelectric memory device, ferroelectric memory manufacturing method, and semiconductor manufacturing method |
| WO2013018842A1 (ja) * | 2011-08-02 | 2013-02-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| CN110137180A (zh) * | 2018-02-08 | 2019-08-16 | 爱思开海力士有限公司 | 铁电器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6727536B2 (en) | Ferroelectric memory device | |
| US6420190B1 (en) | Method of manufacturing ferroelectric memory device | |
| US6913937B2 (en) | Memory cell array having ferroelectric capacity, method of manufacturing the same and ferroelectric memory device | |
| JP2002198496A (ja) | 強誘電体キャパシタおよびその製造方法ならびに強誘電体メモリ装置 | |
| JP4678430B2 (ja) | メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 | |
| JP4811551B2 (ja) | 強誘電体膜の製造方法および強誘電体キャパシタの製造方法 | |
| JP4031619B2 (ja) | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリ装置、強誘電体メモリ装置の製造方法 | |
| JP3998916B2 (ja) | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリ装置および強誘電体メモリ装置の製造方法 | |
| JP2007096346A (ja) | 強誘電体キャパシタおよびその製造方法 | |
| JP3894275B2 (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JP2003282838A (ja) | 強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置 | |
| JP4104106B2 (ja) | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリ装置 | |
| JP4243823B2 (ja) | メモリセルアレイの製造方法 | |
| JP4466876B2 (ja) | 強誘電体メモリ素子の製造方法 | |
| JP4400750B2 (ja) | 強誘電体メモリ素子の製造方法 | |
| JP2001168293A (ja) | メモリデバイス及びその製造方法並びに電子機器 | |
| JP2003243626A (ja) | 強誘電体メモリ装置の製造方法 | |
| JP4400749B2 (ja) | 強誘電体メモリ素子の製造方法 | |
| JP2002299579A (ja) | 強誘電体メモリ及びその製造方法 | |
| JP2004281537A (ja) | 強誘電体キャパシタとその製造方法および強誘電体キャパシタを含む強誘電体メモリ装置 | |
| JP2002359360A (ja) | 強誘電体メモリ及びその製造方法 | |
| JP2002359361A (ja) | 強誘電体メモリ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040107 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060904 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070502 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070629 |