JP4466876B2 - 強誘電体メモリ素子の製造方法 - Google Patents
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Description
前記キャパシタ部分を構成する第1電極、強誘電体膜及び第2電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第2の領域と、を形成する工程と、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程と、
を具備する。本発明によれば、第1の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第2の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第1電極、強誘電体膜及び第2電極のうちの少なくとも一つを形成することができる。
(2)この強誘電体メモリ素子の製造方法において、
基材の表面に、前記第1及び第2の領域を形成してもよい。これによれば、基材の表面にキャパシタ部分を構成する少なくとも一部材を選択的に形成することができる。特に、第1電極及び第2電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ微細化しやすい。
(3)この強誘電体メモリ素子の製造方法において、
前記基材に対して、電極材料の成膜を行って、前記基材の前記第1の領域に、前記第1電極を形成し、
前記基材に対して、強誘電体材料の成膜を行って、前記第1電極上に前記強誘電体膜を形成し、
前記基材に対して、電極材料の成膜を行って、前記強誘電体膜上に前記第2電極を形成してもよい。これによれば、基材の表面に第1電極を形成し、その上に強誘電体膜を形成し、その上に第2電極を形成することができ、これら全てが選択的な成膜によって形成される。
(4)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、前記基材の表面を露出させ、
前記第2の領域では、前記電極材料及び前記強誘電体材料の成膜を行うための材料との親和性が前記基材の第1の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第2の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を低くすることで、相対的に、第1の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を高めることができる。
(5)この強誘電体メモリ素子の製造方法において、
前記第1電極、強誘電体膜及び第2電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
(6)この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材に形成した後、前記第1の領域になるべき領域で選択的に除去して前記第2の領域にのみ選択的に付与してもよい。
(7)この強誘電体メモリ素子の製造方法において、
基材の表面に前記第1電極を形成し、前記基材及び前記第1電極に対して、強誘電体材料の成膜を行い、
前記成膜された前記強誘電体材料の表面に前記第1の領域及び前記第2の領域を形成し、
成膜された前記強誘電体材料に対して、電極材料の成膜を行って、前記第1の領域に前記第2電極を形成してもよい。これによれば、成膜された前記強誘電体材料の表面に、電極材料を選択的に形成することができる。
(8)この強誘電体メモリ素子の製造方法において、
前記第2電極を形成した後に、成膜された前記強誘電体材料の、前記第2領域の領域外の部分を除去する工程をさらに含んでもよい。
(9)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、成膜された前記強誘電体材料の表面を露出させ、
前記第2の領域では、前記電極材料の成膜を行うための材料との親和性が、成膜された前記強誘電体材料の第1の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第2の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第1の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
(10)この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材及び前記第1電極の全面に形成した後、前記第1の領域になるべき領域で選択的に除去して前記第2の領域にのみ選択的に付与してもよい。
(11)この強誘電体メモリ素子の製造方法において、
基材の表面に前記第1電極を形成し、
前記第1電極上に前記強誘電体膜を形成し、
前記強誘電体膜の上面に、前記第1の領域を形成し、
前記強誘電体膜の上面を除いて、前記基材及び前記強誘電体膜の表面に、前記第2の領域を形成し、
前記第1電極及び前記強誘電体膜が形成された前記基材に対して、電極材料の成膜を行って、前記第1の領域に前記第2電極を形成してもよい。これによれば、強誘電体膜の上面に、電極材料を選択的に形成することができる。
(12)この強誘電体メモリ素子の製造方法において、
前記強誘電体膜を形成する工程では、
前記基材及び前記第1電極に対して、エネルギー感応性の強誘電体材料の成膜を行い、
成膜された前記強誘電体材料に対してエネルギーを付与し、前記強誘電体膜となる領域を残して、前記強誘電体材料を除去してもよい。これによれば、強誘電体膜を形成しやすい。
(13)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、前記強誘電体膜の上面を露出させ、
前記第2の領域では、前記電極材料の成膜を行うための材料との親和性が前記強誘電体膜の第1の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第2の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第1の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
(14)この強誘電体メモリ素子の製造方法において、
前記第2電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
(15)この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記第1電極及び前記強誘電体膜の全面に形成した後、前記第1の領域になるべき領域で選択的に除去して前記第2の領域にのみ選択的に付与してもよい。
(16)この強誘電体メモリ素子の製造方法において、
前記基材にはゲート電極、ソース領域及びドレイン領域を備えた電界効果トランジスタが設けられており、
前記強誘電体メモリ素子は、前記第1の領域が前記ソース領域及びドレイン領域の一方に接続する電極部分に対応する構造であってもよい。
(17)この強誘電体メモリ素子の製造方法において、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を気相法により付与し、前記第1の領域に選択的に前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を堆積させて形成してもよい。ここで、気相法とは、堆積させるべき材料を気相にして供給する方法である。
(18)この強誘電体メモリ素子の製造方法において、
前記気相法は化学的気相成長法であり、前記第1の領域で選択堆積プロセスを行ってもよい。
(19)本発明に係る強誘電体メモリ素子の製造方法において、
前記第2の領域を、前記第1の領域よりも上方に形成する。
(20)この強誘電体メモリ素子の製造方法において、
複数の前記第1の領域間に隔壁部材を設け、
前記第2の領域を、前記隔壁部材に形成してもよい。これによれば、第1の領域が隔壁部材で区画されるので、第1電極の側面に強誘電体膜又は第2電極の材料が付着したり、強誘電体膜の側面に第2電極の材料が付着することがない。
(21)この強誘電体メモリ素子の製造方法において、
前記隔壁部材を基材上に設け、
前記第2の領域を、前記隔壁部材の少なくとも前記基材とは反対側の面に形成してもよい。
(22)この強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設けてもよい。これによれば、キャパシタ部分の側面に不要な材料が付着しないようになっている。
(23)この強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含んでもよい。
(24)強誘電体メモリ素子の製造方法は、基材に第1電極、強誘電体膜及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
基材の表面に、前記キャパシタ部分を構成する第1電極、強誘電体膜及び第2電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有して前記第1の領域よりも上方に位置する第2の領域と、を形成する工程と、
前記基材に対して、前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程と、
を具備する。これによれば、基材の表面に第1及び第2の領域が形成される。第1の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第2の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第1電極、強誘電体膜及び第2電極のうちの少なくとも一つを形成することができる。特に、第1電極や第2電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ、微細化しやすい。
(25)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、前記基材の表面を露出させ、
前記第2の領域では、前記キャパシタ部分を構成する部材を形成するための材料との親和性が前記基材の第1の領域での露出面の親和性より低い表面修飾膜により被覆された表面としてもよい。
(26)この強誘電体メモリ素子の製造方法において、
前記第1電極、強誘電体膜及び第2電極のうちの少なくとも一つを形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
(27)本発明に係る強誘電体メモリ素子は、上記方法により製造されたものである。
(28)本発明に係る強誘電体メモリ素子は、第1の領域及び第2の領域を有する基材と、
前記第1の領域に形成された第1電極と、
前記第1電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第2電極と、
を含み、
前記第2の領域の表面は、前記基材の第1の領域の表面より、前記第1電極、強電体膜及び第2電極の少なくとも一部材を形成するための材料が堆積され難い特性を有する。
(29)本発明に係る強誘電体メモリ素子において、
前記第2の領域は、前記基材の第1の領域の表面より上方に位置する。
(30)強誘電体メモリ素子は、基材に形成された第1電極と、
前記第1電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第2電極と、
を含み、
前記基材及び前記第1電極の表面は、前記強誘電体膜における前記第2電極が形成された面より、前記第2電極を形成するための材料が堆積され難い特性を有する。
(31)この強誘電体メモリ素子において、
前記基材には、前記第1電極及び前記第2電極の少なくとも一方に接続されたトランジスタが形成されていてもよい。
図1A〜図3Bは第1の参考例に係る強誘電体メモリ素子の製造方法を示す図である。強誘電体メモリ素子は、不揮発性半導体記憶装置である。情報の記憶の最小単位は、メモリセルであり、例えば一つのトランジスタと一つのキャパシタ部分が組み合わされてメモリセルが構成されている。このような複数のメモリセルが並べられてメモリアレイを構成することができる。この場合、複数のメモリセルは規則正しく、複数行複数列で並べることができる。
図1Aに示すように、半導体ウエーハなどからなる基板10に、強誘電体メモリ素子の制御を行うトランジスタ12を形成する。この基板10に、必要に応じてトランジスタのような機能デバイスを設けた構造物が基材に相当する。トランジスタ12は、公知の構成を適用すればよく、薄膜トランジスタ(TFT)であってもよい。MOSFETであれば、トランジスタ12は、ドレイン及びソース14、16と、ゲート電極18とを含む。ゲート電極18は、ワード線44(図4参照)に接続されている。ドレイン及びソースの一方14に接続される電極20は、ビット線42(図4参照)に接続される。ドレイン及びソースの他方16に接続される電極(プラグ)22は、強誘電体メモリ素子のキャパシタ部分の第1電極32(図2A参照)に接続される。なお、各メモリセルは、LOCOS(Local Oxidation of Silicon)17で分離され、トランジスタ12上にはSiO2等からなる層間絶縁膜19が形成されている。
次に、キャパシタ部分の形成を行う。まず、基板10に形成されたトランジスタ12を有する基材の表面特性に選択性を付与する工程を行う。ここで、基材の表面特性に選択性を付与するとは、基材の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。本参考例において、具体的には、基板10に形成された層間絶縁膜19及び電極(プラグ)22が露出した表面に、キャパシタ部分を構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第1の領域24(図1C参照)と、第1の領域24よりもキャパシタ部分を構成する部材を形成するための材料に対して親和性の小さい第2の領域26(図1C参照)と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基材との密着性における選択性により、第1の領域24には、強誘電体メモリ素子のキャパシタ部分が選択的に形成される。すなわち、後続の工程で、キャパシタ部分の第1電極32、第2電極34及び強誘電体膜34の少なくとも一つを例えば化学的気相成長法(CVD)、物理的気相成長法又は液相法を適用して、第1の領域24に選択的な堆積プロセスで形成することができる。この場合であって、例えば基板10の電極(プラグ)22及び層間絶縁膜19の表面が、キャパシタ部分を構成する部材を形成するための材料が堆積され易い性質を有する場合には、第1の領域24では表面を露出させ、第2の領域26では上記材料が堆積されにくい表面修飾膜30(図1C参照)を形成し、キャパシタ部分を構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
本参考例では、図1Bに示すように、基材側の表面の全面に表面修飾膜30を形成してから、図1Cに示すように、第1の領域で表面修飾膜30を除去して、第2の領域26に表面修飾膜30を残す。詳しくは、次の工程を行う。
図1Cに示すように、第1の領域24で、表面修飾膜30を除去する。表面修飾膜30として例えばシランカップリング剤を使用した場合、光を当てることで、基板10に形成された電極(プラグ)22や層間絶縁膜19との界面で、分子の結合が切れて除去される場合がある。このような光によるパターニングには、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線又はイオンビームなどによって直接的にパターニングしてもよい。
図2Aに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第1電極32を、第1の領域24に対応して形成する。ここで、第1の領域24に対応してとは、第1電極32の平面形状とプラグ22の平面形状が完全に一致しなくてもよいという意味である。例えば、基板10にトランジスタが形成された基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第1の領域24では成膜がされ、第2の領域26では成膜がされにくいので、第1の領域24のみに第1電極32が形成される。ここで、気相法としてCVD、特にMOCVD(Metal Organic Chemical Vapor Deposition)を適用することが好ましい。第2の領域26では、全く成膜されないことが好ましいが、第1の領域24での成膜よりも、成膜スピードにおいて2桁以上遅ければよい。
図2Bに示すように、第1電極32上に強誘電体膜34を形成する。詳しくは、基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第1電極32上では成膜がされ、第2の領域26では成膜がされにくいので、第1電極32上のみに強誘電体膜34が形成される。ここで、気相法としてCVD、特にMOCVDを適用することができる。
図3Aに示すように、強誘電体膜34上に上部電極となる第2電極36を形成する。詳しくは、基材表面の全体に対して、例えば気相法による成膜工程を行うことが好ましい。こうすることで、選択堆積プロセスが行われる。すなわち、強誘電対膜34上では成膜がされ、第2の領域26では成膜がされにくいので、強誘電対膜34上のみに第2電極36が形成される。ここで、気相法としてCVD、特にMOCVDを適用することができる。
図3Bに示すように、第2の領域26上で、表面修飾膜30を除去してもよい。この工程は、気相法による成膜工程が完了してから行う。例えば、表面修飾膜パターニング工程で説明した方法で、表面修飾膜30を除去することができる。表面修飾膜30を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾膜30上に、第1電極32、強誘電体膜34又は第2電極36の材料が付着したときに、これらを除去してもよい。なお、表面修飾膜30を除去する工程は、本発明の必須要件ではなく、表面修飾膜30を残してもよい。
以上の工程により、強誘電体メモリ素子を製造することができる。本参考例によれば、通常のマスクを介したエッチングを行うことなく、第1電極32、強誘電体膜34及び第2電極36を形成することができる。
図6A〜図7Cは第2の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図6Aに示す基板110に、キャパシタ部分を形成する。基板110には、第1の参考例で説明した基板10の内容が該当する。
図6Aに示すように、基板110に第1電極(下部電極)132を形成する。その形成方法は、例えば、基板110上に第1電極132を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
図6Bに示すように、強誘電体材料133を成膜する。詳しくは、基板110における第1電極132が形成された面(全面でもよい)に、第1電極132を覆うように、強誘電体材料133を成膜する。
図6Cに示すように、成膜された強誘電体材料133の表面(全面でもよい)に表面修飾膜130を形成する。表面修飾膜130には、第1の参考例で説明した表面修飾膜30の内容が該当し、その形成方法も同様である。
図7Aに示すように、第1電極132の領域内で、成膜された強誘電体材料133上の表面修飾膜130を除去して、それ以外の領域となる第2の領域126に表面修飾膜130を残す。このような表面修飾膜130のパターニング方法には、第1の参考例で説明した表面修飾膜30のパターニング方法を適用できる。
図7Bに示すように、電極材料を、第1の領域124に対応して選択的に堆積させることで第2電極136を形成する。堆積方法としては、例えば、スパッタリング法、CVD(MOCVD)法、ゾル・ゲル法、MOD法、電気メッキ、無電解メッキ法等の方法が利用できる。その詳細は、第1の参考例の第1電極32の内容が該当する。
図7Cに示すように、成膜された強誘電体材料133をエッチングする。詳しくは、第2電極136をマスクとして、強誘電体材料133をエッチングする。
図8A〜図9Cは、第3の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図8Aに示す基板110に、キャパシタ部分を形成する。基板110には、第1の参考例で説明した基板10の内容が該当する。
図8Aに示すように、基板110に第1電極(下部電極)132を形成する。詳しくは、第2の参考例で説明した。
図8Aに示すように、強誘電体材料233を成膜する。詳しくは、基板110における第1電極132が形成された面に、第1電極132を覆うように、強誘電体材料233を成膜する。
図9Aに示すように、基板110における第1電極132及び強誘電体膜234が形成された側の表面(全面であってもよい)に、表面修飾膜230を形成する。表面修飾膜230は、基板110における第1電極132及び強誘電体膜234から露出した面、強誘電体膜234の上面及び側面、第1電極132の側面を覆うように形成する。表面修飾膜230については、第1の参考例で説明した表面修飾膜30の内容が該当する。
図9Bに示すように、少なくとも強誘電体膜234の上面の一部の領域から表面修飾膜230を除去し、強誘電体膜234の上面を露出させて第1の領域224を形成する。また、それ以外の領域となる第2の領域226に表面修飾膜230を残す。こうすることで、第2領域226(基板110の表面、第1電極132の側面、強誘電体膜234の側面)は、表面修飾膜230によって、第1領域224よりも、第2電極236を形成するための材料が堆積されにくくなる。
図9Cに示すように、電極材料を、第1の領域224に対応して選択的に堆積させることで第2電極236を形成する。堆積方法としては、例えば、スパッタリング法、CVD(MOCVD)法、ゾル・ゲル法、MOD法、電気メッキ、無電解メッキ法等の方法が利用できる。その他の詳細は、第1の参考例の第1電極32の内容が該当する。すなわち、本参考例では、第2電極236を、第1の参考例の第1電極32と同様に形成する。
必要であれば、図9Cに示す表面修飾膜230を除去してもよい。その詳細は、第1の参考例で説明した。なお、表面修飾膜230を除去する工程は、本発明の必須要件ではなく、表面修飾膜230を残してもよい。
図10A〜図12Bは、本発明を適用した実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
図10Aに示すように、基板10にトランジスタ12を形成し、キャパシタ部分の形成を行う。詳しくは、第1の参考例で説明した通りである。なお、第2の領域326は、第1の領域24よりも、基板10に対して上方にある。後続の工程で、第1の領域24に、強誘電体メモリ素子のキャパシタ部分が形成される。
本実施の形態では、図10Bに示すように、隔壁部材328を形成する。隔壁部材328は、強誘電体メモリ素子のキャパシタ部分を形成する領域すなわち第1の領域24を避けて形成される。特に、隔壁部材328が、キャパシタ部分を形成する領域を区画する部材となることが好ましい。また、隔壁部材328は、キャパシタ部分の厚みと同じかあるいはそれ以上の厚みであることが好ましい。
本実施の形態では、図10Cに示すように、表面修飾膜330を形成する。表面修飾膜330が形成された領域が、第2の領域326となる。例えば、隔壁を有する基材側の表面の全面に表面修飾膜330を形成してから、少なくとも隔壁部材328の上面に表面修飾膜330を残して、それ以外の領域で表面修飾膜330を除去する。詳しくは、第1の参考例で説明した通りである。
基材側の表面の全体に表面修飾膜330を形成したら、第1の領域24における表面修飾膜330を除去する。また、隔壁部材328の側面における表面修飾膜330を除去してもよい。詳しくは、第1の参考例で説明した通りである。
図11Aに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第1電極32を、第1の領域24に対応して形成する。詳しくは、第1の参考例で説明した通りである。
図11Bに示すように、第1電極32上に強誘電体膜34を形成する。詳しくは、第1の参考例で説明した通りである。
図11Cに示すように、強誘電体膜34上に上部電極となる第2電極36を形成する。詳しくは、第1の参考例で説明した通りである。
図12Aに示すように、第2の領域326を構成する表面修飾膜330を除去してもよい。詳しくは、第1の参考例で説明した通りである。
以上の工程により、強誘電体メモリ素子を製造することができる。本実施の形態によれば、通常のマスクを介したエッチングを行うことなく、第1電極32、強誘電体膜34及び第2電極36を形成することができる。しかも、隔壁部材328にて第1の領域24を区画すれば、第1電極32の側面に強誘電体膜34及び第2電極36の少なくとも一方の材料が付着したり、強誘電体膜34の側面に第2電極36の材料が付着することを避けられる。特に、強誘電体膜34の側面に第2電極36の材料が付着して第1電極32と第2電極36とが導通してキャパシタ部分を構成できないという問題が生じない。
Claims (3)
- 第1電極、強誘電体膜及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
基板上に隔壁部材を設ける工程と、
前記キャパシタ部分を構成する第1電極、強誘電体膜及び第2電極の部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記キャパシタ部分を構成する前記第1電極、前記強誘電体膜及び前記第2電極の部材を形成するための材料が堆積され難い表面特性を有する表面修飾膜が形成された第2の領域と、を前記隔壁部材の表面に前記表面修飾膜を配置することにより形成する工程と、
前記キャパシタ部分を構成する前記第1電極、前記強誘電体膜及び前記第2電極の部材を形成するための材料を付与し、前記第1の領域に前記キャパシタ部分を選択的に形成する工程と、
を具備し、
前記第2の領域を、前記第1の領域よりも上方に形成する強誘電体メモリ素子の製造方法。 - 請求項1に記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設ける強誘電体メモリ素子の製造方法。 - 請求項1または2に記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含む強誘電体メモリ素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249337A JP4466876B2 (ja) | 1999-06-04 | 2006-09-14 | 強誘電体メモリ素子の製造方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15734399 | 1999-06-04 | ||
JP15734499 | 1999-06-04 | ||
JP2000078545 | 2000-03-21 | ||
JP2006249337A JP4466876B2 (ja) | 1999-06-04 | 2006-09-14 | 強誘電体メモリ素子の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001502168A Division JP4045406B2 (ja) | 1999-06-04 | 2000-06-02 | 強誘電体メモリ素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007013206A JP2007013206A (ja) | 2007-01-18 |
JP4466876B2 true JP4466876B2 (ja) | 2010-05-26 |
Family
ID=37751180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006249337A Expired - Lifetime JP4466876B2 (ja) | 1999-06-04 | 2006-09-14 | 強誘電体メモリ素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4466876B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5297615B2 (ja) * | 2007-09-07 | 2013-09-25 | 株式会社日立ハイテクノロジーズ | ドライエッチング方法 |
-
2006
- 2006-09-14 JP JP2006249337A patent/JP4466876B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2007013206A (ja) | 2007-01-18 |
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Legal Events
Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080701 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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