JP4466876B2 - 強誘電体メモリ素子の製造方法 - Google Patents
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Description
本発明は、強誘電体メモリ素子及びその製造方法に関する。
強誘電体メモリ（ＦｅＲＡＭ）は、キャパシタ部分に強誘電体膜を用い、その自発分極によりデータを保持するものである。従来、パターン化したフォトレジストをマスクとし、反応性ガスを利用したドライエッチングによってキャパシタ部分を形成していた。
しかし、従来の技術では、キャパシタ部分を構成する材料、特に、電極材料として好適に用いられる白金（Ｐｔ）やイリジウム（Ｉｒ）は、エッチングに用いられるガスに対しての反応性が低いため、通常、物理的作用を高めたエッチング（スパッタエッチング）によりエッチングを行っている。この場合、エッチングにより生じる二次生成物は気相中に除去されずに、レジストパターンの側壁に再付着してしまう。この再付着物を除去することは非常に困難であり、構造物として残ってしまう。これを回避するための方法の一つとして、レジストを後退させながらエッチングを進行させると、レジストパターンの側壁への二次生成物の再付着が発生しない。しかし、このようなエッチングでは側壁が傾斜したキャパシタ部分となってしまうため、高集積化が困難となる。
特開平９−２２３７７８号公報
本発明は、この問題点を解決するものであり、その目的は、精密な加工が可能な強誘電体メモリ素子及びその製造方法を提供することにある。
（１）本発明に係る強誘電体メモリ素子の製造方法は、第１電極、強誘電体膜及び第２電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
前記キャパシタ部分を構成する第１電極、強誘電体膜及び第２電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程と、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程と、
を具備する。本発明によれば、第１の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第２の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第１電極、強誘電体膜及び第２電極のうちの少なくとも一つを形成することができる。
（２）この強誘電体メモリ素子の製造方法において、
基材の表面に、前記第１及び第２の領域を形成してもよい。これによれば、基材の表面にキャパシタ部分を構成する少なくとも一部材を選択的に形成することができる。特に、第１電極及び第２電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ微細化しやすい。
（３）この強誘電体メモリ素子の製造方法において、
前記基材に対して、電極材料の成膜を行って、前記基材の前記第１の領域に、前記第１電極を形成し、
前記基材に対して、強誘電体材料の成膜を行って、前記第１電極上に前記強誘電体膜を形成し、
前記基材に対して、電極材料の成膜を行って、前記強誘電体膜上に前記第２電極を形成してもよい。これによれば、基材の表面に第１電極を形成し、その上に強誘電体膜を形成し、その上に第２電極を形成することができ、これら全てが選択的な成膜によって形成される。
（４）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、前記基材の表面を露出させ、
前記第２の領域では、前記電極材料及び前記強誘電体材料の成膜を行うための材料との親和性が前記基材の第１の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第２の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を低くすることで、相対的に、第１の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を高めることができる。
（５）この強誘電体メモリ素子の製造方法において、
前記第１電極、強誘電体膜及び第２電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
（６）この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材に形成した後、前記第１の領域になるべき領域で選択的に除去して前記第２の領域にのみ選択的に付与してもよい。
（７）この強誘電体メモリ素子の製造方法において、
基材の表面に前記第１電極を形成し、前記基材及び前記第１電極に対して、強誘電体材料の成膜を行い、
前記成膜された前記強誘電体材料の表面に前記第１の領域及び前記第２の領域を形成し、
成膜された前記強誘電体材料に対して、電極材料の成膜を行って、前記第１の領域に前記第２電極を形成してもよい。これによれば、成膜された前記強誘電体材料の表面に、電極材料を選択的に形成することができる。
（８）この強誘電体メモリ素子の製造方法において、
前記第２電極を形成した後に、成膜された前記強誘電体材料の、前記第２領域の領域外の部分を除去する工程をさらに含んでもよい。
（９）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、成膜された前記強誘電体材料の表面を露出させ、
前記第２の領域では、前記電極材料の成膜を行うための材料との親和性が、成膜された前記強誘電体材料の第１の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第２の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第１の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
（１０）この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材及び前記第１電極の全面に形成した後、前記第１の領域になるべき領域で選択的に除去して前記第２の領域にのみ選択的に付与してもよい。
（１１）この強誘電体メモリ素子の製造方法において、
基材の表面に前記第１電極を形成し、
前記第１電極上に前記強誘電体膜を形成し、
前記強誘電体膜の上面に、前記第１の領域を形成し、
前記強誘電体膜の上面を除いて、前記基材及び前記強誘電体膜の表面に、前記第２の領域を形成し、
前記第１電極及び前記強誘電体膜が形成された前記基材に対して、電極材料の成膜を行って、前記第１の領域に前記第２電極を形成してもよい。これによれば、強誘電体膜の上面に、電極材料を選択的に形成することができる。
（１２）この強誘電体メモリ素子の製造方法において、
前記強誘電体膜を形成する工程では、
前記基材及び前記第１電極に対して、エネルギー感応性の強誘電体材料の成膜を行い、
成膜された前記強誘電体材料に対してエネルギーを付与し、前記強誘電体膜となる領域を残して、前記強誘電体材料を除去してもよい。これによれば、強誘電体膜を形成しやすい。
（１３）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、前記強誘電体膜の上面を露出させ、
前記第２の領域では、前記電極材料の成膜を行うための材料との親和性が前記強誘電体膜の第１の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第２の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第１の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
（１４）この強誘電体メモリ素子の製造方法において、
前記第２電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
（１５）この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記第１電極及び前記強誘電体膜の全面に形成した後、前記第１の領域になるべき領域で選択的に除去して前記第２の領域にのみ選択的に付与してもよい。
（１６）この強誘電体メモリ素子の製造方法において、
前記基材にはゲート電極、ソース領域及びドレイン領域を備えた電界効果トランジスタが設けられており、
前記強誘電体メモリ素子は、前記第１の領域が前記ソース領域及びドレイン領域の一方に接続する電極部分に対応する構造であってもよい。
（１７）この強誘電体メモリ素子の製造方法において、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を気相法により付与し、前記第１の領域に選択的に前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を堆積させて形成してもよい。ここで、気相法とは、堆積させるべき材料を気相にして供給する方法である。
（１８）この強誘電体メモリ素子の製造方法において、
前記気相法は化学的気相成長法であり、前記第１の領域で選択堆積プロセスを行ってもよい。
（１９）本発明に係る強誘電体メモリ素子の製造方法において、
前記第２の領域を、前記第１の領域よりも上方に形成する。
（２０）この強誘電体メモリ素子の製造方法において、
複数の前記第１の領域間に隔壁部材を設け、
前記第２の領域を、前記隔壁部材に形成してもよい。これによれば、第１の領域が隔壁部材で区画されるので、第１電極の側面に強誘電体膜又は第２電極の材料が付着したり、強誘電体膜の側面に第２電極の材料が付着することがない。
（２１）この強誘電体メモリ素子の製造方法において、
前記隔壁部材を基材上に設け、
前記第２の領域を、前記隔壁部材の少なくとも前記基材とは反対側の面に形成してもよい。
（２２）この強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設けてもよい。これによれば、キャパシタ部分の側面に不要な材料が付着しないようになっている。
（２３）この強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含んでもよい。
（２４）強誘電体メモリ素子の製造方法は、基材に第１電極、強誘電体膜及び第２電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
基材の表面に、前記キャパシタ部分を構成する第１電極、強誘電体膜及び第２電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有して前記第１の領域よりも上方に位置する第２の領域と、を形成する工程と、
前記基材に対して、前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程と、
を具備する。これによれば、基材の表面に第１及び第２の領域が形成される。第１の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第２の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第１電極、強誘電体膜及び第２電極のうちの少なくとも一つを形成することができる。特に、第１電極や第２電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ、微細化しやすい。
（２５）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、前記基材の表面を露出させ、
前記第２の領域では、前記キャパシタ部分を構成する部材を形成するための材料との親和性が前記基材の第１の領域での露出面の親和性より低い表面修飾膜により被覆された表面としてもよい。
（２６）この強誘電体メモリ素子の製造方法において、
前記第１電極、強誘電体膜及び第２電極のうちの少なくとも一つを形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
（２７）本発明に係る強誘電体メモリ素子は、上記方法により製造されたものである。
（２８）本発明に係る強誘電体メモリ素子は、第１の領域及び第２の領域を有する基材と、
前記第１の領域に形成された第１電極と、
前記第１電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第２電極と、
を含み、
前記第２の領域の表面は、前記基材の第１の領域の表面より、前記第１電極、強電体膜及び第２電極の少なくとも一部材を形成するための材料が堆積され難い特性を有する。
（２９）本発明に係る強誘電体メモリ素子において、
前記第２の領域は、前記基材の第１の領域の表面より上方に位置する。
（３０）強誘電体メモリ素子は、基材に形成された第１電極と、
前記第１電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第２電極と、
を含み、
前記基材及び前記第１電極の表面は、前記強誘電体膜における前記第２電極が形成された面より、前記第２電極を形成するための材料が堆積され難い特性を有する。
（３１）この強誘電体メモリ素子において、
前記基材には、前記第１電極及び前記第２電極の少なくとも一方に接続されたトランジスタが形成されていてもよい。
前記キャパシタ部分を構成する第１電極、強誘電体膜及び第２電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程と、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程と、
を具備する。本発明によれば、第１の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第２の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第１電極、強誘電体膜及び第２電極のうちの少なくとも一つを形成することができる。
（２）この強誘電体メモリ素子の製造方法において、
基材の表面に、前記第１及び第２の領域を形成してもよい。これによれば、基材の表面にキャパシタ部分を構成する少なくとも一部材を選択的に形成することができる。特に、第１電極及び第２電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ微細化しやすい。
（３）この強誘電体メモリ素子の製造方法において、
前記基材に対して、電極材料の成膜を行って、前記基材の前記第１の領域に、前記第１電極を形成し、
前記基材に対して、強誘電体材料の成膜を行って、前記第１電極上に前記強誘電体膜を形成し、
前記基材に対して、電極材料の成膜を行って、前記強誘電体膜上に前記第２電極を形成してもよい。これによれば、基材の表面に第１電極を形成し、その上に強誘電体膜を形成し、その上に第２電極を形成することができ、これら全てが選択的な成膜によって形成される。
（４）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、前記基材の表面を露出させ、
前記第２の領域では、前記電極材料及び前記強誘電体材料の成膜を行うための材料との親和性が前記基材の第１の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第２の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を低くすることで、相対的に、第１の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を高めることができる。
（５）この強誘電体メモリ素子の製造方法において、
前記第１電極、強誘電体膜及び第２電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
（６）この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材に形成した後、前記第１の領域になるべき領域で選択的に除去して前記第２の領域にのみ選択的に付与してもよい。
（７）この強誘電体メモリ素子の製造方法において、
基材の表面に前記第１電極を形成し、前記基材及び前記第１電極に対して、強誘電体材料の成膜を行い、
前記成膜された前記強誘電体材料の表面に前記第１の領域及び前記第２の領域を形成し、
成膜された前記強誘電体材料に対して、電極材料の成膜を行って、前記第１の領域に前記第２電極を形成してもよい。これによれば、成膜された前記強誘電体材料の表面に、電極材料を選択的に形成することができる。
（８）この強誘電体メモリ素子の製造方法において、
前記第２電極を形成した後に、成膜された前記強誘電体材料の、前記第２領域の領域外の部分を除去する工程をさらに含んでもよい。
（９）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、成膜された前記強誘電体材料の表面を露出させ、
前記第２の領域では、前記電極材料の成膜を行うための材料との親和性が、成膜された前記強誘電体材料の第１の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第２の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第１の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
（１０）この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材及び前記第１電極の全面に形成した後、前記第１の領域になるべき領域で選択的に除去して前記第２の領域にのみ選択的に付与してもよい。
（１１）この強誘電体メモリ素子の製造方法において、
基材の表面に前記第１電極を形成し、
前記第１電極上に前記強誘電体膜を形成し、
前記強誘電体膜の上面に、前記第１の領域を形成し、
前記強誘電体膜の上面を除いて、前記基材及び前記強誘電体膜の表面に、前記第２の領域を形成し、
前記第１電極及び前記強誘電体膜が形成された前記基材に対して、電極材料の成膜を行って、前記第１の領域に前記第２電極を形成してもよい。これによれば、強誘電体膜の上面に、電極材料を選択的に形成することができる。
（１２）この強誘電体メモリ素子の製造方法において、
前記強誘電体膜を形成する工程では、
前記基材及び前記第１電極に対して、エネルギー感応性の強誘電体材料の成膜を行い、
成膜された前記強誘電体材料に対してエネルギーを付与し、前記強誘電体膜となる領域を残して、前記強誘電体材料を除去してもよい。これによれば、強誘電体膜を形成しやすい。
（１３）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、前記強誘電体膜の上面を露出させ、
前記第２の領域では、前記電極材料の成膜を行うための材料との親和性が前記強誘電体膜の第１の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第２の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第１の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
（１４）この強誘電体メモリ素子の製造方法において、
前記第２電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
（１５）この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記第１電極及び前記強誘電体膜の全面に形成した後、前記第１の領域になるべき領域で選択的に除去して前記第２の領域にのみ選択的に付与してもよい。
（１６）この強誘電体メモリ素子の製造方法において、
前記基材にはゲート電極、ソース領域及びドレイン領域を備えた電界効果トランジスタが設けられており、
前記強誘電体メモリ素子は、前記第１の領域が前記ソース領域及びドレイン領域の一方に接続する電極部分に対応する構造であってもよい。
（１７）この強誘電体メモリ素子の製造方法において、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を気相法により付与し、前記第１の領域に選択的に前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を堆積させて形成してもよい。ここで、気相法とは、堆積させるべき材料を気相にして供給する方法である。
（１８）この強誘電体メモリ素子の製造方法において、
前記気相法は化学的気相成長法であり、前記第１の領域で選択堆積プロセスを行ってもよい。
（１９）本発明に係る強誘電体メモリ素子の製造方法において、
前記第２の領域を、前記第１の領域よりも上方に形成する。
（２０）この強誘電体メモリ素子の製造方法において、
複数の前記第１の領域間に隔壁部材を設け、
前記第２の領域を、前記隔壁部材に形成してもよい。これによれば、第１の領域が隔壁部材で区画されるので、第１電極の側面に強誘電体膜又は第２電極の材料が付着したり、強誘電体膜の側面に第２電極の材料が付着することがない。
（２１）この強誘電体メモリ素子の製造方法において、
前記隔壁部材を基材上に設け、
前記第２の領域を、前記隔壁部材の少なくとも前記基材とは反対側の面に形成してもよい。
（２２）この強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設けてもよい。これによれば、キャパシタ部分の側面に不要な材料が付着しないようになっている。
（２３）この強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含んでもよい。
（２４）強誘電体メモリ素子の製造方法は、基材に第１電極、強誘電体膜及び第２電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
基材の表面に、前記キャパシタ部分を構成する第１電極、強誘電体膜及び第２電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有して前記第１の領域よりも上方に位置する第２の領域と、を形成する工程と、
前記基材に対して、前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程と、
を具備する。これによれば、基材の表面に第１及び第２の領域が形成される。第１の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第２の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第１電極、強誘電体膜及び第２電極のうちの少なくとも一つを形成することができる。特に、第１電極や第２電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ、微細化しやすい。
（２５）この強誘電体メモリ素子の製造方法において、
前記第１の領域では、前記基材の表面を露出させ、
前記第２の領域では、前記キャパシタ部分を構成する部材を形成するための材料との親和性が前記基材の第１の領域での露出面の親和性より低い表面修飾膜により被覆された表面としてもよい。
（２６）この強誘電体メモリ素子の製造方法において、
前記第１電極、強誘電体膜及び第２電極のうちの少なくとも一つを形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
（２７）本発明に係る強誘電体メモリ素子は、上記方法により製造されたものである。
（２８）本発明に係る強誘電体メモリ素子は、第１の領域及び第２の領域を有する基材と、
前記第１の領域に形成された第１電極と、
前記第１電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第２電極と、
を含み、
前記第２の領域の表面は、前記基材の第１の領域の表面より、前記第１電極、強電体膜及び第２電極の少なくとも一部材を形成するための材料が堆積され難い特性を有する。
（２９）本発明に係る強誘電体メモリ素子において、
前記第２の領域は、前記基材の第１の領域の表面より上方に位置する。
（３０）強誘電体メモリ素子は、基材に形成された第１電極と、
前記第１電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第２電極と、
を含み、
前記基材及び前記第１電極の表面は、前記強誘電体膜における前記第２電極が形成された面より、前記第２電極を形成するための材料が堆積され難い特性を有する。
（３１）この強誘電体メモリ素子において、
前記基材には、前記第１電極及び前記第２電極の少なくとも一方に接続されたトランジスタが形成されていてもよい。
以下、本発明の好適な実施の形態について図面を参照して説明する。
（第１の参考例）
図１Ａ〜図３Ｂは第１の参考例に係る強誘電体メモリ素子の製造方法を示す図である。強誘電体メモリ素子は、不揮発性半導体記憶装置である。情報の記憶の最小単位は、メモリセルであり、例えば一つのトランジスタと一つのキャパシタ部分が組み合わされてメモリセルが構成されている。このような複数のメモリセルが並べられてメモリアレイを構成することができる。この場合、複数のメモリセルは規則正しく、複数行複数列で並べることができる。
図１Ａ〜図３Ｂは第１の参考例に係る強誘電体メモリ素子の製造方法を示す図である。強誘電体メモリ素子は、不揮発性半導体記憶装置である。情報の記憶の最小単位は、メモリセルであり、例えば一つのトランジスタと一つのキャパシタ部分が組み合わされてメモリセルが構成されている。このような複数のメモリセルが並べられてメモリアレイを構成することができる。この場合、複数のメモリセルは規則正しく、複数行複数列で並べることができる。
（トランジスタ形成工程）
図１Ａに示すように、半導体ウエーハなどからなる基板１０に、強誘電体メモリ素子の制御を行うトランジスタ１２を形成する。この基板１０に、必要に応じてトランジスタのような機能デバイスを設けた構造物が基材に相当する。トランジスタ１２は、公知の構成を適用すればよく、薄膜トランジスタ（ＴＦＴ）であってもよい。ＭＯＳＦＥＴであれば、トランジスタ１２は、ドレイン及びソース１４、１６と、ゲート電極１８とを含む。ゲート電極１８は、ワード線４４（図４参照）に接続されている。ドレイン及びソースの一方１４に接続される電極２０は、ビット線４２（図４参照）に接続される。ドレイン及びソースの他方１６に接続される電極（プラグ）２２は、強誘電体メモリ素子のキャパシタ部分の第１電極３２（図２Ａ参照）に接続される。なお、各メモリセルは、ＬＯＣＯＳ（Local Oxidation of Silicon）１７で分離され、トランジスタ１２上にはＳｉＯ2等からなる層間絶縁膜１９が形成されている。
図１Ａに示すように、半導体ウエーハなどからなる基板１０に、強誘電体メモリ素子の制御を行うトランジスタ１２を形成する。この基板１０に、必要に応じてトランジスタのような機能デバイスを設けた構造物が基材に相当する。トランジスタ１２は、公知の構成を適用すればよく、薄膜トランジスタ（ＴＦＴ）であってもよい。ＭＯＳＦＥＴであれば、トランジスタ１２は、ドレイン及びソース１４、１６と、ゲート電極１８とを含む。ゲート電極１８は、ワード線４４（図４参照）に接続されている。ドレイン及びソースの一方１４に接続される電極２０は、ビット線４２（図４参照）に接続される。ドレイン及びソースの他方１６に接続される電極（プラグ）２２は、強誘電体メモリ素子のキャパシタ部分の第１電極３２（図２Ａ参照）に接続される。なお、各メモリセルは、ＬＯＣＯＳ（Local Oxidation of Silicon）１７で分離され、トランジスタ１２上にはＳｉＯ2等からなる層間絶縁膜１９が形成されている。
（キャパシタ部分の形成工程）
次に、キャパシタ部分の形成を行う。まず、基板１０に形成されたトランジスタ１２を有する基材の表面特性に選択性を付与する工程を行う。ここで、基材の表面特性に選択性を付与するとは、基材の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。本参考例において、具体的には、基板１０に形成された層間絶縁膜１９及び電極（プラグ）２２が露出した表面に、キャパシタ部分を構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第１の領域２４（図１Ｃ参照）と、第１の領域２４よりもキャパシタ部分を構成する部材を形成するための材料に対して親和性の小さい第２の領域２６（図１Ｃ参照）と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基材との密着性における選択性により、第１の領域２４には、強誘電体メモリ素子のキャパシタ部分が選択的に形成される。すなわち、後続の工程で、キャパシタ部分の第１電極３２、第２電極３４及び強誘電体膜３４の少なくとも一つを例えば化学的気相成長法（ＣＶＤ）、物理的気相成長法又は液相法を適用して、第１の領域２４に選択的な堆積プロセスで形成することができる。この場合であって、例えば基板１０の電極（プラグ）２２及び層間絶縁膜１９の表面が、キャパシタ部分を構成する部材を形成するための材料が堆積され易い性質を有する場合には、第１の領域２４では表面を露出させ、第２の領域２６では上記材料が堆積されにくい表面修飾膜３０（図１Ｃ参照）を形成し、キャパシタ部分を構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
次に、キャパシタ部分の形成を行う。まず、基板１０に形成されたトランジスタ１２を有する基材の表面特性に選択性を付与する工程を行う。ここで、基材の表面特性に選択性を付与するとは、基材の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。本参考例において、具体的には、基板１０に形成された層間絶縁膜１９及び電極（プラグ）２２が露出した表面に、キャパシタ部分を構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第１の領域２４（図１Ｃ参照）と、第１の領域２４よりもキャパシタ部分を構成する部材を形成するための材料に対して親和性の小さい第２の領域２６（図１Ｃ参照）と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基材との密着性における選択性により、第１の領域２４には、強誘電体メモリ素子のキャパシタ部分が選択的に形成される。すなわち、後続の工程で、キャパシタ部分の第１電極３２、第２電極３４及び強誘電体膜３４の少なくとも一つを例えば化学的気相成長法（ＣＶＤ）、物理的気相成長法又は液相法を適用して、第１の領域２４に選択的な堆積プロセスで形成することができる。この場合であって、例えば基板１０の電極（プラグ）２２及び層間絶縁膜１９の表面が、キャパシタ部分を構成する部材を形成するための材料が堆積され易い性質を有する場合には、第１の領域２４では表面を露出させ、第２の領域２６では上記材料が堆積されにくい表面修飾膜３０（図１Ｃ参照）を形成し、キャパシタ部分を構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
（表面修飾膜形成工程）
本参考例では、図１Ｂに示すように、基材側の表面の全面に表面修飾膜３０を形成してから、図１Ｃに示すように、第１の領域で表面修飾膜３０を除去して、第２の領域２６に表面修飾膜３０を残す。詳しくは、次の工程を行う。
本参考例では、図１Ｂに示すように、基材側の表面の全面に表面修飾膜３０を形成してから、図１Ｃに示すように、第１の領域で表面修飾膜３０を除去して、第２の領域２６に表面修飾膜３０を残す。詳しくは、次の工程を行う。
表面修飾膜３０は、ＣＶＤ等の気相成長法によって形成してもよいし、スピンコート法やディップ法等の液相を用いた方法によって形成してもよく、その場合には液体又は溶媒に溶かした物質を使用する。例えば、シランカップリング剤（有機ケイ素化合物）やチオール化合物を使用することができる。ここで、チオール化合物とは、メルカブト基（−ＳＨ）を持つ有機化合物（Ｒ1−ＳＨ；Ｒ1はアルキル基等の置換可能な炭化水素基）の総称をいう。このようなチオール化合物を、例えば、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして０．１〜１０ｍＭ程度の溶液とする。
また、シランカップリング剤とは、Ｒ2 nＳｉＸ4-n（ｎは自然数、Ｒ2はＨ、アルキル基等の置換可能な炭化水素基）で表される化合物であり、Ｘは−ＯＲ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−ＯＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可能な炭化水素基）。これらシランカップリング剤及びチオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ2m（ｎ、ｍは自然数）であるようなフッ素原子を有する化合物は表面自由エネルギーが高くなり他材料との親和性が小さくなるため、好適に用いられる。
または、メルカプト基や−ＣＯＯＨ基を有する化合物による上述した方法で得られる膜を用いることもできる。以上の材料による膜は、適切な方法により単分子膜やその累積膜の形で用いることができる。
（表面修飾膜パターニング工程）
図１Ｃに示すように、第１の領域２４で、表面修飾膜３０を除去する。表面修飾膜３０として例えばシランカップリング剤を使用した場合、光を当てることで、基板１０に形成された電極（プラグ）２２や層間絶縁膜１９との界面で、分子の結合が切れて除去される場合がある。このような光によるパターニングには、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線又はイオンビームなどによって直接的にパターニングしてもよい。
図１Ｃに示すように、第１の領域２４で、表面修飾膜３０を除去する。表面修飾膜３０として例えばシランカップリング剤を使用した場合、光を当てることで、基板１０に形成された電極（プラグ）２２や層間絶縁膜１９との界面で、分子の結合が切れて除去される場合がある。このような光によるパターニングには、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線又はイオンビームなどによって直接的にパターニングしてもよい。
なお、表面修飾膜３０自体を他の基材上に形成し、これを転写することにより第２の領域２６に選択的に形成し、成膜と同時にパターニングすることもできる。
こうして、図１Ｃに示すように、第１の領域２４と、表面修飾膜３０で被覆された状態となっている第２の領域２６との間で、表面状態が異なるようにして、後続の工程におけるキャパシタ部分を構成する部材を形成するための材料との親和性に差を生じせしめる。特に、表面修飾膜３０が、フッ素分子を有するなどの理由で、撥水性を有していれば、例えばキャパシタ部分を構成する部材の材料を液相にて提供する場合に、第１の領域２４に選択的に当該材料を付与することができる。また、表面修飾膜３０の材料によっては、これが存在しない第１の領域２４では、上層の部材を形成するための材料との親和性で気相法による成膜がされるようにすることができる。このように、第１の領域２４と第２の領域２６の表面の性質に選択性を付与し、後続の工程で、強誘電体メモリ素子のキャパシタ部分の各部材を形成する。
（第１電極形成工程）
図２Ａに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第１電極３２を、第１の領域２４に対応して形成する。ここで、第１の領域２４に対応してとは、第１電極３２の平面形状とプラグ２２の平面形状が完全に一致しなくてもよいという意味である。例えば、基板１０にトランジスタが形成された基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第１の領域２４では成膜がされ、第２の領域２６では成膜がされにくいので、第１の領域２４のみに第１電極３２が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を適用することが好ましい。第２の領域２６では、全く成膜されないことが好ましいが、第１の領域２４での成膜よりも、成膜スピードにおいて２桁以上遅ければよい。
図２Ａに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第１電極３２を、第１の領域２４に対応して形成する。ここで、第１の領域２４に対応してとは、第１電極３２の平面形状とプラグ２２の平面形状が完全に一致しなくてもよいという意味である。例えば、基板１０にトランジスタが形成された基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第１の領域２４では成膜がされ、第２の領域２６では成膜がされにくいので、第１の領域２４のみに第１電極３２が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を適用することが好ましい。第２の領域２６では、全く成膜されないことが好ましいが、第１の領域２４での成膜よりも、成膜スピードにおいて２桁以上遅ければよい。
また、第１電極３２の形成には、その材料の溶液を液相の状態で第１の領域２４に選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第１の領域２４に選択的に供給するミストデポジション法を採用することも好ましい。
第１電極３２を構成する材料としては、例えばＰｔ、Ｉｒ等を用いることができる。基材上に第１の領域２４と、前述したような材料を含む表面修飾膜３０（第２の領域２６）とを形成し、表面特性の選択性を形成した場合、Ｐｔについては、例えば（Ｃ5Ｈ7Ｏ2）2Ｐｔ、（Ｃ5ＨＦＯ2）2Ｐｔ、（Ｃ3Ｈ5）（Ｃ5Ｈ5）Ｐｔを電極を形成するための材料として、Ｉｒについては、例えば（Ｃ3Ｈ5）3Ｉｒを電極を形成するための材料として用いて、選択的に堆積させることができる。
（強誘電体膜形成工程）
図２Ｂに示すように、第１電極３２上に強誘電体膜３４を形成する。詳しくは、基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第１電極３２上では成膜がされ、第２の領域２６では成膜がされにくいので、第１電極３２上のみに強誘電体膜３４が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することができる。
図２Ｂに示すように、第１電極３２上に強誘電体膜３４を形成する。詳しくは、基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第１電極３２上では成膜がされ、第２の領域２６では成膜がされにくいので、第１電極３２上のみに強誘電体膜３４が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することができる。
また、強誘電体膜３４の形成には、その材料の溶液を液相の状態で第２の領域２６以外の領域に形成された第１電極３２上にインクジェット法等で選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第２の領域２６以外の部分に選択的に供給するミストデポジション法を採用することも好ましい。
強誘電体膜３４として、強誘電性を示してキャパシタ絶縁膜として使用でき、ＣＶＤによる成膜が可能であれば、その組成は任意のものを適用することができる。例えば、ＰＺＴ系圧電材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。具体的には、チタン酸鉛（ＰｂＴｉＯ3）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ジルコン酸鉛（ＰｂＺｒＯ3）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）又はマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用することができる。あるいは、Ｓｒ、Ｂｉ、Ｔａを構成元素として有するＳＢＴを使用することもできる。
上述した強誘電体膜３４の材料は、基材上に第１の領域２４と前述したような材料を含む表面修飾膜３０（第２の領域２６）を形成し、表面特性の選択性を形成した際に、例えばＰＺＴの場合、ＰｂについてはＰｂ（Ｃ2Ｈ5）4、（Ｃ2Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ（Ｃ11Ｈ19Ｏ2）2等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ4Ｈ9）4、Ｚｒ（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4等を、ＴｉについてはＴｉ（ｉ−Ｃ3Ｈ7）4等を夫々強誘電体膜３４を形成するための材料として用い、ＳＴＢの場合、ＳｒについてはＳｒ（Ｃ11Ｈ10Ｏ2）2等を、ＢｉについてはＢｉ（Ｃ6Ｈ5）3等を、ＴａについてはＴａ（ＯＣ2Ｈ5）5等を夫々強誘電体膜３４を形成するための材料として用い、選択的に堆積させることができる。
（第２電極形成工程）
図３Ａに示すように、強誘電体膜３４上に上部電極となる第２電極３６を形成する。詳しくは、基材表面の全体に対して、例えば気相法による成膜工程を行うことが好ましい。こうすることで、選択堆積プロセスが行われる。すなわち、強誘電対膜３４上では成膜がされ、第２の領域２６では成膜がされにくいので、強誘電対膜３４上のみに第２電極３６が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することができる。
図３Ａに示すように、強誘電体膜３４上に上部電極となる第２電極３６を形成する。詳しくは、基材表面の全体に対して、例えば気相法による成膜工程を行うことが好ましい。こうすることで、選択堆積プロセスが行われる。すなわち、強誘電対膜３４上では成膜がされ、第２の領域２６では成膜がされにくいので、強誘電対膜３４上のみに第２電極３６が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することができる。
また、第２電極３６の形成には、その材料の溶液を液相の状態で第２の領域２６以外の領域に形成された強誘電体膜３４上にインクジェット法等で選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第２の領域２６以外の部分に選択的に供給するミストデポジション法を採用することも好ましい。
なお、第２電極３６についても、前述した第１電極３２と同様の材料を用い、適切な材料として供給して堆積させることができる。
（表面修飾膜等の除去工程）
図３Ｂに示すように、第２の領域２６上で、表面修飾膜３０を除去してもよい。この工程は、気相法による成膜工程が完了してから行う。例えば、表面修飾膜パターニング工程で説明した方法で、表面修飾膜３０を除去することができる。表面修飾膜３０を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾膜３０上に、第１電極３２、強誘電体膜３４又は第２電極３６の材料が付着したときに、これらを除去してもよい。なお、表面修飾膜３０を除去する工程は、本発明の必須要件ではなく、表面修飾膜３０を残してもよい。
図３Ｂに示すように、第２の領域２６上で、表面修飾膜３０を除去してもよい。この工程は、気相法による成膜工程が完了してから行う。例えば、表面修飾膜パターニング工程で説明した方法で、表面修飾膜３０を除去することができる。表面修飾膜３０を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾膜３０上に、第１電極３２、強誘電体膜３４又は第２電極３６の材料が付着したときに、これらを除去してもよい。なお、表面修飾膜３０を除去する工程は、本発明の必須要件ではなく、表面修飾膜３０を残してもよい。
また、第１電極３２の側面に強誘電体膜３４が形成されていたり、第１電極３２及び強誘電体膜３４の少なくとも一方の側面に第２電極３６が形成されている場合には、これらを除去することが好ましい。除去工程では、例えば、ドライエッチングを適用することができる。
上記参考例では、表面修飾膜３０を第２の領域２６に形成し、第１の領域２４及び第２の領域２６の表面のそれぞれを、続いて形成される強誘電体メモリ素子のキャパシタ部分の少なくとも一部材（電極及び強誘電体膜の少なくとも一方）を形成するための材料の堆積性すなわち堆積され易さが異なるような表面特性にした。その変形例として、表面修飾膜３０を第１の領域２４に形成し、強誘電体メモリ素子のキャパシタ部分の少なくとも一部材を形成するための材料を表面修飾膜３０の表面に対して優先的に堆積されるように液相又は気相の組成に調製して、第１の領域２４に選択的にキャパシタ部分を形成してもよい。
また、例えば第２の領域２６の表面に前述したような表面修飾膜の薄い層を選択的に形成し、第１の領域２４及び第２の領域２６を含む全面に強誘電体メモリ素子のキャパシタ部分の少なくとも一部材を形成するための材料を気相又は液相で供給し、全面に当該部材の材料の層を形成し、ポリッシングや化学的な手法で表面修飾膜の薄い層上の当該部材の材料層のみを選択的に除去し、第１の領域２４上に選択的に当該部材の材料層を得ることもできる。
その他、第１の領域２４及び第２の領域２６の表面のそれぞれには、特に明確に膜を設けず、選択的に表面処理を行い、第１の領域２４上に強誘電体メモリ素子のキャパシタ部分の少なくとも一部材を形成するための材料が優先的に堆積されるようにしてもよい。
（強誘電体メモリ素子の構造）
以上の工程により、強誘電体メモリ素子を製造することができる。本参考例によれば、通常のマスクを介したエッチングを行うことなく、第１電極３２、強誘電体膜３４及び第２電極３６を形成することができる。
以上の工程により、強誘電体メモリ素子を製造することができる。本参考例によれば、通常のマスクを介したエッチングを行うことなく、第１電極３２、強誘電体膜３４及び第２電極３６を形成することができる。
この強誘電体メモリ素子は、第１の領域２４に形成された第１電極３２からなる下部電極と、第１電極３２上に形成された強誘電体膜３４と、強誘電体膜３４上に形成された第２電極３６からなる上部電極と、を含む。また、第１の領域２４を除いた第２の領域２６に、基板１０の表面よりもキャパシタ部分を形成するための材料が気相又は液相で堆積されにくい表面修飾膜３０が形成されていてもよい。
図４には、参考例に係る強誘電体メモリ素子を示す平面図である。同図に示す強誘電体メモリ素子のセル構造は、２Ｔ・２Ｃ（２トランジスタ・２キャパシタ）型である。
トランジスタ１２は、領域４０に形成されている。ドレイン及びソースの一方１４（図３Ｂ参照）に接続された電極２０は、図４に示すビット線４２に接続されている。ゲート電極１８（図３Ｂ参照）は、図４に示すワード線４４に接続されている。ドレイン及びソースの他方１６（図３Ｂ参照）に接続された電極２２は、図４に示すドライブ線４６に接続されている。電極２２の上に、第１電極３２を介して強誘電体膜３４が形成されている。
図５は、本参考例に係る強誘電体メモリ素子の回路を示す図である。同図を参照して、強誘電体メモリ素子の作用を説明する。
強誘電体メモリ素子にデータを書き込む場合は、アドレス端子５１からアドレス信号が供給され、チップセレクト端子５２からは選択信号が供給され、書込制御端子５３から書込制御信号が供給される。複数（２つ）のビット線４２の一方をオンにし、他方のビット線４２をオフにした状態で、ワード線デコーダ及びドライバ５０は指定されたワード線４４をオンにする。ドライブ線デコーダ及びドライバ６０は、指定されたドライブ線４６に正のパルスを印加する。すると、強誘電体キャパシタには強誘電体膜３４のヒステリシス特性による残留分極が残るため、電源を切っても情報は保持される。
強誘電体メモリ素子からデータを読み出す場合は、ビット線４２をフローティング状態とした後、ワード線４４をオンしてメモリセルを選択する。次に、ドライブ線４６に正電圧を印加し、強誘電体キャパシタの分極反転による変位電流をセンスアンプ７０で増幅する。センス・タイミング制御部８０は、センスタイミングを制御し、データをデータＩ／Ｏ９０に供給する。データＩ／Ｏ９０はＣＰＵや他のメモリ素子等の各種デバイス９２に接続されており、データのやり取りを制御する。
本発明は、上記参考例に限定されるものではなく、種々の変形が可能である。例えば、第１電極３２、強誘電体膜３４及び第２電極３６の全てを、前述のような選択堆積プロセスで形成してもよいが、これらのうち少なくとも一つを選択堆積プロセスで形成すればよい。特に、第１電極３２、第２電極３６を形成するときに選択堆積プロセスを適用すれば、エッチングを行わないので強誘電体膜３４の特性劣化が生じない。
（第２の参考例）
図６Ａ〜図７Ｃは第２の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図６Ａに示す基板１１０に、キャパシタ部分を形成する。基板１１０には、第１の参考例で説明した基板１０の内容が該当する。
図６Ａ〜図７Ｃは第２の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図６Ａに示す基板１１０に、キャパシタ部分を形成する。基板１１０には、第１の参考例で説明した基板１０の内容が該当する。
（第１電極形成工程）
図６Ａに示すように、基板１１０に第１電極（下部電極）１３２を形成する。その形成方法は、例えば、基板１１０上に第１電極１３２を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
図６Ａに示すように、基板１１０に第１電極（下部電極）１３２を形成する。その形成方法は、例えば、基板１１０上に第１電極１３２を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。例えば、強誘電体膜１３４（図７Ｃ参照）を構成する材料としてチタン酸ジルコン酸鉛（ＰＺＴ）を用いる場合には、第１電極１３２を構成する電極材料として、白金（Ｐｔ）、イリジウム（Ｉｒ）及びその化合物等を単層、又は、積層したものが好適である。
電極材料の成膜方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。パターニング方法としては、リソグラフィ技術を利用することができる。または、第１の参考例で説明した選択堆積による方法の利用もできる。
（強誘電体材料の成膜工程）
図６Ｂに示すように、強誘電体材料１３３を成膜する。詳しくは、基板１１０における第１電極１３２が形成された面（全面でもよい）に、第１電極１３２を覆うように、強誘電体材料１３３を成膜する。
図６Ｂに示すように、強誘電体材料１３３を成膜する。詳しくは、基板１１０における第１電極１３２が形成された面（全面でもよい）に、第１電極１３２を覆うように、強誘電体材料１３３を成膜する。
強誘電体材料１３３の組成としては、チタン酸鉛、ジルコン酸チタン酸鉛（ＰＺＴ）、ジルコン酸鉛等のベロブスカイト型酸化物強誘電体、タンタル酸ストロンチウムビスマス（ＳＢＴ）等のビスマス系層状酸化物、ポリフッ化ビニリデン、フッ化ビニリデン／三フッ化エチレン共重合体、シアン化ビニリデン／酢酸ビニル共重合体等の有機高分子系強誘電体等が利用できる。
強誘電体材料１３３の成膜方法としては、スパッタリング法、ＣＶＤ（ＭＯＣＶＤ）法、ゾル・ゲル法、ＭＯＤ法等の方法が利用できる。例えば、強誘電体材料１３３の組成としてジルコン酸チタン酸鉛を用い、これをゾル・ゲル法を利用して成膜する場合には、チタニウムテトライソプロポキシド、テトラ−ｎ−プロポキシジルコニウム、酢酸鉛を２−ｎ−プトキシエタノール及びジエタノールアミン等の有機溶剤に混合した液（ゾル）を用いる。
（表面修飾膜形成工程）
図６Ｃに示すように、成膜された強誘電体材料１３３の表面（全面でもよい）に表面修飾膜１３０を形成する。表面修飾膜１３０には、第１の参考例で説明した表面修飾膜３０の内容が該当し、その形成方法も同様である。
図６Ｃに示すように、成膜された強誘電体材料１３３の表面（全面でもよい）に表面修飾膜１３０を形成する。表面修飾膜１３０には、第１の参考例で説明した表面修飾膜３０の内容が該当し、その形成方法も同様である。
（表面修飾膜パターニング工程）
図７Ａに示すように、第１電極１３２の領域内で、成膜された強誘電体材料１３３上の表面修飾膜１３０を除去して、それ以外の領域となる第２の領域１２６に表面修飾膜１３０を残す。このような表面修飾膜１３０のパターニング方法には、第１の参考例で説明した表面修飾膜３０のパターニング方法を適用できる。
図７Ａに示すように、第１電極１３２の領域内で、成膜された強誘電体材料１３３上の表面修飾膜１３０を除去して、それ以外の領域となる第２の領域１２６に表面修飾膜１３０を残す。このような表面修飾膜１３０のパターニング方法には、第１の参考例で説明した表面修飾膜３０のパターニング方法を適用できる。
以上の工程により、図７Ａに示すように、成膜された強誘電体材料１３３の表面において、第１の領域１２４と、表面修飾膜１３０で被覆された状態となっている第２の領域１２６との間で、異なる表面状態が得られる。そして、第２電極１３６を構成する電極材料の成膜を行うための材料との親和性に差が生じる。
尚、本参考例では表面修飾膜１３０を第１電極１３２に対応する領域内で除去したが、製造するデバイス構造に必要とされる第２電極の構造（形成領域）に応じて選択的に除去すればよく、上述した記載に限定されない。
（第２電極形成工程）
図７Ｂに示すように、電極材料を、第１の領域１２４に対応して選択的に堆積させることで第２電極１３６を形成する。堆積方法としては、例えば、スパッタリング法、ＣＶＤ（ＭＯＣＶＤ）法、ゾル・ゲル法、ＭＯＤ法、電気メッキ、無電解メッキ法等の方法が利用できる。その詳細は、第１の参考例の第１電極３２の内容が該当する。
図７Ｂに示すように、電極材料を、第１の領域１２４に対応して選択的に堆積させることで第２電極１３６を形成する。堆積方法としては、例えば、スパッタリング法、ＣＶＤ（ＭＯＣＶＤ）法、ゾル・ゲル法、ＭＯＤ法、電気メッキ、無電解メッキ法等の方法が利用できる。その詳細は、第１の参考例の第１電極３２の内容が該当する。
（成膜された強誘電体材料のエッチング工程）
図７Ｃに示すように、成膜された強誘電体材料１３３をエッチングする。詳しくは、第２電極１３６をマスクとして、強誘電体材料１３３をエッチングする。
図７Ｃに示すように、成膜された強誘電体材料１３３をエッチングする。詳しくは、第２電極１３６をマスクとして、強誘電体材料１３３をエッチングする。
エッチングは、平行平板型リアクティブイオンエッチング（ＲＩＥ）、誘導結合型プラズマ（ＩＣＰ）、エレクトロンサイクロトロン共鳴（ＥＣＲ）等のプラズマ源を用いたドライエッチングを利用することができる。
エッチングガスとしては、成膜された強誘電体材料１３３をエッチングすることが可能であれば特に限定されるものではく、例えば、強誘電体材料１３３としてＰＺＴを用いた場合には、ＣＦ4、Ｃ4Ｆ8、Ｃ5Ｆ8等のフッ素系ガス、Ｃｌ2、ＢＣｌ3等の塩素系ガス、Ａｒ、Ｏ2等を単体あるいは混合して利用できる。この場合、特にフッ素系ガスの利用は、第１及び第２電極１３２、１３６の構成材料として好適に用いられるＰｔやＩｒに対して、強誘電体材料１３３のエッチングの選択性を高めることができるため好適である。
以上の工程によって、図７Ｃに示すように、強誘電体メモリ素子を製造することができる。本参考例によれば、エッチングを行うことなく、第２電極１３６を形成することができる。
（第３の参考例）
図８Ａ〜図９Ｃは、第３の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図８Ａに示す基板１１０に、キャパシタ部分を形成する。基板１１０には、第１の参考例で説明した基板１０の内容が該当する。
図８Ａ〜図９Ｃは、第３の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図８Ａに示す基板１１０に、キャパシタ部分を形成する。基板１１０には、第１の参考例で説明した基板１０の内容が該当する。
（第１電極形成工程）
図８Ａに示すように、基板１１０に第１電極（下部電極）１３２を形成する。詳しくは、第２の参考例で説明した。
図８Ａに示すように、基板１１０に第１電極（下部電極）１３２を形成する。詳しくは、第２の参考例で説明した。
（強誘電体材料の成膜工程）
図８Ａに示すように、強誘電体材料２３３を成膜する。詳しくは、基板１１０における第１電極１３２が形成された面に、第１電極１３２を覆うように、強誘電体材料２３３を成膜する。
図８Ａに示すように、強誘電体材料２３３を成膜する。詳しくは、基板１１０における第１電極１３２が形成された面に、第１電極１３２を覆うように、強誘電体材料２３３を成膜する。
強誘電体材料２３３の組成としては、チタン酸鉛、ジルコン酸チタン酸鉛（ＰＺＴ）、ジルコン酸鉛等のベロブスカイト型酸化物強誘電体、タンタル酸ストロンチウムビスマス（ＳＢＴ）等のビスマス系層状酸化物、ポリフッ化ビニリデン、フッ化ビニリデン／三フッ化エチレン共重合体、シアン化ビニリデン／酢酸ビニル共重合体等の有機高分子系強誘電体等が利用できる。
本参考例では、強誘電体材料（前駆体）２３３として、放射エネルギー線の付与によるパターニング特性を有するものを用いる。放射エネルギー線の付与によるパターニング特性とは、放射エネルギー線により強誘電体材料（前駆体）２３３の架橋反応、分解反応、変性反応等を誘発させ、放射エネルギー線が付与された領域あるいは付与されていない領域のいずれか一方を薬液等により選択的に除去可能なことをいう。
例えば、２−メトキシエタノールで蒸留した酢酸鉛（II）三水和物、ジルコニウム−テトラ−ｎ−ブトキシド及びチタニウム−テトラ−イソプロポキシドからなるゾル・ゲル溶液に、感光剤としてオルト−ニトロベンズアルデヒドを添加することにより得られた原料溶液を、スピンコート法により基板１１０に塗布した後、ホットプレート上で９５℃にて１分間乾燥することにより所定の膜厚の前駆体膜を形成する。
塗布方法としてはスピンコート法の他に、ロールコート法、スプレーコート法、ディピング法等が利用できる。
次に、成膜された強誘電体材料２３３をパターニングする。例えば、図８Ｃに示すように、第１電極１３２上に強誘電体材料２３３を残し、それ以外の領域で強誘電体材料２３３を除去する。
そのために、図８Ｂに示すように、例えば波長３６５ｎｍの光により、図示しないレチクル（マスク）を介して、成膜された強誘電体材料２３３を露光する。レチクル（マスク）は、強誘電体膜２３４（図８Ｃ参照）の形成領域に対応した領域においてのみ、光が透過するように遮光性層が形成されたものである。
本参考例では、感光剤のオルト−ニトロベンズアルデヒドに対応させて波長３６５ｎｍの光を用いたが、感光剤を変更することにより様々な波長の光（放射エネルギー線）を利用することが可能である。
次に、２−メトキシエタノールとイソプロピルアルコールを１：１の比率で混合した現像液を用いて６０から１２０秒間現像処理を行うことにより、未露光領域を除去して前駆体膜をパターン化する。次に、ホットプレート上で３５０℃、１０分間熱処理を施す。上記工程を必要な膜厚が得られるまで繰り返し行う。
最後に、アニール炉で６００℃にて６０分間焼成することにより結晶化して、図８Ｃに示すように、パターニングされた強誘電体膜２３４を得る。
（表面修飾膜形成工程）
図９Ａに示すように、基板１１０における第１電極１３２及び強誘電体膜２３４が形成された側の表面（全面であってもよい）に、表面修飾膜２３０を形成する。表面修飾膜２３０は、基板１１０における第１電極１３２及び強誘電体膜２３４から露出した面、強誘電体膜２３４の上面及び側面、第１電極１３２の側面を覆うように形成する。表面修飾膜２３０については、第１の参考例で説明した表面修飾膜３０の内容が該当する。
図９Ａに示すように、基板１１０における第１電極１３２及び強誘電体膜２３４が形成された側の表面（全面であってもよい）に、表面修飾膜２３０を形成する。表面修飾膜２３０は、基板１１０における第１電極１３２及び強誘電体膜２３４から露出した面、強誘電体膜２３４の上面及び側面、第１電極１３２の側面を覆うように形成する。表面修飾膜２３０については、第１の参考例で説明した表面修飾膜３０の内容が該当する。
（表面修飾膜パターニング工程）
図９Ｂに示すように、少なくとも強誘電体膜２３４の上面の一部の領域から表面修飾膜２３０を除去し、強誘電体膜２３４の上面を露出させて第１の領域２２４を形成する。また、それ以外の領域となる第２の領域２２６に表面修飾膜２３０を残す。こうすることで、第２領域２２６（基板１１０の表面、第１電極１３２の側面、強誘電体膜２３４の側面）は、表面修飾膜２３０によって、第１領域２２４よりも、第２電極２３６を形成するための材料が堆積されにくくなる。
図９Ｂに示すように、少なくとも強誘電体膜２３４の上面の一部の領域から表面修飾膜２３０を除去し、強誘電体膜２３４の上面を露出させて第１の領域２２４を形成する。また、それ以外の領域となる第２の領域２２６に表面修飾膜２３０を残す。こうすることで、第２領域２２６（基板１１０の表面、第１電極１３２の側面、強誘電体膜２３４の側面）は、表面修飾膜２３０によって、第１領域２２４よりも、第２電極２３６を形成するための材料が堆積されにくくなる。
表面修飾膜２３０のパターニング方法には、第１の参考例で説明した表面修飾膜３０のパターニング方法を適用することができる。
以上の工程により、図９Ｂに示すように、第１の領域２２４と、表面修飾膜１３０で被覆された状態となっている第２の領域２２６との間で、表面状態が異なるようにして、第２電極２３６を構成する電極材料の成膜を行うための材料との親和性に差を生じせしめる。
（第２電極形成工程）
図９Ｃに示すように、電極材料を、第１の領域２２４に対応して選択的に堆積させることで第２電極２３６を形成する。堆積方法としては、例えば、スパッタリング法、ＣＶＤ（ＭＯＣＶＤ）法、ゾル・ゲル法、ＭＯＤ法、電気メッキ、無電解メッキ法等の方法が利用できる。その他の詳細は、第１の参考例の第１電極３２の内容が該当する。すなわち、本参考例では、第２電極２３６を、第１の参考例の第１電極３２と同様に形成する。
図９Ｃに示すように、電極材料を、第１の領域２２４に対応して選択的に堆積させることで第２電極２３６を形成する。堆積方法としては、例えば、スパッタリング法、ＣＶＤ（ＭＯＣＶＤ）法、ゾル・ゲル法、ＭＯＤ法、電気メッキ、無電解メッキ法等の方法が利用できる。その他の詳細は、第１の参考例の第１電極３２の内容が該当する。すなわち、本参考例では、第２電極２３６を、第１の参考例の第１電極３２と同様に形成する。
（表面修飾膜等の除去工程）
必要であれば、図９Ｃに示す表面修飾膜２３０を除去してもよい。その詳細は、第１の参考例で説明した。なお、表面修飾膜２３０を除去する工程は、本発明の必須要件ではなく、表面修飾膜２３０を残してもよい。
必要であれば、図９Ｃに示す表面修飾膜２３０を除去してもよい。その詳細は、第１の参考例で説明した。なお、表面修飾膜２３０を除去する工程は、本発明の必須要件ではなく、表面修飾膜２３０を残してもよい。
以上の工程によって、強誘電体メモリ素子を製造することができる。本参考例によれば、エッチングを行うことなく、第２電極２３６を形成することができる。さらに、本参考例では、エッチングを行うことなく、強誘電体膜２３４も形成している。
（本発明の実施の形態）
図１０Ａ〜図１２Ｂは、本発明を適用した実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
図１０Ａ〜図１２Ｂは、本発明を適用した実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
（トランジスタ形成工程・キャパシタ部分の形成工程）
図１０Ａに示すように、基板１０にトランジスタ１２を形成し、キャパシタ部分の形成を行う。詳しくは、第１の参考例で説明した通りである。なお、第２の領域３２６は、第１の領域２４よりも、基板１０に対して上方にある。後続の工程で、第１の領域２４に、強誘電体メモリ素子のキャパシタ部分が形成される。
図１０Ａに示すように、基板１０にトランジスタ１２を形成し、キャパシタ部分の形成を行う。詳しくは、第１の参考例で説明した通りである。なお、第２の領域３２６は、第１の領域２４よりも、基板１０に対して上方にある。後続の工程で、第１の領域２４に、強誘電体メモリ素子のキャパシタ部分が形成される。
（隔壁部材形成工程）
本実施の形態では、図１０Ｂに示すように、隔壁部材３２８を形成する。隔壁部材３２８は、強誘電体メモリ素子のキャパシタ部分を形成する領域すなわち第１の領域２４を避けて形成される。特に、隔壁部材３２８が、キャパシタ部分を形成する領域を区画する部材となることが好ましい。また、隔壁部材３２８は、キャパシタ部分の厚みと同じかあるいはそれ以上の厚みであることが好ましい。
本実施の形態では、図１０Ｂに示すように、隔壁部材３２８を形成する。隔壁部材３２８は、強誘電体メモリ素子のキャパシタ部分を形成する領域すなわち第１の領域２４を避けて形成される。特に、隔壁部材３２８が、キャパシタ部分を形成する領域を区画する部材となることが好ましい。また、隔壁部材３２８は、キャパシタ部分の厚みと同じかあるいはそれ以上の厚みであることが好ましい。
隔壁部材３２８として、例えばＳｉＯ2、ＳｉＮ、ＴｉＯ2等の絶縁材料を用いることができる。また、後続の工程で除去する場合には、Ａｕ等の材料を用いてもよい。隔壁部材３２８は、まず基材全面に膜形成した後、フォトリソグラフィ及びエッチング方法により第１の領域２４以外に位置するパターン形状にすることで形成される。
（表面修飾膜形成工程）
本実施の形態では、図１０Ｃに示すように、表面修飾膜３３０を形成する。表面修飾膜３３０が形成された領域が、第２の領域３２６となる。例えば、隔壁を有する基材側の表面の全面に表面修飾膜３３０を形成してから、少なくとも隔壁部材３２８の上面に表面修飾膜３３０を残して、それ以外の領域で表面修飾膜３３０を除去する。詳しくは、第１の参考例で説明した通りである。
本実施の形態では、図１０Ｃに示すように、表面修飾膜３３０を形成する。表面修飾膜３３０が形成された領域が、第２の領域３２６となる。例えば、隔壁を有する基材側の表面の全面に表面修飾膜３３０を形成してから、少なくとも隔壁部材３２８の上面に表面修飾膜３３０を残して、それ以外の領域で表面修飾膜３３０を除去する。詳しくは、第１の参考例で説明した通りである。
（表面修飾膜パターニング工程）
基材側の表面の全体に表面修飾膜３３０を形成したら、第１の領域２４における表面修飾膜３３０を除去する。また、隔壁部材３２８の側面における表面修飾膜３３０を除去してもよい。詳しくは、第１の参考例で説明した通りである。
基材側の表面の全体に表面修飾膜３３０を形成したら、第１の領域２４における表面修飾膜３３０を除去する。また、隔壁部材３２８の側面における表面修飾膜３３０を除去してもよい。詳しくは、第１の参考例で説明した通りである。
（第１電極形成工程）
図１１Ａに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第１電極３２を、第１の領域２４に対応して形成する。詳しくは、第１の参考例で説明した通りである。
図１１Ａに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第１電極３２を、第１の領域２４に対応して形成する。詳しくは、第１の参考例で説明した通りである。
（強誘電体膜形成工程）
図１１Ｂに示すように、第１電極３２上に強誘電体膜３４を形成する。詳しくは、第１の参考例で説明した通りである。
図１１Ｂに示すように、第１電極３２上に強誘電体膜３４を形成する。詳しくは、第１の参考例で説明した通りである。
本実施の形態では、第１の領域２４が隔壁部材３２８にて区画されているので、第１電極３２の側面は隔壁部材３２８に接触している。したがって、強誘電体膜３４の材料は、第１電極３２の側面には付着しない。
（第２電極形成工程）
図１１Ｃに示すように、強誘電体膜３４上に上部電極となる第２電極３６を形成する。詳しくは、第１の参考例で説明した通りである。
図１１Ｃに示すように、強誘電体膜３４上に上部電極となる第２電極３６を形成する。詳しくは、第１の参考例で説明した通りである。
本実施の形態では、第１の領域２４が隔壁部材３２８にて区画されているので、第１電極３２及び強誘電体膜３４の側面は隔壁部材３２８に接触している。したがって、第２電極３６の材料は、第１電極３２及び強誘電体膜３４の側面には付着しない。
（表面修飾膜等の除去工程）
図１２Ａに示すように、第２の領域３２６を構成する表面修飾膜３３０を除去してもよい。詳しくは、第１の参考例で説明した通りである。
図１２Ａに示すように、第２の領域３２６を構成する表面修飾膜３３０を除去してもよい。詳しくは、第１の参考例で説明した通りである。
さらに、図１２Ｂに示すように、隔壁部材３２８を除去してもよいが、この工程も本発明の必須要件ではなく、隔壁部材３２８を残してもよい。なお、本実施の形態では、第２の領域３２６の表面は、隔壁部材３２８の上面となっている。
（強誘電体メモリ素子の構造）
以上の工程により、強誘電体メモリ素子を製造することができる。本実施の形態によれば、通常のマスクを介したエッチングを行うことなく、第１電極３２、強誘電体膜３４及び第２電極３６を形成することができる。しかも、隔壁部材３２８にて第１の領域２４を区画すれば、第１電極３２の側面に強誘電体膜３４及び第２電極３６の少なくとも一方の材料が付着したり、強誘電体膜３４の側面に第２電極３６の材料が付着することを避けられる。特に、強誘電体膜３４の側面に第２電極３６の材料が付着して第１電極３２と第２電極３６とが導通してキャパシタ部分を構成できないという問題が生じない。
以上の工程により、強誘電体メモリ素子を製造することができる。本実施の形態によれば、通常のマスクを介したエッチングを行うことなく、第１電極３２、強誘電体膜３４及び第２電極３６を形成することができる。しかも、隔壁部材３２８にて第１の領域２４を区画すれば、第１電極３２の側面に強誘電体膜３４及び第２電極３６の少なくとも一方の材料が付着したり、強誘電体膜３４の側面に第２電極３６の材料が付着することを避けられる。特に、強誘電体膜３４の側面に第２電極３６の材料が付着して第１電極３２と第２電極３６とが導通してキャパシタ部分を構成できないという問題が生じない。
この強誘電体メモリ素子には、第１の領域２４を除いた領域に隔壁部材３２８が形成されていてもよい。さらに、基材の表面よりもキャパシタ部分の材料が気相又は液相で堆積されにくい第２の領域３２６が、表面修飾膜３３０などにより形成されていてもよい。第２の領域３２６は隔壁部材３２８の上面に形成されていてもよい。
本発明は、上記実施の形態又は参考例に限定されるものではなく、種々の変形が可能である。例えば、第１電極３２、強誘電体膜３４及び第２電極３６の全てを、選択堆積プロセスで形成してもよいが、これらのうち少なくとも一つを選択堆積プロセスで形成すればよい。特に、第１電極３２や第２電極３６を形成するときに選択堆積プロセスを適用すれば、エッチングを行わないので強誘電体膜３４の特性劣化が生じない。
また、上記実施の形態では、隔壁部材３２８の上面に表面修飾膜３３０を形成したが、図１３に示すように、隔壁部材３２８の上面及び側面に表面修飾膜３３１を形成してもよい。この場合、隔壁部材３２８の上面及び側面が、キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第２領域３２７となる。
１０ 基板、 １２ トランジスタ、 ２４ 第１の領域、 ２６ 第２の領域、 ３０ 表面修飾膜、 ３２ 第１電極、 ３４ 強誘電体膜、 ３６ 第２電極、 １１０ 基板、 １２４ 第１の領域、 １２６ 第２の領域、 １３０ 表面修飾膜、 １３２ 第１電極、 １３３ 強誘電体材料、 １３４ 強誘電体膜、 １３６ 第２電極、 ２２４ 第１の領域、 ２２６ 第２の領域、 ２３０ 表面修飾膜、 ２３３ 強誘電体材料、 ２３４ 強誘電体膜、 ２３６ 第２電極、 ３２６ 第２の領域、 ３２８ 隔壁部材、 ３３０ 表面修飾膜
Claims (3)
- 第１電極、強誘電体膜及び第２電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
基板上に隔壁部材を設ける工程と、
前記キャパシタ部分を構成する第１電極、強誘電体膜及び第２電極の部材を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記キャパシタ部分を構成する前記第１電極、前記強誘電体膜及び前記第２電極の部材を形成するための材料が堆積され難い表面特性を有する表面修飾膜が形成された第２の領域と、を前記隔壁部材の表面に前記表面修飾膜を配置することにより形成する工程と、
前記キャパシタ部分を構成する前記第１電極、前記強誘電体膜及び前記第２電極の部材を形成するための材料を付与し、前記第１の領域に前記キャパシタ部分を選択的に形成する工程と、
を具備し、
前記第２の領域を、前記第１の領域よりも上方に形成する強誘電体メモリ素子の製造方法。 - 請求項１に記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設ける強誘電体メモリ素子の製造方法。 - 請求項１または２に記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含む強誘電体メモリ素子の製造方法。
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