JP2004281537A

JP2004281537A - 強誘電体キャパシタとその製造方法および強誘電体キャパシタを含む強誘電体メモリ装置

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Publication number: JP2004281537A
Application number: JP2003068278A
Authority: JP
Inventors: Kazumasa Hasegawa; 和正長谷川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-13
Filing date: 2003-03-13
Publication date: 2004-10-07

Abstract

【課題】チタン酸鉛が良好に形成された強誘電体キャパシタおよびその製造方法を提供する。
【解決手段】本発明の強誘電体キャパシタは、第１電極２０と、強誘電体層３０と、第２電極２２とが積層された強誘電体キャパシタＣ１００であって、前記強誘電体層３０は、前記第１電極２０の上のチタン酸ジルコン酸鉛膜３２と、前記チタン酸ジルコン酸鉛膜３２の上に形成されたチタン酸鉛膜３４と、を含む。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリ装置に関する。
【０００２】
【背景技術】
強誘電体キャパシタは、第１電極と、第２電極との間に強誘電体層が形成された構造を有する。このような強誘電体キャパシタは、強誘電体メモリをはじめとして種々の用途を有する。第１電極と第２電極の間に形成される強誘電体層としては、チタン酸ジルコン酸鉛膜（ＰＺＴ：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）や、ＳＢＴ膜（ＳｒＢｉ_２Ｔａ_２Ｏ_９）や、チタン酸鉛（ＰｂＴｉＯ_３）膜などが挙げられる。この中でも、チタン酸鉛膜は、残留分極が大きく、低誘電率であるため、強誘電体メモリ装置に含まれる強誘電体キャパシタなどに好適に用いることができる。
【０００３】
【発明が解決しようとする課題】
しかし、チタン酸鉛膜の形成には次のような課題がある。たとえば、チタン酸鉛膜を溶液塗布法により形成する場合、塗布後の乾燥・結晶化工程で塗布膜に大きな収縮が生じ、形成される膜にクラックや、剥離が生じやすい。また、結晶化の加熱工程において、有機物質の蒸発や燃焼によりポーラスな膜となり緻密な膜が形成されない場合がある。溶液塗布法の他に、スパッタリング法などの物理蒸着法などにより形成することができるが、より良好な膜質のチタン酸鉛膜を形成することに関しては、改善の余地があった。
【０００４】
本発明の目的は、チタン酸鉛膜が良好に形成された強誘電体キャパシタおよびその製造方法を提供することにある。また、本発明の他の目的は、上記強誘電体キャパシタを有する強誘電体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の強誘電体キャパシタは、第１電極と、強誘電体層と、第２電極とが積層された強誘電体キャパシタであって、
前記強誘電体層は、前記第１電極の上のチタン酸ジルコン酸鉛膜と、前記チタン酸ジルコン酸鉛膜の上に形成されたチタン酸鉛膜と、を含む。
【０００６】
本発明の強誘電体キャパシタによれば、強誘電体層は、チタン酸ジルコン酸鉛と、チタン酸鉛が積層されて形成されている。チタン酸鉛膜が強誘電体層の一部を構成するため、残留分極が大きく、絶縁耐圧の大きい強誘電体キャパシタを提供することができる。
【０００７】
本発明の強誘電体キャパシタにおいて、前記強誘電体層は、さらに、前記チタン酸鉛膜の上に強誘電体膜を有することができる。この態様によれば、絶縁耐圧のさらなる向上を図ることができる。また、チタン酸鉛膜の上に形成する強誘電体膜の膜厚を制御することで、残留分極の制御を行なうことができる。
【０００８】
本発明の強誘電体キャパシタの製造方法は、（ａ）第１電極を形成し、
（ｂ）前記第１電極の上に強誘電体層を形成し、
（ｃ）前記強誘電体層の上に、第２電極を形成すること、を含む、強誘電体キャパシタの製造方法であって、
前記（ｂ）は、
（ｂ−１）前記第１電極の上に、チタン酸ジルコン酸鉛膜を形成し、
（ｂ−２）前記チタン酸ジルコン酸鉛膜の上に、チタン酸鉛膜を形成すること、を含む。
【０００９】
本発明の強誘電体キャパシタの製造方法によれば、チタン酸鉛膜は、チタン酸ジルコン酸鉛膜の上に形成されるため、配向成長した良好な膜を形成することができる。たとえば、白金などの第１電極の上にチタン酸鉛膜を直接形成する場合、格子定数の差などにより良好に形成することができない。しかし、本発明では、チタン酸ジルコン酸鉛膜の上に形成されるため緻密で良好なチタン酸鉛膜を形成することができる。
【００１０】
本発明は、下記の態様をとることができる。
【００１１】
（Ａ）本発明の強誘電体キャパシタの製造方法においては、前記チタン酸鉛膜の上に、さらに、強誘電体膜を形成すること、を含むことができる。この態様によれば、チタン酸鉛膜の上に、さらに強誘電体膜を形成することができ、その結果、さらに絶縁耐圧の向上した強誘電体キャパシタを形成することができる。
【００１２】
（Ｂ）本発明の強誘電体キャパシタの製造方法においては、前記チタン酸鉛膜は、溶液塗布法により形成されることができる。
【００１３】
本発明の強誘電体キャパシタは、強誘電体メモリ装置に使用することができる。
【００１４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１５】
［第１の実施の形態］
１．強誘電体キャパシタ
第１の実施の形態では、本発明による強誘電体キャパシタについて説明する。図１は、第１の実施の形態に係る強誘電体キャパシタを模式的に示す断面図である。
【００１６】
強誘電体キャパシタＣ１００は、基体１００の上に形成されている。ここで、基体１００とは、トランジスタ形成領域などを含む。強誘電体キャパシタＣ１００は、第１電極（下部電極）２０、強誘電体層３０および第２電極（上部電極）２２が順次積層されて、構成されている。強誘電体層３０は、チタン酸ジルコン酸鉛膜３２と、チタン酸鉛膜３４とが積層されて構成されている。
【００１７】
また、第１の実施の形態の強誘電体キャパシタＣ１００は、次の態様をとることができる。図２は、変形例にかかる強誘電体キャパシタＣ１１０を模式的に示す断面図である。
【００１８】
図２に示す強誘電体キャパシタＣ１１０は、強誘電体層３０の構成が異なる。強誘電体層３０は、チタン酸ジルコン酸鉛膜３２と、チタン酸鉛膜３４と、他の強誘電体膜３６とで構成されている。強誘電体膜３６は、たとえば、チタン酸ジルコン酸鉛膜や、ＳＢＴ膜などを用いることができる。
【００１９】
本実施の形態の強誘電体キャパシタＣ１００、Ｃ１１０によれば、強誘電体層３０は、チタン酸鉛膜３４を有している。チタン酸鉛膜３４は、残留分極が大きいため良好なヒステリシス特性を有する強誘電体キャパシタを提供することができる。また、強誘電体キャパシタＣ１１０においては、チタン酸鉛膜３４の上には他の強誘電体膜３６が形成されており、残留分極量の制御や、さらなる絶縁耐圧の向上を図ることができる。
【００２０】
２．強誘電体キャパシタの製造方法
次に、第１の実施の形態の強誘電体キャパシタの製造方法について図３，４を参照しながら説明する。図３，４は、本実施の形態にかかる強誘電体キャパシタの製造工程を模式的に示す断面図である。
【００２１】
まず、図３に示すように、基体１００の上に、第１電極２０を形成する。ここで、基体１００とは、トランジスタ形成領域などを含む。第１電極２０の形成方法は、特に限定されず、例えば気相法、液相法などを用いることができる。気相法としては、スパッタリング、真空蒸着、ＭＯＣＶＤなどを用いることができる。また、液相法としては、電解メッキ、無電解メッキなどを適用できる。第１の電極の材質は、特に限定されず、たとえばＡｌ、Ｎｉ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｉｒ，ＩｒＯｘ，Ｐｔ，Ｒｕ，ＲｕＯｘ，ＳｒＲｕＯｘ，ＬａＳｒＣｏＯｘである。第１電極の厚さは、たとえば１０〜４００ｎｍである。第１電極２０としては、特に白金の電極であることが好ましい。これは、後に第１電極２０の上に形成するチタン酸ジルコン酸鉛膜を良好に形成することができるためである。
【００２２】
次に、第１電極２０の上に、強誘電体層３０を形成する。具体的には、強誘電体層３０は、次のようにして形成する。
【００２３】
まず、第１電極２０の上に、チタン酸ジルコン酸鉛膜３２を形成する。チタン酸ジルコン酸層３２は、たとえば、ＣＶＤ法、溶液塗布法、蒸着法により形成されることができ、特に溶液塗布法で形成されることが好ましい。これは、（１１１）面に配向成長したチタン酸ジルコン酸鉛膜３２を形成することができるためである。また、溶液塗布法により形成する場合、原料溶液のジルコニウムとチタンの組成比（Ｚｒ／Ｔｉ）は、５０／５０〜２０／８０であることが好ましい。Ｚｒ／Ｔｉ＝５０／５０よりもチタンの割合が小さくなる場合、チタン酸鉛膜３４との格子定数の差が大きくなってしまう。そのため、緻密な柱状結晶のチタン酸鉛膜３４を形成することができない。また、Ｚｒ／Ｔｉ＝２０／８０よりもチタンの割合が大きくなる場合、緻密な柱状構造のチタン酸ジルコン酸鉛膜３２を形成することができない。チタン酸ジルコン酸鉛膜３２の厚さは、たとえば１０〜１００ｎｍ、好ましくは２０〜５０ｎｍである。
【００２４】
次に、チタン酸ジルコン酸鉛膜３２の上に、チタン酸鉛膜３４を形成する。こうして、チタン酸ジルコン酸鉛膜３２と、チタン酸鉛膜３４とからなる強誘電体層３０が形成される。チタン酸鉛膜３４は、たとえば、ＣＶＤ法、溶液塗布法、蒸着法により形成されることができ、特に、溶液塗布法により形成することが好ましい。チタン酸鉛膜３４の厚さは、たとえば１０〜１０００ｎｍ、好ましくは２０〜２００ｎｍである。
【００２５】
次に、チタン酸鉛膜３４の上に、第２電極２２を形成する。第２電極２２の形成方法および材質は、第１電極２０と同様にすることができる。第２電極２２の厚さは、たとえば１０〜４００ｎｍである。
【００２６】
次に、図４に示すように、第２電極２２の上に、所定のパターンを有するレジスト層Ｒ１を形成する。次に、図４に示すように、レジスト層Ｒ１をマスクとして、第２電極２２、強誘電体層３０および第１電極２０をエッチングして、強誘電体キャパシタＣ１００が形成される。このエッチングは、公知の方法を用いることができ、たとえば、ドライエッチング、ウエットエッチングである。ドライエッチングは、エッチングによる寸法変動が小さいという点で好ましい。その後、レジスト層Ｒ１を除去する。このようにして、第１の実施の形態にかかる強誘電体キャパシタを形成することができる。
【００２７】
また、強誘電体キャパシタＣ１１０を形成する場合は、チタン酸鉛膜３４を形成した後に、強誘電体膜３６を形成することにより強誘電体キャパシタＣ１１０が形成される。強誘電体膜３６としては、チタン酸ジルコン酸鉛膜や、ＳＢＴ膜などを形成することができる。ついで、強誘電体膜３６の上に、第２電極２２を形成し、パターニングすることにより、強誘電体キャパシタＣ１１０を形成することができる。強誘電体膜３６の膜厚は、例えば１０〜１００ｎｍとすることができる。
【００２８】
本実施の形態の強誘電体キャパシタの製造方法によれば、まず第１電極２０の上に、チタン酸ジルコン酸鉛膜３２が形成されている。チタン酸ジルコン酸鉛膜３２は、白金などからなる第１電極２０の上に結晶配向の揃った良好な膜を形成することができる。このように、良好に形成されたチタン酸ジルコン酸鉛膜３２上にチタン酸鉛膜３４を形成するために、（１１１）面に配向成長した緻密な膜のチタン酸鉛３４を形成することができる。たとえば、白金などの第１電極の上に、直接チタン酸鉛膜を形成する場合、白金とチタン酸鉛膜の格子定数の差が大きいために緻密な膜を形成できない。しかし、第１電極２０の上に、チタン酸ジルコン酸鉛膜３２を形成した後チタン酸鉛膜３４を形成する場合は、チタン酸ジルコン酸鉛膜３２が（１１１）面に配向成長した膜であるために、その上にチタン酸鉛膜３４を良好に形成することが容易となる。その結果、絶縁耐圧が向上し、残留分極の大きい強誘電体キャパシタＣ１００，Ｃ１１０を得ることができる。
【００２９】
［第２の実施の形態］
本発明の強誘電体メモリ装置は、上記強誘電体キャパシタＣ１００またはＣ１１０を含んで形成され、以下に示す各種の態様を取りうる。以下の強誘電体メモリ装置では、強誘電体キャパシタＣ１００を適用している。
【００３０】
（第１の強誘電体メモリ装置）
図５は、第１の強誘電体メモリ装置１０００を模式的に示す断面図である。この強誘電メモリ装置１０００は、強誘電体メモリ装置の制御を行うトランジスタ形成領域を有する。このトランジスタ形成領域が第１の実施の形態で述べた基体１００に相当する。
【００３１】
基体１００は、半導体基板１０にトランジスタ１２を有する。トランジスタ１２は、公知の構成を適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯＳＦＥＴを用いることができる。図示の例ではＭＯＳＦＥＴを用いており、トランジスタ１２は、ドレインおよびソース１４、１６と、ゲート電極１８とを有する。ドレインおよびソースの一方１４には電極１５が形成され、ドレインおよびソースの他方１６にはプラグ電極２６が形成されている。プラグ電極２６は、必要に応じてバリア層を介して強誘電体キャパシタＣ１００の第１電極２０に接続されている。そして、各メモリセルは、ＬＯＣＯＳあるいはトレンチアイソレーションなどの素子分離領域１７によって分離されている。トランジスタ１２などが形成された半導体基板１０上には、酸化シリコンなどの絶縁物からなる層間絶縁膜１９が形成されている。
【００３２】
強誘電体層３０は、図５の例では、チタン酸ジルコン酸鉛膜３２およびチタン酸鉛膜３４が順次積層されて構成されている。
【００３３】
この強誘電体メモリ装置１０００は、ＤＲＡＭセルと同様に、蓄積容量に情報としての電荷をため込む構造を有する。すなわち、メモリセルは、図６および図７に示すように、トランジスタと強誘電体キャパシタにより構成される。
【００３４】
図６は、メモリセルが１つのトランジスタ１２と１つの強誘電体キャパシタＣ１００とを有する、いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電体キャパシタＣ１００の一端は、ビット線ＢＬとの接続をオン・オフするトランジスタ１２を介してビット線に接続される。また、強誘電体キャパシタＣ１００の他端は、プレート線ＰＬと接続されている。そして、トランジスタ１２のゲートはワード線ＷＬに接続されている。ビット線ＢＬは、信号電荷を増幅するセンスアンプ２００に接続されている。
【００３５】
以下に、１Ｔ１Ｃセルにおける動作の例を簡単に説明する。
【００３６】
読み出し動作においては、ビット線ＢＬを０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トランジスタ１２をオンする。その後、プレート線ＰＬを０Ｖから電源電圧Ｖ_ＣＣ程度まで印加することにより、強誘電体キャパシタＣ１００に記憶した情報に対応した分極電荷量がビット線ＢＬに伝達される。この分極電荷量によって生じた微少電位変化を差動式センスアンプ２００で増幅することにより、記憶情報をＶ_ＣＣまたは０Ｖの２つの情報として読み出すことができる。
【００３７】
書き込み動作においては、ワード線ＷＬに電圧を印加し、トランジスタ１２をオン状態にした後、ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘電体キャパシタＣ１００の分極状態を変更し決定する。
【００３８】
図７は、２つのトランジスタ１２と２つの強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述した１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保持する構造を有する。すなわち、２Ｔ２Ｃセルでは、センスアンプ２００への２つの差動入力として、相補型にデータを書き込んだ２つのメモリセルから相補信号を入力し、データを検出する。このため、２Ｔ２Ｃセル内の２つの強誘電体キャパシタＣ１００は同じ回数の書き込みが行われるため、強誘電体キャパシタＣ１００の強誘電体膜の劣化状態が等しくなり、安定な動作が可能となる。
【００３９】
（第２の強誘電体メモリ装置）
図８および図９は、ＭＩＳトランジスタ型メモリセルを有する強誘電体メモリ装置２０００を示す。この強誘電体メモリ装置２０００は、ゲート絶縁層１３に強誘電体キャパシタＣ１００を直接接続する構造を有する。具体的には、半導体基板１０にソースおよびドレイン１４，１６が形成され、さらに、ゲート絶縁層１３上には、フローティングゲート電極（第１電極）２０、本発明に係る強誘電体層３０およびゲート電極（第２電極）２２が積層された強誘電体キャパシタＣ１００が接続されている。強誘電体層３０は、図１０の例においては、チタン酸ジルコン酸鉛膜３２およびチタン酸鉛膜３４が積層されて構成されている。この強誘電体メモリ装置２０００においては、半導体基板１０、ソース，ドレイン１４，１６およびゲート絶縁層１３が、第１の実施の形態で述べた基体１００に相当する。
【００４０】
また、この強誘電体メモリ装置２０００は、図９に示すように、ワード線ＷＬは各セルのゲート電極２２に接続され、ドレインはビット線ＢＬに接続されている。この強誘電体メモリ装置においては、データの書き込み動作は、選択するセルのワード線ＷＬとウェル（ソース）間に電界を印加することによって行われる。また、読み出し動作は、選択セルに対応するワード線ＷＬを選択し、選択セルのビット線ＢＬに接続したセンスアンプ２００によって各トランジスタを流れる電流量を検出することで行われる。
【００４１】
（第３の強誘電体メモリ装置）
図１０は、第３の強誘電体メモリ装置を模式的に示す図であり、図１１は、メモリセルアレイの一部を拡大して示す平面図であり、図１２は、図１２のＡ−Ａ線に沿った断面図である。平面図において、（）内の数字は最上層より下の層を示す。
【００４２】
この例の強誘電体メモリ装置３０００は、図１０に示すように、メモリセル１２０が単純マトリクス状に配列されたメモリセルアレイ１００Ａと、メモリセル（強誘電体キャパシタＣ１００）１２０に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路、例えば、第１信号電極（第１電極）２０を選択的に制御するための第１駆動回路１５０と、第２信号電極（第２電極）２２を選択的に制御するための第２駆動回路１５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００４３】
メモリセルアレイ１００Ａは、行選択のための第１信号電極（ワード線）２０と、列選択のための第２信号電極（ビット線）２２とが直交するように配列されている。すなわち、Ｘ方向に沿って第１信号電極２０が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って第２信号電極２２が所定ピッチで配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。
【００４４】
本実施の形態に係るメモリセルアレイ１００Ａは、図１１および図１２に示すように、絶縁性の基体１００上に、第１信号電極２０、本発明に係る強誘電体層３０および第２信号電極２２が積層され、第１信号電極２０，強誘電体層３０および第２信号電極２２によって強誘電体キャパシタ１２０が構成される。すなわち、第１信号電極２０と第２信号電極２２との交差領域において、それぞれ強誘電体キャパシタ１２０からなるメモリセルが構成されている。強誘電体層３０では、図１２の例においては、チタン酸ジルコン酸鉛膜３２と、チタン酸鉛膜３４とからなる。
【００４５】
また、強誘電体層３０と第２信号電極２２とからなる積層体の相互には、基体１００および第１信号電極２０の露出面を覆うように絶縁層３８が形成されている。絶縁層３８としては、強誘電体層３０より低誘電率の材質で形成されることが好ましい。これは、第１，第２信号電極２０，２２の浮遊容量を小さくすることができるためである。その結果、強誘電体メモリ装置３０００における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【００４６】
次に、強誘電体メモリ装置３０００における書き込み，読み出し動作の一例について述べる。
【００４７】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ_０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。さらにこのとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００４８】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ_０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００４９】
以上、蓄積容量型、ＭＩＳトランジスタ型および単純マトリクス型の強誘電体メモリ装置の例について述べたが、本発明の強誘電体メモリ装置はこれらに限定されず、他のタイプのメモリトランジスタにも適用できる。また、本実施形態の強誘電体キャパシタは、焦電型センサーや、バイモルフ型圧電アクチュエーターにも適用することができる。
【００５０】
次に、本実施の形態の実験例について説明する。
【００５１】
（実験例１）
実験例１では、以下に示す強誘電体キャパシタを製造した。まず、酸化シリコン膜が形成されているシリコン基板を基体として用意した。この基体の上に、下部電極をスパッタリング法により形成した。下部電極としては、チタン酸化膜と白金の積層膜を形成した。下部電極の膜厚は、チタン酸化膜４０ｎｍ、白金２００ｎｍであった。
【００５２】
ついで、下部電極の上にチタン酸ジルコン酸鉛の原料溶液（Ｚｒ／Ｔｉ＝３５／６５）を用いて溶液塗布法により塗布膜を形成した。この塗布膜を３４０℃で５分乾燥し、ついで、６００℃で１０分間酸素加熱することにより結晶化を行ない、チタン酸ジルコン酸鉛膜が形成された。チタン酸ジルコン酸鉛膜の膜厚は、５０ｎｍであった。
【００５３】
次に、チタン酸鉛膜の原料溶液を用いて、溶液塗布法により塗布膜を形成した。この塗布膜を、３４０℃で５分間加熱し、ついで、６００℃で１０間加熱することにより結晶化を行なった。これにより、膜厚が５０ｎｍのチタン酸鉛膜が形成された。この工程を引き続き２回繰り返すことにより、計１５０ｎｍの膜厚のチタン酸鉛膜が形成された。
【００５４】
次に、上部電極をスパッタリング法により形成した。上部電極としては、白金層を形成した。上部電極の膜厚は、２００ｎｍであった。
【００５５】
（実験例２）
実験例２では、以下に示す強誘電体キャパシタを製造した。まず、酸化シリコン膜が形成されているシリコン基板を基体として用意した。この基体の上に、下部電極を実験例１と同様に形成した。ついで、実験例１と同様にして、下部電極の上に第１のチタン酸ジルコン酸鉛膜およびチタン酸鉛膜を形成した。ついで、チタン酸鉛膜の上に、第１のチタン酸ジルコン酸鉛膜の形成と同様にして第２のチタン酸ジルコン酸鉛膜を形成した。第２のチタン酸ジルコン酸鉛膜の膜厚は、５０ｎｍとした。次に、実験例２と同様にして、上部電極をスパッタリングにより形成する。上部電極としては、白金層を形成した。
【００５６】
（比較例）
まず、実験例１と同様にして、シリコン基板の上に、白金からなる下部電極を形成した。次に、実験例１のチタン酸鉛膜の形成と同様にして、膜厚２００ｎｍのチタン酸鉛膜を形成した。ついで、上部電極を実験例１と同様にして形成した。
【００５７】
表１に実験例１、２と比較例により得られた強誘電体キャパシタの特性を評価した結果を示す。
【００５８】
【表１】

（結晶配向性）
実施例１，２では、（１１１）面に配向成長したチタン酸鉛膜が形成され、比較例では、ランダム配向のチタン酸鉛膜が形成されていた。このことについて、図１３（Ａ），（Ｂ）を参照しながら説明する。図１３（Ａ）は、実験例１により形成された強誘電体キャパシタのＸ線回折パターンを示し、図１３（Ｂ）は、比較例により形成された強誘電体キャパシタのＸ線回折パターンを示す。図１３（Ａ）から明らかなように、実験例１で得られた強誘電体キャパシタは、３８〜４０ｄｅｇにのみピークを有している。これは、（１１１）面に配向成長したチタン酸鉛膜が形成されていることを示し、良好な膜が形成されていることがわかった。これに対して、図１３（Ｂ）では、幅広い範囲に渡り種々のピークが見られ、ランダム配向のチタン酸鉛膜が形成されていることがわかる。
【００５９】
（強誘電体層断面組織写真）
図１４（Ａ），（Ｂ）に、実験例１および比較例により形成された強誘電体層の断面組織図を示し、図１４（Ｂ）は、比較例による強誘電体層の断面を示すＳＥＭ（Ｓｃａｎｎｉｎｇｅｌｅｃｔｒｏｎｍｉｃｒｏｓｃｏｐｅ）写真である。図１４（Ｂ）より明らかなように、比較例の強誘電体膜は、粒状の結晶からなる層となっており緻密な膜を形成できていないことがわかる。一方、図１４（Ａ）に示すように、実験例１の強誘電体膜は、柱状の結晶からなる層となっており緻密な膜が形成されていることがわかる。
【００６０】
（絶縁耐圧および残留分極）
表１からわかるように、比較例の絶縁耐圧が０．５Ｖであるのに対して、実験例１，２の絶縁耐圧は、１０および１２Ｖであった。これにより、本実施の形態の強誘電体キャパシタの効果が認められた。また、実験例１と、実験例２とを比較すると、実験例２の強誘電体キャパシタは、絶縁耐圧がさらに向上していることが認められた。
【００６１】
比較例による強誘電体キャパシタの残留分極は、測定が不可能であったのに対して、実験例１、２による強誘電体キャパシタの残留分極は、４５μｍ／ｃｍ^２および４０μｍ／ｃｍ^２であった。これにより、本実施の形態の強誘電体キャパシタの効果が認められた。
【図面の簡単な説明】
【図１】第１の実施の形態の強誘電体キャパシタを模式的に示す断面図。
【図２】第１の実施の形態の変形例にかかる強誘電体キャパシタを模式的に示す断面図。
【図３】図１の強誘電体キャパシタの製造方法の一工程を模式的に示す断面図。
【図４】図１の強誘電体キャパシタの製造方法の一工程を模式的に示す断面図。
【図５】第１の強誘電体メモリ装置を模式的に示す断面図。
【図６】図５に示す強誘電体メモリ装置を適用した１Ｔ１Ｃ方式のメモリセルを示す図。
【図７】図５に示す強誘電体メモリ装置を適用した２Ｔ２Ｃ方式のメモリセルを示す図。
【図８】第２の強誘電体メモリ装置を模式的に示す断面図。
【図９】図８に示す強誘電体メモリ装置を適用したメモリセルを示す図。
【図１０】第３の強誘電体メモリ装置を模式的に示す図。
【図１１】図１０に示す強誘電体メモリ装置のメモリセルアレイを示す平面図。
【図１２】図１０のＡ−Ａ線に沿った部分を模式的に示す断面図。
【図１３】実験例１および比較例による強誘電体キャパシタのＸ線回折パターンを示す図。
【図１４】実験例１および比較例による強誘電体キャパシタの断面を示す写真。
【符号の説明】
２０第１電極（下部電極）、２２第２電極（上部電極）、３０強誘電体層、３２チタン酸ジルコン酸鉛膜、３４チタン酸鉛膜、Ｒ１レジスト層、１００基体Ｃ１００，Ｃ１１０強誘電体キャパシタ１０００，２０００，３０００強誘電体メモリ装置

Claims

第１電極と、強誘電体層と、第２電極とが積層された強誘電体キャパシタであって、
前記強誘電体層は、前記第１電極の上のチタン酸ジルコン酸鉛膜と、前記チタン酸ジルコン酸鉛膜の上に形成されたチタン酸鉛膜と、を含む、強誘電体キャパシタ。
請求項１において、
前記強誘電体層は、さらに、前記チタン酸鉛膜の上に強誘電体膜を有する、強誘電体キャパシタ。
請求項１または２において、
前記第１電極は、白金または白金を含む合金層である、強誘電体キャパシタ。
（ａ）第１電極を形成し、
（ｂ）前記第１電極の上に強誘電体層を形成し、
（ｃ）前記強誘電体層の上に、第２電極を形成すること、を含む、強誘電体キャパシタの製造方法であって、
前記（ｂ）は、
（ｂ−１）前記第１電極の上に、チタン酸ジルコン酸鉛膜を形成し、
（ｂ−２）前記チタン酸ジルコン酸鉛膜の上に、チタン酸鉛膜を形成すること、を含む、強誘電体キャパシタの製造方法。
請求項４において、
前記（ｂ）は、
（ｂ−３）前記チタン酸鉛膜の上に、強誘電体膜を形成すること、を含む、強誘電体キャパシタの製造方法。
請求項４または５において、
前記チタン酸鉛膜は、溶液塗布法により形成される、強誘電体キャパシタの製造方法。
請求項１〜３に記載の強誘電体キャパシタを含む、強誘電体メモリ装置。
請求項７において、
トランジスタ形成領域を構成する前記基体を含み、該基体上に所定パターンで配置された前記強誘電体キャパシタを有する、蓄積容量型の強誘電体メモリ装置。
請求項７において、
半導体基板上に形成されたゲート絶縁層に前記キャパシタ構造が接続された、ＭＩＳトランジスタ型の強誘電体メモリ装置。
請求項７において、
前記強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含む、強誘電体メモリ装置。