JP2002359360A

JP2002359360A - 強誘電体メモリ及びその製造方法

Info

Publication number: JP2002359360A
Application number: JP2002098318A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-30
Filing date: 2002-04-01
Publication date: 2002-12-13

Abstract

(57)【要約】【課題】精密な加工が可能な強誘電体メモリ及びその
製造方法を提供することにある。【解決手段】強誘電体材料膜１４を、レジスト１６を
マスクとして、エッチングによりパターニングする。強
誘電体材料膜１４のエッチングに伴って生じた二次生成
物からなる堆積物１８であって、レジスト１６の側面に
付着した堆積物１８を除去する。エッチングによってレ
ジスト１６の厚みを減少させ、堆積物１８の一部をレジ
スト１６の上面に倒し、レジスト１６の上面で堆積物１
８の一部をエッチングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ及
びその製造方法に関する。

【０００２】

【背景技術】強誘電体メモリ（ＦｅＲＡＭ）は、キャパ
シタ部分に強誘電体膜を用い、その自発分極によりデー
タを保持するものである。その形成には、ドライエッチ
ングが適用されている。キャパシタ部分を構成する材料
は、エッチングに用いられるガスに対しての反応性が低
いため、物理的作用を高めたエッチング（スパッタエッ
チング）を行うことが知られている。この場合、エッチ
ングにより生じる二次生成物は気相中に除去されずに、
レジスト等の側壁に再付着してしまう。特開平１１−１
２６７７８号公報には、化学的又は機械的研磨によっ
て、再付着物を除去することが記載されているが、これ
は非常に困難な方法である。あるいは、化学的作用を高
めたエッチングを行うと、レジストが後退しながらエッ
チングが進行するので、エッチング精度が悪くなるとい
う問題があった。

【０００３】本発明は、この問題点を解決するものであ
り、その目的は、精密な加工が可能な強誘電体メモリ及
びその製造方法を提供することにある。

【０００４】

【課題を解決するための手段】（１）本発明に係る強誘
電体メモリの製造方法は、（ａ）強誘電体材料膜を、レ
ジストをマスクとして、エッチングによりパターニング
し、（ｂ）前記強誘電体材料膜のエッチングに伴って生
じた二次生成物からなる堆積物であって、前記レジスト
の側面に付着した堆積物を除去することを含み、前記
（ｂ）工程は、エッチングによって前記レジストの厚み
を減少させ、前記堆積物の一部を前記レジストの上面に
倒し、前記レジストの上面で前記堆積物の前記一部をエ
ッチングすることを含む。

【０００５】本発明によれば、（ａ）工程でレジストの
側面に堆積物が付着してもよいので、強誘電体材料膜を
精密にパターニングすることができる。また、（ｂ）工
程で、堆積物を簡単に除去することができる。

【０００６】（２）この強誘電体メモリの製造方法にお
いて、前記（ｂ）工程は、前記堆積物を前記レジストの
前記側面上においてエッチングすることを含んでもよ
い。

【０００７】これによれば、堆積物の除去を促進するこ
とができる。

【０００８】（３）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程のエッチングで、フロン系ガス及
びＡｒガスの混合ガスであって、前記フロン系ガスの流
量比が１０％以上３０％以下である混合ガスを使用して
もよい。

【０００９】（４）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程で、前記強誘電体材料膜のエッチ
ング量ａと、前記レジストのエッチング量ｂとが、０．７≦ａ／ｂとなる条件でエッチングを行ってもよい。

【００１０】（５）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程終了時に、前記レジストの側面の
テーパ角が８０°以上になるようにエッチングを行って
もよい。

【００１１】これによれば、（ｂ）工程で、堆積物を除
去しやすくなる。

【００１２】（６）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程で行うエッチングは、アンダーエ
ッチングであり、前記強誘電体材料膜下の下地層が露出
しないように、エッチング対象領域上にアンダーエッチ
ング残膜を形成してもよい。

【００１３】これによれば、下地層がエッチングされな
いので、下地層のエッチングに伴って生じる二次性生物
がレジストに堆積しない。

【００１４】（７）この強誘電体メモリの製造方法にお
いて、前記アンダーエッチング残膜を、平均値におい
て、エッチング前の前記強誘電体材料膜の厚みの１０％
以下であって０％より大きい厚みになるように形成して
もよい。

【００１５】これによれば、アンダーエッチング残膜が
薄いので、これをその後の工程で簡単に除去することが
できる。

【００１６】（８）この強誘電体メモリの製造方法にお
いて、前記（ｂ）工程で、前記アンダーエッチング残膜
をエッチングしてもよい。

【００１７】（９）この強誘電体メモリの製造方法にお
いて、前記（ｂ）工程のエッチングは、少なくともＯ₂
ガスを含むガスを使用し、１．０Ｐａ以下の圧力で、１
００Ｗ以上２００Ｗ以下のバイアスで行ってもよい。

【００１８】（１０）本発明に係る強誘電体メモリは、
上記方法により製造されたものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１（Ａ）〜図４は、本発
明を適用した強誘電体メモリの製造方法を示す図であ
る。強誘電体メモリは、不揮発性半導体記憶装置であ
る。情報の記憶の最小単位は、メモリセルであり、例え
ば一つのトランジスタと一つのキャパシタ部分が組み合
わされてメモリセルが構成されている。このような複数
のメモリセルが並べられてメモリアレイを構成すること
ができる。この場合、複数のメモリセルは規則正しく、
複数行複数列で並べることができる。

【００２０】本実施の形態では、基板１０上に強誘電体
メモリを形成する。基板１０は、Ｓｉ基板とその上に形
成されたＳｉＯ₂膜から構成されていてもよい。基板１
０（そのＳｉ基板）には、トランジスタ等の機能デバイ
スが形成されている。トランジスタの形成には、公知の
方法を適用すればよい。

【００２１】強誘電体メモリのキャパシタ部分の製造方
法を説明する。例えば、図１（Ａ）に示すように、基板
１０（そのＳｉＯ₂膜）上に、下部電極材料膜１２を形
成し、その上に強誘電体材料膜１４を形成する。

【００２２】下部電極材料膜１２は、Ｐｔ又はＩｒ等の
貴金属や、その酸化物（ＩｒＯ_x等）で形成してもよ
い。また、下部電極材料膜１２は、単層でもよいし積層
した複数層でもよい。下部電極材料膜１２は、その上に
ＳＢＴ（Strontium Bismuth Tantalates）を成膜する場
合には、Ｐｔで形成することが考えられる。本実施の形
態では、基板１０（そのＳｉＯ₂膜）上にＴｉ膜をスパ
ッタで形成し、これを酸化炉で酸化することによりＴｉ
Ｏ_x膜（例えば約４０ｎｍの厚み）を形成し、その上に
Ｐｔ膜（例えば約２００ｎｍの厚み）をスパッタにより
形成する。こうして、ＴｉＯ_x膜及びその上のＰｔ膜か
らなる下部電極材料膜１２を形成する。下部電極材料膜
１２の厚みは、バリヤ性能（厚いほどよい）及びエッチ
ングされやすさ（薄いほどよい）を考慮して決める。

【００２３】強誘電体材料膜１４の材料は、ＰＺＴ（Le
ad Zirconate Titanate）、ＳＢＴ（Strontium Bismuth
Tantalates）、ＢＳＴ（Barium Strontium Titanate）
などである。成膜方法として、溶液塗布法（ゾル・ゲル
法及びＭＯＤ（Metal Organic Decomposition）法を含
む。）、スパッタ法又はＣＶＤ（Chemical Vapor Depos
ition）法（ＭＯＣＶＤ（Metal Organic Chemical Vapo
r Deposition）法を含む。）などがある。本実施の形態
では、ＳＢＴを材料として、約１２０ｎｍの厚みで強誘
電体材料膜１４を形成する。

【００２４】次に、図１（Ｂ）に示すように、強誘電体
材料膜１４上にレジスト１６を形成する。レジスト１６
は、周知の方法でパターニングする。詳しくは、複数の
強誘電体部２２（図１（Ｃ）参照）の形成領域を覆うよ
うにレジスト１６を形成する。本実施の形態では、８０
０ｎｍの厚みでレジスト１６を形成する。

【００２５】そして、レジスト１６をマスクとして、強
誘電体材料膜１４をエッチングによりパターニングす
る。エッチングにはドライエッチングを適用することが
できる。ドライエッチングでは、ＩＣＰ（Inductively
Coupled Plasma）などの高密度プラズマを用いてもよ
い。このエッチングで、フロン系ガス（ＣＦ₄ガスやＣ
ＨＦ₃ガス等）及びＡｒガスの混合ガスであって、フロ
ン系ガスの流量比が１０％以上３０％以下である混合ガ
スを使用してもよい。フロン系ガスの流量比が３０％を
超えると、エッチング選択比が小さくなって強誘電体材
料膜１４をエッチングしにくくなる。また、フロン系ガ
スの流量比が１０％より小さくなると、後述する堆積物
１８が厚くなりすぎて除去しにくくなる。なお、エッチ
ング選択比は、強誘電体材料膜１４のエッチング量をａ
とし、レジスト１６のエッチング量をｂとして、ａ／ｂ
で示される。エッチング選択比が、０．７≦ａ／ｂ程度となる条件でエッチングを行ってもよい。また、エ
ッチングを、１．０Ｐａ以下の圧力で行えば、エッチン
グレート及びエッチング選択比が向上する。

【００２６】例えば、ＣＦ₄ガスとＡｒガスとが、流量
比において、ＣＦ₄：Ａｒ＝２：８程度となる混合ガスを使用し、０．６Ｐａの圧力、９０
０Ｗのソースパワー、４５０Ｗのバイアスでエッチング
を行ってもよい。この場合、エッチング選択比は、０．
７以上になる。

【００２７】本実施の形態によれば、強誘電体材料膜１
４を精密にパターニングすることができる。そして、エ
ッチング終了時に、強誘電体部２２のテーパ角αを８０
°以上にすることができる（図１（Ｃ）参照）。一方、
上述した条件でエッチングを行うと、図１（Ｃ）に示す
ように、強誘電体材料膜１４のエッチングに伴って生じ
た二次生成物からなる堆積物１８がレジスト１６の側面
に形成される。ただし、堆積物１８を１０ｎｍ以下にす
る。

【００２８】また、本実施の形態では、強誘電体材料膜
１４をアンダーエッチングする。アンダーエッチングを
適用して、下部電極材料膜１２が露出しないようにす
る。これにより、下部電極材料膜１２のエッチングに伴
う二次生成物が、強誘電体部２２に堆積しない。したが
って、上部電極２８及び下部電極２６（図４参照）がシ
ョートすることがない。

【００２９】こうして、図１（Ｃ）に示すように、複数
の強誘電体部２２と、アンダーエッチング残膜２０とを
形成する。アンダーエッチング残膜２０は、強誘電体部
２２以外の領域（強誘電体部２２の間や強誘電体部２２
の周囲の領域）に形成されている。アンダーエッチング
残膜２０は、エッチング装置の精度に応じて可能な限り
薄くしてもよい。例えば、±１０％のエッチングレート
均一性を示すエッチング装置を使用する場合には、アン
ダーエッチング残膜２０の厚みｔを、平均値において、
エッチング前の強誘電体材料膜１４の厚みＴの１０％程
度の厚みにする。または、平均値において、０＜ｔ≦０．１×Ｔの関係が成立してもよい。本実施の形態では、０＜ｔ≦２０ｎｍ程度となるようにアンダーエッチング残膜２０が形成さ
れている。

【００３０】次に、レジスト１６の側面に付着した堆積
物１８を除去する。本実施の形態では、図２（Ａ）に示
すように、レジスト１６の厚みを減少させ、図２（Ｂ）
に示すように、堆積物１８をレジスト１６の上面に倒
し、図２（Ｃ）に示すように堆積物１８を除去する。レ
ジスト１６は、主として化学的作用によってエッチング
されるのに対して、堆積物１８は、主として物理的作用
によってエッチングされる。

【００３１】レジスト１６の厚みは、エッチングによっ
て減少させる。また、堆積物１８の除去もエッチングで
行う。これらのエッチングには、上述した強誘電体材料
膜１４をエッチングするときの装置を使用してもよい
し、ＲＩＥモードを持つアッシング装置を使用してもよ
い。本実施の形態では、少なくともＯ₂ガスを含むガス
を使用する。ガスには、フロン系ガス（ＣＦ₄等）やＮ₂
ガスを添加してもよい。また、エッチングは、１００Ｗ
以上２００Ｗ以下のバイアスで行う。１００Ｗ未満であ
ると、堆積物１８の除去効果が小さすぎる。２００Ｗを
超えると、下部電極材料膜１２のエッチングに伴う二次
生成物が強誘電体部２２に付着する。

【００３２】エッチングの条件として、圧力が高圧にな
るほど、物理的作用が下がって堆積物１８の除去効果は
下がり、レジスト１６のエッチングレートが上がる。本
実施の形態では、エッチング条件を、１．０Ｐａ以下の
圧力とする。これにより、遅くともレジスト１６がなく
なる前に堆積物１８の除去を終わらせることができる。
こうすることで、堆積物１８の除去作用中に、強誘電体
部２０がレジスト１６で覆われているので、強誘電体部
２０にダメージを与えない。

【００３３】本実施の形態では、堆積物１８を除去する
ためのエッチングによって、アンダーエッチング残膜２
０を除去する。エッチングによって、アンダーエッチン
グ残膜２０の下にある下部電極材料膜１２をエッチング
してもよい。この場合、２００Ｗ以下のバイアスで行え
ば、下部電極材料膜１２のエッチングに伴う二次生成物
が強誘電体部２２に付着しない。

【００３４】具体的なエッチング条件は、０₂ガスを使
用し、０．８Ｐａの圧力、９００Ｗのプラズマパワー、
１００Ｗのバイアスであってもよい。その場合、レジス
トエッチングレートは、約１．５μｍ／ｍｉｎとなり、
アンダーエッチング残膜２０のエッチングレートは、４
０ｎｍ／ｍｉｎとなる。この条件では、レジスト１６及
びアンダーエッチング残膜２０を約３５秒で完全に除去
することができる。また、堆積物１８を除去することが
できる。アンダーエッチング残膜２０の厚みが２０ｎｍ
であったとすると、下部電極膜１２も最大で約５ｎｍエ
ッチングされることとなるが、その二次生成物は強誘電
体部２２に付着しない。

【００３５】堆積物１８は、レジスト１６の側面に付着
したままでもエッチングされる。例えば、化学的作用で
エッチングされる。また、レジスト１６の側面にテーパ
（例えば８０°程度）が付されていれば、物理的作用に
よっても堆積物１８がエッチングされる。同様に、強誘
電体部２２の側面に、アンダーエッチング残膜１４及び
下部電極材料膜１２のエッチングに伴って生じる二次生
成物が付着しても、これらの除去は可能である。

【００３６】こうして、図３（Ａ）に示すように、複数
の強誘電体部２２を、露出した下部電極材料膜１２上に
形成することができる。なお、堆積物１８の除去後に残
ったレジスト１６を、Ｏ₂アッシングなどによって除去
してもよい。

【００３７】次に、下部電極材料膜１２をエッチングす
る。そのため、例えば図３（Ｂ）に示すように、下部電
極材料膜１２上にレジスト２４を形成する。レジスト２
４は、周知の方法でパターニングする。また、レジスト
２４は、複数の強誘電体部２２を覆うように形成する。
すなわち、複数の強誘電体部２２を囲む領域が１つの非
エッチング領域となるように、レジスト２４が設けられ
る。

【００３８】そして、レジスト２４をマスクとして、下
部電極材料膜１２をエッチングする。エッチングにはド
ライエッチングを適用することができる。ドライエッチ
ングでは、ＩＣＰ（Inductive Coupled Plasma）などの
高密度プラズマを用いてもよい。本実施の形態では、Ｃ
ｌ₂ガスとＡｒガスとが、流量比において、Ｃｌ₂：Ａｒ＝３：２程度となる混合ガスを使用し、１．０Ｐａ以下の圧力で
エッチングを行った。こうして、図３（Ｃ）に示すよう
に、下部電極２６を形成する。１つの下部電極２６上に
複数の強誘電体部２２が位置している。なお、変形例と
して、下部電極２６を形成した後に、強誘電体部２２を
形成してもよい。

【００３９】次に、図４に示すように、上部電極２８を
形成し、絶縁膜（層間絶縁膜）３０を形成する。絶縁膜
３０には、コンタクトホールを形成してコンタクト層３
２及び配線層３４を形成する。

【００４０】変形例として、図５に示すように、先に上
部電極２８を形成してもよい。すなわち、下部電極材料
膜１２及び強誘電体材料膜１４を形成し、強誘電体材料
膜１４上に上部電極材料膜を形成し、この上部電極材料
膜をパターニングして上部電極２８を形成してもよい。
例えば、Ｐｔ膜を、スパッタ等によって約２００ｎｍ形
成し、レジストを約１．０μｍ塗布し、Ｐｔ膜のエッチ
ングを行って上部電極２８を形成する。エッチング条件
は、例えば、Ｃｌ₂／Ａｒガス（３：２の流量比）を使
用し、０．６Ｐａの圧力で、９００Ｗのプラズマソース
で、４５０Ｗのバイアスとする。この場合、エッチング
選択比は、０．５である。こうして、上部電極２８を形
成し、図１（Ｂ）に示す工程と同様に、レジスト１６を
設けて、強誘電体材料膜１４をエッチングする。この場
合、図２（Ａ）〜図２（Ｃ）に示す工程で、レジスト１
６がなくなっても、上部電極２８によって強誘電体部２
２が覆われているので、強誘電体部２２がダメージを受
けない。

【００４１】こうして、図４に示す強誘電体メモリを製
造することができる。本実施の形態に係る強誘電体メモ
リは、下部電極２６と、下部電極２６上に形成された複
数の強誘電体部２２と、各強誘電体部２２上の上部電極
２８とを有する。１つの下部電極２６上に複数の強誘電
体部２２が配置されている。その他の構成は、上述した
製造方法の結果として得られる内容が該当する。

【００４２】図６は、本発明を適用した実施の形態に係
る強誘電体メモリ装置を模式的に示す断面図である。強
誘電体メモリ装置は、電界効果型トランジスタ１２０
と、キャパシタ１３０とを有する。

【００４３】電界効果型トランジスタ（以下「トランジ
スタ」という）１２０は半導体基板１１０の上に形成さ
れ、かつ、トランジスタ１２０の形成領域は素子分離領
域１１２によって画定されている。トランジスタ１２０
は、ゲート絶縁層１２２と、ゲート電極１２４と、ソー
ス／ドレイン領域１２６とを有する。半導体基板１１０
の上には、トランジスタ１２０を覆うようにして、第１
の層間絶縁層１４０が形成されている。

【００４４】キャパシタ１３０は、第１の層間絶縁層１
４０の上に形成されている。キャパシタ１３０は、下部
電極１３２、強誘電体部１３４および上部電極１３６が
順次積層して、構成されている。

【００４５】キャパシタ１３０の一部（例えば上部電極
１３６）上にバリヤ層（図示せず）が形成されている。
バリヤ層は、水素をブロックして、強誘電体部１３４が
水素と接触するのを防止する機能を有する。すなわち、
バリヤ層は、強誘電体部１３４が水素によって還元され
るのを防止する機能を有する。バリヤ層を、キャパシタ
１３０の側面にも形成すれば、強誘電体部１３４の構成
物質が第２の層間絶縁層１６０に拡散するのを防止する
機能も有する。バリヤ層は、第１の層間絶縁層１４０の
上にも形成されている。バリヤ層の上には、第２の層間
絶縁層１６０が形成されている。

【００４６】第２の層間絶縁層１６０を貫通するように
して、第１のスルーホール１７０が形成されている。ま
た、第２の層間絶縁層１６０、バリヤ層および第１の層
間絶縁層１４０を貫通するようにして、第２のスルーホ
ール１７２および第３のスルーホール１７４が形成され
ている。第１〜第３のスルーホール１７０，１７２，１
７４内には、それぞれ、第１〜第３のコンタクト層１８
０，１８２，１８４が形成されている。また、第２の層
間絶縁層１６０の上には、第１のコンタクト層１８０と
第２のコンタクト層１８４とを接続するための局所配線
層１９０が形成されている。また、第２の層間絶縁層１
６０の上には、第３のコンタクト層１８４と電気的に接
続されているビット配線層１９２が形成されている。

【００４７】図７（Ａ）は、本発明を適用した他の実施
の形態に係る強誘電体メモリ装置を模式的に示す平面図
であり、図７（Ｂ）は、図７（Ａ）のVIIＢ−VIIＢ線に
沿って強誘電体メモリ装置の一部を模式的に示す断面図
である。

【００４８】本実施の形態の強誘電体メモリ装置は、メ
モリセルアレイ２００と、周辺回路部２０２とを有す
る。そして、メモリセルアレイ２００と周辺回路部２０
２とは、異なる層に形成されている。周辺回路部２０２
は、メモリセルアレイ２００の外側の領域において形成
されている。具体的には、周辺回路部の形成領域Ａ２０
２（図７（Ｂ）参照）は、メモリセルアレイの形成領域
Ａ２００（図７（Ｂ）参照）の外側の領域において設け
られている。この例では、下層に周辺回路部２０２が、
上層にメモリセルアレイ２００が形成されている。周辺
回路部２０２の具体例としては、Ｙゲート、センスアン
プ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレス
デコーダまたはアドレスバッファを挙げることができ
る。

【００４９】メモリセルアレイ２００は、行選択のため
の下部電極（ワード線）２１２と、列選択のための上部
電極（ビット線）２１６とが直交するように配列されて
いる。なお、信号電極は、上記の逆でもよく、下部電極
がビット線、上部電極がワード線でもよい。

【００５０】そして、図７（Ｂ）に示すように、下部電
極２１２と上部電極２１６との間には強誘電体材料膜２
１４が配置されている。従って、下部電極２１２と上部
電極２１６との交差領域において、キャパシタ部分を含
むメモリセルが構成されている。

【００５１】そして、下部電極２１２、強誘電体材料膜
２１４および上部電極２１６を覆うように、絶縁層から
なる第１保護層２１８が形成されている。さらに、第２
配線層２２２を覆うように第１保護層２１８上に絶縁性
の第２保護層２２０が形成されている。

【００５２】周辺回路部２０２は、図７（Ａ）に示すよ
うに、前記メモリセルに対して選択的に情報の書き込み
もしくは読み出しを行うための各種回路を含み、例え
ば、下部電極２１２を選択的に制御するための第１駆動
回路２２４と、上部電極２１６を選択的に制御するため
の第２駆動回路２２６と、センスアンプなどの信号検出
回路（図示せず）とを含む。

【００５３】また、周辺回路部２０２は、図７（Ｂ）に
示すように、半導体基板２４０上に形成されたＭＯＳト
ランジスタ２３０を含む。ＭＯＳトランジスタ２３０
は、ゲート絶縁層２３２，ゲート電極２３４およびソー
ス／ドレイン領域２３６を有する。各ＭＯＳトランジス
タ２３０は素子分離領域２４２によって分離されてい
る。ＭＯＳトランジスタ２３０が形成された半導体基板
２４０上には、第１層間絶縁層２１０が形成されてい
る。そして、周辺回路部２０２とメモリセルアレイ２０
０とは、第１配線層２２２によって電気的に接続されて
いる。

【００５４】次に、本実施の形態の強誘電体メモリ装置
における書き込み，読み出し動作の一例について述べ
る。

【００５５】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ₀」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。

【００５６】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ₀」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。

【００５７】以上の構成の強誘電体メモリ装置によれ
ば、メモリセルアレイ２００の下には、周辺回路部が形
成されていない。このため、第１層間絶縁層２１０の下
の基体は平坦であるため、第１層間絶縁層２１０の堆積
時の膜厚を一定にし易い。第１層間絶縁層２１０の堆積
時の膜厚が一定であるほど、第１層間絶縁層２１０の平
坦化が容易となる。その結果、所定のパターンを有する
メモリセルアレイ２００を容易に形成することができ
る。

【００５８】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。

【図面の簡単な説明】

【図１】図１（Ａ）〜図１（Ｃ）は、本発明の実施の形
態に係る強誘電体メモリの製造方法を示す図である。

【図２】図２（Ａ）〜図２（Ｃ）は、本発明の実施の形
態に係る強誘電体メモリの製造方法を示す図である。

【図３】図３（Ａ）〜図３（Ｃ）は、本発明の実施の形
態に係る強誘電体メモリの製造方法を示す図である。

【図４】図４は、本発明の実施の形態に係る強誘電体メ
モリを示す図である。

【図５】図５は、本発明の実施の形態の変形例に係る強
誘電体メモリの製造方法を示す図である。

【図６】図６は、本発明の実施の形態に係る強誘電体メ
モリ装置を示す図である。

【図７】図７（Ａ）及び図７（Ｂ）は、本発明の実施の
形態に係る強誘電体メモリ装置を示す図である。

【符号の説明】

１２下部電極材料膜（下地層）１４強誘電体材料膜１６レジスト１８堆積物２０アンダーエッチング残膜２２強誘電体部

フロントページの続きＦターム(参考） 5F004 AA14 BA04 BA20 BD01 BD03 DA01 DA16 DA23 DB00 DB13 EA13 EB08 5F083 FR01 FR02 HA02 JA14 JA15 JA17 JA38 JA42 JA43 LA03 LA04 LA05 LA07 MA06 MA18 MA19 MA20 PR03 PR42 PR52

Claims

【特許請求の範囲】

【請求項１】（ａ）強誘電体材料膜を、レジストをマ
スクとして、エッチングによりパターニングし、（ｂ）前記強誘電体材料膜のエッチングに伴って生じた
二次生成物からなる堆積物であって、前記レジストの側
面に付着した堆積物を除去することを含み、前記（ｂ）工程は、エッチングによって前記レジストの
厚みを減少させ、前記堆積物の一部を前記レジストの上
面に倒し、前記レジストの上面で前記堆積物の前記一部
をエッチングすることを含む強誘電体メモリの製造方
法。
【請求項２】請求項１記載の強誘電体メモリの製造方
法において、前記（ｂ）工程は、前記堆積物を前記レジストの前記側
面上においてエッチングすることを含む強誘電体メモリ
の製造方法。
【請求項３】請求項１又は請求項２記載の強誘電体メ
モリの製造方法において、前記（ａ）工程のエッチングで、フロン系ガス及びＡｒ
ガスの混合ガスであって、前記フロン系ガスの流量比が
１０％以上３０％以下である混合ガスを使用する強誘電
体メモリの製造方法。
【請求項４】請求項３記載の強誘電体メモリの製造方
法において、前記（ａ）工程で、前記強誘電体材料膜のエッチング量
ａと、前記レジストのエッチング量ｂとが、０．７≦ａ／ｂとなる条件でエッチングを行う強誘電体メモリの製造方
法。
【請求項５】請求項３又は請求項４記載の強誘電体メ
モリの製造方法において、前記（ａ）工程終了時に、前記レジストの側面のテーパ
角が８０°以上になるようにエッチングを行う強誘電体
メモリの製造方法。
【請求項６】請求項１から請求項５のいずれかに記載
の強誘電体メモリの製造方法において、前記（ａ）工程で行うエッチングは、アンダーエッチン
グであり、前記強誘電体材料膜下の下地層が露出しない
ように、エッチング対象領域上にアンダーエッチング残
膜を形成する強誘電体メモリの製造方法。
【請求項７】請求項６記載の強誘電体メモリの製造方
法において、前記アンダーエッチング残膜を、平均値において、エッ
チング前の前記強誘電体材料膜の厚みの１０％以下であ
って０％より大きい厚みになるように形成する強誘電体
メモリの製造方法。
【請求項８】請求項６又は請求項７記載の強誘電体メ
モリの製造方法において、前記（ｂ）工程で、前記アンダーエッチング残膜をエッ
チングする強誘電体メモリの製造方法。
【請求項９】請求項１から請求項８のいずれかに記載
の強誘電体メモリの製造方法において、前記（ｂ）工程のエッチングは、少なくともＯ₂ガスを
含むガスを使用し、１．０Ｐａ以下の圧力で、１００Ｗ
以上２００Ｗ以下のバイアスで行う強誘電体メモリの製
造方法。
【請求項１０】請求項１から請求項８のいずれかに記
載の方法により製造された強誘電体メモリ。