JP2001168293A

JP2001168293A - メモリデバイス及びその製造方法並びに電子機器

Info

Publication number: JP2001168293A
Application number: JP34953399A
Authority: JP
Inventors: Kazunori Sakurai; 和徳桜井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-12-08
Filing date: 1999-12-08
Publication date: 2001-06-22
Anticipated expiration: 2019-12-08
Also published as: JP3606367B2

Abstract

(57)【要約】【課題】各線状電極間距離が小さく、大容量メモリ
及び小型化が実現できると共に、精度よく確実に周辺回
路へ接続が可能な単純マトリクス構造のメモリデバイス
及びその製造技術を提供する。【解決手段】第１の線状電極と、前記第１の線状電極
上に形成されたメモリ層と、前記メモリ層上に形成さ
れ、前記第１の線状電極に直交する第２の線状電極とを
備えており、前記第１の線状電極と前記第２の線状電極
が積層方向に重なる各交差部にメモリセルが形成される
単純マトリクス構造のメモリデバイスであって、前記第
１の線状電極及び前記第２の線状電極それぞれに、周辺
回路と接続するための接続端子を設け、該接続端子の少
なくとも１つを、前記メモリセル間に配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単純マトリクス構
造のメモリデバイス及びその製造技術に関わる。

【０００２】

【従来の技術】メモリデバイスとして、メモリ層に種々
の材料を用いたものが開発されている。例えば、強誘電
体材料は比誘電率が数百から数千と極めて大きく、キャ
パシタの材料に用いれば大規模集積回路に好適な小面
積、大容量のキャパシタが得られる。強誘電体材料は自
発分極を持ち、外部電場の作用により分極方向を反転さ
せることができるため、この特性を用いて不揮発性メモ
リを製造することができる。

【０００３】強誘導体材料の分極特性は図１１に示すよ
うなヒステリシス特性を示す。強誘電体材料に電圧Ｅを
印加して分極させた場合、電圧を“０”に戻しても、点
１００または点１０２で示される残留分極値±Ｐｒの状
態が保持されるという特性があるため、点１００または
点１０２で示される残留分極値の各々にデジタル信号の
“１”，“０”を対応させることで、不揮発性メモリと
して機能させることができる。

【０００４】具体的には、閾値電圧Ｖcを越える充分な
大きさの電圧Ｖ（飽和電圧）を印加することによって、
“０”を記録し、また、閾値電圧−Ｖc を越える充分な
大きさの電圧−Ｖ（飽和電圧）を印加し、“１”の状態
を記録する。この“１”の状態が記録されている場合
に、電圧Ｖを印加すると、分極状態が点１００から点
１０２に転移する。この時、両分極差２Ｐｒに相当する
電荷が放出される。一方、“０”の状態にあるときは、
点１０２→点１０１→点１０２と分極状態が変化するの
で両分極差は“０”である。従って、電圧Ｖの印加によ
って発生する電荷量を検出することにより、記憶状態が
“１”か“０”かを読出すことができる。

【０００５】この他、メモリ層の材料に誘電体又は電荷
移動錯体を用いることができる。

【０００６】図１２は、前述の分極を利用したメモリデ
バイスのうち、単純マトリクス構造の具体的な構成を示
す図〔図では、マトリクス構造の一部（３×３の部分）
を拡大して図示〕である。このメモリデバイスは、支持
体となる基板１１０の両面上に互いに交差した一対の線
状の下部電極１１１、上部電極１１２が配置され、この
両電極１１１、１１２間にメモリ層１１３が設けられ
て、上下線状電極１１１、１１２が積層方向に重なる交
差部にメモリセルが構成される。ここで、積層方向と
は、基板／下部電極／メモリ層／上部電極のように、製
造過程において積層される方向を意味し、図では垂直方
向に相当する。図１３に、単純マトリクス構造の等価回
路を示す。図１３（ａ）はメモリセル配置図、同図
（ｂ）は、メモリセル１２５に電圧を印加する場合の等
価回路図である。

【０００７】

【発明が解決しようとする課題】前述したような単純マ
トリクス構造のメモリデバイスは、持ち運びが容易にな
るように小型化されると同時に、メモリ容量を増大する
開発がなされてきている。この単純マトリクス構造のメ
モリデバイスのメモリ容量は、マトリクス配線における
各隣り合う線状電極間距離に大きく依存している。即
ち、電極間距離が小さくなればなる程、メモリセルサイ
ズが小さくなり、メモリ容量が大きくなるという傾向に
ある。従って、大容量メモリを実現するためには、マト
リクス配線における電極間距離を縮小する必要がある。

【０００８】ところで、従来の単純マトリクス構造のメ
モリデバイスにおいては、マトリクス配線の電極とドラ
イバー、センサーといった外部周辺回路とを繋ぐための
接続端子はマトリクス平面（メモリセルを含むエリア）
外に配置した構造となっている。そのような構造の例と
しては、例えば、図１４に示すように、マトリクス平面
の外部に接続端子を一列に配置した構造がある。かかる
構造では、電極間距離ｄ_１がそのまま接続端子間の距離
に等しくなるため、前記のように電極間距離を縮小すれ
ばそれだけ接続端子間距離も小さくなる。接続端子間距
離が小さくなると、電極と周辺回路とを繋ぐ際に隣の電
極（接続端子）とショートを起こし易くなる等、周辺回
路への接続が不安定になるという問題があった。

【０００９】この問題を回避するため、例えば、図１５
に示すように、電極から接続端子までの長さを各電極に
より変化させることにより、接続端子間距離ｄ_２を大き
くすることも考えられた。しかし、この場合、接続端子
の配置に必要なエリアが増加し、メモリデバイスの小型
化を図ることができない。

【００１０】そこで、本発明は、各線状電極間距離が小
さく、大容量メモリ及び小型化が実現できると共に、精
度よく確実に周辺回路へ接続が可能な単純マトリクス構
造のメモリデバイス及びその製造技術を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明のメモリデバイス
は、第１の線状電極と、前記第１の線状電極上に形成さ
れたメモリ層と、前記メモリ層上に形成され、前記第１
の線状電極に直交する第２の線状電極とを備えており、
前記第１の線状電極と前記第２の線状電極が積層方向に
重なる各交差部にメモリセルが形成される単純マトリク
ス構造のメモリデバイスであって、前記第１の線状電極
及び前記第２の線状電極それぞれに、周辺回路と接続す
るための接続端子が設けられ、該接続端子の少なくとも
１つが、前記メモリセル間に配置されていることを特徴
とする。

【００１２】また、本発明のメモリデバイスは、好まし
くは、前記第１線状電極及び／又は前記第２線状電極の
各接続端子の全部が、前記メモリセル間に配置されてい
る。

【００１３】また、本発明のメモリデバイスは、好まし
くは、少なくとも１組の隣合う前記接続端子同士の距離
が、隣合う前記第１の線状電極間距離及び隣合う前記第
２の線状電極間距離の何れよりも大きい。

【００１４】また、本発明のメモリデバイスは、好まし
くは、全組の隣合う前記接続端子同士の距離が、隣合う
前記第１の線状電極間距離及び隣合う前記第２の線状電
極間距離の何れよりも大きい。

【００１５】本発明のメモリデバイスにおいて、メモリ
層はゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法に
より形成することができる。また、メモリ層は、強誘電
体からなることができ、好ましくはチタン酸鉛（ＰｂＴ
ｉＯ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ラ
ンタン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタ
ン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）
又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛
（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れ
かの強誘電体からなる。また、メモリ層は、電荷移動錯
体からなることもできる。

【００１６】本発明のメモリデバイスは、これを積層方
向に複数重ね合わせて、メモリデバイス積層体とするこ
とができる。

【００１７】本発明のメモリデバイスは、電子機器のメ
モリとして使用することができる。情報処理機器とは、
コンピュータ、プリンタ等のＣＰＵ、メモリ、データの
入出力装置を備えたものをいう。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を、図
を参照して説明する。

【００１９】（メモリデバイス製造工程）図１は、本発
明のメモリデバイスの製造工程を示す図である。本実施
形態ではメモリ層としての強誘電体層を形成する工程を
備えている。１）下部電極形成工程（図１（ａ））基板１０上に下部電極層１１を形成する。基板１０は、
メモリ層の成形プロセスに対する耐熱性および耐食性を
備えている。例えば、耐熱性については、メモリ層の成
形プロセスによって、例えば４００℃〜９００℃以上と
なることがあるため、これらの温度に耐えられる性質を
備えていることが好ましい。基板が耐熱性に優れていれ
ば、メモリ層の成形条件において、温度設定が自由に行
えるからである。このような材料としては、例えば、石
英ガラス、ソーダガラス、コーニング７０５９、日本電
気ガラスＯＡ―２等の耐熱性ガラスがある。特に、石英
ガラスは、耐熱性に優れる。その歪点は、通常のガラス
が４００℃〜６００℃であるのに対し、１０００℃であ
る。

【００２０】下部電極層１１は、直流スパッタ法、電子
ビーム蒸着法等で白金を成膜することで得られる。白金
の他に好適な電極として、パラジウム等の貴金属電極、
ＩｒＯ_２，ＲｕＯ_２，ＲｅＯ_３等の導電性化合物があ
る。但し、下部電極に多結晶シリコンを使用すると、多
結晶シリコンがメモリ層に酸化されてしまい、界面に低
誘電率のシリコン酸化物が形成されるため、キャパシタ
の特性が劣化してしまう。従って、下部電極層の材料の
選択には注意を要する。

【００２１】下部電極層１１の成膜後、レジスト（図示
せず）を塗布し、線状にパターニングを行い、これをマ
スクとしてドライエッチングを施す。かかる工程によ
り、線状の複数の下部電極１１が形成されることにな
る。なお、図では、左右方向に線状となっている。２）メモリ層形成工程（図１（ｂ））下部電極１１上に強誘電体からなるメモリ層１２を成膜
する。本実施の形態ではゾル・ゲル法で強誘電体層をメ
モリ層１２として成膜する場合について説明する。メモ
リ層１２としての強誘電体層は、キャパシタに使用でき
るものあれば、その組成は任意のものを適用することが
できる。例えば、ＰＺＴ系圧電性材料の他、ニオブや酸
化ニッケル、酸化マグネシウム等の金属酸化物を添加し
たもの等が適用できる。具体的には、チタン酸鉛（Ｐｂ
ＴｉＯ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸
鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸
チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
_３）又は、マグネシウムニオブ酸ジルコニウムチタン酸
鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）等を適用
することができる。

【００２２】ゾル・ゲル法で成膜する場合は、強誘電体
層を形成可能な金属成分の水酸化物の水和錯体、即ち、
ゾルを下部電極１１及び基板１０上に塗布・乾燥・脱脂
処理して強誘電体膜前駆体とし、この前駆体をＲＴＡ処
理で結晶化して強誘電体薄膜を得る。

【００２３】また、上述したゾル・ゲル法に限らず、高
周波スパッタ、ＭＯＤ法（Metal Organic Decomposit
ion Process）、印刷法等でもメモリ層１２としての強
誘電体層を成膜することができる。スパッタ成膜法に関
しては、特開平８−２７７１９５号公報や、Japanese
Journal of Applied Physics Vol.32 pp4122-4125
“Preparation and Characterrization of Pb(Zr_xT
i_1-x)O₃ Thin Filmsby Reactive Sputtering Usin
g an Alloy Target”等の文献に詳細に記述されてい
る。

【００２４】また、印刷法による強誘電体層の成膜に関
しては、特開平３−１２８６８１号公報等に詳細に開示
されている。

【００２５】強誘電体層の成膜後、レジスト（図示せ
ず）を塗布し、表面が平滑になるように、これをマスク
としてドライエッチングを施す。

【００２６】メモリ層１２としては、上述した強誘電体
層に代えて、電荷移動錯体層を形成することもできる。
この電荷移動錯体層を形成する具体的な材料としては、
７，７，８，８−テトラシアノキノジメタン（ＴＣＮ
Ｑ）をベースとし、Ｃｕ等をドナーとして用いた有機金
属電荷錯体を好適に用いることができる。その他、メモ
リ層１２として、誘電体層を形成することもでき、この
誘電体層を形成する材料も所望の材料を適宜選択して用
いることができる。３）上部電極形成工程（図１（ｃ））上部電極層１３は、直流スパッタ法、電子ビーム蒸着法
等で白金を成膜することで得られる。白金の他に好適な
電極として、パラジウム等の貴金属電極、ＩｒＯ_２，Ｒ
ｕＯ_２，ＲｅＯ_３等の導電性化合物がある。但し、下部
電極と同様に、上部電極の材料の選択には注意を要す
る。

【００２７】上部電極層１３の成膜後、レジスト（図示
せず）を塗布し、下部電極１１と直交する方向（Ｙ方
向）に線状にパターニングを行い、これをマスクとして
ドライエッチング等を施す。４）絶縁体層形成工程（図１（ｄ））前記１）〜３）の工程を経た後、上部電極層１３上に、
通常の方法、例えば、ＰＳＧやＳｉＯ_２又はＳｉ_３Ｎ_４
等を用いて、常圧ＣＶＤやプラズマＣＶＤ等により、絶
縁体層１４を形成する。この絶縁体層１４の形成によ
り、隣接するメモリセル間に該絶縁体層１４が入り込
み、クロストークの軽減が図られている。５）接続端子形成工程（図２〜４）接続端子１６の形成については、図２（ａ）の平面図に
示すように、上部電極１３の接続端子１６を形成する場
合と、図２（ｂ）の平面図に示すように、下部電極１１
の接続端子１６を形成する場合のそれぞれがある。メモ
リセル間に上部電極１３又は下部電極１１の各接続端子
１６を配置する位置に、レーザー光を照射、あるいはレ
ジストマスクを用いてドライエッジングすること等によ
り、それぞれ積層方向にスルーホール１５を形成する
（図３（ａ）、（ｂ））。ここで形成されたスルーホー
ル１５内に、無電界メッキあるいは蒸着等により、Ｃ
ｕ、Ｎｉ、Ａｕ、Ｐｔ等の金属を充填し、上下導通をと
る。次に、一般に電気配線において電線同士の接続に用
いられる嵌合型接続端子等に施される錫めっきや金めっ
きを施して外部との接続部を設けることにより、接続端
子１６を形成する（図４（ａ）、（ｂ））。なお、図２
（ａ）は、上部電極１３の接続端子１６が配置された例
の模式図（平面図）であり、図３（ａ）及び図４（ａ）
は、上部電極１３の接続端子１６を形成するときの工程
図（図２（ａ）のＡ−Ａ線断面図）である。また、図２
（ｂ）は、下部電極１１の接続端子１６が配置された例
の模式図（平面図）であり、図３（ｂ）及び図４（ｂ）
は、下部電極１１の接続端子１６を形成するときの工程
図（図２（ｂ）のＢ−Ｂ線断面図）である。

【００２８】（構造の説明）図４は、本発明のメモリデ
バイスの構造の例の一部を拡大して示す概略断面図であ
り、図５及び６は、本発明のメモリデバイスの構造の例
を示す概略平面図である。各例において、メモリデバイ
ス１は、図４に示すように、基板１０、下部電極１１、
メモリ層１２、上部電極１３、絶縁体層１４、接続端子
１６を備えている（図５では、下部電極１１、上部電極
１３及び接続端子１６のみ示し、他は省略する）。下部
電極１１は基板１０上に形成されており、メモリ層１２
は下部電極１１上に形成されている。上部電極１３はメ
モリ層１２上に形成され、下部電極１１に直交するよう
に配置されている。絶縁体層１４は上部電極１３上に形
成されている。また、下部電極１１と上部電極１３が積
層方向に重なる各交差部には、メモリセルが形成され
る。そして、下部電極１１及び上部電極１３それぞれ
に、周辺回路と接続するための接続端子１６ａ、１６ｂ
が設けられ、該接続端子１６ａ、１６ｂの少なくとも１
つが、前記メモリセル間に配置されている。

【００２９】なお、各例はデコーダ等の周辺回路を示し
ていないが、メモリデバイスは、メモリを駆動するため
の種々の周辺回路を基板上に備えており、これらの周辺
回路の形成は、通常の半導体ＩＣプロセスを用いること
によって容易に形成することができる。

【００３０】図５に示す例では、電極間距離が同程度で
ある下部電極１１及び上部電極１３の各接続端子１６
ａ、１６ｂの全部が、前記メモリセル間に配置されてい
る。

【００３１】また、本例では、全組の隣合う前記接続端
子１６ａ、１６ｂ同士の距離ｌが、隣合う下部電極１１
間距離ｍ及び隣合う上部電極１３間距離ｎの何れよりも
大きい（各距離ｌ、ｍ及びｎは、同一でも異なっていて
も良い）。ここで、接続端子同士の距離とは、下部電極
１１の接続端子１６ａ同士の距離、上部電極１３の接続
端子１６ｂ同士の距離、及び下部電極１１の接続端子１
６ａと上部電極１３の接続端子１６ｂとの距離の何れの
こともいう。

【００３２】図５に示す例の構造であると、接続端子１
６ａ、１６ｂ同士の距離ｌが大きいため、電極１１，１
３と周辺回路とを繋ぐ際に隣の電極１１，１３（接続端
子１６ａ、１６ｂ）とショートを起こす可能性が減少す
る。これにより、周辺回路への接続の安定化を図ること
ができる。また、接続端子の配置に必要なエリアを増加
させる必要もない。従って、大容量メモリの実現と小型
化と周辺回路の接続の安定化とを同時に達成できる。

【００３３】なお、本発明においては、接続端子１６
ａ、１６ｂの少なくとも１つが、前記メモリセル間に配
置されている限り、接続端子１６ａ、１６ｂ同士の距離
ｌに特に制限はないが、少なくとも１組の隣合う接続端
子１６ａ、１６ｂ同士の距離ｌが、隣合う下部電極１１
間距離及び隣合う上部電極１３間距離の何れよりも大き
いことが好ましい。

【００３４】図６に示す例では、下部電極１１及び上部
電極１３のうち、一方の各接続端子の全部が、前記メモ
リセル間に配置されている構造で、それ以外は図５に示
す例の構造と同様である。具体的には、上部電極１３の
接続端子１６ｂの全部が前記メモリセル間に配置れてお
り、下部電極１１の接続端子１６ａの全部が外部に一列
に配置している構造である。このような構造では、下部
電極１１の各接続端子１６ａは通常のものと同様である
が、上部電極１３の接続端子１６ｂは他の接続端子から
一層離間して配置することができる。このため、上部電
極１３の接続端子１６ｂに関しては、図５に示す例以上
の効果を発現することができる。本発明のメモリデバイ
スは、図５及び６に示す例の他、種々の変更形態とする
ことが可能である。例えば、図５に示す例において、接
続端子１６ａ、１６ｂの配置パターンを代えたものとし
て、接続端子１６ａ、１６ｂそれぞれが四隅にジグザグ
状をとるような配置パターン（図７参照）や、接続端子
１６ａ、１６ｂそれぞれが斜めのある領域を形作るよう
な配置パターン（図８参照）とすることもでき、その配
置パターンには特に制限されない。また、図５及び６に
示す例では、下部電極１１間距離と上部電極１３間距離
とが同程度のものを用いたが、それらが異なるものを用
いることもできる。

【００３５】以上の各例では、単層構造の単純マトリク
ス構造型メモリデバイス（以下、単層体ともいう）を説
明したが、このようなメモリデバイスを積層方向に複数
重ね合わせたメモリデバイス積層体とすることができ
る。メモリデバイス積層体の例としては、図９に示すよ
うな、３層体等が挙げられる。このような積層体は、単
層体を積層方向に接続端子１６が連続するように構成す
ることが必要であり、また、同一の接続端子の配置を有
する単層構造のメモリデバイスを用いて重ね合わせる構
造とすることが必要である。かかる構成により、前記の
単層構造のメモリデバイスと同様に本発明の効果を発現
することができる。

【００３６】尚、図９に示す構造では、各単層体の下部
電極１１が連続する接続端子により短絡されている。ま
た、同時に各単層体の上部電極１３についても連続する
接続端子によりメモリセル間又はメモリセル間以外の領
域外（周辺領域）で短絡されていてもよい。この場合、
各層に層選択電極を設け（例えば、単層体の下部電極１
１に対して絶縁体を介して設け）、これに選択的に電圧
を印加することで各単層体のセルの書込み・読み出しの
選択を行うことができるようにする。

【００３７】（強誘電体メモリデバイス書込み・読み出
し動作）以下、強誘電体材料を用いた場合を例にしての
メモリデバイスの書込み・読み出し動作について説明す
る。

【００３８】図１０に本発明のメモリデバイスの全体構
成図を示す。下部電極、上部電極には、それぞれＸ方向
デコーダの行線９１、Ｙ方向デコーダの列線９２が接続
されている。かかる図に基づいて、メモリデバイスの書
込み・読み出し動作を説明する。なお、強誘電体の残留
分極値が−Ｐｒとなる場合を”１”、Ｐｒとなる場合
を”０”として説明を行う。

【００３９】最初に、書込み動作について説明する。外
部から供給されるアドレス信号に基づいて、前記Ｘ方向
デコーダ、Ｙ方向デコーダにより、書き込み対象となる
メモリセル９３が選択される。各デコーダには電圧発生
器より±１／２Ｖの電圧信号が供給され、かかる電圧信
号は選択されたメモリセル９３に対応する行線、列線に
出力される。なお、Ｖはヒステリシス特性における飽和
電圧であり、自発分極を生じさせるためのしきい値電圧
は１／２以上であるとする。

【００４０】ここで、Ｘ方向デコーダとＹ方向デコーダ
では、供給される電圧信号の極性は常に互いに逆極性と
なっている。すなわち、選択したメモリセル９３に”
１”を書き込む場合は、Ｘ方向デコーダには−１／２
Ｖ、Ｙ方向デコーダには＋１／２Ｖが供給され、”０”
を書き込む場合は、Ｘ方向デコーダには＋１／２Ｖ、Ｙ
方向デコーダには−１／２Ｖが供給されることになる。

【００４１】その結果、選択したメモリセル９３に電圧
＋Ｖ（もしくは−Ｖ）が印加されることとなり、メモリ
セル内の強誘電体層が分極する。分極した後は、電圧Ｖ
が印加されない状態においても残留分極値−Ｐｒが保持
されるため、”１”を記憶することができる。

【００４２】なお、選択したメモリセル９３と同じ行
線、列線に接続される非選択メモリセルに対しては、印
加される電圧が１／２となるため、自発分極は生じず、
書込みは行われない。

【００４３】次に読み出し動作について説明する。読み
出し時においては、常に、Ｘ方向デコーダには＋１／２
Ｖが、Ｙ方向デコーダには−１／２Ｖが供給される。そ
の結果、選択したメモリセルには電圧＋Ｖが印加され、
記録状態が”１”、すなわち残留分極値が−Ｐｒの場合
には、分極状態が−ＰｒからＰｒに分極反転することに
なる。一方、記憶状態が”０”、すなわち残留分極値が
Ｐｒの場合には、分極状態はＰｒから一旦増加した後ま
たＰｒに戻るため、残留分極値はＰｒのままとなる。

【００４４】従って、記録状態が”１”の場合にのみ、
分極状態が−ＰｒからＰｒに反転し、電荷が放出されて
反転電流が生じる。なお、記録状態が”０”の場合に
も、少量の電流が生じるが、前記反転電流に比べ充分に
小さいものとなる。前記反転電流は電圧変換された後セ
ンスアンプにおいて基準電圧と比較され、基準電圧より
大きい場合に記録状態”１”として読み出されることに
なる。記録状態が”１”だった場合には再度書き込みを
行い、Ｐｒから−Ｐｒに戻す。

【００４５】（その他変形例）本発明のメモリデバイス
は、メモリを備える全ての電子機器、例えばコンピュー
タの内部記憶装置、メモリスティック、メモリカードな
どに用いることができる。

【００４６】なお、本発明は上述したような実施例に限
定されることなく、種々に変形して適用することが可能
である。本発明は、例えば、前述したように、メモリ層
として、強誘電体層の代わりに、誘電体層を設けること
もできる。また、本発明は、前述したように、メモリ層
として、強誘電体層の代わりに、電圧によりインピーダ
ンスが変化し２値をとる電荷移動錯体材料を用いて電荷
移動錯体層を設けことにより、単純マトリクス構造の不
揮発メモリとして適用することもできる。

【００４７】

【発明の効果】本発明によれば、前記単純マトリクス構
造内に、接続端子が配置したことにより、各線状電極間
距離が小さく、大容量メモリが実現できると共に、精度
よく確実に、安定した端子の接続ができ、特に積層した
場合にも端子エリアが拡大しない。

【図面の簡単な説明】

【図１】本発明のメモリデバイスの製造工程を示す。

【図２】メモリデバイスの製造工程において形成される
接続端子の位置を示す概略平面図である。

【図３】メモリデバイスの製造工程において形成される
スルーホールの形状の例を示す概略断面図である。

【図４】メモリデバイスの構造の例の一部を拡大して示
す（メモリデバイスの製造工程において形成される接続
端子の形状の例を示す）概略断面図である。

【図５】本発明のメモリデバイスの構造を説明するため
の概略平面図である。

【図６】本発明のメモリデバイスの構造を説明するため
の概略平面図である。

【図７】本発明のメモリデバイスの構造を説明するため
の概略平面図である。

【図８】本発明のメモリデバイスの構造を説明するため
の概略平面図である。

【図９】本発明のメモリデバイス積層体の構造を説明す
るための概略断面図である。

【図１０】本発明のメモリデバイスの全体構成を示す概
略図である。

【図１１】強誘電体材料のヒステリシス特性を説明する
ための図である。

【図１２】単純マトリクス構造のメモリデバイスを説明
するための概略斜視図である。

【図１３】単純マトリクス構造のメモリデバイスの等価
回路を示す図である。

【図１４】従来の単純マトリクス構造のメモリデバイス
を示す概略平面図である。

【図１５】従来の単純マトリクス構造のメモリデバイス
を示す概略平面図である。

【符号の説明】

１０、１１０基板１１、１１１下部電極１２、１１２メモリ層１３、１１３上部電極１４絶縁体層１５スルーホール１６、１６ａ、１６ｂ接続端子９１行線９２列線９３メモリセルｌ接続端子間距離ｍ下部電極間距離ｎ上部電極間距離

Claims

【特許請求の範囲】

【請求項１】第１の線状電極と、前記第１の線状電極
上に形成されたメモリ層と、前記メモリ層上に形成さ
れ、前記第１の線状電極に直交する第２の線状電極とを
備えており、前記第１の線状電極と前記第２の線状電極
が積層方向に重なる各交差部にメモリセルが形成される
単純マトリクス構造のメモリデバイスであって、前記第１の線状電極及び前記第２の線状電極それぞれ
に、周辺回路と接続するための接続端子が設けられ、該
接続端子の少なくとも１つが、前記メモリセル間に配置
されていることを特徴とするメモリデバイス。
【請求項２】前記第１線状電極及び／又は前記第２線
状電極の各接続端子の全部が、前記メモリセル間に配置
されていることを特徴とする請求項１記載のメモリデバ
イス。
【請求項３】少なくとも１組の隣合う前記接続端子同
士の距離が、隣合う前記第１の線状電極間距離及び隣合
う前記第２の線状電極間距離の何れよりも大きいことを
特徴とする請求項１又は２記載のメモリデバイス。
【請求項４】全組の隣合う前記接続端子同士の距離
が、隣合う前記第１の線状電極間距離及び隣合う前記第
２の線状電極間距離の何れよりも大きいことを特徴とす
る請求項３記載のメモリデバイス。
【請求項５】前記メモリ層が、強誘電体からなる請求
項１〜４の何れかに記載のメモリデバイス。
【請求項６】前記メモリ層が、チタン酸鉛（ＰｂＴｉ
Ｏ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ラン
タン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタン
酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）又
は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐ
ｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れかの
強誘電体からなることを特徴とする請求項５記載のメモ
リデバイス。
【請求項７】前記メモリ層は、電荷移動錯体からなる
請求項１〜４の何れかに記載のメモリデバイス。
【請求項８】前記メモリ層は、ゾル・ゲル法、ＭＯＤ
法、スパッタ法又は印刷法により形成されたものである
ことを特徴とする請求項１〜７の何れかに記載のメモリ
デバイス。
【請求項９】請求項１〜８の何れかに記載のメモリデ
バイスを積層方向に複数重ね合わせてなることを特徴と
するメモリデバイス積層体。
【請求項１０】２つの線状電極が積層方向に重なる各
交差部にメモリセルが形成される単純マトリクス構造の
メモリデバイスの製造方法であって、基板上に第１の線状電極を複数形成する第１工程と、前記第１の線状電極上にメモリ層を形成する第２の工程
と、前記メモリ層上に第２の線状電極を複数形成する第３の
工程と、前記第１の線状電極及び前記第２の線状電極それぞれの
接続端子を、前記メモリセル間に形成する第４の工程と
を備えることを特徴とするメモリデバイス製造方法。
【請求項１１】前記メモリ層が、強誘電体からなる請
求項１０記載のメモリデバイス製造方法。
【請求項１２】前記メモリ層が、チタン酸鉛（ＰｂＴ
ｉＯ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ラ
ンタン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタ
ン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）
又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛
（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れ
かの強誘電体からなることを特徴とする請求項１１記載
のメモリデバイス製造方法。
【請求項１３】前記メモリ層が、電荷移動錯体からな
る請求項１０記載のメモリデバイス製造方法。
【請求項１４】請求項１〜８の何れかに記載のメモリ
デバイスをメモリとして備えた電子機器。