JP2004303805A

JP2004303805A - 強誘電体素子、強誘電体メモリ及びこれらの製造方法

Info

Publication number: JP2004303805A
Application number: JP2003092292A
Authority: JP
Inventors: Junichi Karasawa; 潤一柄沢; Koji Ohashi; 幸司大橋; 泰彰 ▲濱▼田; Yasuaki Hamada; Takeshi Kijima; 健木島; Eiji Natori; 栄治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2004-10-28

Abstract

【課題】素子間のクロストークを防止することができ、信頼性の高い強誘電体素子、強誘電体メモリ、及びこれらの製造方法を提供する。
【解決手段】絶縁膜１１上に形成された第一電極１２と、前記第一電極上に形成された強誘電体膜１４Ｆと、前記強誘電体膜上に形成された第二電極１６と、を備えた強誘電体素子２０において、前記強誘電体膜の近傍に、前記強誘電体膜と同一組成の膜１４Ｎが形成され、前記近傍の膜１４Ｎより下層に、パイロクロア型結晶構造を有するシード層１３が形成されている。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体素子、強誘電体メモリ、及びこれらの製造方法に係る。
【０００２】
【従来の技術】
強誘電体膜を第一電極及び第二電極で挟んだ構造を有する強誘電体素子が知られている。この強誘電体素子は、強誘電体膜に電圧をかけることで自発分極が反転し電圧を除去してもその状態を保持する現象を利用し、メモリ装置として機能させることができる。この強誘電体メモリは、一度情報を書き込むと電源を落としても記憶が保持され、且つ多数回の書き換えが可能であり、動作スピードが速いという特徴を有している。
【０００３】
強誘電体素子の高集積化の要請に応えるため、複数本のワードラインとビットラインとを互いに交差させるように配置させ、これらの配線によって強誘電体膜を狭持した強誘電体メモリが知られている（例えば、特開２００２−３５３４１９号公報）。この強誘電体メモリでは、ワードラインとビットラインとで挟まれた特定の格子点の強誘電体キャパシタのみを選択し、その分極状態を読み出し、０／１を判別する。
【０００４】
【特許文献１】
特開２００２−３５３４１９号公報。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような構造の強誘電体メモリにおいては、高集積化に伴ってキャパシタセル同士を非常に近接させざるを得ないため、高集積化すればするほど、電気力線のはみ出しによるクロストークを生じやすく、ひいては書き込み／読み出しエラーに繋がりやすくなるという問題がある。
【０００６】
そこで、本発明は素子間のクロストークを防止することができ、信頼性の高い強誘電体素子、強誘電体メモリ、及びこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は、絶縁膜上に形成された第一電極と、前記第一電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第二電極と、を備えた強誘電体素子であって、前記強誘電体膜の近傍に、前記強誘電体膜と同一組成の膜が形成され、前記近傍の膜より下層に、パイロクロア型結晶構造を有するシード層が形成されていることを特徴とする。シード層が形成されていることで、強誘電体膜の近傍の膜が強誘電体膜と異なる結晶構造をとり、素子間のクロストークを防止することができる。
【０００８】
上記強誘電体素子において、前記シード層は、前記第一電極の非形成領域と、前記第一電極上であって前記第二電極の非形成領域とに形成されていることが望ましい。
【０００９】
上記強誘電体素子において、前記強誘電体膜は、前記第一電極と前記第二電極との間に挟まれた領域に形成され、前記近傍の膜は、前記第一電極の非形成領域と、前記第一電極上であって前記第二電極の非形成領域とに形成された非強誘電体膜であることが望ましい。非強誘電体膜とすることで、素子間のクロストークを有効に防止することができる。
【００１０】
上記強誘電体素子において、前記パイロクロア構造を有するシード層は、前記強誘電体と同一元素から成る酸化物であることが望ましい。
【００１１】
本発明の強誘電体メモリは、絶縁膜上に平行線状に複数形成された第一電極と、前記第一電極上の所定箇所に形成された強誘電体膜と、前記第一電極及び前記強誘電体膜が形成された絶縁膜上に、前記第一電極と交差するように平行線状に複数形成された第二電極と、前記第一電極及び前記第二電極に対してそれぞれワード選択信号及びビット選択信号を供給する周辺回路と、を備えたクロスポイント型強誘電体メモリであって、前記強誘電体膜の近傍に、前記強誘電体膜と同一組成の膜が形成され、前記近傍の膜より下層に、パイロクロア型結晶構造を有するシード層が形成されていることを特徴とする。
【００１２】
本発明の電子機器は、上記の強誘電体素子又は強誘電体メモリを備えたことを特徴とする。
【００１３】
本発明の強誘電体素子の製造方法は、絶縁膜上に第一電極を形成する工程と、前記第一電極の形成後、前記第一電極上の所定箇所以外の領域に、パイロクロア型結晶構造を有するシード層を形成する工程と、前記シード層の形成後、前記所定箇所に強誘電体膜が形成されるように、前記絶縁膜上に強誘電体膜材料を用いた成膜を行う工程と、前記強誘電体膜の形成後、前記所定箇所に、第二電極を形成する工程と、を備えている。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態を、図面を参照しながら説明する。
【００１５】
＜１．強誘電体素子及び強誘電体メモリの構成＞
図１は、本発明の一実施形態に係る強誘電体素子を備えた強誘電体メモリの回路図である。図２は、上記強誘電体メモリのパターンレイアウトを模式的に示す平面図である。図３は、図２の囲み線［３］に示す部分の平面図（図３（Ｃ））、そのＡ−Ａ線断面図（図３（Ａ））及びＢ−Ｂ線断面図（図３（Ｂ））である。
【００１６】
図１に示すように、本実施形態の強誘電体メモリ１０００は、メモリセルアレイ１００を有する。メモリセルアレイ１００は、行選択のための複数の平行な第一電極（ワード線）１２と、列選択のための複数の平行な第二電極（ビット線）１６とが直交するように配列されて形成されている。なお、電極の機能は上記の逆でもよく、第一電極がビット線、第二電極がワード線でもよい。
【００１７】
そして、図２に示すように、第一電極１２と第二電極１６との間には強誘電体材料からなる層１４が配置されている。
【００１８】
図３（Ａ）乃至図３（Ｃ）に示すように、これら第一電極１２、強誘電体材料からなる層１４及び第二電極１６は、この順で基板１０上に形成されている。基板１０は、表面に絶縁膜１１を備えており、例えば表面が熱酸化された単結晶Ｓｉ基板等を用いる。基板１０の絶縁膜１１としてはＳｉＯ_２に限らず、ＳｉＮ_ｘなどでもよい。
【００１９】
第一電極１２は導電性を有する材料で構成し、例えばＰｔ、Ｉｒ、これらの積層構造又はこれらのいずれかとその酸化物との積層構造が好ましい。第一電極１２と基板１０との間に、Ｔｉ、ＴｉＯ_ｘ等の図示しない密着層を形成してもよい。第一電極１２の膜厚は導電性が十分に確保されれば特に限定されないが、例えば５０ｎｍ〜３００ｎｍとするのが好ましく、より好ましくは、１００ｎｍ〜２００ｎｍとする。
【００２０】
第二電極１６は導電性を有する材料で構成し、例えばＰｔ、Ｉｒ、Ａｕ等が好ましい。第二電極１６の膜厚は導電性が十分に確保されれば特に限定されないが、例えば５０ｎｍ〜３００ｎｍとするのが好ましく、より好ましくは、１００ｎｍ〜２００ｎｍとする。
【００２１】
強誘電体材料からなる層１４のうち、第一電極１２と第二電極１６との交差領域は強誘電性を示す強誘電体膜１４Ｆとなっている。そして、各強誘電体膜１４Ｆとこれを挟む位置で交差する第一電極１２と第二電極とでキャパシタを構成し、それぞれ本実施形態の強誘電体素子であるメモリセル２０となっている。
【００２２】
強誘電体材料からなる層１４のうち、強誘電体膜１４Ｆ以外の領域、つまり第一電極１２の非形成領域と、第一電極１２の形成領域であって第二電極１６の非形成領域は、強誘電性を示さない非強誘電体膜１４Ｎとなっている。
【００２３】
メモリセルアレイ２０内の強誘電体膜１４Ｆは、非強誘電体膜１４Ｎを介して連続的に形成されている。これら強誘電体膜１４Ｆ及び非強誘電体膜１４Ｎは同一の組成を有しているが、結晶構造が異なる。強誘電体膜１４Ｆはペロブスカイト型結晶構造を有することが好ましく、非強誘電体膜１４Ｎはパイロクロア型結晶構造を有するか、あるいは非晶質であることが好ましい。同一組成で良好な強誘電性を示すペロブスカイト型結晶構造と、常誘電性を示すパイロクロア型結晶構造とを比較的容易にとり得る材料としては、ＰＺＴが特に好ましく、ＳＢＴ、ＢＬＴなどでもよい。また、強誘電体膜１４Ｆ及び非強誘電体膜１４Ｎの膜厚は、５０ｎｍ〜３００ｎｍとするのが好ましく、より好ましくは、１００ｎｍ〜２００ｎｍとする。
【００２４】
非強誘電体膜１４Ｎの下層には、パイロクロア型結晶構造を有するシード層１３が形成されている。このシード層１３は、強誘電体膜１４Ｆの下層には形成されていない。シード層１３の膜厚は、例えば５ｎｍ〜３０ｎｍとする。シード層１３の組成は、強誘電体膜１４Ｆ及び非強誘電体膜１４Ｎを構成する元素と同一な元素から成る組成が好ましいが、さらには、パイロクロア型結晶構造をとり易いように各構成元素の組成比を調整したものが好ましい。
【００２５】
強誘電体メモリ１０００は、各メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺の駆動回路や、読み出し用の増幅回路を含む周辺回路部６０を備えている。周辺回路部６０は、例えば、第一電極１２を選択的に制御するための第１駆動回路５０と、第二電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。周辺回路部６０の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。周辺回路部６０は、基板１０上に形成されたＭＯＳトランジスタ等により構成することができる。
【００２６】
＜２．強誘電体素子及び強誘電体メモリの製造方法＞
図４乃至図７は、上記強誘電体素子及び強誘電体メモリの製造工程の各段階を示す図であり、各図（Ｃ）は平面図、各図（Ａ）はそのＡ−Ａ線断面図、各図（Ｂ）はＢ−Ｂ線断面図である。図４から図７を経て図３の完成図に至るまでの工程を以下説明する。
【００２７】
図４に示すように、絶縁膜１１を形成した基板１０上に第一電極１２をパターニング形成し、平行線状のワード線とする。第一電極１２の形成は、例えばＤＣスパッタ法により行うことができる。なお、強誘電体メモリ１０００を構成するために図示しないトランジスタ等を形成する場合には、第一電極１２を形成するより前に、公知の方法で予め基板１０に形成しておく。
【００２８】
次に図５に示すように、第一電極１２が形成された基板１０上にシード層１３を形成する。シード層としてニオブ酸鉛を用いる場合には、鉛及びニオブを含む金属アルコキシド溶液を基板上にスピンコートし、１５０℃で乾燥させ、３００℃で脱脂及び熱分解を行う。ついでＲＴＡまたはファーネスを用いて４５０℃〜７００℃で結晶化を行う。これにより得られるシード層１３はパイロクロア型結晶構造を示す常誘電体となる。
【００２９】
次に図６に示すように、シード層１３をパターニングする。具体的には、シード層１３のうち、第一電極１２と第二電極１６との格子点となる部分を除去する。すなわち第一電極１２の非形成領域と、第一電極の形成領域であって第二電極１６の非形成領域とにシード層１３を残してパターニングする。シード層１３が除去された部分には第一電極１２が露出する。
【００３０】
次に図７に示すように、シード層１３がパターニングされた基板上に強誘電体材料からなる層１４を形成する。層１４として例えばＰＺＴを採用する場合、鉛、ジルコニウム及びチタンを含む金属アルコキシド溶液を基板上にスピンコートし、１５０℃で乾燥させ、３００℃で脱脂及び熱分解を行う。次いでＲＴＡまたはファーネスを用いて４５０℃〜７００℃で結晶化を行う。これにより、シード層１３が除去された領域にはペロブスカイト型結晶構造のＰＺＴが形成され、この部分は強誘電性を示す強誘電体膜１４Ｆとなる。一方シード層１３上の領域にはパイロクロア型結晶構造を主とするＰＺＴが形成され、この部分は常誘電性を示す非強誘電体膜１４Ｎとなる。これにより、隣接する強誘電体膜１４Ｆ間に非強誘電体膜１４Ｎが介在し、個々の強誘電体膜１４Ｆが非強誘電体膜１４Ｎによって隔離される構造となるので、素子間のクロストークを防止することができる。
【００３１】
なお、強誘電体材料からなる層１４の形成にあたっては、シード層１３が除去された領域上に、強誘電体層１４Ｆの形成が促進されるような別途のシード層、ここではペロブスカイト型結晶構造ＰＺＴの成長を促進するようなＴｉ層、ＴｉＯ_ｘ層、ＰｂＴｉＯ_３層などのシード層を、第一電極１２上に形成してもよい。
【００３２】
次に、第二電極１６をパターニング形成し、平行線状のビット線とすることで、図３に示す状態となる。第二電極１６の形成は、例えばＤＣスパッタ法により行うことができる。
【００３３】
以上より強誘電体素子であるメモリセル２０を備えたメモリセルアレイが完成する。必要に応じて第二電極１６が形成された基板上にＴＥＯＳ、ＳｉＯ_２などの絶縁保護膜（図示せず）を形成する。前述の第１駆動回路５０及び第２駆動回路５２と、第一電極１２及び第二電極１６とを接続することで、本実施形態の強誘電体メモリ１０００が形成される。
【００３４】
＜３．電子機器の例＞
図８は、本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。図８において、パーソナルコンピュータ５００は、表示パネル５０１と、キーボード５０２を備えた本体部５０４と、から構成されている。当該コンピュータ５００の本体部５０４に内蔵されるＣＰＵ基板のメモリ素子等として、本発明の優れた強誘電体特性を発揮する強誘電体装置や強誘電体メモリが利用されている。このため、信頼性の高い記憶手段を備えた電子機器を提供することができる。
【００３５】
また、本発明の電子機器はこれに限らず、ＩＣカード、携帯情報機器、家庭用電気製品など、メモリ装置や強誘電体素子を備えたあらゆる電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る強誘電体素子を備えた強誘電体メモリの回路図である。
【図２】上記強誘電体メモリのパターンレイアウトを模式的に示す平面図である。
【図３】図２の囲み線［３］に示す部分の平面図（図３（Ｃ））、そのＡ−Ａ線断面図（図３（Ａ））及びＢ−Ｂ線断面図（図３（Ｂ））である。
【図４】上記強誘電体素子及び強誘電体メモリの製造工程を示す図である。
【図５】上記強誘電体素子及び強誘電体メモリの製造工程を示す図である。
【図６】上記強誘電体素子及び強誘電体メモリの製造工程を示す図である。
【図７】上記強誘電体素子及び強誘電体メモリの製造工程を示す図である。
【図８】本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
２０…メモリセル（強誘電体素子）、１０…基板、１１…絶縁膜、１２…第一電極、１３…シード層、１４…強誘電体材料からなる層、１４Ｆ…強誘電体膜、１４Ｎ…非強誘電体膜（強誘電体膜と同一組成の膜）、１６…第二電極、６０…周辺回路、１０００…強誘電体メモリ、５００…パーソナルコンピュータ（電子機器）

Claims

絶縁膜上に形成された第一電極と、前記第一電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第二電極と、を備えた強誘電体素子であって、
前記強誘電体膜の近傍に、前記強誘電体膜と同一組成の膜が形成され、前記近傍の膜より下層に、パイロクロア型結晶構造を有するシード層が形成されている、強誘電体素子。
請求項１において、
前記シード層は、前記第一電極の非形成領域と、前記第一電極上であって前記第二電極の非形成領域とに形成されている、強誘電体素子。
請求項１又は請求項２において、
前記強誘電体膜は、前記第一電極と前記第二電極との間に挟まれた領域に形成され、前記近傍の膜は、前記第一電極の非形成領域と、前記第一電極上であって前記第二電極の非形成領域とに形成された非強誘電体膜である、強誘電体素子。
請求項１乃至請求項３の何れか一項において、
前記シード層は、前記強誘電体と同一元素から成る酸化物であることを特徴とする強誘電体素子。
絶縁膜上に平行線状に複数形成された第一電極と、前記第一電極上の所定箇所に形成された強誘電体膜と、前記第一電極及び前記強誘電体膜が形成された絶縁膜上に、前記第一電極と交差するように平行線状に複数形成された第二電極と、前記第一電極及び前記第二電極に対してそれぞれワード選択信号及びビット選択信号を供給する周辺回路と、を備えたクロスポイント型強誘電体メモリであって、
前記強誘電体膜の近傍に、前記強誘電体膜と同一組成の膜が形成され、前記近傍の膜より下層に、パイロクロア型結晶構造を有するシード層が形成されている、強誘電体メモリ。
請求項１乃至５の何れかに記載の強誘電体素子又は強誘電体メモリを備えた電子機器。
絶縁膜上に第一電極を形成する工程と、
前記第一電極の形成後、前記第一電極上の所定箇所以外の領域に、パイロクロア型結晶構造を有するシード層を形成する工程と、
前記シード層の形成後、前記所定箇所に強誘電体膜が形成されるように、前記絶縁膜上に強誘電体膜材料を用いた成膜を行う工程と、
前記強誘電体膜の形成後、前記所定箇所に、第二電極を形成する工程と、を備えた強誘電体素子の製造方法。
請求項７において、
前記強誘電体膜材料を用いた成膜により、前記シード層上に非強誘電体膜を形成する、強誘電体素子の製造方法。