CN117135902A - 存储阵列及存储阵列的制备方法 - Google Patents

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CN117135902A CN202210531950.1A CN202210531950A CN117135902A CN 117135902 A CN117135902 A CN 117135902A CN 202210531950 A CN202210531950 A CN 202210531950A CN 117135902 A CN117135902 A CN 117135902A
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Abstract

本申请实施例提供了一种存储器，其中，该存储器包括：晶体管层，包括板线和沿行、列方向上排列的多个晶体管，板线连接行方向上多个晶体管的第一电极；多晶层，位于晶体管层之上，包括沿行方向的字线；电容器层，位于多晶层之上，包括沿行方向和列方向上排列的多个电容器，电容器包括第一极板和第二极板；金属层，位于电容器层之上，包括第一导线、第二导线和沿列方向的位线；板线与第一导线连接，字线与第二导线连接，电容器的第一极板与对应晶体管的第二电极连接，电容器的第二极板与位线连接。本申请技术方案的板线可以将多个晶体管的电极连接在一起实现电极共享，简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。

Description

存储阵列及存储阵列的制备方法
技术领域
本申请实施例涉及半导体器件领域，具体涉及一种存储阵列及存储阵列的制备方法。
背景技术
在信息时代，技术不断演进，人们越来越重视数据的存储，不断追求高可靠性、高速读取、大容量和低功耗存储器件。晶体管加电容器结构的存储器作为一类新型非易失存储器，在功耗、成本、读写速度、擦写次数和抗辐照方面有着众多优势，有望替代传统闪存存储器和动态随机存取存储器(dynamic random-access memory，DRAM)。
电容器的面积影响了存储器的性能和可靠性。随着制备工艺的不断发展，存储器的尺寸在不断微缩，存储器阵列结构中的互连线布局逐渐成为限制电容器面积的瓶颈。
因此，如何提高电容器层电容器的排布密度是一个亟待解决的问题。
发明内容
本申请实施例提供一种存储阵列及存储阵列的制备方法,能够简化存储器阵列结构中的互连线布局，从而提高电容器层电容器的排布密度。
第一方面，提供了一种存储阵列，包括：晶体管层，包括沿行方向和沿列方向上排列的多个晶体管，所述多个晶体管中每个晶体管包括第一电极和第二电极，所述第一电极为源极且所述第二电极为漏极，或者所述第一电极为漏极且所述第二电极为源极；所述晶体管层还包括板线，所述板线连接所述行方向上的所述多个晶体管的所述第一电极；多晶层，位于所述晶体管层之上，用于设置字线，所述字线沿所述行方向；电容器层，位于所述多晶层之上，包括沿所述行方向和沿所述列方向上排列的多个电容器，所述多个电容器中每个电容器包括第一极板和第二极板；金属层，位于所述电容器层之上，用于设置位线、第一导线和第二导线，所述位线沿所述列方向；所述板线与所述金属层的所述第一导线连接，所述字线与所述金属层的所述第二导线连接，所述每个电容器的所述第一极板与对应晶体管的所述第二电极连接，所述每个电容器的所述第二极板与所述金属层的所述位线连接。
本申请实施例中的板线(plate line，PL)位于晶体管层，并且一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
应理解，本申请中的存储器包括基本存储单元是晶体管加电容器结构的存储器。可选的，可以是铁电存储器、电阻式随机存取存储器、相变随机存取存储器或者磁阻式随机存取存储器等非易失性存储器。
应理解，本申请中的行方向和列方向是相对的概念，指的是相互垂直的两个方向，本领域技术人员也可以将本申请技术方案中的行方向和列方向反过来进行应用，具体的行方向和列方向不应理解为对本申请的限制。
应理解，由于晶体管源极(source，S)和漏极(drain，D)的可对称性，板线可以连接行方向上的多个晶体管的所述第一电极，也可以连接行方向上的所述多个晶体管的所述第二电极。
每一行晶体管的第一电极可以通过一个板线连接在一起，即位于同一行的晶体管共享第一电极。可选的，一个板线也可以连接相邻两行晶体管的第一电极，即位于相邻两行的晶体管共享第一电极。
应理解，所述金属层为顶层金属层，本申请实施例也可以包括其他金属层，其他金属层起导电作用。板线和字线(word line，WL)可以通过导电介质与顶层金属层的导线连接。示例性地，板线和字线可以通过填充了导电介质的接触孔和其他金属层与顶层金属层的导线连接。
应理解，本申请存储器的存储单元阵列结构可以是一个晶体管和一个电容器(onetransistor and one capacitor，1T1C)结构，即存储单元阵列中的每一个存储单元包括一个晶体管和一个电容器。可选的，本申请实施例还可以应用于存储单元为2T2C，nTmC的阵列结构中，本申请对此不作限定，n和m为大于等于1的整数。
应理解，电容器可以包括第一极板、第二极板和位于第一极板和第二极板之间的电容介质层。电容器的第一极板与对应晶体管的第二电极连接。应理解，对应晶体管指的是与该电容器位于同一存储单元的晶体管，可以是一个晶体管，也可以是多个晶体管。示例性地，可以一个电容器的第一极板与位于同一存储单元的一个或者多个晶体管的第二电极连接，也可以多个电容器的第一极板与位于同一存储单元的一个或者多个晶体管的第二电极连接，具体的连接方式本申请不作限定。
应理解，板线通过导电介质与顶层金属层中的第一导线连接，字线通过导电介质与顶层金属层中的第二导线连接，电容器的第二极板通过导电介质与顶层金属层中的位线连接。应理解，位线也属于导线。第一导线、第二导线和位线互不干扰。控制器通过第一导线、第二导线和位线来对存储阵列进行访问。
本申请实施例中，由于一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第一方面，在一些可能的实现方式中，所述每个电容器的所述第一极板通过第一接触孔与所述对应晶体管的所述第二电极连接，所述每个电容器的所述第二极板通过第二接触孔与所述金属层中的所述位线连接，所述第一接触孔和所述第二接触孔包括导电介质。
应理解，第一接触孔和第二接触孔均为填充了导电介质的通孔，二者实质相同，不应理解为对本申请的限制。可选的，本申请实施例中的第一接触孔和第二接触孔也可以替换为其他导电材料或者换作其他名称，本申请对此不作限制。
本申请实施例中，由于一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极通过接触孔连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需一个接触孔连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此相比于现有方案减少了晶体管层与金属层的接触孔，增大了单位面积内排布的电容器的面积。
结合第一方面，在一些可能的实现方式中，所述第一接触孔垂直于所述第一极板，所述第二接触孔垂直于所述第二极板。
应理解，每个电容器的第一极板通过垂直于该第一极板的第一接触孔与对应晶体管的第二电极连接，每个电容器的述第二极板通过垂直于该第二极板的第二接触孔与所述金属层中的所述位线(bit line，BL)连接。
本申请实施例中，第一接触孔和所述第二接触孔垂直于电容器的两个极板，使存储器中接触孔和电容器的排布更加规整，减少了不规范的走线方式对存储器带来的影响，增大了单位面积内排布的电容器的面积。
结合第一方面，在一些可能的实现方式中，其特征在于，所述晶体管层包括P个板线，所述P个板线沿所述行方向，P为大于等于2的整数。
应理解，本申请存储的存储单元阵列可以包括多行存储单元，每一行存储单元中晶体管的第一电极通过一个板线连接在一起。
本申请实施例中，由于一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第一方面，在一些可能的实现方式中，所述P个板线中至少两个板线通过沿所述列方向的板线连接在一起。
本申请实施例中可以使用沿列方向的板线将P个板线中至少两个板线连接在一起，这样多行存储单元中的晶体管的第一电极可以连接在一起实现第一电极共享，多行共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现多行晶体管与顶层金属层中导线的连接，因此简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
示例性地，可以将存储阵列中的第0个板线，第1个板线……第P个板线，使用一个沿列方向的板线进行连接，这样所有存储单元中的晶体管的第一电极可以连接在一起实现第一电极共享。整个存储单元阵列仅需一个晶体管的第一电极连接到顶层金属层的导线，就可以实现所有存储单元的晶体管层和金属层中导线的物理连接，简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第一方面，在一些可能的实现方式中，所述P个板线的第k个板线连接所述行方向上的第2k-1行和第2k行晶体管的所述第一电极，k为大于等于1且小于等于P的整数。
应理解，存储单元阵列中位于第2k行的存储单元和位于第2k+1行的存储单元中的晶体管的第一电极可以共同连接在P个板线的第k个板线上，即相邻两行存储单元的晶体管通过一个板线连接在一起。
本申请实施例中，相邻两行存储单元的晶体管通过一个板线连接在一起，不仅减少简化了行方向板线的走线，而且多行共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现多行晶体管与顶层金属层中导线的连接，简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第一方面，在一些可能的实现方式中，所述板线包括有源区布线，所述有源区布线包括通过离子注入形成导电通道。
应理解，有源区是在晶体管层，硅片上分布晶体管的区域为有源区，通过离子注入的形式在有源区形成导电通道，即可以将存储阵列中位于同一行的晶体管的第一电极连接在一起。这种将有源区中的导电通道作为存储阵列的互连线方式，可以减少存储器中的互连走线分布。
第二方面，提供一种存储器，包括存储控制器和第一方面所述的存储阵列，所述存储控制器和所述存储阵列电连接。
存储控制器通过第一导线、第二导线和位线来对第一方面所述的存储阵列进行访问。
第三方面，提供一种电子设备，包括电路板和第二方面所述的存储器，所述存储器设置于所述电路板上且与所述电路板电连接。
第四方面，提供一种存储器的制备方法，包括：形成晶体管层，所述晶体管层包括板线和沿行方向和沿列方向上排列的多个晶体管，所述多个晶体管中每个晶体管包括第一电极和第二电极，所述第一电极为源极且所述第二电极为漏极，或者所述第一电极为漏极且所述第二电极为源极，所述板线连接所述行方向上的所述多个晶体管的所述第一电极；在所述晶体管层之上形成多晶层，所述多晶层用于设置字线，所述字线沿所述行方向；在所述多晶层之上形成电容器层，所述电容器层包括沿所述行方向和所述列方向上排列的多个电容器，所述多个电容器中每个电容器包括第一极板和第二极板，所述每个电容器的所述第一极板与对应晶体管的所述第二电极连接；在所述电容器层之上形成金属层，所述金属层用于设置位线、第一导线和第二导线，所述位线沿所述列方向，所述位线连接所述每个电容器的所述第二极板，所述第一导线连接所述板线，所述第二导线连接所述字线。
应理解，晶体管层位于半导体衬底之上，在形成晶体管层之前，可以首先去除衬底的表面氧化物，然后定位晶体管的第一电极、第二电极和板线区域，通过将离子注入到指定的第一电极、第二电极和板线区域形成晶体管的第一电极、第二电极和板线，其中，位于同一方向的一行或者多行晶体管的第一电极可以通过板线连接在一起。
形成的多晶层中，同一行晶体管的栅极(gate，G)连接在一起，即形成多晶层分布的存储单元阵列的字线。
本申请实施例中，由于一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第四方面，在一些可能的实现方式中，所述方法还包括：形成第一接触孔和第二接触孔，所述每个电容器的所述第一极板通过所述第一接触孔与所述对应晶体管的所述第二电极连接，所述每个电容器的所述第二极板通过所述第二接触孔与所述金属层中的所述位线连接，所述第一接触孔和所述第二接触孔包括导电介质。
应理解，第一接触孔和第二接触孔均为填充了导电介质的通孔，二者实质相同。第一接触孔和第二接触孔可以通过在沉淀的氧化物中打孔然后填充导电介质形成。应理解，存储器中衬底与顶层金属层之间沉淀了起隔离作用的氧化物。
本申请实施例中，由于一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极通过接触孔连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需一个接触孔连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此相比于现有方案减少了晶体管层与金属层的接触孔，增大了单位面积内排布的电容器的面积。
结合第四方面，在一些可能的实现方式中，所述形成第一接触孔和第二接触孔，包括：形成垂直于所述第一极板的所述第一接触孔；形成垂直于所述第二极板的所述第二接触孔。
本申请实施例中，第一接触孔和所述第二接触孔垂直于电容器的两个极板，使存储器中接触孔和电容器的排布更加规整，减少了不规范的走线方式对存储器带来的影响，增大了单位面积内排布的电容器的面积。
结合第四方面，在一些可能的实现方式中，所述晶体管层包括P个板线，所述P个板线沿所述行方向，P为大于等于2的整数。
应理解，所述P个板线位于晶体管层，可以在形成晶体管层时先确定板线区域，然后通过离子注入板线区域形成导电通道，形成的导电通道即为板线。每一行存储单元中晶体管的第一电极通过一个板线连接在一起。
本申请实施例中，由于一行或者多行晶体管的第一电极通过板线共享，因此不需要将每个存储单元中的晶体管的第一电极连接到顶层金属层的导线，沿行方向上的多个共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现沿行方向上多个晶体管与顶层金属层中导线的连接。因此简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第四方面，在一些可能的实现方式中，所述P个板线中至少两个板线通过沿所述列方向的板线连接在一起。
可选的，该沿列方向的板线可以是离子注入形成的导电通道，也可以是金属等导电材料形成的连接线。
本申请实施例中可以使用沿列方向的板线将P个板线中至少两个板线连接在一起，这样多行存储单元中的晶体管的第一电极可以连接在一起实现第一电极共享，多行共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层即可实现多行晶体管与顶层金属层中导线的连接，简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第四方面，在一些可能的实现方式中，所述P个板线的第k个板线连接所述行方向上的第2k-1行和第2k行晶体管的所述第一电极，k为大于等于1且小于等于P的整数。
应理解，存储单元阵列中位于第2k行的存储单元和位于第2k+1行的存储单元中的晶体管的第一电极可以共同连接在P个板线的第k个板线上，即相邻两行存储单元的晶体管通过一个板线连接在一起。
本申请实施例中，相邻两行存储单元的晶体管通过一个板线连接在一起，不仅简化了行方向板线的走线，而且多行共享第一电极的晶体管仅需其中一个晶体管的第一电极连接到顶层金属层的导线即可实现多行晶体管与顶层金属层中导线的连接，简化了存储器阵列结构中的互连线布局，提高了电容器层电容器的排布密度。
结合第四方面，在一些可能的实现方式中，所述板线包括有源区布线，所述有源区布线包括通过离子注入形成导电通道。
应理解，有源区是在晶体管层，硅片上分布晶体管的区域为有源区，通过离子注入的形式在有源区形成导电通道，即可以将存储阵列中位于同一行的晶体管的第一电极连接在一起。这种将有源区中的导电通道作为存储阵列的互连线方式，可以减少存储器中的互连走线分布。
附图说明
图1是现有技术提供的一种存储器沿位线方向的层级结构示意图。
图2是现有技术提供的一种存储器阵列结构的电路示意图。
图3是本申请实施例提供的一种存储器的层级结构示意图。
图4是本申请实施例提供的一种存储器沿位线方向的层级结构示意图。
图5是本申请实施例提供的一种存储器阵列结构的电路示意图。
图6是本申请实施例提供的另一种存储器阵列结构的电路示意图。
图7是本申请实施例提供的另一种存储器阵列结构的电路示意图。
图8是本申请实施例提供的一种存储器的互连线结构示意图。
图9是本申请实施例提供的一种存储器制备工艺的示意性流程图。
图10是本申请实施例提供的另一种存储器阵列结构的电路示意图。
图11是本申请实施例提供的一种有源区布局的示意图。
图12是本申请实施例提供的一种离子注入有源区的示意图。
图13是本申请实施例提供的一种沉淀氧化物和多晶层的示意图。
图14是本申请实施例提供的一种打孔和沉淀电容器层的示意图。
图15是本申请实施例提供的一种打孔和沉淀金属层的示意图。
图16是本申请实施例提供的另一种存储器沿位线方向的层级结构示意图。
图17是本申请实施例提供的另一种存储器的互连线结构示意图。
图18是本申请实施例提供的一种存储器沿金属层板线方向的层级结构示意图。
图19是本申请实施例提供的另一种存储器阵列结构的电路示意图。
具体实施方式
随着信息时代技术的不断演进，人们越来越重视数据的存储，不断追求高可靠性、高速读取、大容量和低功耗存储器件。晶体管加电容器结构的存储器作为一类新型非易失存储器，在功耗、成本、读写速度、擦写次数和抗辐照方面有着众多优势，有望替代传统闪存存储器和动态随机存取存储器。
常见的电容器包括铁电电容器，但是基于钙钛矿结构的传统铁电材料(锆钛酸铅，钽酸锶铋等)的化学成分复杂，互补型金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)工艺兼容性低，且此类材料制备的铁电器件存在明显的尺寸效应，无法进一步微缩集成到先进工艺节点，因此只能应用在部分小容量的存储器中。应理解，尺寸效应指的是当一个材料的尺寸减小至一定程度，其性质发生突变的效应。
近年来，铪基铁电材料的发现，大大减小了铁电器件的尺寸，且铪基材料与先进CMOS工艺有很好的兼容性，吸引了研究人员的广泛研究。常用的铁电存储器中的铁电随机存取存储器(ferroelectric random-access memory，FRAM)，由一个晶体管和一个电容器(one transistor and one capacitor，1T1C)组成，与DRAM结构以及读写方式类似，对应的阵列结构和版图结构也类似。新型的铪基铁电材料在制备过程中，退火工艺所需的温度较高，温度超过500℃，因此铁电电容结构需要在工艺制程的前端集成，铁电电容一般排布在漏极和金属层的接触孔上方，铁电电容上方再连接金属层。
晶体管加电容器结构的存储器中，电容器的面积影响了存储器的性能和可靠性。随着器件尺寸不断微缩，存储器阵列结构中的互连线布局逐渐成为限制电容器面积的瓶颈。图1是现有技术提供的一种存储器沿位线方向的层级结构示意图。晶体管110包括源极S、漏极D和栅极G，电容器包括上极板133、下极板131和电容介质层132。现有技术方案的存储器阵列结构包含的互连线为字线WL，位线BL和板线PL，其中PL和BL分布在金属层，图1所示的BL分布在金属层140，PL分布在金属层142。PL与电容器的上极板133通过接触孔152连接，电容器的下极板131与晶体管110的源极S通过接触孔151相连接，晶体管110的漏极D通过接触孔151、接触孔152、金属层141和金属层142与位于顶层金属层140的BL相连，晶体管110的栅极G与存储器阵列的字线WL相连接。
图2是现有技术提供的一种存储器阵列结构的电路示意图。图2是图1所示存储器对应的电路示意图，存储器阵列包括4×2＝8个存储单元。存储器阵列的互连线包括WL，PL和BL，WL连接同一行存储单元的晶体管的栅极，PL连接同一行存储单元的电容器的上极板133，BL连接同一列存储单元的晶体管的漏极，晶体管的源极与位于同一存储单元的电容器的下极板131连接。利用互连线可以实现访问存储器阵列的任意单个存储单元。其中WL可以选择打开对应存储单元的晶体管，再结合PL和BL实现选中存储单元的访问和存储。
现有技术中，PL和BL需要通过接触孔来实现金属层中导线和晶体管层的物理连接，对应每个存储单元都需要分布BL和PL两个不同的接触孔，而电容器层分布在金属层和晶体管层之间，因此接触孔的分布在版图排布上限制了电容器层中电容器的布局，也就限制了电容器的面积，即电容器的排布密度受到较大限制。因此，如何提高电容器层的电容器排布密度是一个亟待解决的问题。
下面将结合附图，对本申请实施例中的技术方案进行描述。显然，所描述的实施例是本申请的一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本申请保护的范围。
应理解，本申请中的附图不一定按比例绘制，图中的直线或直角在集成电路制造过程中可能出现不太完美的直线或直角。出于所使用的处理设备和技术的实际限制，存储器局部可能具有表面拓扑结构或其他的不平滑问题。
图3是本申请实施例提供的一种存储器的层级结构示意图。
该层级结构从下到上依次是晶体管层210-多晶层220-电容器层230-金属层240。晶体管层210包括沿行方向和沿列方向上排列的多个晶体管，每个晶体管包括第一电极和第二电极，第一电极为源极且第二电极为漏极，或者第一电极为漏极且第二电极为源极。板线PL分布在晶体管层210，连接行方向上的多个晶体管的第一电极。多晶层220，用于设置字线WL，WL沿行方向。电容器层230包括沿行方向和沿列方向上排列的多个电容器，每个电容器包括上极板和下极板。金属层240位于顶层，用于设置位线BL，BL沿列方向。其中PL和WL通过导电介质250与金属层240中的导线连接，电容器层230中的电容器的下极板通过导电介质250与对应晶体管的第二电极连接，上极板通过导电介质250与金属层240中的BL连接。
图4是本申请实施例提供的一种存储器沿位线方向的层级结构示意图，该层级结构从下到上依次是衬底300-晶体管层210-多晶层220-电容器层230-金属层240。本申请实施例中晶体管层210分布多个晶体管310，字线WL位于多晶层220，电容器层230分布多个电容器330，位线BL位于顶层的金属层240。其中晶体管310包括源极S、漏极D和栅极G，电容器330包括上极板333、下极板331和电容介质层332。应理解，WL、PL、BL在图中的标记位置均为各互连线分布的层次位置。
应理解，图4所示的存储单元为1T1C结构，即每个存储单元包括一个晶体管310和一个电容器330。电容器的下极板331通过接触孔351与晶体管的漏极D相连接，电容器的上极板333通过接触孔352与金属层240的位线BL相连，位于相邻两行的晶体管的源极S通过板线PL连接在一起，即相邻两行中的晶体管的源极S共用。同一行晶体管的栅极G通过字线WL连接。
应理解，接触孔351和接触孔352皆为填充了导电介质的通孔，二者实质相同，不应理解为对本申请的限制。
应理解，图4的结构仅为示例，还可以包括多个金属层，仅顶层金属层240用于布置位线BL，其他金属层起导电作用。存储单元中晶体管310的源极S通过接触孔351、接触孔352和其他金属层连接到顶层金属层240。
应理解，考虑到晶体管的对称性，本申请实施例中的源极S和漏极D可以互换，不影响其功能，实施例中仅列举其中一种形式。
下面，本申请在图4所示的层级结构示意图的基础上，详细说明本申请存储器的结构与制备方法。
图5是本申请实施例提供的一种存储器阵列结构的电路示意图。
示例性的，图5所示的存储单元阵列包括M行×N列存储单元、M个字线、N个位线、P个行方向的板线和一个列方向的板线LPL，M、N和P均为大于等于2的整数。存储单元阵列的互连线包括WL，PL和BL，每一个存储单元与一个BL、一个PL和一个WL相连。利用互连线可以任意访问单个存储单元。其中WL可以选择打开对应存储单元的晶体管，再结合PL和BL对选中存储单元进行访问和存储。
图5所示的存储单元阵列中每个存储单元包括一个晶体310和一个电容器330。其中，存储单元阵列中位于第i行的存储单元连接在M个字线的第i个字线上，存储单元阵列中位于第j列的存储单元连接在N个位线的第j个位线上。存储单元阵列中位于第i行第j列存储单元中的电容器330的下极板331与位于同一存储单元的晶体管310的漏极D连接，上极板333与第j个位线连接。i为大于等于0且小于M的整数，j为大于等于0且小于N的整数。存储单元阵列中位于第2k-1行的存储单元和位于第2k行的存储单元中的晶体管的源极S可以共同连接在P个板线的第k个板线上，k为大于等于1且小于等于P的整数。这样相邻两行存储单元中的晶体管的源极S连接在一起可以实现源极共享。
存储单元阵列中多个沿行方向的板线PL可以通过沿列方向的板线LPL连接在一起。以图5所示的存储单元阵列为例，可以将存储单元阵列中与字线同方向的所有P个板线使用一个沿列方向的板线LPL进行连接，这样存储单元阵列中所有存储单元的晶体管的源极可以连接在一起实现源极共享。整个存储单元阵列仅需一个接触孔将板线连接到顶层金属层240的导线，就可以实现晶体管层210和金属层240中导线的物理连接，减少了存储单元所需要的PL接触孔。
可选的，也可以不使用沿列方向的板线LPL对沿行方向的多个板线PL进行连接，仅相邻两行的晶体管的源极共享。示例性地，第1行和第2行的存储单元中的晶体管的源极S共同连接在PL1上，这样两行存储单元仅需一个接触孔将板线连接到顶层金属层240的导线，就可以实现晶体管层210和金属层240中导线的物理连接，减少了存储单元的所需要的PL接触孔，即减小了对电容器层230的限制。在版图排布时，保持存储单元面积不变的情况下，可以提高电容器面积。
可选的，还可以将至少两个沿行方向上的板线PL通过沿列方向的板线LPL连接在一起。示例性的，可以将板线PL1和PL2通过沿列方向的板线LPL1连接在一起，将板线PL3至PL8通过沿列方向的板线LPL2连接在一起，这样多行存储单元中的晶体管的源极S可以连接在一起实现源极共享，减少了存储单元所需要的PL接触孔。
图6是本申请实施例提供的另一种存储器阵列结构的电路示意图。可选的，存储单元阵列中位于第i行存储单元的晶体管310的源极连接在P个板线的第i个板线上，这样位于同一行的存储单元中的晶体管可以实现源极共享。
可选的，还可以将如图6所示存储阵列中的至少两个沿行方向的板线使用一个沿列方向的板线进行连接，这样多行存储单元中的晶体管的源极可以连接在一起实现源极共享，减少了存储单元所需要的PL接触孔。
图7是本申请实施例提供的另一种存储器阵列结构的电路示意图。以图7为例说明本申请实施例存储器阵列的读写机理。其中，存储单元11和存储单元12位于存储单元阵列第一行，共享字线WL1。存储单元21和存储单元22位于存储单元阵列第二行，共享字线WL2。存储单元11和存储单元21位于存储单元阵列第一列，共享位线BL1。存储单元12和存储单元22位于存储单元阵列第二列，共享位线BL2。储单元11、存储单元12、存储单元21和存储单元22共享板线PL。
以图7所示的存储器为铁电存储器为例，铁电电容器上下两极板之间的电容介质层332为铁电电容，存储单元11、存储单元12、存储单元21和存储单元22为铁电存储单元。铁电存储单元利用铁电电容的极化状态来存储“0”或者“1”，其中以铁电极化向上(铁电极化方向指向BL)记为“0”，极化向下(铁电极化方向指向PL)记为“1”。
向铁电存储器单元11写入“1”的操作：WL1接高电平，铁电存储单元11中晶体管打开，BL1接低电平，PL接高电平，这样可以在铁电存储单元11中铁电电容两侧形成电势差。同时由于WL1同时打开了铁电存储单元12中的晶体管，为了避免改写其他铁电储存单元的数据，需要将BL2置为高电平，WL2接低电平，这样BL1与PL电势差会将存储单元11中铁电电容极化方向改为指向PL(铁电极化方向向下)，记存储数据为“1”。
向铁电存储器单元11写入“0”的操作：WL1接高电平，铁电存储单元11中晶体管打开，BL1接高电平，PL接低电平，WL2、BL2均接低电平，从而在存储单元11中铁电电容两侧形成电势差，铁电极化方向指向BL(铁电极化方向向上)，记存储数据为“0”。
从铁电存储器单元11读“1”和读“0”的操作：数据读取需要在BL一侧接上灵敏放大器用于放大位线差分信号。将BL1首先预充到低电平，随后WL1接高电平，存储单元11中的晶体管打开，将PL接高电平，同时，为了避免读取其他铁电储存单元的数据，需要将BL2接高电平，WL2接低电平，使其他铁电存储单元中铁电电容无电势差。铁电电容极化方向翻转读出“0”，不翻转读出“1”，通过对应位线BL电压的不同变化，灵敏放大器区分出读取数据“0”或“1”。
本申请实施例中的存储单元，晶体管漏极连接铁电电容下极板331，其读写操作是通过在铁电电容两侧施加电势差来进行读写的。从图7中可以看出，通过在PL和BL之间施加电压，可以对铁电单元进行读写操作。
应理解，当存储器处于数据保持状态时，各WL、PL、BL处于低电平，存储单元中的晶体管关断，电容保持存储状态。
图8是本申请实施例提供的一种存储器的互连线结构示意图。
存储阵列中的字线可以采用CMOS工艺中导电的多晶层220布线，将同一行晶体管的栅极连接在一起。
存储阵列中的板线PL可以采用有源区350布线，将阵列中一行或者多行晶体管的源极连接在一起。应理解，有源区350是在晶体管层210，即硅片上分布晶体管的区域。通过离子注入的形式在有源区350形成导电通道，即可以将存储阵列中一行或者多行存储单元的晶体管的源极连接在一起。这种将有源区350中的导电通道作为存储单元阵列的互连线的方式，可以减少金属层的互连走线分布。
存储单元阵列中的位线BL可以是任何导电材料构成，包括金属和金属合金等。
本申请实施例中每个存储单元都包括一个晶体管310和一个电容器330。以该电容器330为铁电电容器为例，晶体管310通过与铁电电容器的一个极板共享其漏极来耦合到铁电存储器，并且可用于对铁电电容器的读写操作。其中，接触孔351保证了晶体管的漏极D和铁电电容下极板331的物理连接，接触孔352保证了铁电电容上极板333和金属层240的物理连接。铁电电容中采用的铁电材料可以是在薄尺寸表现铁电行为的新材料之一，如掺杂的氧化铪材料(掺杂锆、硅、镧、锗、钇、铝、镧、锶、钕、镥、钪、金、氮等元素的一种或多种)或者III-V族铁电材料(包括氮化铝钪AlScN、氮化铝钇AlYN、氮化镓钪GaScN或氮化铟钪InScN等材料的一种或多种)。
本申请实施例中的存储器阵列，每相邻两行的晶体管的有源区350都有重叠部分，即相邻两行中位于同一列的两个晶体管的源极共用，再通过横向的有源区布线将存储阵列中相邻两行的晶体管的源极全部连接在一起，实现相邻两行中晶体管的源极共用。应理解，图8中连接不同行的多个板线PL可以在存储单元阵列中或外围通过有源区350连接在一起，在阵列外围引出作为存储单元访问的板线。
为了便于理解本申请实施例图8中的互连线结构示意图，下面将具体描述如图8的存储器的工艺制备过程。
图9是本申请实施例提供的一种存储器制备工艺的示意性流程图。图10是本申请实施例提供的另一种存储器阵列结构的电路示意图。图9所制备的存储器对应图10所示的电路图。
610，有源区布局。
首先去除衬底300的表面氧化物，定位有源区350布局。图11是本申请实施例提供的一种有源区布局的示意图，图中的“艹”字区域为定位的有源区350，其余空白部分可以看作场氧区360。应理解，有源区350可以通过离子注入形成导电通道，场氧区360可以起隔离作用。
620，离子注入实现源极共享。
图12是本申请实施例提供的一种离子注入有源区的示意图，图12与图10所示的存储器的电路图对应。将离子注入有源区350的固定区域，包括源极区域420、漏极区域410和PL区域430，形成晶体管的源极S、漏极D和PL。应理解，图11所示为四个晶体管，每列各两个晶体管。每列两个晶体管中间部分为源极S，两个晶体管两端区域为漏极D，图中中间横向区域为连接四个晶体管源极的板线PL。本申请实施例中，板线PL采用有源区布线，将阵列中两行晶体管的源极连接在一起。
应理解，通过离子注入有源区的固定区域形成晶体管的源极、漏极和PL仅为示例，还可以通过其他导电方案形成晶体管的源极、漏极和PL，只要PL能够连接多个晶体管的源极实现源极共享即可。
630，沉淀氧化物和多晶层。
应理解，晶体管的源极和漏极之间是沟道，在沟道上方沉积氧化物，然后沉淀多晶层220，形成晶体管的栅极510。应理解，该氧化物位于沟道和栅极510之间。图13是本申请实施例提供的一种沉淀氧化物和多晶层的示意图。同一行晶体管的栅极510连接在一起，即横向的多晶层分布存储单元阵列的字线WL。
640，打孔并沉淀电容器层。
图14是本申请实施例提供的一种打孔和沉淀电容器层230的示意图。630步骤后再次沉积氧化物，打孔并填充导电介质，形成接触孔351。随后在接触孔351顶端依次沉淀电容器的下极板331，电容介质材料和电容器上极板333，形成多个电容器330，其中，沉淀电容介质材料会形成电容介质层332。多个电容器330构成电容器层230。
650，打孔并沉淀金属层。
图15是本申请实施例提供的一种打孔和沉淀金属层240的示意图。640步骤后再次沉淀氧化物，打孔并填充导电介质，形成接触孔352。随后在接触孔352顶端沉淀金属层240，顶层金属层240分布存储单元阵列的位线BL。
不同层的WL、PL、BL的互联线可以连接至顶层金属层240，顶层金属层240中排布的各个互联线相互隔离。可选的，可以通过其他金属层连接至顶层金属层240。应理解，只有顶层金属层会分布位线BL，其他金属层为导电作用。图16是本申请实施例提供的另一种存储器沿位线方向的层级结构示意图。位线BL分布在顶层金属层240，图中连接晶体管源极的板线PL可以通过接触孔351、金属层241、接触孔352、金属层2422和导电介质连接到顶层金属层240的导线。图示填充了黑色斜线的方块为金属层2422，应理解，金属层2422也是金属层242，为了方便描述将该金属层命名为金属层2422，该名称不应理解为对本申请的限制。该导电介质将金属层2422中的PL互连线(垂直于BL方向)在其他位置连接到金属层240，未在图16中示出。应理解，图16仅为示意，板线PL和顶层金属层240之间可以通过多个金属层连接，也可以不通过金属层直接利用接触孔进行连接。应理解，接触孔353与接触孔351、接触孔352相同，均为填充了导电介质的通孔。
图17是本申请实施例提供的另一种存储器的互连线结构示意图。
本申请实施例中的基本存储单元结构与图8类似，区别在于用于连接相邻两行晶体管源极的有源区通过接触孔与金属层板线相连。图16包括左右两个存储单元阵列，每个存储单元阵列包括4×3＝24个存储单元。为了便于区分，将其中连接相邻两行晶体管源极的有源区分为有源区610～640。有源区610连接左侧存储单元阵列第1行和第2行存储单元中晶体管的源极，有源区620连接左侧存储单元阵列第3行和第4行存储单元中晶体管的源极，有源区630连接右侧存储单元阵列第1行和第2行存储单元中晶体管的源极，有源区640连接右侧存储单元阵列第3行和第4行存储单元中晶体管的源极。有源区610和有源区620通过金属层板线LPL1连接在一起，即左侧存储单元阵列的晶体管的源极通过金属层板线LPL1连接在一起。有源区630和有源区640通过金属层板线LPL2连接在一起，即右侧存储单元阵列的晶体管的源极通过金属层板线LPL2连接在一起。应理解，这里的金属层板线LPL1和金属层板线LPL2指的是分布在金属层的板线，示例性地，该金属层可以是图16中的金属层241，也可以是金属层242或者金属层240。可选的，金属层板线LPL1和金属层板线LPL2可以分布在相同金属层，也可以分布在不同金属层，只要能够连接多个行方向的板线即可，本申请对此不作限定。
本申请实施例中有源区610至640中每一个有源区将相邻两行六个晶体管的源极连接在一起实现源极共享，然后通过打孔的形式连接到金属层板线。
应理解，本申请实施例中存储阵列的有源区610至640通过离子注入形成板线，金属层板线LPL1和金属层板线LPL2可以是分布在金属层中的金属材质的板线。本申请实施例中，由于存储单元阵列局部区域源极共享，这样就不需要对存储单元阵列中的每个存储单元的各个晶体管源极打孔，仅在存储单元阵列外侧打孔即可。例如，图17中，左侧存储单元阵列中前两行存储单元仅需一个接触孔就可以将前两行存储单元的源极连接到金属层，左右两个存储单元阵列仅需4个接触孔就可以将24个存储单元的源极连接到金属层，因此相比于现有方案减少了晶体管层210与金属层的接触孔，增大了单位面积内排布的电容器的面积。
应理解，本申请实施例中的金属层板线平行于位线方向仅为示意，而实际存储阵列中并不限制金属层中板线的排布方向，金属层板线也可以平行于字线方向，或者与位线存在一定的角度分布。
图18是本申请实施例提供的一种存储器沿金属层板线方向的层级结构示意图。
图18是图17实施例对应的存储器沿金属层板线方向的层级结构示意图，相邻两行晶体管的源极共享，然后通过接触孔351、金属层241和接触孔352连接到顶层金属层240中的导线。板线LPL为金属层板线LPL1或者金属层板线LPL2。图示金属层板线LPL分布在金属层240中，可选的，金属层板线LPL也可以分布在金属层241中。该金属层板线LPL可以将1至4行存储单元的晶体管的源极连接在一起。
图19是本申请实施例提供的另一种存储器阵列结构的电路示意图。
图19是图17实施例对应的存储器的电路示意图，包括左右两个存储单元阵列，每个存储单元阵列包括4WL x 3BL＝12个存储单元。PL11分布在有源区610，连接左侧存储单元阵列的第1行和第2行存储单元。PL12分布在有源区620，连接左侧存储单元阵列的第3行和第4行存储单元。PL21分布在有源区630，连接右侧存储单元阵列的第1行和第2行存储单元。PL22分布在有源区640，连接右侧存储单元阵列的第3行和第4行存储单元。LPL1将PL11和PL12连接在一起，实现左侧存储单元阵列的源极共享。LPL2将PL21和PL22连接在一起，实现右侧存储单元阵列的源极共享。
应理解，本申请实施例中的阵列结构为1T1C结构，本申请实施例还可以应用于存储单元为2T2C，nTmC的阵列结构中，本申请对此不作限定。
应理解，本申请实施例中的存储器包括基本存储单元是晶体管加电容器(电阻)结构的存储器。可选的，可以是铁电存储器、电阻式随机存取存储器、相变随机存取存储器或者磁阻式随机存取存储器等非易失性存储器。在阵列存储单元排布的时候，都可以采用有源区分布互连线的方式，从而提高电阻类结构的面积排布，提高存储器件的排布密度。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如软盘、硬盘、磁带)、光介质(例如光盘)、或者半导体介质(例如固态硬盘(solid-statedrive，SSD))等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种存储阵列，其特征在于，包括：
晶体管层，包括沿行方向和沿列方向上排列的多个晶体管，所述多个晶体管中每个晶体管包括第一电极和第二电极，所述第一电极为源极且所述第二电极为漏极，或者所述第一电极为漏极且所述第二电极为源极；
所述晶体管层还包括板线，所述板线连接所述行方向上的所述多个晶体管的所述第一电极；
多晶层，位于所述晶体管层之上，用于设置字线，所述字线沿所述行方向；
电容器层，位于所述多晶层之上，包括沿所述行方向和沿所述列方向上排列的多个电容器，所述多个电容器中每个电容器包括第一极板和第二极板；
金属层，位于所述电容器层之上，用于设置位线、第一导线和第二导线，所述位线沿所述列方向；
所述板线与所述金属层的所述第一导线连接，所述字线与所述金属层的所述第二导线连接，所述每个电容器的所述第一极板与对应晶体管的所述第二电极连接，所述每个电容器的所述第二极板与所述金属层的所述位线连接。
2.根据权利要求1所述的存储阵列，其特征在于，所述每个电容器的所述第一极板通过第一接触孔与所述对应晶体管的所述第二电极连接，所述每个电容器的所述第二极板通过第二接触孔与所述金属层中的所述位线连接，所述第一接触孔和所述第二接触孔包括导电介质。
3.根据权利要求2所述的存储阵列，其特征在于，所述第一接触孔垂直于所述第一极板，所述第二接触孔垂直于所述第二极板。
4.根据权利要求1至3任一项所述的存储阵列，其特征在于，所述晶体管层包括P个板线，所述P个板线沿所述行方向，P为大于等于2的整数。
5.根据权利要求4所述的存储阵列，其特征在于，所述P个板线中至少两个板线通过沿所述列方向的板线连接在一起。
6.根据权利要求4或5所述的存储阵列，其特征在于，所述P个板线的第k个板线连接所述行方向上的第2k-1行和第2k行晶体管的所述第一电极，k为大于等于1且小于等于P的整数。
7.根据权利要求1至6任一项所述的存储阵列，其特征在于，所述板线包括有源区布线，所述有源区布线包括通过离子注入形成导电通道。
8.一种存储阵列的制备方法，其特征在于，包括：
形成晶体管层，所述晶体管层包括板线和沿行方向和沿列方向上排列的多个晶体管，所述多个晶体管中每个晶体管包括第一电极和第二电极，所述第一电极为源极且所述第二电极为漏极，或者所述第一电极为漏极且所述第二电极为源极，所述板线连接所述行方向上的所述多个晶体管的所述第一电极；
在所述晶体管层之上形成多晶层，所述多晶层用于设置字线，所述字线沿所述行方向；
在所述多晶层之上形成电容器层，所述电容器层包括沿所述行方向和所述列方向上排列的多个电容器，所述多个电容器中每个电容器包括第一极板和第二极板，所述每个电容器的所述第一极板与对应晶体管的所述第二电极连接；
在所述电容器层之上形成金属层，所述金属层用于设置位线、第一导线和第二导线，所述位线沿所述列方向，所述位线连接所述每个电容器的所述第二极板，所述第一导线连接所述板线，所述第二导线连接所述字线。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
形成第一接触孔和第二接触孔，所述每个电容器的所述第一极板通过所述第一接触孔与所述对应晶体管的所述第二电极连接，所述每个电容器的所述第二极板通过所述第二接触孔与所述金属层中的所述位线连接，所述第一接触孔和所述第二接触孔包括导电介质。
10.根据权利要求9所述的方法，其特征在于，所述形成第一接触孔和第二接触孔，包括：
形成垂直于所述第一极板的所述第一接触孔；
形成垂直于所述第二极板的所述第二接触孔。
11.根据权利要求8至10任一项所述的方法，其特征在于，所述晶体管层包括P个板线，所述P个板线沿所述行方向，P为大于等于2的整数。
12.根据权利要求11所述的方法，其特征在于，所述P个板线中至少两个板线通过沿所述列方向的板线连接在一起。
13.根据权利要求11或12所述的方法，其特征在于，所述P个板线的第k个板线连接所述行方向上的第2k-1行和第2k行晶体管的所述第一电极，k为大于等于1且小于等于P的整数。
14.根据权利要求8至13任一项所述的方法，其特征在于，所述板线包括有源区布线，所述有源区布线包括通过离子注入形成导电通道。
15.一种存储器，其特征在于，包括存储控制器和如权利要求1至7中任一项所述的存储阵列，所述存储控制器和所述存储阵列电连接。
16.一种电子设备，其特征在于，包括电路板和权利要求15所述的存储器，所述存储器设置于所述电路板上且与所述电路板电连接。
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