JPH02154389A

JPH02154389A - 強誘電体メモリ

Info

Publication number: JPH02154389A
Application number: JP1175065A
Authority: JP
Inventors: Tatsuo Nagasaki; 達夫長崎; Masayoshi Omura; 正由大村; Hitoshi Watanabe; 均渡辺; Hiroyuki Yoshimori; 由森　博之; Shinichi Imaide; 愼一今出; Hidetsugu Ikuta; 英嗣生田; Kazumuki Yanagisawa; 柳沢　一向
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1988-07-08
Filing date: 1989-07-06
Publication date: 1990-06-13
Anticipated expiration: 2013-08-20
Also published as: JP2788290B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］この発明は強誘電体材料を情報記録媒体（メモリ）に用
いた強誘電体メモリおよびその製造方法に関する。特に
隣接するメモリセル間のクロストークを防止することが
できる強誘電体メモリに関する。

［従来の技術］強誘電体材料はヒステリシス特性を有し、この特性を利
用してデータを記憶できることが一般に知られている。

第４２図はこのヒステリシス特性を示す図であり、横軸
は電界Ｅ、縦軸は分極状態Ｐを表している。±Ｅｃは分
極方向が逆方間に反転する電界（以下、抗電界という）
であり、士ＥＳはヒステリシス特性における正負方向が
反転する電界（以下、反転電界という）である。図にお
いて、電界が０のときの分極にはＡとＣの２つの状態が
あり、それぞれにデジタル信号の“１”と′“０”を対
応させる。すなわち、Ａの状態のときに“１”信号が記
憶され、Ｃの状態のときに“０”信号が記憶される。

いま、この強誘電体に“１”信号が記憶され、分極がＡ
の状態であるとする。このとき、正方向の読出しパルス
Ｅｒを加えると、分極はＡからＢに移り再びＡに戻るが
、この部分は傾斜が緩やかであるので容量値ＣＬの変化
は小さい。これに対して、強誘電体に“０”信号が記憶
され、分極がＣの状態にあるときに、正方向の読出しパ
ルスＥｒを加えると、分極がＣからＤに移り再びＣに戻
る。このＣからＤの部分の傾斜は大きいので容量値ＣＬ
の変化が大きくなる。したがって、この容量値の違いに
より、′１”状態の時は出力が小さ（、°“０”状態の
ときは出力が大きくなるので、“１”と“０”の状態を
判別してデータを読出すことができる。

ここで、図から判るように、強誘電体の分極状態を“０
″から“１”にするためには、ＥＷ以上の電界を有する
記録パルスを印加し、′１”から“０”にするためには
、　Ｅｗの電界を有するパルスを印加すればよい。

そこで、従来、上記のような強誘電体のヒステリシス特
性を利用して強誘電体を情報記録媒体として用いた先行
技術に特開昭５５−１２８９０５号、特開昭５７−１１
７１８８号、特開昭５９−２１５０９６号、特開昭５９
−２１５０９７号等がある。このような強誘電体メモリ
に対して情報の記録、読出しを行なう１つの方法として
、例えば、上記特開昭５９−２１５０９６号には第４３
図に示すように基板７２上に透明電極７３゜７５に挾ま
れた強誘電体薄膜７４を積層して構成した強誘電体メモ
リ７１に電圧を印加しつつ光導電体の選択した部分に光
ビーム７６を照射してその部分を分極させて情報を記録
し、読出時にはこの選択部分に再び光ビームを照射し、
分極による光の屈折、干渉、偏光を利用して情報を読出
すものが示されている。

［発明が解決しようとする課題］上記従来例は強誘電体メモリの表面上に光ビームを照射
して、この光ビームを操作することで、順次情報の記録
または読出しを行うものである。

このように強誘電体メモリの表面上に直接光ビームを照
射して情報の記録、読出しを行うものであるが、強誘電
体メモリにおいて情報記録位置は特定されておらず記録
位置の制御は光ビームの操作位置を機械的に制御するこ
とにより行われている。

そのため光ビームの位置ずれ等により、隣接する記録部
に誤って情報を記録読出しをすることがないように光ビ
ームを操作する位置制御を正確に行なう必要があり、記
録密度を向上しようとすればするほど、ますます位置制
御に正確さが要求され、そのための機構が複雑になる。

また、情報を２次元（平面的）にしか記録することがで
きず、強誘電体メモリを積層することにより記録容量を
増やすことはむずかしい。

そこで、この発明は強誘電体メモリの情報記録位置を常
に特定することが可能で、また、強誘電体メモリの隣接
する記録位置からのクロストークを防止してＳＮ比を向
上させ、選択した記録位置に対する情報の記録、読出し
を確実かつ高速に行なうことのできる小型で薄型の強誘
電体メモリを提供することを目的とする。

［課題を解決するための手段および作用コ上記目的を達
成するために、この発明は以下のような手段を講じたも
のである。

すなわち、強誘電体薄膜と、この強誘電体薄膜の一方の
面に格子状に配列した複数の短冊状の電極からなる第１
ストライプ電極と、この第１ストライプ電極と互いに交
差するように上記強誘電体薄膜の他方の面に格子状（手
配列した複数の短冊状の電極から成る箪２ストライプ電
極と、この２つのストライプ電極のそれぞれの配列方向
に沿ってストライプ電極の端部から離間して設けられた
共通電極と、上記第１．第２ストライプ電極部と共通電
極とを接続するとともにストライプ電極の電極を選択す
る切替手段と、′Ｍ１ストライプ電極と強誘電体薄膜の
間および、第２ストライプ電極と強誘電体薄膜の間の少
なくとも一方に挾持された半導体回路部とからなる強誘
電体メモリとしたものである。

上記の手段によればデータは第１ストライプ電極と第２
ストライプ電極が交差した記録位置（メモリセル）に残
留分極として記録されるので、データの記録位置が特定
され、また、隣接するメモリセル間でのクロストークを
防止することができ、データの記録、読出しが確実かつ
高速に行なわれる。

［実施例コ以下、この発明を実施例に基いて説明する。

第１図はこの発明の基本的な概念を説明するための説明
図である。図に示すように、強誘電体メモリ１は絶縁性
と機械的強度を保持するための厚さ２００μｍの基板２
の表面上に積層された厚さ０．３μｍの強誘電体薄膜３
から成る。上記基板２の材料としてはガラス、セラミッ
クス、金属、高分子材料、半導体材料等から用途に適し
て選択され、上記強誘電体薄膜３の材料としてはＰＺＴ
（ジルコンチタン酸鉛）やＢａＴｉ０ｓ（チタン酸バリ
ウム）やＫ　Ｎ　Ｏｓ等の無機材料、またはフッ化ビニ
リデン系共重合体の様な高分子材料が使用される。上記
基板２と強誘電体薄膜３の間には格子状に配列した短冊
状の複数の電極からなる第１ストライプ電極４が設けら
れ、強誘電体薄膜３を挾んだ反対側の面には第１ストラ
イプ電極４の配列方向と直交するように格子状に配列し
た第２ストライプ電極が設けられている。この第１．第
２ストライプ電極４，５はＡＩまたはＴｉＷまたはＭ　
ｏ　−Ｔ　ａ等からなり、厚さ０．１μｍで、電極の幅
および隣接する電極の間隔は共に０．５μｍで等間隔に
設けられている。そして、上記第１゜第２ストライプ電
極４，５の端部から離間した基板２上には、共通電極６
と７が図に示す様にストライプ電極４．５のそれぞれの
配列方向に沿って設けられている。そして、上記共通電
極６，７とストライプ電極４，５の端部とを接続し、ス
トライプ電極中の電極を選択する切替手段として光導電
体８，９がそれぞれ、上記共通電極６，７とストライプ
電極４，５の上に、跨がって積層されている。この光導
電体８，９の材料としては応答時間、抵抗値等の点から
アモルファスシリコンや結晶シリコンやＰＶＫ（ポリビ
ニルカルバゾール）等が用いられている。

次にこの強誘電体メモリ１の製造方法について第２図を
使って説明を行う。第２図はこのメモリを製造する手順
を示す図である。

（強誘電体メモリの製造方法）基板２の材料は用いる強誘電体に合わせて選択される。

即ち、ＰＺＴＳＢａＴ　ｉｏｓ等の無機酸化物からなる
強誘電体薄膜を形成するときは、結晶配向制御のための
高温焼成過程が必要な場合があり有機高分子材料は基板
２の材料として適さず、非結晶シリコン、単結晶シリコ
ン、サファイヤ単結晶等のウェハーや他の無機系耐熱素
材を基板２として用いることが好ましい。フッ化ビニリ
デン系共重合体やシアン化ビニリデン系共重合体を強？
ＰＪ′Ｆ４体薄膜として用いる場合は塗布成膜及び低温
乾燥が可能なため、熱可塑性ポリマー系の材料も基板２
として使用することが出来る。

基板２の表面は少なくとも絶縁性でなければならないた
め、金属系等電気伝導性基板は表面を酸化処理や絶縁性
物質、例えば、５ｊＯｚ、Ａｌ□０、等の薄膜を形成し
て用いねばならない。

強誘電体メモリ１の製造の手順として例えば第２図に示
すように、（ａ）〜（ｉ）のように行なう。なお、第２
図（ｇ）〜（ｆ）は第２図（ｆ）のＡ−Ａ’断面図であ
る。

（ａ）まず基板２表面にＡｕ、Ｐｔ、Ａｇ％Ａｔ等の金
属良導電体もしくは、ＩＴＯ等の透明性導電体をスパッ
タ法、真空蒸着法等の周知の方法によって導電膜１０を
形成する。次に、（ｂ）導電膜１０表面にレジスト１１をスピンコード法
により塗布成膜し、（Ｃ）第１のストライプ電極４、共通電極６等のパター
ニングを施したマスク１２を通して紫外線照射、電子線
照射等により焼付けを行う。レジスト１１はメモリ構成
、パターン形状によりポジ型、ネガ型のうちいずれを使
用しても良い。

（ｄ）パターン現像後、マスクをはずし非露光部分のレ
ジストを除去した後、（ｅ）第１．のストライプ電極４、共通電極６等を形成
するに必要な部分以外の導電膜１３をエツチング除去し
、（ｆ）最後にレジスト１１を除去して第１のストライプ
電極４と共通電極６を形成する。なお、このとき、スト
ライプ電極４の各電極間および共通電極６とストライプ
電極４の間に、導電膜とほぼ同じ厚さの絶縁膜を充填し
てもよい。

（ｇ）光導電体部８は同一平面上に形成された第１のス
トライプ電極４と、この端部から離間して形成された共
通電極６上を跨いで上記（ａ）〜（ｆ）と同様の方法に
て積層形成される。この光導電体部８に用いられる光導
電性材料としては、主に、結晶性シリコン、非晶質シリ
コン、３ｅ。

ＣｄＳ、ＺｎＯ，等の無機材料、ＰＶＫ（ポリビニルカ
ルバゾール）或はその誘導体と色素増感剤との併用、Ｐ
ｖＫとＴＮＦ（トリニトロフルオレノン）の組合せ等か
らなるルイス増感性複合材料、結晶型を制御したメタル
フリーフタロシアニン等の有機材料が使用でき、その特
性に応じてスパッタ法、真空蒸着法、溶剤塗布性等適宜
の手法にて膜形成をすることが出来る。このようにして
電極パターンを形成した基板２上に（ｈ）強誘電体薄膜３を積層する。強誘電体材料としで
は前述のようにＰＺＴＳＰＬＺＴ、ＫＮＯｓ　、Ｂ　ａ
　Ｔ　ｉ　Ｏｓ等の無機材料、目的物性に応じて重合比
率を制御したフッ化ビニリデン−トリフルオロエチレン
共重合体等含フツ素系ポリマーやシアン化ビニリデン−
ビニルアセテート共重合体等のシアノ基含有ポリマーを
主成分とする有機系材料に大別される。前記無機材料を
用いた薄膜形成には、プラズマスパッタ法やイオンビー
ムスパッタ法、真空蒸着法等のドライ成膜法が主に用い
られる。また、電解法等の湿式成膜や金属アルコ牛シト
を所定の成分比で混合し、基板２上に溶液塗布後、焼成
工程を経てその酸化物結晶として薄膜形成するゾルゲル
法、スピンオン法も適用することが出来る。また高分子
系有機材料はその化学構造と組成比に基き、適当な溶媒
を選択出来ることにより、スピンコード法、デイツプ法
、印刷法等による塗布−乾燥工程で成膜を行える。さら
に、（ｉ）強誘電体薄膜３上に第１のストライプ電極４
に直交する第２のストライプ電極５を形成する。

この方法としては（ａ）〜（ｆ）と同一の手法によっで
も、また他の周知の手段であっても良い。

導電性材料も同様に第１のストライプ電極４と同じもし
くは強誘電体薄膜３との関係を考慮した他の材ＩＩであ
っても良い。このとき第２のストライプ電極５と同時に
第２の共通電極７も形成される。

このようにして前述した強誘電体メモリ１が形成される
。

最後に基板２を所定の大きさに切断し共通電極６．７を
結線して、上記の強誘電体メモリ１が製造出来る。

上記強誘電体メモリ１の構造および製造工程はこれに限
定されるものではない。例えば、第１のストライプ電極
４〜強誘電体薄膜３〜第２のストライプ電極５から成る
メモリ層１４を同様の手順で多層積層することも可能で
あり、また、必要に応じて第２のストライプ電極５上に
遮光、帯電防止、汚染防止、水分侵入防止等を目的とし
た保護膜を形成することも出来る。

さらに、強誘電体薄膜３をストライプ電極４゜５が交差
する部分のみ形成されるようにエツチングし、除去され
た部分に絶縁性材料を充填する工程を（ｈ）の後に加え
てもよい。

次にこの構成の強誘電体メモリにデータを記録（ライト
）及び読出しくリード）する動作について第３図を使っ
て説明を行う。

まずストライプ電極４と５の幅にほぼ等しい径の光ビー
ムを光ビーム照射手段１５．１６により光導電体８と９
の上にそれぞれ照射して、その照射部分１７と１８の抵
抗値を下げることにより、直交するストライプ電極４と
５の中から各１本ずつを共通電極６と７に選択的に導通
させることができる。上記光導電体８，９に光ビーム照
射手段１５．１６から光ビームを照射することによりス
トライプ電極４，５を選択する切換手段１９．２０を光
マルチプレクサ−と呼ぶことにする。そして、この共通
電極４と５の間に適切な電圧ＥＷ（第４２図で示す士Ｅ
Ｓを越える電界）をかけることにより、ストライプ電極
の交叉している部分の強誘電体部２１（以下、メモリセ
ルという）を選択的に分極することができる。共通電極
６，７に印加する電圧の極性（＋、−）を変えることに
より、各メモリセル２１に生じる分極の方向を変えて、
これをデジタル信号の１と０に対応させてデータのライ
トを行なう。

次にリードの方法を以下に述べる。まず、ライトの場合
と同様に、光マルチプレクサ−１９，２０により読出す
メモリセル２１に該当するストライプ電極４，５に光ビ
ームを照射することによりリードするメモリセル２１が
選択される。

そして、選択されたメモリセル２１に第４２図に示した
読出しパルスＥｒを印加し、分極値ＣＬの違いにより生
じる出力の違いを判別することにより記録されたデータ
をリードすることができる。

また、選択されたメモリセル２１をリードする別の方法
としてメモリ全体に熱を加えて、焦電効果により発生し
た焦′ｉ！電流を検出する方法がある。

焦電電流の極性は分極の方向で決まるため、極性を検出
することで記録データをリードすることがテキル。その
他のリード方法としては、メモリ全体に圧力をかけて、
圧電効果により発生した電圧を検出する方法がある。圧
電気の極性は分極の方向で決まるため、これを検出する
ことで記録データをリードすることができる。

上記のようにして構成された強誘電体メモリ１の記録容
量について説明する。強誘電体薄膜３０面積を現在の半
導体メモリの１８！４ｂｉｔ　（０，５μｍルール）の
ものと同程度（８ｍｍ　Ｘ１５ｍｍ）として計算すると
、上記ストライプ電極４，５は幅０．５μｍ間隔０，５
μｍで設けられているので１つの情報を記録できるメモ
リセル２１は上記面積中に１２０×１０６コ存在できる
ことになる。すなわち、１６Ｍｔ）１ｔの半導体メモリ
と同程度の面積でｔ２ｏＭｂｉｔの記録容量となり、上
記単層の強誘電体メモリ１では、従来の半導体メモリの
約８倍の記録容量を達成できる。

以上説明した強誘電体メモリによれば、切替手段として
の光導電体に光ビームを照射して第１゜第２のストライ
プ電極を選択することによりデータの記録、読出しを行
なうをメモリセルを特定することができる。また、情報
が記憶される各メモリセルは強誘電体薄膜の上記ストラ
イプ電極の交叉部分に限定され、それぞれが独立してい
るので、隣接するメモリセルにデータが誤って記録され
たり、読出されたりすることがな（、該当するメモリセ
ルにデータは確実に記録さ−れ、また読出すことができ
る。

また、平面上に配列されたメモリセルの情報のリード・
ライトを光ビームの１次元的な走査で実現できるため、
光ビームの走査と情報のリード・ライトのための光学シ
ステム、電気システムの機構が筒単になる。

次に切替手段として半導体スイッチを用いた例について
説明する。

第４図に示すように切替手段として電気的にコントロー
ルできる半導体スイッチ５７と、そのコントロール部５
８を基板５つ上にＩＣ化して設け、その基板５つ上にス
トライプ電極６０．６１と強誘電体薄膜６２を積層した
ものである。上記半導体スイッチ５７は第１．第２スト
ライプ電極６０゜６１とコントロール部５８を接続する
ようにストライプ電極１本に対して１つずつ設けられ、
コントロール部５８からの信号により第１．第２ストラ
イプ電極のうちの１本の電極がそれぞれ選択される。こ
の実施例の強誘電体メモリにおいては、電気的にメモリ
セル２１の選択をすることができるので、上記実施例の
ように光ビームを機械的に操作する手段が不要となり、
高速に操作ができる。

このように、上記実施例の強誘電体メモリにおいては、
従来のＤＲＡＭ、ＳＲＡＭ等の半導体メモリに比較して
ストライプ電極だけ配線すればメモリセルを構成できる
ので間単に高密度化が可能になり、強誘電体薄膜の残留
分極を利用して記録するので記憶保持のための電力消費
のない不揮発性のメモリになる。

ところで、上記実施例の強誘電体メモリでは、メモリセ
ルを構成している強誘電体薄膜が連続した一枚の薄膜で
あるため選択されたメモリセルと隣接するメモリセルと
の間でクロストークが生じてしまう。

このクロストークを防止するためには強誘電体薄膜をス
トライプ電極に挾持される部分のみになるようにエツチ
ング等により網目状に分割すればよいのであるが、精度
よく分割するのには工数がかかり、また、作成された強
誘電体薄膜にエツチング処理等を施すことは結晶配向性
を悪（する可能性もあり、あまり好ましくない。そこで
、このクロストークの発生を防止し、ＳＮ比を向上させ
る好ましい実施例について説明する。

第５図はクロストークを防止する手段を設けた強誘電体
メモリの一実施例を説明するための図、第６図はこの実
施例において、選択されたメモリセル２１の等何回路を
示す回路図である。第６図において、ＣＬは選択された
メモリセルの合成容量、Ｃｘは選択された第１ストライ
プ電極４と選択されていない第２ストライプ電極５との
各交点（Ｘ方向）のメモリセルの合成容量、ＣＹは選択
されていない第１ストライプ電極と選択された第２スト
ライプ電極との各交点（Ｙ方向）のメモリセルの合成容
量である。なお、選択されていないメモリセルによる合
成容１ｔＣｘＹは、第１第２の両ストライプ電極がとも
にＧＮＤに接続されているので無視することができるた
め図示していない。

第５図に示すように、第１．第２のストライプ電極４，
５と第１．第２の共通電極６，７をそれぞれ接続する切
替手段８，９が１本のストライプ電極に対して２つずつ
並列に設けられたスイッチ８ａ、８ｂまたは９　ａ　）
　９　ｂから構成されている。

そして、第１ストライプ電極の各電極に接続されている
２つのスイッチ８ａ、８ｂの内、一方のスイッチ８ａは
全て第１の共通電極６を介して読出しまたは、記録パル
スを発生するドライバー回路８１が接続され、他方のス
イッチ８ｂは全てＧＮＤに接続されている。同様に第２
ストライプ電極５の各電極に接続されている２つのスイ
ッチ９　ａ　＋９ｂの内、一方のスイッチ９ａは第２の
共通電極７を介して出力側の増幅器８２が接続され、他
方のスイッチ９ｂは、すべてＧＮＤに接続されている。

この２つのスイッチ８ａ、８ｂまたは９ａ＋９ｂは、一
方のスイッチがＯＮＬ、ているときは他方のスイッチが
ＯＦＦとなるように連動して動作するスイッチである。

このように回路を構成することにより、選択されていな
いストライプ電極はすべてＧＮＤに短絡させるようにし
たものである。

このとき、ドライバー回路８１の出力インピーダンスを
合成容量ＣＹによるインピーダンス（１／ωＣｙ　）よ
りも十分小さくし、また、増幅器８２の入力インピーダ
ンスを合成容量Ｃｘのインピーダンス（１，／ωＣｘ　
＞よりも十分に小さいものとする。これは、第６図に示
すＡ点の電圧をドライバー回路８１からの出力電圧に対
して低下しないようにして、選択されたメモリセル２１
に確実に電圧が印加されるようにし、また、選択された
メモリセルを通過した電流の大部分を増幅器８２に流入
するようにして、確実に選択されたメモリセルのデータ
を読出すためである。この実施例によれば、図かられか
るように、隣接するメモリセルの容ＭＣｘ、ＣｙはＧＮ
Ｄに短絡されているので読出し電流の大部分は選択され
たメモリセルを通って増幅器に流れこみ、Ｃｘ、ＣＹの
影響を受けることなく、すなわちクロストークを生じる
ことなく、正確に選択されたメモリセルに記憶された情
報を読出すことができる。

第７図は、クロストークを防止する他の実施例を示す図
であり、第８図はこの実施例において選択されたメモリ
セルの等価回路を示す図である。

第７図に示すように、各ストライプ電極はそれぞれ、切
替手段８．つと接続されない方の端部で抵抗Ｒを介して
ＧＮＤに接続される。そして、前記実施例と同様に各ス
トライプ電極４，５と第１゜第２の共通電極６，７とを
それぞれ接続する切替手段８．つとして、−本のストラ
イプ電極に対してそれぞれ２つのスイッチ８ａ＋８ｂま
たは９ａ＋９ｂを並列に設けている。この実施例におい
て、２つのスイッチは一方がＯＮのとき他方もＯＮとな
り、ＯＦＦのときはともにＯＦＦになるように連動して
動作する。そして、第１．第２の共通電極６，７も第１
および第２ストライプ電極４，５に対してそれぞれ２本
ずつ（６ａ、６ｂまたは７ａ　＋　　７　ｂ　）設けら
れている。第１ストライプ電極４とスイッチ８を介して
接続されている第１の共通電極６ａ、６ｂの内一方の共
通電極６ａは増幅器８３の出力端子に接続され、他方の
共通電極６ｂは増幅器８３の負入力端子に接続されてい
る。

この増幅器８３の正入力端子には読出し、書込のパルス
を発生するドライバ回路８１が接続されている。また、
第２ストライプ電極５とスイッチ９を介して接続されて
いる第２の共通電極７ａ、７ｂの内、一方の共通電極７
ａは増幅器８２の負入力端子に接続され、他方の共通電
極７ｂは抵抗Ｒｆを介して増幅器８２の出力端子側に接
続されている。また、この増幅器８２の正入力端子はＧ
ＮＤに接続されている。このように、増幅器８２゜８３
はいずれも負帰還回路を構成している。ところで、切替
手段にはそれぞれＯＮ抵抗が存在するため選択されたメ
モリセルの等価回路は第８図に示すようになる。ここで
上述したように増幅器８２．８３はいずれも負帰還回路
を構成しており、切替手段のＯＮ抵抗ｒｌ＋　　ｒ２＊
　　ｒ５＊　　ｒ４はこの負帰還回路内に含まれている
。そのため増幅器８３のオーブンループゲインをα１と
すると図のＡ点からドライバー回路８１を見たときの増
幅器の出力インピーダンスはｒ２／α１となり、αｌが
ｒ２よりも充分に大きければ出力インピーダンスはほぼ
零とみなすことができるので、選択され、たメモリセル
を読出すときの電圧がクロストークしている合成容量Ｃ
Ｙに影響されず確実に選択されたメモリセルに印加され
る。また、増幅器８２のオープンループゲインをα２と
すると、Ｂ点から見た増幅器８２の入力インピーダンス
は（ｒ３＋Ｒｆ　）　／ａ２となり、α２が（ｒ３＋Ｒ
ｆ）よりも充分大きいとすれば、同様に零と見なすこと
ができるので、選択されたメモリセルからの電流はクロ
ストークしている合成容ｊｌ　Ｃｘ側に流れることなく
、大部分が出力側の増幅器８２に流れるので確実に情報
を読出すことができる。この実施例の回路構成によれば
スイッチの有しているＯＮ抵抗の影響を除去することが
できるので、第６図に示した実施例よりも確実に情報を
読出すことができる。

次に、この実施例で用いている２本の共通電極６ａ、６
ｂまたは７ａ、７ｂとのＯＮ、ＯＦＦを同時に行うこと
のできる切替手段の具体的な構成を第９〜１０図により
説明する。

東９図は切替手段に半導体スイッチを利用した実施例を
示す図であり、第１０図は半導体スイッチの一例として
のＣＭＯＳスイッチを示す図である。

第９図で示すように、切替手段として第１．第２ストラ
イプ電極の各電極に半導体スイッチ８６を２つずつ並列
に設け、この一対の半導体スイッチ８６はそれぞれ共通
電極６ａｌ　６ｂまたは７　ａ　。

７ｂに別々に接続され、各スイッチの切換ゲートにはコ
ントロール部としてのデコーダ８７が接続されている。

そして、このデコーダ８７から図示されない制御回路か
らの信号に基いて一対のスイッチ毎に切替信号が切換ゲ
ートに入力されることにより、２つのスイッチは連動し
て動作する。この半導体スイッチ８６の一例としてのＣ
ＭＯＳスイッチは、第１０図に示したように、Ｔｒｘ、
Ｔｒ２の２つのＣＭＯ３）ランジスタからなるスイッチ
トランジスタ部８８と、このスイッチトランジスタの出
力に接続され、スイッチトランジスタの約半分の大きさ
のＣＭＯ３）ランジスタＴ　ｒ　ｓ　＋Ｔ　ｒ　４から
なる、電荷キャンセルトランジスタ部８９とからなる。

そしてこの半導体スイッチのＶｉｎ側に第１の共通電極
６ａまたは６ｂを接続し、Ｖｏｕｔ側に第１ストライプ
電極４を接続する。そして、Ｔ　ｒ　１とＴｒ４’のゲ
ート電極およびＴ　ｒ　ｚとＴ　ｒ　３のゲート１［極
がそれぞれ接続されるとともに、これらゲート電極にそ
れぞれ互いに逆相となる信号が入力されるようにデコー
ダ８７が接続されている。また電荷キャンセルトランジ
スタ部８９のＴｒｓｓＴｒ４のソース−ドレイン間は短
絡されており、ゲートとの容量のみが利用される。

Ｔ　ｒ　ｓのゲートには、Ｔ　ｒ　１のゲートとは逆相
の信号が加わり、Ｔｒ、がオフするときのゲート信号の
漏れをＴ　ｒ　ｓで打ち消すようにする。Ｔ　ｒ　ｚと
Ｔ　ｒ　ａの関係も同様である。この切替手段によれば
光ビームを機械的に操作するための手段が不要になり、
高速に動作できる。

ところで、この実施例の回路によれば読出しは確実に行
うことができるのであるが、この回路でそのまま書込み
を行うと選択されたメモリセルとともに隣接する他のメ
モリセルにも書込みが行われてしまうという問題がある
。これは、第８図で示した等価回路において０点より出
力側の回路を等測的にＧＮＤとみなすとＣｔ、およびＣ
ｙには同じ値の電圧が印加されることになるからである
。

そこで、このような問題を解決した実施例を第１１〜１
３図により説明する。

第１１図はこの実施例の回路構成を示す図、第１２図は
この実施例の回路のリード・ライトパルスの切替タイミ
ングを示すタイムチャート図、第１３図はこの実施例に
おいてライト時の選択されたメモリセルの等価回路を示
す図である。

この実施例の回路が上記第７図で示した実施例と異なる
所は、リードとライトを切替るゲート信号を入力する増
幅器９０と、ライトデータ信号を受けてライトパルスを
発生する比較増幅器９１と、ゲート信号によりリード状
態とライト状態を切替るスイッチ９２ａ、９２ｂ、９２
ｃ、９２ｄを設けた点と、抵抗Ｒを介してＧＮＩ）に接
続されていた第１．第２ストライプ電極４，５をそれぞ
れ抵抗Ｒを介してインピーダンス変換器９３ａ、９３ｂ
に接続し、さらに抵抗Ｒ１、Ｒ２、Ｒｓを介してＧＮＤ
に接続した点である。

リードパルスを発生するドライバ回路８１がスイッチ９
２ａを介して増幅器８３に接続されている。またライト
データ信号を受けて士Ｅｗ（ｖ）の電圧のライトパルス
を発生する比較増幅器９１の出力はスイッチ９２ｂを介
して増幅器８３に接続されているとともに、スイッチ９
２ｄおよびアッテネート用の抵抗値の等しい３つの抵抗
ＲｉｐＲｚ−Ｒ３を介してＧＮＤに接続されている。こ
のアッテネート用の抵抗Ｒ□〜Ｒ３は、さらにスイッチ
９２ｃを介してＧＮＤに接続されている。

そして、リードとライトを切替るＷ／Ｒゲート信号が増
幅器９０を介してスイッチ９２ｂおよび９２ｄに接続さ
れ、また反転増幅器９４を介してスイッチ９２ａおよび
９２ｃに接続されている。

この回路において、第１２図に示すようなタイミングで
Ｗ／Ｒゲート信号、リードパルス、ライトパルスの各信
号が発生すると、スイッチ９２ａまたは９２ｂおよびス
イッチ９２ｃまたは９２ｄからの出力も図に示すように
なる。すなわちＷ／Ｒゲート信号によりリード状態が選
択されたときはスイッチ９２ａおよび９２ｃがＯＮにな
りスイッチ９２ｂ、９２ｄがＯＦＦになるのでドライバ
回路８１からの電圧Ｅｒのリードパルスがスイッチ９２
ａを介して出力され、ライト状態が選択されたときは、
スイッチ９２ｂ、９２ｄがＯＮになり、スイッチ９２　
ａ　ｓ　９２　ｃがＯＦＦになるので、増幅器９１から
の電圧±ＥＷのライトパルスがスイッチ９２ｂを介して
増幅器８３に入力されるとともに、図に示すようにスイ
ッチ９２ｄからも出力される。そしてこのスイッチ９２
ｄからの出力信号は抵抗Ｒ１、Ｒ２−Ｒ３に入力され振
幅が２／３，１／３にアッテネートされ、インピーダン
ス変換器９３ａ、９３ｂおよび抵抗Ｒを介して各ストラ
イプ電極に（わえられる。ここで第１１図に示している
スイッチ９２ａ〜９２ｄの位置はライト状態を示してい
る。

ライト状態の時の選択されたメモリセルの等価回路を第
１３図に示す。図かられかるように、抵抗Ｒ１〜Ｒ１に
よってアッテネートされた電圧がインピーダンス変換器
９３ａ、９３ｂおよび抵抗Ｒを介して各ストライプ電極
に印加され図のＡ−Ｄ点の電圧はそれぞれ、Ａ点が±２
／３Ｅｗ、Ｂ点が±１／３Ｅｗ、Ｃ点が±Ｅｗ、Ｄ点が
０となるため、クロストークのメモリセルの合成容ｊｌ
ｃｘ　。

Ｃｖ　＋　Ｃｘｙの両端に加わる電圧はいずれも±１／
３Ｅｗとなるので、これらのクロストークするメモリセ
ルにすでに記録されているデータに影響を与えることな
く、選択されたメモリセルだけに書込みを行なうことが
できる。

また、このときに出力側の増幅器８２の帰還抵抗Ｒｆを
バイパスするスイッチ９５を設け、このスイッチをＯＮ
することにより、帰還率を挙げ、増幅器側の入力インピ
ーダンスを下げることにより、Ｄ点の電圧をＯＶにより
近づけて、ＣＬ、により大きな電圧を印加することがで
きるので、より良好な書込みを行うことができる。

上述の実施例では、メモリを読出す時に抗電界ＥＣにく
らべて小さな電界のリードパルスを用いて、分極方向を
反転させずにメモリ内容を読出す、いわゆる非破壊読出
しを行う場合について説明したが、抗電界ＥＣおよび反
転電界ＥＳを越える電界を印加し分極方向を反転させて
メモリ読出しを行なう、いわゆる破壊読出しを採用する
こともできる。

ここで、この破壊読出しについて、第１４図に示したヒ
ステリシスループに基いて説明する。読出されるメモリ
セルの分極状態がａ点にあるとし、これにＥｓを越える
読出し電界Ｅｒを印加すると、ヒステリシスループの矢
印方向にしたがって分極状態はａ点からｂ点に達する。

このとき、分極状態が抗電界Ｅｃを境にして反転し、そ
のときに生ずる電流の変化を検知する事によりメモリを
読出すことができる。読出し電界Ｅｒは適切な時間幅を
有したパルスで印加するが、読出し電界Ｅｒを除去して
も分極状態はａ点に戻らず０点に戻ることになり、メモ
リを読出す前後で分極状態が異なりメモリ内容は破壊さ
れることになる。そこで、メモリ内容を保持するために
負の反転電界−ＥＳを越える電界−Ｅｒを印加して０点
からＤ点を経てＡ点へと分極状態を元に戻す再書込みを
行うことが必要である。

この破壊読出しによれば、非破壊読出しに比べて分極状
態の変化が大きく、電流変化の割合も大きくなるので、
メモリ内容をＳＮ比よく確実に読出すことができる。

また、非破壊読出しにおいては、読出し電界にある程度
以上（例えば、１／２Ｅｃ以上）の電界ＥＸを印加する
と第１４図に示すように、分極状態がａ点からｅ点を経
てａ点に戻らずに分極値の小さなｆ点に戻ってしまうこ
とがあり、読出すごとに分極値が小さくなり、ＳＮ比が
悪くなる。

しかし、上記破壊読出しでは、反転電界上ＥＳを越える
電界を印加するので分極状態はヒステリシスループに従
って変化し、分極値が維持されるので読出しを繰返して
もＳＮ比が悪くならない。

ところで、この破壊読出しにおいて問題となるのが隣接
するメモリセルに加わるリーク電界によるクロストーク
である。上述の非破壊読出しでは読出し時の印加電界が
小さくクロストークはそれほど問題にならなかったが、
この分極反転を利用する破壊読出しでは、書込み時と同
様の大きな電界を印加するため書込み時と同様にリーク
電界を低減し、クロストークを防止する手段を講じる必
要がある。

そこで、第１１〜１３図に示した実施例のように、リー
ドとライトを切替るゲート信号を入力する増幅器と、ラ
イトデータ信号を受けてライトパルスを発生する比較増
幅器と、ゲート信号によりリード状態とライト状態を切
替るスイッチを設け、さらに、抵抗を介してＧＮＤに接
続されていた第１．２ストライプ電極を、各々低抵抗お
よび、インピーダンス変換器を介してＧＮＤに接続して
、隣接するメモリセルの合成容ｊｔｃｘ　、Ｃｙ　、Ｃ
ヶ、の両端にかかる電圧を１／３Ｅｓとすることにより
、この非破壊読出しにおいても、同様にリーク電界を低
減し、クロストークを防止することができる。

また、さらに効果的にクロストークを防止する方法とし
て以下に示すような実施例がある。

この実施例は第１５図に示すように強誘電体薄膜３と、
この強誘電体薄膜３を挾持した第１，２ストライプ電極
４，５との間にＤＩＡＣ（Ｄｉ。

ｄｅ　　ＡＣ５ｗ１ｔｃｈ）またはＳＳＳ　（Ｓ　１１
ｉｃｏｎ　　３ｙｍｍｅｔｒｉｃａｌ　　３ｗ１ｔｃｈ
）と呼ばれる構造の半導体回路部２００を設けたもので
ある。この半導体回路部２００は、絶縁体２１０により
分割され、各メモリセルごとに直列に接続するように強
誘電体薄膜３に積層されている。第１６．１７図はこの
半導体回路部２００としてのＤＩＡＣの動作を説明する
ための図であり、第１６図はＤＩＡＣを電極で挾持した
ものを示し、第１７図はこのＤＩＡＣの電圧−電流特性
を示す図である。図に示されるようにＤＩＡＣの構造は
その中心線を対称にして２つの４層ダイオードが逆並列
となる形態となっており、電圧−電流特性も４層ダイオ
ード特性を両方に持っている。つまり、第１７図に示す
ように電圧±Ｖｅまでは電流が流れない０ＦＦ−３ｔａ
ｔｅであり、高抵抗素子として動作し、電圧が±Ｖｅを
越えると電流が流れる０Ｎ−３ｔａｔｅとなり導電素子
として動作する。このときの１．は保持電流と呼ばれ、
Ｎ２の厚さ、あるいはＰｔ／Ｎ工およびＮ２／Ｐ２のキ
ャリア濃度比を変えることで制御できる。強誘電体薄膜
３の抵抗値はＭΩのオーダであり書込み、読出し時の印
加電圧を５〜ＩＯＶとすると、強誘電体薄膜３には数μ
へ程度の電流しか流れず、ＩＨがこれ以下となるように
設計する。

以下、第１５図に示したこの実施例の動作を説明する。

選択されたメモリセルの情報を破壊読出しく書込みも同
様）する際には、強誘電体薄膜の抗電界Ｅｃおよび反転
電界Ｅｓを越える電界Ｅｒを印加する必要がある。この
とき、第１４図に示すヒステリシスループにおいてＥ　ｒ　＞　Ｅ　ｓ　＞　Ｅ　ｃ　　　　　　・・・（
１）の関係にある。

電界Ｅｒが印加されたメモリセルは、例えば、ａ点の分
極状態からＣ点の分極状態へと分極状態が反転し、その
ヒステソシスループに従って、電界Ｅｒを除去しても分
極値Ｐｒが保持される。

ここで、ストライプ電極４．５の間に電圧Ｖ１を印加す
る。このときＶ１≧Ｖｅ　　　　　　　　　・・・（２）となるよう
にｖｌを設定する。

すると、ｖｌを印加されたメモリセルの半導体部２００
は０Ｎ−３ｔａｔｅとなり導体となるので強誘電体薄膜
３に直接電圧Ｖ１が印加される。

この時の電界Ｅｆは強誘電体薄膜３の膜厚をｄ□とすれ
ば、Ｅｆ＝Ｖｔ／ｄｔ　　　　　　・・・（３）となる。こ
こで、Ｅｆ＝Ｅｒとすれば、分極を反転させることがで
きる。この時、隣接するメモリセルへのリーク電圧は、
Ｖｌに比べて小さな電圧Ｖ２　（＜Ｖ　ｅ　）　Ｌか印
加されず、半導体部２００が０ＦＦ−３ｔａｔｅであり
高抵抗素子として動作するように、ｖ１≧Ｖｅ＞Ｖｚ　　　　　　　・・・（４）と設定す
る必要がある。

このリーク電圧Ｖ２は、電極間ピッチにもよるが、通常
ｖ１の数分の１以下のレベルである。

このリーク電圧ｖ２によるリーク電界Ｅｇは、第１，２
ストライプ電極４，５間の距離（すなわち、強誘電体薄
膜３の膜厚ｄ１と半導体部２００としてのＤＩＡＣの厚
み）をｄ２とすれば、Ｅ　ｇ　＝Ｖ　２　／　ｄ　２　
　　　　　・・・（５）となる。

ここで、半導体部２００を有していない場合に、隣接す
るメモリセルに印加されるリーク電界Ｅｄは、次の関係
式をみたす、Ｖｌ　＝Ｅｄ−ｃｔｘ　　　　　　−（６）ここで、■
５は半導体部２００の有無に依存せず■２に等しいので
、Ｖｌ””Ｖ２　　　　　　　　　・・・（７）となる。

（５）〜（７）式から、Ｅｇ＝Ｅｄ−ｄｘ　／ｄｚ　　　　・・・く８）となり
、ｄ　ｌ　／　ｄ　ｚ　＜　１よりＥｇくＥｄ　　　　
　　　　・・・（９）となる。

このように、半導体部２００を設けることにより、隣接
するメモリセルに印加されるリーク電界を減少すること
ができ、クロストークを防止することができる。

さらに、半導体部２００の抵抗値Ｚ２を強誘電体薄膜３
の抵抗値Ｚ１に比べて大きくすることで、ＥｇはＺｌ　
／　（Ｚｌ　＋２２　）倍に減少するので、より一層ク
ロストークを防止することができる。

ここで、この実施例を製造する行程の一例を第１８図（
ａ、　）〜（ｄ）により説明する。

（ａ）まず、基板２上に格子状にストライプ電極４を形
成し、各電極間を絶縁体２１０で充填し、表面を平坦化
した後、強誘電体薄膜３およびＮ。

層を順次積層する。

（ｂ）上記Ｎ５眉がフォトレジスト等により２つのスト
ライプ電極にまたがり、そのＮ１層がその端部がストラ
イプ電極の中央部に位置するようにエツチングする。そ
の後Ｐ２層ＩＮ２層を順次積層する。

（Ｃ）Ｎ２層の上に２１層を積層した後、イオン注入法
により２１層内にＮ１層を形成する。このとき、Ｎ０層
はＮ５層と対象となる位置に形成する。

（ｄ）このようにして、形成された半導体回路部２００
が各メモリセルごとに独立して形成されるように、レジ
ストをマスクにしてＲＩＥにより強誘電体薄膜３の表面
まで上記ストライプ電極４と同方回に格子状にエツチン
グする。レジストを除去した後、絶縁体２１０を充填し
、表面を平坦化した後、上記ストライプ電極４および半
導体回路部２００と直交する方向にストライプ電極５を
格子状に形成することにより、この実施例の強誘電体メ
モリは完成する。

以上の実施例では半導体部２００としてＤＩＡＣを用い
たが、第１９図に示すような２つのダイオード素子を逆
接続とした構成としても同様な効果が得られる。この素
子の電圧−電流特性は第２０図のようになり、Ｖｅ以上
の電圧を印加した０Ｎ−３ｔａｔｅにおいてもＺｓ　＝Ｖｅ／Ｉｄ　　　　　　”（１０）なる抵抗値
Ｚ３を有するので、選択されたメモリセルの強誘電体薄
膜３に印加される電界Ｅｆ’は（３）式に従ってＥ　　ｆ　’　　＝　（Ｖｌ、　　／ｄ１　）・（Ｌ　
　／　　（ｚｌ　＋ｚ３　））・・・（１１）隣接するメモリセルへのリーク電界Ｅｇ′は、半導体部
の０ＦＦ−３ｔａｔｅでの抵抗値を２０と等しいとした
場合において、（８）式と同様に、Ｅｇ′＝Ｅｄ−ｄ１
／ｄ２　・・・（１２）となる。

このようにすると、上述のＤＩＡＣの場合に比べて、選
択されたメモリセルに印加される電界Ｅｆ′はＥｆより
も小さくなるが、半導体回路部の０ＦＦ−３ｔａｔｅで
の抵抗値Ｚ４はＺ３よりも大きいので、半導体回路部を
設けない場合に比べて、隣接するメモリセルへのリーク
電界は減少しクロストークを防止することができる。

なお、これらの実施例では強誘電体薄膜３は、エツチン
グにより除去されず一体に形成されているが、半導体回
路部２００と同様にエツチングにより除去し絶縁体を充
填して、各メモリセルごとに独立させてもよい。

このように、第５図〜２０図に示した実施例によれば隣
接するメモリセル間のリーク電界を低減し、クロストー
クを防止することができるので、データを選択したメモ
リセルに対して確実に書込み読出しを行なうことができ
る。

ところで、切替手段に第４図に示したような半導体スイ
ッチ５７を用いる場合には、通常の半導体作製のプロセ
スにより、上述のような半導体スイッチを作製すると、
このスイッチ１ヶ当りの面積は数１０〜１０数μｍ２と
なり、半導体スイッチの大きさに合わせて、ストライプ
電極の幅、ピッチを大きくすると、単位面積当りの記録
容１が低下することになり、好ましくない。上述のよう
にクロストークを防止するために１本のストライプ電極
に対して２つずつスイッチを設ける場合は、特に面積が
大きくなる。

また、半導体スイッチを並列に基板上に設けると、メモ
リ部の面積に対して、切替手段が大きくなり、メモリチ
ップ容積が大きくなる。

そこで、切替手段に半導体スイッチを用いた強誘電体メ
モリ１において、メモリチップ容積を小さくすることの
できる実施例について説明する。

第２１図はこの実施例における強誘電体メモリを示す分
解斜視図、第２２図はドライブセル層の一例を示す平面
図である。

なお、図では説明をフ単にするためドライブセルを５行
５列の２５個ずつとした６２５ｂ　ｉ　ｔのメモリとし
ている。

この実施例は第２２図に示すように、１本のストライプ
電極に端子部により接続され、ストライプ電極６０（６
１）と共通電極６（７）とのＯＮ・ＯＦＦの切替を行な
う半導体スイッチ５７を、ドライブセル１２０内に設け
、このドライブセル１２０を同一平面上に、縦横のマト
リクス状に（図では５行５列）に配設してドライブセル
層１２１を形成する。そして、第２１図に示すように、
第１ストライプ電極４および第２ストライプ電極５とそ
れぞれ接続される２つのドライブセル層１２１ａ、１２
１ｂを基板２上に、ドライブセル層１２１ａ、第１スト
ライプ電極４８強誘電体薄膜３、第２ストライプ電極５
．ドライブセル層１２１ｂの順に積層したものである。

実際には各ストライプ電極間およびドライブセルとスト
ライプ電極の間は絶縁層１２２が設けられているので、
断面図は第２３図のようになる。

次に、この実施例では、各ドライブセルの形状を同じも
のとし、ドライブセル１２０とストライプ電極との接点
部１２０ａが全てのドライブセルで同じ位置になるよう
に（図では左上の角部）しているため、１行ごとにドラ
イブセルを、ストライプ電極のピッチ分ずらして配設す
る。これにより、ドライブセルの最密配置によるメモリ
セル数の増加（高密度化）、半導体作製時のマスクパタ
ーン設計筒略化等、プロセス効率の同上等の効果が得ら
れる。

なお、ドライブセル１２０を第２４図で示すように端子
部とスイッチ部で構成し、ストライプ電極との接点部１
２０ａを端子部上でずらして行なうようにしてもよい。

この実施例の構成の強誘電体メモリの具体的な製造方法
を以下に説明する。第２５図（ａ）〜（０）は、このド
ライブセル層を用いた強誘電体メモリの製造工程の一例
を説明するための図である。

（ａ）まず、Ｓｉ基板１３０上に周知の半導体プロセス
を使って第１のドライブセル層１２１ａとしてのＭＯＳ
ＦＥＴを作る。図かられかるようにＳｉ基板１３０上に
、イオンを打込み、ソース拡散層１３１とドレイン拡散
層１３２が形成され、この上に絶縁膜１３３に挾まれて
、ソース電極１３４とドレイン電極１３５を介してゲー
ト酸化膜１３６に覆われたゲート電極１３７が形成され
ている。

ソース電極１３４およびドレイン電極１３５はそれぞれ
ソース拡散層１３１およびドレイン拡散層１３２に接続
されている。また、ゲート電極１３７はゲート酸化膜１
３６を介してソース拡散層１３１とドレイン拡散層１３
２に跨るようにＳｔ基板１３０上に積層されている。こ
こでソース電極１３４及びドレイン電極１３５は後の熱
工程に絶えるような材料、例えばＭｏ、Ｗ、Ｔｉ等の高
融点金属またはこれら金属のシリサイド（ＭＯ３１２１
ＷＳｉ２ｓ　ＴｆＳｉｚ　）を用いている。ゲート電極
１３７はポリシリコンまたは上記シリサイドから形成さ
れている。

（ｂ）このＭＯＳＦＥＴＩ　２１　ａの表面を０．５〜
５μｍの絶縁膜１３８で覆うように形成する。この絶縁
膜１３８には常圧ＣＶＤ（ＡＰ　−ＣＶＤ）、減圧ＣＶ
Ｄ（ＬＰ　−ＣＶＤ）　、　またはプラグ？ＣＶＤ（Ｐ
　−ＣＶＤ）テ形成した、５ｆＯｚまたはＰＳＧ（リン
珪酸ガラス）膜を用いる。この絶縁膜１３８の上にレジ
スト１３つを塗布（コーティング）した後、パックスバ
ッタまたはＲＩＥエッチバックによりレジスト１３つと
絶縁膜１３８の表面の一部を除去することにより、表面
を平坦化する。

（Ｃ）平坦化された絶縁膜１３８の上面に形成される第
１のストライプ電極４と電気的に接続されソース電極１
３４との接点部１２１ａとなる部分の絶縁膜１３８に周
知のフォトエツチング技術によりコンタクトホール１４
０を形成する。

（ｄ）このホール１４０に金属等の導電体を充填しコン
タクト１４１を形成する。金属等を充填するには、例え
ばＷ（タングステン）の選択ＣＶＤ技術を用いる。

（ｅ）絶縁膜１３８の上面に電極用金属を０．１〜１．
０μｍの厚さで積層し、フォトエツチングによってスト
ライプ状に形成して第１ストライプ電極４を形成する。

上記電極用金属としては、上記高融点金属またはこれら
金属のシリサイドを用いる。リン等の不純物を高濃度に
ドープしたドープト・ポリシリコンを用いることもでき
る。第１ストライプ電極４の内の一本の電極とＭＯＳＦ
ＥＴＩ　２１ａのソース電極１３４がコンタクト１４１
を介して接続されている。

（ｆ）上記工程で第１ストライプ電極４が形成された素
子の表面に（ｂ）の工程と同様に５ｉＯｚまたはＰＳＧ
等からなる絶縁膜１４２およびレジスト１４３を積層し
た後、（ｇ）パックスバッタまたはＲＩＥエッチバックにより
レジスト１４３および絶縁膜１４２を第１ストライプ電
極４の上面まで平滑エツチングして表面を平坦化する。

（ｈ）この平坦化した表面にＰＺＴ等からなる強誘電体
薄膜３を所望の厚さに積層する。この強誘電体薄膜３の
成膜方法としてはイオンビームスパッタ法、ＲＦマグネ
トロンスパッタ法、電子ビーム蒸着法、クラスタイオン
ビーム法、　ＭＯＣＶＤ　？ＬＦが利用できる。なかで
も、ＰＺＴ、ＰＬＺＴ等の多元素系酸化物薄膜を形成す
るためには、薄膜の組成を制御する上でマルチイオンビ
ームスパッタ法が好ましい。この後、強誘電体薄膜３を
結晶化するために６００℃以上の温度で熱処理を別に行
なってもよい。

（ｆ）強誘電体薄膜３の上面に電極用導電体を０゜１〜
１．０μｍの厚さに積層し、フォトエツチングによりス
トライプ状の第２ストライプ電極５を上記第１ストライ
プ電極と交差する同きに形成する。電極用導電体として
は工程（ｅ）で説明したものと同様の材料を用いる。

（ｊ）第２ストライプ電極５を覆うように０．５〜５μ
ｍの厚さで絶縁膜１４３を積層し工程（ｂ）（ｆ）と同
様にしてこの絶縁膜１４３を平坦化する。その後、上記
（ｃ）、（ｄ）の工程と同様な方法で絶縁膜１４３にコ
ンタクト１４４を形成する。

（ｋ）この絶縁膜１４３の上面に０．１〜１．０μｍの
厚さのポリシリコンまたはアモルファスシリコンからな
るシリコン膜をＬＰ　−ＣＶＤ法、　　ｐ−ｃｖＤ法、
電子ビーム蒸着法、スパッタ法等により積層し、その後
熱処理を施し結晶化シリコン膜とする。上記シリコン膜
を結晶化する方法としては、６００°Ｃ付近の温度で熱
アニールするか、または、ｉ子ビームあるいは紫外線レ
ーザビームを短時間（ｌｎｓｅｃ以下）照射し、シリコ
ン溶融点付近まで昇温する。シリコン結晶化の後、第２
のドライブセル層１２１ｂとしてのプレーナー型ＴＦＴ
（Ｔｈ１ｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を形成
する領域以外のシリコン膜をフォトエツチングにより除
去し、ＴＰＴのしきい値（ＶＴ）制御用チャンネルドー
プ（低濃度イオン注入）を行なう。さらに、ＴＦＴＩの
ソース電極、ドレイン電極が接続される領域にＡＳまた
はＰの不純物を高濃度にイオン注入し、ｎ“拡散１１４
５ａ、１４５ｂを形成する。この際、注入した不純物を
活性化するために６００°Ｃ以上の熱アニールをおこな
うが、この熱アニールで強誘電体薄膜３の結晶化アニー
ルを兼ねることができる。

（１）ＡＩ、ＡｌＳｉ、Ａｒ５ｉＣｕ等からなる導電膜
をスパッタ法、１！子ビ一ム蒸着法等により厚さ０．１
〜１μｍでシリコン膜１４５および絶縁１１４３の表面
に積層し、フォトエツチングにより不要部を除去してソ
ース電極１４６およびドレイン電極１４７を形成する。

このソース電極１４６およびドレイン電極１４７はそれ
ぞれｎ＋拡散層１４５ａ、１４５ｂに接続され、またソ
ース電極１４６はコンタクト１４４を介して第２ストラ
イプ電極５と接続されている。

（ｍ）ＴＰＴのゲート用絶縁膜をＣＶＤ法により積層し
、フォトエツチングにより不要部を除去してゲート絶縁
膜１４８を形成する。この絶縁膜１４８の材料としては
、５ｉｓＮ４．５ｆＯ２，Ｔａ２０５等が利用できる。

（ｎ）このゲート絶縁膜１４８の表面上にＡＩ。

Ａ　Ｉ　Ｓ　ｉ　、　Ａ　Ｉ　Ｓ　ｆ　（：　ｕ等から
なる導電膜をスパッタ法、電子ビーム蒸着法等により厚
さ０．１〜１μｍで積層させ、フォトエツチングにより
不要部を除去しゲート電極１４９を形成することにより
ＴＰＴが完成する。なお、ゲート電極１４９．ソース電
極１４６およびドレイン電極１４７をＡＩまたはＡ１合
金として説明したが工程（ａ）で示した材料でもよいこ
とは勿論である。

（０）必要に応じてＴＰＴの表面を５ｊ３Ｎａ、ＰＳＧ
等のパシベーション膜１５０で被覆する。

以上の工程によりドライブセル層を用いた強誘電体メモ
リが完成する。

なお、第２５図で説明した強誘電体メモリの製法では８
１基板上にドライブセル層、第１ストライプ電極９強誘
電体薄膜、第２ストライプ電極。

ドライブセル層を順次積層しているが、強誘電体薄膜の
結晶性を高めるために、まず、Ｓｉ単結晶等からなる基
板上に強誘電体薄膜を形成し、この薄膜の片面に一方の
ストライプ電極およびドライブセル層および支持体を形
成し、単結晶基板を除去したのち、反対側のストライプ
電極、ドライブセル層を形成するようにしてもよい。さ
らに、強誘電体薄膜を積層する前に強誘電体薄膜と結晶
対称性および格子定数の近い材料、例えば、ＭｇＯ等の
薄膜を一層または多層積層するようにしてもよい。この
ようにすることにより強誘電体薄膜の結晶性、配向性を
向上することができる。

また、この実施例では、第１．第２ストライプ電極４，
５に対してそれぞれドライブセル層１２１ａ、１２１ｂ
を設けたが、第２６図または第２７図に示すように第１
ストライプ電極用のドライブセル１２２と第２ストライ
プ電極用のドライブセル１２３を交互に配設してドライ
ブセル層１２１を１層で形成してもよい。このようにす
ると、単位面積当りのメモリセルの密度、すなわち記録
容量は小さくなるが、ドライブセル層１２１の形成が１
回ですむので製造工程が短縮される。

また、基板にＳｉを用いたので、第１のドライブセル層
１２１ａをＭＯＳＦＥＴとしたが、基板にガラス等の材
料を用いたときは、第１のドライブセルｒ’ａ　１２１
　ａを第２のドライブセルＪＷ１２１ｂと同様にＴＰＴ
としてもよい。また、上記実施例ではプレーナー型ＴＦ
Ｔとして製造工程を説明したが、第２８図（ａ）〜（Ｃ
）に示したような他の型のＴＰＴを用いてもよい。第２
８図（ａ）は逆プレーナー型、（ｂ）はスタガー型、（
Ｃ）は逆スタガー型をそれぞれ表しており、第２５図に
示したプレーナー型ＴＰＴと同一の部材には同一の符号
を付している。

次にドライブセル層の具体的な実施例について説明する
。

第２９図は半導体スイッチをＭＯＳ）ランジスタとした
ときのドライブセル層の一部の結線図である。

図かられかるように、マトリクス状に配設された各トラ
ンジスタのドレイン電極りは縦方向に共通の端子Ｖ　ｄ
　ｉ（１＝　１　＋　２＋・・・）に接続され、ゲート
電極Ｇも同じように横方向に共通の端子Ｖｇｉ（ｉ＝１
＋２＋　・・・）に接続されている。また、ソース電極
Ｓの端子は各ドライブセルごとに独立して設けられてい
る。そして、ドレイン電極の端子Ｖｄｉ、ゲート？［極
の端子Ｖｇｉ、ソース電極は、第４図に示した、共通電
極６、コントロール部５８、ストライプ電極６０にそれ
ぞれ接続されている。第３０図は上述のようにして製造
された強誘電体メモリのドライブセル層の一部を表す平
面図である。図に示すように縦方向に延在されたドレイ
ン電極１２４と、横方向に延在されたゲート電極１２５
が互いに直交するように列状に設けられてマトリクスを
形成し、ドレイン電極１２４とゲート電極１２５に囲ま
れた中にソース電極１２６が配設されている。第３０図
において破線で囲まれた部分が１つのドライブセル１２
０を示し、この実施例では１個分のスイッチで１つのド
ライブセルを構成している。また、第３１図に示したよ
うに、ドライブセルをずらさずにソース電極上で接点部
１２０ａをずらして、ストライプ電極と接続できるよう
に、ソース電極１２６を逆コの字状に形成して面積を広
（している。これに対して、第３２図はドライブセル１
２０をストライプ電極のピッチ分ずらしたときのストラ
イプ電極４との配置を示す図である。このようにドライ
ブセルをずらしてストライプ電極と接続するときはソー
ス電極の面積を特別大きくする必要はなく、図に示すよ
うに単なる長方形である。

次に、半導体スイッチを第１０図で示したＣＭＯＳトラ
ンジスタとした場合の実施例を説明する。

第３３図は１個のＣＭＯ３）ランジスタを示す平面図で
ある。Ｔ　ｒ　１〜Ｔｒ４の４つのＣＭＯＳトランジス
タを同一基板上に作り込むために第１０図に示した配置
とはＴｒｓとＴｒ４を逆に配置している。Ｔｒｔ＊Ｔｒ
３のソース拡散層１６０１１６１に挾まれて、Ｔｒｌ＋
Ｔｒｓの共通ドレイン拡散層１６２が設けられ、この各
拡散層に対問するように、Ｔｒ２１Ｔ’４の共通ドレイ
ン拡散層１６３，１６４およびＴｒｚ＋Ｔｒ４の共通ド
レイン拡散層１６５が対称的に設けられている。

そして、Ｔｒｉソース拡散層１６０とＴｒ工、Ｔｒ３の
共通ドレイン拡散層に跨がってＴ　ｒ　１のゲート電極
が１６６が積層されている。同様にして、Ｔｒ２＊　Ｔ
ｒｉ　＋　Ｔｒ４のゲート電極１６７．１６８．１６９
がそれぞれのソース拡散層とドレイン拡散層に跨がって
積層されている。ここで、Ｔｒ２とＴｒ、のゲート電極
は接続され、１本の電極で構成されている。また、Ｔ　
ｒ　１ソース拡散屓１６０とＴ　ｒ　２ソ一ス拡散層１
６３がＴ字状のＶｌｎｆ［極１７０により接続されてお
り、また、Ｔｒｔ＋Ｔｒ４のソース拡散層１６１，１６
４と共通ドレイン拡散層１６２，１６５はＨ字状のＶ　
ｏｕｔ電極１７１によりそれぞれ接続されている。上記
Ｖ　ｆｎｉｉ極１７０、Ｖｏｕｔ　ｉ！極極子７１それ
ぞれ第４図に示した共通電極６（７）ストライプ電極４
（５）に接続される。Ｔｒ□＋Ｔｒ４のゲート電極１６
６．１６９と１本になっているＴｒ２．Ｔｒｓのゲート
電極１６７．１６８は、互いに逆相の信号が入力される
ようにそれぞれコントロール部５８に接続されている。

第３４図（ａ）（ｂ）はそれぞれ第３３図のＡ−Ａ−断
面図、および、Ｂ−Ｂ−断面図である。この断面図に示
すようにＴｒ２＋Ｔｒ４側ではｎ型の基板１７２にＰウ
ェル拡散層１７３を設け、その中にｎ＋のソース、ドレ
イン拡散層１６３，１６４，１６５を設けており、Ｔｒ
ｘｓＴｒｓ側は同じｎ型基板１７２上にｐ＋のソース、
ドレイン拡散層１６０，１６１゜１６２を設けている。

第３５図はドライブセルを１行毎にずらした′ときの結
線図を示す。図から明らかなようにＶｉｎ電極１７０は
縦方向に共通の端子Ｖ＋　　（１＝　１　＋　２＋　”
’　）に接続され、Ｔ　ｒ　ｔ　＋Ｔ　ｒ　４のゲート
電極は横方向に共通の端子Ｇｔ＋Ｇｌ＋１　　（ｉ　＝
１．　２．”）に接続され、Ｔ　ｒ　２１Ｔ　ｒ　ｓの
共通ゲート電極も同じく横方向に共通の端子Ｇｓ　（ｔ
＝１１２１・・・）に接続されている。

また、Ｖｏｕｔ　′ｒ４極は各ドライブセル毎に独立し
ている。そして、端子Ｖ１は共通電極６に接続され、端
子ＧＩ　Ｓ、Ｇ＋＋ｔ　＊　Ｇｔはそれぞれコントロー
ル部５８に接続されている。

この実施例の回路で、例えば、破線で示したドライブセ
ル１２０を選択するには、ゲート電極の端子Ｇ１．Ｇ２
とＧ１に互いに逆相の信号を印加すると同時に、選択回
路（図示せず）により選択した端子Ｖ１に信号を印加す
る。

なお、上記の例ではいずれもゲート電極およびドレイン
電極が複数のスイッチで共通となっているので、ゲート
パルスを加えてスイッチの０Ｎ−ＯＦＦを切換えるだけ
でなく、リードパルス、ライトパルスを加えるドレイン
電極を選択するように、共通電極とドレイン電極の端子
Ｖｄｉとの間にドレイン電極を選択するための回路（図
示せず）が設けられている。

上記ドライブセル層を用いた実施例では、いずれも強誘
電体薄膜を１層とした例で示したが、これを積層した積
層型のメモリとしてもよいことばもちろんである。この
とき、ドライブセル層を用いた積層型の強誘電体メモリ
とするには、上述の第２５図で示した製造工程（０）で
設けたパシベーション膜１５０を平坦化し、工程（Ｃ）
〜（０）をくりかえすことで容易に達成できる。第３６
図は、このようにして作製された積層型強誘電体メモリ
の一例を示す断面図である。図において、積層された２
つの強誘電体薄膜３ａ、３ｂの間に設けるドライブセル
層１２１は共通に利用するように１層のみ設けているが
、別々に設けてもよいことは勿論である。

また、上述の第２５図で示した製造方法では、基板上に
ドライブセル層、ストライプ電極、強誘電体薄膜、スト
ライプ電極、ドライブセル層の順に順次積層した構成と
しているが、工程（ｇ）の状態の素子と工程（ｈ）の状
態の素子、すなわち、第３７．３８図に示すように、基
板２上にドライブセル層１２１ｂと、ストライプ電極５
を設けた素子１９０と、基板２上にドライブセル層１２
１ａと、ストライプ電極４および強誘電体薄膜３を設け
た素子１９１の２種類の素子を別途に製造し、この２種
類の素子をストライプ電極が互いに直交するように重ね
合わせて接合した単層のメモリ構成としてもよい。これ
により、このメモリの製造プロセスを簡略化して、量産
性を向上することができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形、変更が可能である。

例えば、上記実施例ではいずれも強誘電体薄膜を挾んで
第１、第２ストライプ電極を積層しているので、分極方
向は積層方向と同じ方向（図の縦方向）となっているが
、分極方向を積層方向に対して直交する方向（図の横方
向）としてもよい。

第３９図（ａ）　、　（ｂ）は、このような分極方向を
横方向とした実施例を説明するための図である。第３９
図（ａ）は基板２上に形成した強誘電体薄膜３にエツチ
ング等で規則的に複数の孔を設け、この孔の中に第１．
第２ストライプ電極４，５を交互に埋設することにより
ストライプ電極４，５で強誘電体薄膜３を挾むようにし
て、図の矢印方向に分極させるようにしたものである。

このように構成すると、ストライプ電極上に強誘電体薄
膜を設けるのではなく、基板上に直接強誘電体薄膜を形
成できるので、基板に上述したような結晶性、格子定数
の近い単結晶基板を用いることにより、結晶性および配
向性に優れ、分極性能が高い強誘電体薄膜が得られる。

第３９図（ｂ）は第１ストライプ電極４および第２スト
ライプ電極５を絶縁層を介して互いに直交するように、
基板２上に形成された強誘電体薄膜３の一方の面に積層
し、この第１ストライプ電極４および第２ストライプ電
極５をの間の強誘電体薄膜３を矢印の方向に分極させる
ようにしたものである。この実施例においても上述の実
施例と同様に基板上に直接強誘電体薄膜を形成するので
、より完全な結晶性を有する薄膜が得られるとともに、
成膜した強誘電体薄膜に対してエツチング等の加工を施
す必要がないため薄膜の結晶性を乱すことなく、高品質
のメモリ膜を得ることができる。

さらに、上記実施例においてはいずれも、強誘電体＊Ｐ
ＩＡ３および第１，２ストライプ電極４，５を同一平面
として積層しているが、第４０図に示すように、第１ス
トライプ電極４および強誘電体薄膜３を凹状に形成し、
この凹部内に挿入されるように第２ストライプ電極５を
凸状にしてもよい。

このようにすると、１つのメモリセルの対向する電極間
面積が太き（なり、静電８盟が増えて、信号のＳＮ比が
向上し、読取りが容易になる。

また、上述の実施例では平面的に形成したドライブセル
層の各ドライブセルとストライプ電極との接点をずらす
ことにより集積密度を同上させているが、各メモリセル
に対応してドライブセルを縦型に形成してもよい。第′
４１図はこの縦型のドライブセルとして縦型ＦＥＴ３０
０を形成した実施例を示す図であり、ドレイン電極３０
１の上にＮ層３０２．Ｐ層３０３．Ｎ層３０４を順次積
層し、その側面に絶縁体３０５を介して、ゲート電極３
０６を設けて縦型ＦＥＴ３００を構成し、この縦型ＦＥ
Ｔ３００の上部のＮ層３０４上に強誘電体薄膜３．スト
ライプ電極５を順次積層して構成したものである。

このようにドライブセル層を縦型ＦＥＴにより構成する
ことにより、単位面積当りのドライブセルの面積を小さ
くすることができ、集積密度を向上させることができる
。

［発明の効果］以上実施例に基いて説明したように、この発明によれば
、強誘電体メモリの情報記録位置を常に特定することが
可能で、さらに、強誘電体メモリの隣接する記録位置か
らのクロストークを防止してＳＮ比を向上させ、選択し
た記録位置に対する情報の記録、読出しを確実かつ高速
に行なうことのできる強誘電体メモリを提供することが
できる。

【図面の簡単な説明】

第１図はこの発明の基本的な概念を説明するための説明
図、第２図（ａ）〜（ｊ）は第１図の強誘電体メモリの
製造過程を示す図、第３図は第１図の強誘電体メモリに
データをリードライトする動作を説明するための説明図
、第４図は強誘電体メモリの切替手段として半導体スイ
ッチを用いた実施例を説明するための説明図、第５図〜
２０図はこの発明の強誘電体メモリにおいてクロストー
クを防止する手段を講じた実施例を説明をするための図
であり、第５図はこのクロストークを防止する手段を設
けた強誘電体メモリの一実施例を説明するための図、第
６図はこの実施例における等節回路を示す図、第７図は
クロストークを防止する他の実施例を示す図、第８図は
この実施例の等節回路を示す図、第９〜１０図は上記実
施例に用いられる切換手段の具体的な構成を示す図、第
１１〜１３図は書込み時のクロストークを防止する実施
例を説明するための図、第１４図は非破壊読出しにおけ
るヒステリシス特性を説明するための図、第１５〜１７
図はクロストークを防止するために半導体回路部として
ＤＩＡＣを設けた実施例を説明するための図、第１８図
＜ａ＞〜（ｄ）はこの実施例の製造過程を示す図、第１
９．２０図は半導体回路部の他の実施例を説明するため
の図、第２１〜３８図はドライブセル層を用いた実施例
を示す説明するための図であり、第２１ｒ！！Ｊはドラ
イブセル層を用いた強誘電体メモリの一実施例を示す分
解斜視図、第２２図はドライブセル層の一例を示す図、
第２３図はこのメモリの部分断面図、第２４図はドライ
ブセル層の他の例を示す図、第２５図（ａ）〜（：）は
このドライブセル層を用いた強誘電体メモリの製造工程
の一例を説明するための図、第２６．２７図は２つのス
トライプ電極用のドライブセル層を示す図、第２８図（
ａ）〜＜Ｃ＞はそれぞれ逆プレーナー型ＴＦＴ、　スタ
ガー型ＴＰＴ、逆スタガー型ＴＰＴを示す図、第２９〜
３２図は半導体スイッチをＭＯＳトランジスタとしたと
きのドライブセル層を説明するための図、第３３〜３５
図は半導体スイッチを第１０図で示したＣＭＯＳトラン
ジスタとしたときのドライブセル層を説明するための図
、第３６図はドライブセル層を用いた積層型の強誘電体
メモリを示す図、第３７．３８図はドライブセル層を用
い４０図は１つのメモリセルの対向する電極間面積を増
加させる実施例を説明する図、第４１図はドライブセル
層を縦型ＦＥＴとした実施例を示す図、第４２図は強誘
電体材料のヒステリシス特性を示す図、第４３図は従来
の強誘電体メモリを示す図である。１・・・強誘電体メモリ、２・・・基板３・・・強誘電
体薄膜、４・・・第１ストライプ電極５・・・第２スト
ライプ電極、６，７・・・共通電極８．９・・・光導電
体、２１・・・メモリセル１５．１６，２８．２９・・
・光ビーム照射手段１２０・・・ドライブセル、１２１
・・・ドライブセル層交する方向とした実施例を説明す
るための図、第第３第４図図第図第１０図Ｗ／Ｒヶ′−ＩＰ種信号ＥＡＯｍ間ＷＦＩＩＴ！！期間ＲＥＡＤ期間第１２図第１７　因第２１図第ｎ図第２４図第２５図第２９図第３１図第３０８！：１第３２図第ｙ図第４１図

Claims

【特許請求の範囲】

（１）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極部と共通電極と
を接続するとともにストライプ電極の電極を選択する切
替手段と、第１ストライプ電極と強誘電体薄膜の間およ
び、第２ストライプ電極と強誘電体薄膜の間の少なくと
も一方に挾持された半導体回路部とからなることを特徴
とする強誘電体メモリ。
（２）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するとともにストライプ電極中の電極を選択する半
導体スイッチと、第１ストライプ電極と強誘電体薄膜の
間および、第２ストライプ電極と強誘電体薄膜の間の少
なくとも一方に挾持された半導体回路部とからなること
を特徴とする強誘電体メモリ。
（３）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するとともにストライプ電極中の電極を選択する切
替手段と、上記切替手段として上記ストライプ電極中の
各電極に対して少なくとも２つの切替手段を並列に設け
るとともに、この切替手段を切替る制御手段を設け、選
択されていないストライプ電極を接地することを特徴と
する強誘電体メモリ。
（４）、上記半導体回路部が非線形の電圧−電流特性を
示すＤＩＡＣ（ＤｉｏｄｅＡＣＳｗｉｔｃｈ）またはＳ
ＳＳ（ＳｉｌｉｃｏｎＳｙｍｍｅｔｒｉｃａｌＳｗｉｔ
ｃｈ）であることを特徴とする請求項１又は２記載の強
誘電体メモリ。
（５）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するとともにストライプ電極中の電極を選択する半
導体スイッチとからなる強誘電体メモリにおいて、上記
第１ストライプ電極および第２ストライプ電極を形成し
ている複数の電極の各々の電極に対応して設けられてい
る半導体スイッチを同一平面上に展開配設して形成した
ドライブセル層を設け、このドライブセル層を強誘電体
薄膜、第１ストライプ電極、第２ストライプ電極ととも
に積層したことを特徴とする強誘電体メモリ。
（６）、請求項５記載の強誘電体メモリにおいて、上記
半導体スイッチを縦型ＦＥＴで形成したことを特徴とす
る強誘電体メモリ。