JPH1139860A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1139860A JPH1139860A JP6222896A JP22289694A JPH1139860A JP H1139860 A JPH1139860 A JP H1139860A JP 6222896 A JP6222896 A JP 6222896A JP 22289694 A JP22289694 A JP 22289694A JP H1139860 A JPH1139860 A JP H1139860A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
Abstract
(57)【要約】
【目的】本発明は、非破壊読み出しでき、高寿命化さ
れ、且つ集積化に好適する強誘電体メモリを提供するこ
とを目的とする。 【構成】本発明は、メモリセル部に使用する強誘電体キ
ャパシタが膜厚ｄ、面積Ｓ1 の分極Ｐ1 部分と片側電極
部しかもたない面積Ｓ2 の斜め分極Ｐ2 に対し、Ｐ1 方
向の成分のＰ2 ′部分から成り、それらの分極Ｐ1 とＰ
2 ′の合成ヒステリシス特性がツイスティドヒステリシ
ス特性を有し、該ツイスティドヒステリシス特性のメモ
リ状態“０”とメモリ状態“１”の２値において、バッ
クスイッチング現象による非破壊読み出しが可能になる
強誘電体メモリ装置である。
れ、且つ集積化に好適する強誘電体メモリを提供するこ
とを目的とする。 【構成】本発明は、メモリセル部に使用する強誘電体キ
ャパシタが膜厚ｄ、面積Ｓ1 の分極Ｐ1 部分と片側電極
部しかもたない面積Ｓ2 の斜め分極Ｐ2 に対し、Ｐ1 方
向の成分のＰ2 ′部分から成り、それらの分極Ｐ1 とＰ
2 ′の合成ヒステリシス特性がツイスティドヒステリシ
ス特性を有し、該ツイスティドヒステリシス特性のメモ
リ状態“０”とメモリ状態“１”の２値において、バッ
クスイッチング現象による非破壊読み出しが可能になる
強誘電体メモリ装置である。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体材料を情報記
録媒体に用いた強誘電体メモリに関する。
録媒体に用いた強誘電体メモリに関する。
【０００２】
【従来の技術】一般に、強誘電体材料はヒステリシス特
性を有し、この特性を利用した不揮発性メモリとして、
データを記憶できることが知られている。従来、これら
のメモリの読み出し法は、選択セルの再書き込みが必要
な分極反転電流を利用する破壊読み出しが行なわれてい
る。一方、本出願人よる特願平５−６８８９０号と、他
の出願人によるＵＳＰ．５１４０５４８号および特開平
５−１９８１９４号公報においては、分極状態によって
支配される容量差を利用した非破壊読み出し法が提案さ
れている。
性を有し、この特性を利用した不揮発性メモリとして、
データを記憶できることが知られている。従来、これら
のメモリの読み出し法は、選択セルの再書き込みが必要
な分極反転電流を利用する破壊読み出しが行なわれてい
る。一方、本出願人よる特願平５−６８８９０号と、他
の出願人によるＵＳＰ．５１４０５４８号および特開平
５−１９８１９４号公報においては、分極状態によって
支配される容量差を利用した非破壊読み出し法が提案さ
れている。
【０００３】
【発明が解決しようとする課題】しかし、前述した従来
の強誘電体メモリは、以下の欠点がある。まず、破壊読
み出し法は、分極反転が繰り返されるために強誘電性の
劣化により、残留分極が小さくなる。よってメモリ装置
としては、ファティーグの問題等で高寿命化が難かしい
だけでなく、複雑な回路による再書き込みが必要であ
る。
の強誘電体メモリは、以下の欠点がある。まず、破壊読
み出し法は、分極反転が繰り返されるために強誘電性の
劣化により、残留分極が小さくなる。よってメモリ装置
としては、ファティーグの問題等で高寿命化が難かしい
だけでなく、複雑な回路による再書き込みが必要であ
る。
【０００４】さらに、本出願人や他の出願人による非破
壊読出し法の提案では、分極状態によって、支配される
容量差を利用して、抗電界より小さい読み出し電界で情
報を非破壊読み出しを行っている。しかし実際に、この
非破壊読出しを行うと、記録時と未記録時との容量値の
差が小さいため、Ｓ／Ｎが悪くなる。またセル集積化に
伴い、信号レベルが小さくなるため、データとノイズと
の区別ができなくなる場合があり、高密度化が難かし
い。そこで本発明は、非破壊読み出しでき、高寿命化さ
れ、且つ集積化に好適する強誘電体メモリを提供するこ
とを目的とする。
壊読出し法の提案では、分極状態によって、支配される
容量差を利用して、抗電界より小さい読み出し電界で情
報を非破壊読み出しを行っている。しかし実際に、この
非破壊読出しを行うと、記録時と未記録時との容量値の
差が小さいため、Ｓ／Ｎが悪くなる。またセル集積化に
伴い、信号レベルが小さくなるため、データとノイズと
の区別ができなくなる場合があり、高密度化が難かし
い。そこで本発明は、非破壊読み出しでき、高寿命化さ
れ、且つ集積化に好適する強誘電体メモリを提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、基板上に形成された導電体膜からなる第１
電極と、前記第１電極上に形成され、情報が書き込まれ
る強誘電体膜と、この強誘電体膜上に形成された導電体
膜から成る複数の第２電極とを具備する強誘電体キャパ
シタにおいて、前記第１電極と前記第２電極との形成配
置若しくは対向する電極面積の大きさのうち、少なくと
もどちらか一方が異なる強誘電体メモリ装置を提供す
る。
するために、基板上に形成された導電体膜からなる第１
電極と、前記第１電極上に形成され、情報が書き込まれ
る強誘電体膜と、この強誘電体膜上に形成された導電体
膜から成る複数の第２電極とを具備する強誘電体キャパ
シタにおいて、前記第１電極と前記第２電極との形成配
置若しくは対向する電極面積の大きさのうち、少なくと
もどちらか一方が異なる強誘電体メモリ装置を提供す
る。
【０００６】さらに、絶縁体上に形成された下部電極膜
と、前記下部電極膜上に形成された強誘電体膜とこの強
誘電体膜上に形成された上部電極膜とから成る単位強誘
電体キャパシタにより形成された複数個の第１のキャパ
シタユニットが前記絶縁体上に複数個形成され、さらに
前記絶縁体上に前記第１のキャパシタユニットと抗電界
の異なる複数の第２のキャパシタユニットを形成し、こ
の第２のキャパシタユニットは前記絶縁体上に新たに形
成された下部電極と該下部電極上に形成された強誘電体
膜と該強誘電体膜上に形成され下部電極と形状の異なる
上部電極を有した単位強誘電体キャパシタから構成し、
前記第１、第２のキャパシタユニットにおいて少なくと
も１個以上が電気的に接続されている強誘電体メモリ装
置を提供する。
と、前記下部電極膜上に形成された強誘電体膜とこの強
誘電体膜上に形成された上部電極膜とから成る単位強誘
電体キャパシタにより形成された複数個の第１のキャパ
シタユニットが前記絶縁体上に複数個形成され、さらに
前記絶縁体上に前記第１のキャパシタユニットと抗電界
の異なる複数の第２のキャパシタユニットを形成し、こ
の第２のキャパシタユニットは前記絶縁体上に新たに形
成された下部電極と該下部電極上に形成された強誘電体
膜と該強誘電体膜上に形成され下部電極と形状の異なる
上部電極を有した単位強誘電体キャパシタから構成し、
前記第１、第２のキャパシタユニットにおいて少なくと
も１個以上が電気的に接続されている強誘電体メモリ装
置を提供する。
【０００７】
【作用】以上のような構成の強誘電体メモリ装置は、強
誘電体キャパシタに電界をかけると、第２の電極面積部
分の電界強度が第１の電極面積部分の電界強度に比べて
小さくなり、あたかも抗電界（または膜厚）と面積の異
なる強誘電体キャパシタを並列接続したのと同じ効果を
もつことになり、ツイスティドヒステリシス特性が得ら
れる。このツイスティドヒステリシス特性のメモリ状態
“０”とメモリ状態“１”の２値において、バックスイ
ッチング現象により記憶される情報が非破壊読み出しさ
れる。
誘電体キャパシタに電界をかけると、第２の電極面積部
分の電界強度が第１の電極面積部分の電界強度に比べて
小さくなり、あたかも抗電界（または膜厚）と面積の異
なる強誘電体キャパシタを並列接続したのと同じ効果を
もつことになり、ツイスティドヒステリシス特性が得ら
れる。このツイスティドヒステリシス特性のメモリ状態
“０”とメモリ状態“１”の２値において、バックスイ
ッチング現象により記憶される情報が非破壊読み出しさ
れる。
【０００８】また強誘電体メモリ装置は、基板若しくは
絶縁体上に強誘電体の両側から導体からなる電極で挟
み、第１の強誘電体キャパシタ（ユニット）を形成し、
さらに抗電界若しくは膜厚の異なる第２の強誘電体キャ
パシタ（ユニット）を並列的若しくは積層形成して構成
し、所定の接続により、ツイスティドヒステリシス特性
が得られる。
絶縁体上に強誘電体の両側から導体からなる電極で挟
み、第１の強誘電体キャパシタ（ユニット）を形成し、
さらに抗電界若しくは膜厚の異なる第２の強誘電体キャ
パシタ（ユニット）を並列的若しくは積層形成して構成
し、所定の接続により、ツイスティドヒステリシス特性
が得られる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１には、本発明による第１実施例として
の強誘電体メモリ装置における合成ヒステリシス特性を
示し、図２には、強誘電体キャパシタの構成を示し説明
する。この合成ヒステリシス特性は、強誘電体キャパシ
タの第１電極と第２電極の形成配置と対向する面積の大
きさのうち、少なくともどちらか一方を異なるようにし
て得た場合の合成ヒステリシス（以下、ツイスティドヒ
ステリシスと称する）特性である。
に説明する。図１には、本発明による第１実施例として
の強誘電体メモリ装置における合成ヒステリシス特性を
示し、図２には、強誘電体キャパシタの構成を示し説明
する。この合成ヒステリシス特性は、強誘電体キャパシ
タの第１電極と第２電極の形成配置と対向する面積の大
きさのうち、少なくともどちらか一方を異なるようにし
て得た場合の合成ヒステリシス（以下、ツイスティドヒ
ステリシスと称する）特性である。
【００１０】このツイスティドヒステリシス特性は、抗
電界（または膜厚）と面積の異なる強誘電体キャパシタ
を並列接続することで得られることが、本出願人により
提案される特願平５−２６９１６６号に詳しく記載され
ており、ここでの説明は省略する。
電界（または膜厚）と面積の異なる強誘電体キャパシタ
を並列接続することで得られることが、本出願人により
提案される特願平５−２６９１６６号に詳しく記載され
ており、ここでの説明は省略する。
【００１１】次に図２に示す様に、強誘電体キャパシタ
１は、強誘電体２の下部に導体からなる下部電極３が設
けられ、該下部電極３より電極面積が小さい上部電極４
が強誘電体２の上部に設けられている。
１は、強誘電体２の下部に導体からなる下部電極３が設
けられ、該下部電極３より電極面積が小さい上部電極４
が強誘電体２の上部に設けられている。
【００１２】メモリセル部に使用する強誘電体２におい
て、膜厚ｄとし、上部電極４の電極の面積Ｓ1 に発生す
る分極Ｐ1 部分と、上部電極４が設けられず下部電極だ
けの片側電極部しかもたない部分の面積Ｓ2 に発生する
斜め分極Ｐ2 とすると、この斜め分極Ｐ2 を垂直方向
（Ｐ1 方向）に変換するとＰ2 ′になるものとする。よ
って、このメモリセル部の分極は、Ｐ1 成分と、Ｐ2 ′
成分から成るものとする。それらの分極Ｐ1 とＰ2 ′の
合成ヒステリシスが図１に示す様になる。
て、膜厚ｄとし、上部電極４の電極の面積Ｓ1 に発生す
る分極Ｐ1 部分と、上部電極４が設けられず下部電極だ
けの片側電極部しかもたない部分の面積Ｓ2 に発生する
斜め分極Ｐ2 とすると、この斜め分極Ｐ2 を垂直方向
（Ｐ1 方向）に変換するとＰ2 ′になるものとする。よ
って、このメモリセル部の分極は、Ｐ1 成分と、Ｐ2 ′
成分から成るものとする。それらの分極Ｐ1 とＰ2 ′の
合成ヒステリシスが図１に示す様になる。
【００１３】つまり、図２の強誘電体キャパシタ１に電
界をかけると、面積Ｓ2 部分の電界強度が面積Ｓ部分の
電界強度に比べて小さくなり、あたかも抗電界（または
膜厚）と面積の異なる強誘電体キャパシタを並列接続し
たのと同じ効果をもつことになり、図１に示すようなツ
イスティドヒステリシス特性を描くことになる。
界をかけると、面積Ｓ2 部分の電界強度が面積Ｓ部分の
電界強度に比べて小さくなり、あたかも抗電界（または
膜厚）と面積の異なる強誘電体キャパシタを並列接続し
たのと同じ効果をもつことになり、図１に示すようなツ
イスティドヒステリシス特性を描くことになる。
【００１４】一般に、強誘電体のヒステリシス特性につ
いてバックスイッチングと呼ばれる現象がある。これ
は、例えば抗電界より大きい電界を印加して、分極を飽
和状態にして電界方向に配列させ、電界の強さをゼロに
戻す。また、電界方向が同じ読み出しパルスを印加し、
ゼロに戻すと再び初期の分極状態に戻る現象をさしてい
る。図２に示す様な強誘電体キャパシタでは、２つの抗
電界の違う強誘電体キャパシタを並列接続したのと同じ
と考えられるため、図１に示すツイスティドヒステリシ
ス特性のメモリ状態“０”とメモリ状態“１”の２値に
おいて、バックスイッチング現象による非破壊読み出し
が可能になる。ただし、状態“２”は情報の記録として
使用しない。
いてバックスイッチングと呼ばれる現象がある。これ
は、例えば抗電界より大きい電界を印加して、分極を飽
和状態にして電界方向に配列させ、電界の強さをゼロに
戻す。また、電界方向が同じ読み出しパルスを印加し、
ゼロに戻すと再び初期の分極状態に戻る現象をさしてい
る。図２に示す様な強誘電体キャパシタでは、２つの抗
電界の違う強誘電体キャパシタを並列接続したのと同じ
と考えられるため、図１に示すツイスティドヒステリシ
ス特性のメモリ状態“０”とメモリ状態“１”の２値に
おいて、バックスイッチング現象による非破壊読み出し
が可能になる。ただし、状態“２”は情報の記録として
使用しない。
【００１５】図３は、前記強誘電体キャパシタ１をメモ
リセルアレイ５として配置し、その周辺回路として書込
み回路６、読出し回路７、切換回路８、行切換制御部９
及び列切換制御部１０を接続した構成を示すブロック図
である。
リセルアレイ５として配置し、その周辺回路として書込
み回路６、読出し回路７、切換回路８、行切換制御部９
及び列切換制御部１０を接続した構成を示すブロック図
である。
【００１６】この図３に示す様に、各メモリセルが図１
に示したヒステリシス特性をもつマトリックスメモリ５
を考える。まず、書込み回路６と、行切換制御部９と、
列切換制御部１０とによって、マトリックスメモリ５の
各セルに抗電界ｅc 、またはｅc ′より大きい書き込み
電圧ｅw ［ｅc ′＞ｅw ＞ｅc （メモリ状態“１”）、
ｅw ＞ｅc ′（メモリ状態“０”）］を印加することで
各セルに分極方向の情報書き込みが行なわれる。
に示したヒステリシス特性をもつマトリックスメモリ５
を考える。まず、書込み回路６と、行切換制御部９と、
列切換制御部１０とによって、マトリックスメモリ５の
各セルに抗電界ｅc 、またはｅc ′より大きい書き込み
電圧ｅw ［ｅc ′＞ｅw ＞ｅc （メモリ状態“１”）、
ｅw ＞ｅc ′（メモリ状態“０”）］を印加することで
各セルに分極方向の情報書き込みが行なわれる。
【００１７】次に、その情報書き込みを終えた後、切換
回路８によって読出し回路７が動作する様に設定され
る。さらに行、列切換制御回路９，１０を使って、選択
されたセルの情報を抗電界ｅc より大きい電圧ｅo （ｅ
c ′＞ｅo ＞ｅc ）を印加して読み出す。
回路８によって読出し回路７が動作する様に設定され
る。さらに行、列切換制御回路９，１０を使って、選択
されたセルの情報を抗電界ｅc より大きい電圧ｅo （ｅ
c ′＞ｅo ＞ｅc ）を印加して読み出す。
【００１８】また本発明に用いる合成ヒステリシス特性
では“０”，“１”における読み出し用印加電圧に対し
て、微分誘電率（ヒステリシスの傾き）が大きく異なる
ため、出力電流に大きな差を生じ、“１”と“０”の状
態を判別して情報を非破壊で読み出すことが可能であ
る。
では“０”，“１”における読み出し用印加電圧に対し
て、微分誘電率（ヒステリシスの傾き）が大きく異なる
ため、出力電流に大きな差を生じ、“１”と“０”の状
態を判別して情報を非破壊で読み出すことが可能であ
る。
【００１９】従って、従来の破壊読み出しすることによ
って、失われた情報を再書き込みするための複雑な回路
が不要であるだけでなく、使用に伴うファティーグによ
る性能劣化も少なく、高寿命で高性能な強誘電体メモリ
を提供することができる。
って、失われた情報を再書き込みするための複雑な回路
が不要であるだけでなく、使用に伴うファティーグによ
る性能劣化も少なく、高寿命で高性能な強誘電体メモリ
を提供することができる。
【００２０】また上記メモリ装置は同様のバックスイッ
チング現象を用いることにより２値以上の多値メモリに
も応用可能である。次に、第２実施例の強誘電体メモリ
装置について説明する。
チング現象を用いることにより２値以上の多値メモリに
も応用可能である。次に、第２実施例の強誘電体メモリ
装置について説明する。
【００２１】前述した図２に示した斜め分極を利用した
ツイスティドヒステリシスの作成法において、面積Ｓ2
部分の電界強度は、上部電極端４から離れるに従い急速
に低下すると考えられる。
ツイスティドヒステリシスの作成法において、面積Ｓ2
部分の電界強度は、上部電極端４から離れるに従い急速
に低下すると考えられる。
【００２２】従って、ツイスティドヒステリシスを得る
のは限られた面積条件になってしまう。その改善法とし
て、第２実施例の強誘電体メモリ装置は、上部電極４を
図４に示すような上部電極１１の形状にすることで、斜
め電界を印加する部分が増加し、良好なツイスティドヒ
ステリシス特性を得やすくなる。
のは限られた面積条件になってしまう。その改善法とし
て、第２実施例の強誘電体メモリ装置は、上部電極４を
図４に示すような上部電極１１の形状にすることで、斜
め電界を印加する部分が増加し、良好なツイスティドヒ
ステリシス特性を得やすくなる。
【００２３】次に第３実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図１に示す
ツイスティドヒステリシス特性を有し、図２若しくは図
４に示した構造の抗電界が異なる強誘電体キャパシタ１
を図５に示すように並列接続した構成である。
いて説明する。この強誘電体メモリ装置は、図１に示す
ツイスティドヒステリシス特性を有し、図２若しくは図
４に示した構造の抗電界が異なる強誘電体キャパシタ１
を図５に示すように並列接続した構成である。
【００２４】この構成では、ツイスティドヒステリシス
特性のメモリ状態“０”，“１”におけるバックスイッ
チング現象時の微分誘電率の違いを利用して出力電流に
大きな差を生じさせ“０”，“１”の状態を非破壊で読
み出すことが可能である。
特性のメモリ状態“０”，“１”におけるバックスイッ
チング現象時の微分誘電率の違いを利用して出力電流に
大きな差を生じさせ“０”，“１”の状態を非破壊で読
み出すことが可能である。
【００２５】次に第４実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図６に示す
ように、異なる強誘電体材料で形成したことにより、抗
電界が異なる強誘電体キャパシタを並列接続させた構成
である。 この構造からなる図１に示すツイスティドヒ
ステリシス特性のメモリ状態“０”，“１”におけるバ
ックスイッチング現象時の微分誘電率の違いを利用し
て、出力電流に大きな差を生じさせ、“０”，“１”の
状態を非破壊で読み出すことができる。
いて説明する。この強誘電体メモリ装置は、図６に示す
ように、異なる強誘電体材料で形成したことにより、抗
電界が異なる強誘電体キャパシタを並列接続させた構成
である。 この構造からなる図１に示すツイスティドヒ
ステリシス特性のメモリ状態“０”，“１”におけるバ
ックスイッチング現象時の微分誘電率の違いを利用し
て、出力電流に大きな差を生じさせ、“０”，“１”の
状態を非破壊で読み出すことができる。
【００２６】次に第５実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図７に示す
ように、対称ヒステリシス特性を示す強誘電体キャパシ
タＡと非対称ヒステリシス特性を示す強誘電体キャパシ
タＢを並列接続して構成する。この構成により、Ａ//Ｂ
の合成ヒステリシスを得る。
いて説明する。この強誘電体メモリ装置は、図７に示す
ように、対称ヒステリシス特性を示す強誘電体キャパシ
タＡと非対称ヒステリシス特性を示す強誘電体キャパシ
タＢを並列接続して構成する。この構成により、Ａ//Ｂ
の合成ヒステリシスを得る。
【００２７】図示する様に“０”状態は、“１”状態に
比べて、バックスイッチング時の分極Ｐの変化量が大き
いため、大きな出力電流差を生じさせることができ、
“０”，“１”状態を非破壊で読み出すことができる。
比べて、バックスイッチング時の分極Ｐの変化量が大き
いため、大きな出力電流差を生じさせることができ、
“０”，“１”状態を非破壊で読み出すことができる。
【００２８】次に第６実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図８に示す
ような積層構造の非対称ヒステリシス特性を有する強誘
電体キャパシタを用いる。
いて説明する。この強誘電体メモリ装置は、図８に示す
ような積層構造の非対称ヒステリシス特性を有する強誘
電体キャパシタを用いる。
【００２９】この強誘電体キャパシタは、ｎ型半導体基
板２１上に、絶縁体膜２２、導体膜２３、強誘電体膜２
４、導体膜２５を順次積層する。前記強誘電体２４の分
極の向きにより、下方３層からなるＭＩＳ型キャパシタ
（２１，２２，２３）の空乏層を制御する。この効果に
より、図８（ｂ）に示す非対称ヒステリシスが得られ
る。
板２１上に、絶縁体膜２２、導体膜２３、強誘電体膜２
４、導体膜２５を順次積層する。前記強誘電体２４の分
極の向きにより、下方３層からなるＭＩＳ型キャパシタ
（２１，２２，２３）の空乏層を制御する。この効果に
より、図８（ｂ）に示す非対称ヒステリシスが得られ
る。
【００３０】また図８（ｃ）は、前記導体膜２３、絶縁
体膜２２、半導体基板２１からなるＭＩＳ型キャパシタ
が該導体膜２３、強誘電体膜２４、導体膜２５からなる
強誘電体キャパシタの分極状態Ｐ＝“０”及びＰ＝
“１”の反電界によりＣ0 ，Ｃ1の異なる大きさをもつ
ことを示している。この異なる値を持つＭＩＳ型キャパ
シタが、同図（ｄ）のように強誘電体キャパシタと直列
接続されるためＰ＝“０”の時は等価的に大きな容量を
示し、同様に、同図（ｅ）のようにＰ＝“１”の時は小
さい容量を示す。従って、図８（ｂ）の様な非対称ヒス
テリシスを得ることができる。
体膜２２、半導体基板２１からなるＭＩＳ型キャパシタ
が該導体膜２３、強誘電体膜２４、導体膜２５からなる
強誘電体キャパシタの分極状態Ｐ＝“０”及びＰ＝
“１”の反電界によりＣ0 ，Ｃ1の異なる大きさをもつ
ことを示している。この異なる値を持つＭＩＳ型キャパ
シタが、同図（ｄ）のように強誘電体キャパシタと直列
接続されるためＰ＝“０”の時は等価的に大きな容量を
示し、同様に、同図（ｅ）のようにＰ＝“１”の時は小
さい容量を示す。従って、図８（ｂ）の様な非対称ヒス
テリシスを得ることができる。
【００３１】次に第７実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図９に示す
ような積層構造の非対称ヒステリシス特性を有する強誘
電体キャパシタを用いる。
いて説明する。この強誘電体メモリ装置は、図９に示す
ような積層構造の非対称ヒステリシス特性を有する強誘
電体キャパシタを用いる。
【００３２】この強誘電体キャパシタは、ｎ型半導体基
板２６上に、絶縁体薄膜２７（ＳｉＯ2 ）、強誘電体膜
２８、更に、上部電極２９を順次形成する。ここで、強
誘電体膜２８の分極の向きにより、ｎ型半導体基板２６
表面の空乏層の厚みを制御する。これにより絶縁体膜２
７の厚みが等価的に変化するため、図９（ｂ）に示す非
対称ヒステリシスが得られる。
板２６上に、絶縁体薄膜２７（ＳｉＯ2 ）、強誘電体膜
２８、更に、上部電極２９を順次形成する。ここで、強
誘電体膜２８の分極の向きにより、ｎ型半導体基板２６
表面の空乏層の厚みを制御する。これにより絶縁体膜２
７の厚みが等価的に変化するため、図９（ｂ）に示す非
対称ヒステリシスが得られる。
【００３３】次に第８実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図１０に示
すような積層構造の並列形成された強誘電体キャパシタ
を用いる。
いて説明する。この強誘電体メモリ装置は、図１０に示
すような積層構造の並列形成された強誘電体キャパシタ
を用いる。
【００３４】これらの強誘電体キャパシタは、Ｐ型Ｓｉ
半導体基板３１に、ｎ型ウエル領域３９を形成し、その
上部に絶縁膜３２、下部電極３３、強誘電体膜３４、上
部電極３５により構成される非対称キャパシタを複数個
形成したユニットＡと、前記Ｐ型半導体基板上３１に下
部電極３３、強誘電体膜３８、上部電極３５により構成
される対称ヒステリシス特性を有するキャパシタを複数
個形成したユニットＢとを形成する。
半導体基板３１に、ｎ型ウエル領域３９を形成し、その
上部に絶縁膜３２、下部電極３３、強誘電体膜３４、上
部電極３５により構成される非対称キャパシタを複数個
形成したユニットＡと、前記Ｐ型半導体基板上３１に下
部電極３３、強誘電体膜３８、上部電極３５により構成
される対称ヒステリシス特性を有するキャパシタを複数
個形成したユニットＢとを形成する。
【００３５】ここで、ユニットＡに含まれる強誘電体膜
３４は、ユニットＢの強誘電体膜３８とは異なる抗電界
をもつように形成されるものとする。これらのユニット
Ａ、ユニットＢを配線電極３７を用いて任意に結線する
ことにより、所望の特性を有する強誘電体キャパシタが
得られる。
３４は、ユニットＢの強誘電体膜３８とは異なる抗電界
をもつように形成されるものとする。これらのユニット
Ａ、ユニットＢを配線電極３７を用いて任意に結線する
ことにより、所望の特性を有する強誘電体キャパシタが
得られる。
【００３６】次に第９実施例の強誘電体メモリ装置につ
いて説明する。この強誘電体メモリ装置は、図１１に示
すような積層構造の並列形成された強誘電体キャパシタ
を用いる。
いて説明する。この強誘電体メモリ装置は、図１１に示
すような積層構造の並列形成された強誘電体キャパシタ
を用いる。
【００３７】これらの強誘電体キャパシタは、図１１に
示すように、半導体基板上４１に絶縁膜４２を形成し、
更に下部電極４３を成膜する。その後、下部電極４３の
所望する部分をエッチングすることにより膜厚の薄い部
分を形成する。
示すように、半導体基板上４１に絶縁膜４２を形成し、
更に下部電極４３を成膜する。その後、下部電極４３の
所望する部分をエッチングすることにより膜厚の薄い部
分を形成する。
【００３８】この下部電極上に、Ｓｐｉｎ Ｏｎ技術を
用いて、表面が平坦になるように強誘電体膜４４を成膜
し、更に上部電極４６を形成する。ここで、下部電極４
３が厚い部分上に形成された複数のキャパシタユニット
Ａ部は、下部電極４３が薄い部分に形成された複数のキ
ャパシタユニットＢ部に比べて強誘電体膜４４の膜厚が
薄いため、抗電界が小さい。
用いて、表面が平坦になるように強誘電体膜４４を成膜
し、更に上部電極４６を形成する。ここで、下部電極４
３が厚い部分上に形成された複数のキャパシタユニット
Ａ部は、下部電極４３が薄い部分に形成された複数のキ
ャパシタユニットＢ部に比べて強誘電体膜４４の膜厚が
薄いため、抗電界が小さい。
【００３９】このようにして抗電界の異なるキャパシタ
ユニットＡ及びＢを配線電極４７を用いて任意に結線
し、所望の特性を有する強誘電体キャパシタが得られ
る。次に第１０実施例の強誘電体メモリ装置について説
明する。
ユニットＡ及びＢを配線電極４７を用いて任意に結線
し、所望の特性を有する強誘電体キャパシタが得られ
る。次に第１０実施例の強誘電体メモリ装置について説
明する。
【００４０】この強誘電体メモリ装置は、図１２に示す
ような積層構造の強誘電体キャパシタを用いる。この強
誘電体キャパシタは、図１２に示すように、半導体基板
５１上に絶縁膜５２を形成し、更に下部電極５３、強誘
電体膜５４、上部電極５５の３層構造からなる複数のキ
ャパシタで構成されているユニットＢと、該ユニットＢ
上に層間絶縁膜５６を形成し、その上部に下部電極５
７、強誘電体５８、上部電極５９からなる複数のキャパ
シタで構成されているユニットＡとが積層されている。
ような積層構造の強誘電体キャパシタを用いる。この強
誘電体キャパシタは、図１２に示すように、半導体基板
５１上に絶縁膜５２を形成し、更に下部電極５３、強誘
電体膜５４、上部電極５５の３層構造からなる複数のキ
ャパシタで構成されているユニットＢと、該ユニットＢ
上に層間絶縁膜５６を形成し、その上部に下部電極５
７、強誘電体５８、上部電極５９からなる複数のキャパ
シタで構成されているユニットＡとが積層されている。
【００４１】これらのユニットＡとユニットＢは、異種
材料を用いるか若しくは、同種材料で膜厚を変えること
により抗電界が３倍以上異なるキャパシタが形成されて
いる。これらのユニットＡ及びユニットＢのキャパシタ
を配線電極６０を用いて任意に結線し、所望の特性を有
する強誘電体キャパシタが得られる。
材料を用いるか若しくは、同種材料で膜厚を変えること
により抗電界が３倍以上異なるキャパシタが形成されて
いる。これらのユニットＡ及びユニットＢのキャパシタ
を配線電極６０を用いて任意に結線し、所望の特性を有
する強誘電体キャパシタが得られる。
【００４２】以上の実施例に基づいて説明したが、本明
細書には、以下のような発明も含まれる。 （１） 基板上に形成された導電体膜からなる第１電極
と、第１電極上に形成され、情報が書き込まれる強誘電
体膜と、この強誘電体膜上に形成された導電体膜から成
る複数の第２電極を具備する強誘電体キャパシタにおい
て、第１電極と第２電極の形成配置と、対向する電極面
積の大きさのうち、少なくともどちらか一方が異なるこ
とを特徴とする強誘電体メモリ装置。
細書には、以下のような発明も含まれる。 （１） 基板上に形成された導電体膜からなる第１電極
と、第１電極上に形成され、情報が書き込まれる強誘電
体膜と、この強誘電体膜上に形成された導電体膜から成
る複数の第２電極を具備する強誘電体キャパシタにおい
て、第１電極と第２電極の形成配置と、対向する電極面
積の大きさのうち、少なくともどちらか一方が異なるこ
とを特徴とする強誘電体メモリ装置。
【００４３】従って、この強誘電体メモリ装置は、強誘
電体キャパシタの第１電極と第２電極の形成配置若しく
は対向する電極面積の大きさが異なることにより、ツイ
スティドヒステリシス特性が得られる。このツイスティ
ドヒステリシス特性を利用して情報が非破壊読み出しさ
れる。
電体キャパシタの第１電極と第２電極の形成配置若しく
は対向する電極面積の大きさが異なることにより、ツイ
スティドヒステリシス特性が得られる。このツイスティ
ドヒステリシス特性を利用して情報が非破壊読み出しさ
れる。
【００４４】（２）前記（１）記載の強誘電体メモリ装
置において、第１電極もしくは第２電極の少なくともど
ちらか一方の電極形状を変えた事を特徴とする強誘電体
メモリ装置。
置において、第１電極もしくは第２電極の少なくともど
ちらか一方の電極形状を変えた事を特徴とする強誘電体
メモリ装置。
【００４５】従って、強誘電体キャパシタの第１電極も
しくは第２電極の少なくともどちらか一方の電極形状を
変え、斜め電界を印加する部分の面積を増加させること
により、良好なツイスティドヒステリシス特性が得やす
くなる。
しくは第２電極の少なくともどちらか一方の電極形状を
変え、斜め電界を印加する部分の面積を増加させること
により、良好なツイスティドヒステリシス特性が得やす
くなる。
【００４６】（３）前記（１）、（２）記載及び複数の
強誘電体キャパシタを並列に接続した強誘電体メモリに
おいて、前記複数の強誘電体キャパシタは抗電界の値が
互いに異なっていることを特徴とし、その強誘電体キャ
パシタに於いて得られるツイスティドヒステリシスのい
くつかの分極状態でのバックスイッチング時の容量を利
用して非破壊で分極状態を読み出すことを特徴とする強
誘電体メモリ装置。
強誘電体キャパシタを並列に接続した強誘電体メモリに
おいて、前記複数の強誘電体キャパシタは抗電界の値が
互いに異なっていることを特徴とし、その強誘電体キャ
パシタに於いて得られるツイスティドヒステリシスのい
くつかの分極状態でのバックスイッチング時の容量を利
用して非破壊で分極状態を読み出すことを特徴とする強
誘電体メモリ装置。
【００４７】従って、前記（１）、（２）及び複数の強
誘電体キャパシタを並列に接続した強誘電体メモリにお
いて、前記複数の強誘電体キャパシタは強誘電体の抗電
界の値が互いに異なっており、その強誘電体キャパシタ
について、得られるツイスティドヒステリシス特性のい
くつかの分極状態でのバックスイッチング時の容量差を
利用して非破壊で分極状態が読み出される。
誘電体キャパシタを並列に接続した強誘電体メモリにお
いて、前記複数の強誘電体キャパシタは強誘電体の抗電
界の値が互いに異なっており、その強誘電体キャパシタ
について、得られるツイスティドヒステリシス特性のい
くつかの分極状態でのバックスイッチング時の容量差を
利用して非破壊で分極状態が読み出される。
【００４８】（４）前記（３）において、比誘電率の異
なる強誘電体キャパシタを並列接続したメモリ素子に於
いて得られるツイスティドヒステリシスのいくつかの分
極状態でのバックスイッチング時の容量差を利用した非
破壊読み出し法を特徴とする強誘電体メモリ装置。
なる強誘電体キャパシタを並列接続したメモリ素子に於
いて得られるツイスティドヒステリシスのいくつかの分
極状態でのバックスイッチング時の容量差を利用した非
破壊読み出し法を特徴とする強誘電体メモリ装置。
【００４９】従って、抗電界の異なる強誘電体キャパシ
タを比誘電率の異なる材料を並列接続し形成すること
で、ツイスティドヒステリシス特性をもつメモリ装置が
構成され、そのツイスティドヒステリシス特性のいくつ
かの分極状態でのバックスイッチング時の容量差を利用
して、非破壊で分極状態が読み出される。
タを比誘電率の異なる材料を並列接続し形成すること
で、ツイスティドヒステリシス特性をもつメモリ装置が
構成され、そのツイスティドヒステリシス特性のいくつ
かの分極状態でのバックスイッチング時の容量差を利用
して、非破壊で分極状態が読み出される。
【００５０】（５）前記（３）、（４）において、並列
接続した複数の強誘電体キャパシタのうち、少なくとも
一つ以上の強誘電体キャパシタが、非対称なヒステリシ
スを持つ事を特徴とする強誘電体メモリ装置。
接続した複数の強誘電体キャパシタのうち、少なくとも
一つ以上の強誘電体キャパシタが、非対称なヒステリシ
スを持つ事を特徴とする強誘電体メモリ装置。
【００５１】従って、並列接続した複数の強誘電体キャ
パシタのうち、少なくとも一つ以上の強誘電体キャパシ
タが非対称なヒステリシス特性を有し、そのツイスティ
ドヒステリシス特性のバックスイッチング時の容量差を
利用して、非破壊で分極状態が読み出される。
パシタのうち、少なくとも一つ以上の強誘電体キャパシ
タが非対称なヒステリシス特性を有し、そのツイスティ
ドヒステリシス特性のバックスイッチング時の容量差を
利用して、非破壊で分極状態が読み出される。
【００５２】よって、前記（１）〜（５）までの構成の
強誘電体メモリ装置によれば、読み出しドライブ電圧の
印加により、メモリ状態を抗電界より大きい電界下で、
非破壊で読み出す事が可能であり、かつＳ／Ｎを大きく
とれるため高密度化が可能である。
強誘電体メモリ装置によれば、読み出しドライブ電圧の
印加により、メモリ状態を抗電界より大きい電界下で、
非破壊で読み出す事が可能であり、かつＳ／Ｎを大きく
とれるため高密度化が可能である。
【００５３】（６）前記（５）記載の非対称ヒステリシ
スをもつ強誘電体キャパシタに於いて、導電体、強誘電
体、絶縁体、半導体の多層膜構造からなることを特徴と
した強誘電体メモリ装置。
スをもつ強誘電体キャパシタに於いて、導電体、強誘電
体、絶縁体、半導体の多層膜構造からなることを特徴と
した強誘電体メモリ装置。
【００５４】従って、前記（５）記載の非対称ヒステリ
シス特性を有する強誘電体キャパシタが、導電体、強誘
電体、絶縁体、半導体の多層膜構造で構成される。 （７）前記（５）記載の非対称ヒステリシスをもつ強誘
電体キャパシタに於いて導電体、強誘電体、導電体、絶
縁体、半導体の多層膜構造からなることを特徴とした強
誘電体メモリ装置。
シス特性を有する強誘電体キャパシタが、導電体、強誘
電体、絶縁体、半導体の多層膜構造で構成される。 （７）前記（５）記載の非対称ヒステリシスをもつ強誘
電体キャパシタに於いて導電体、強誘電体、導電体、絶
縁体、半導体の多層膜構造からなることを特徴とした強
誘電体メモリ装置。
【００５５】従って、前記（５）記載の非対称ヒステリ
シス特性を有する強誘電体キャパシタが、導電体、強誘
電体、導電体、絶縁体、半導体の多層膜構造で構成され
る。よって、前記（６），（７）までの構成の強誘電体
メモリ装置によれば、Ｓ／Ｎが大きい前記非破壊読み出
し強誘電体メモリを実現するためのツイスティドヒステ
リシス特性が得られる。
シス特性を有する強誘電体キャパシタが、導電体、強誘
電体、導電体、絶縁体、半導体の多層膜構造で構成され
る。よって、前記（６），（７）までの構成の強誘電体
メモリ装置によれば、Ｓ／Ｎが大きい前記非破壊読み出
し強誘電体メモリを実現するためのツイスティドヒステ
リシス特性が得られる。
【００５６】（８）絶縁体上に形成された下部電極膜
と、前記下部電極膜上に形成された強誘電体膜とこの強
誘電体膜上に形成された上部電極膜とから成る単位強誘
電体キャパシタにより形成された複数個の第１のキャパ
シタユニットが前記絶縁体上に複数個形成され、さらに
前記絶縁体上に前記第１のキャパシタユニットと抗電界
の異なる複数の第２のキャパシタユニットを形成し、こ
の第２のキャパシタユニットは前記絶縁体上に新たに形
成された下部電極と該下部電極上に形成された強誘電体
膜と該強誘電体膜上に形成され下部電極と形状の異なる
上部電極を有した単位強誘電体キャパシタから構成し、
前記第１、第２のキャパシタユニットにおいて少なくと
も１個以上が電気的に接続されていることを特徴とする
強誘電体メモリ装置。
と、前記下部電極膜上に形成された強誘電体膜とこの強
誘電体膜上に形成された上部電極膜とから成る単位強誘
電体キャパシタにより形成された複数個の第１のキャパ
シタユニットが前記絶縁体上に複数個形成され、さらに
前記絶縁体上に前記第１のキャパシタユニットと抗電界
の異なる複数の第２のキャパシタユニットを形成し、こ
の第２のキャパシタユニットは前記絶縁体上に新たに形
成された下部電極と該下部電極上に形成された強誘電体
膜と該強誘電体膜上に形成され下部電極と形状の異なる
上部電極を有した単位強誘電体キャパシタから構成し、
前記第１、第２のキャパシタユニットにおいて少なくと
も１個以上が電気的に接続されていることを特徴とする
強誘電体メモリ装置。
【００５７】従って、強誘電体キャパシタに電界をかけ
ると、第２の電極面積部分の電界強度が第１の電極面積
部分の電界強度に比べて小さくなり、あたかも抗電界
（または膜厚）と面積の異なる強誘電体キャパシタを並
列接続したのと同じ効果をもつことになり、ツイスティ
ドヒステリシス特性が得られる。このツイスティドヒス
テリシス特性のメモリ状態“０”とメモリ状態“１”の
２値において、バックスイッチング現象により記憶され
る情報が非破壊読み出しされる。
ると、第２の電極面積部分の電界強度が第１の電極面積
部分の電界強度に比べて小さくなり、あたかも抗電界
（または膜厚）と面積の異なる強誘電体キャパシタを並
列接続したのと同じ効果をもつことになり、ツイスティ
ドヒステリシス特性が得られる。このツイスティドヒス
テリシス特性のメモリ状態“０”とメモリ状態“１”の
２値において、バックスイッチング現象により記憶され
る情報が非破壊読み出しされる。
【００５８】（９） 前記（８）において、複数の第１
の強誘電体キャパシタユニットと複数の第２の強誘電体
キャパシタユニットの強誘電体の材質が異なることを特
徴とする強誘電体メモリ装置。
の強誘電体キャパシタユニットと複数の第２の強誘電体
キャパシタユニットの強誘電体の材質が異なることを特
徴とする強誘電体メモリ装置。
【００５９】従って、第１の強誘電体キャパシタユニッ
トと第２の強誘電体キャパシタユニットとの強誘電体の
材質が異なることにより、抗電界が異なり、ツイスティ
ドヒステリシス特性をもつ強誘電体キャパシタが構成さ
れ、そのツイスティドヒステリシス特性のいくつかの分
極状態でのバックスイッチング時の容量差を利用して、
非破壊で分極状態が読み出される。
トと第２の強誘電体キャパシタユニットとの強誘電体の
材質が異なることにより、抗電界が異なり、ツイスティ
ドヒステリシス特性をもつ強誘電体キャパシタが構成さ
れ、そのツイスティドヒステリシス特性のいくつかの分
極状態でのバックスイッチング時の容量差を利用して、
非破壊で分極状態が読み出される。
【００６０】（１０） 前記（８）において、複数の強
誘電体キャパシタユニットＡと複数の強誘電体キャパシ
タユニットＢの強誘電体の厚みが異なることを特徴とす
る強誘電体メモリ装置。
誘電体キャパシタユニットＡと複数の強誘電体キャパシ
タユニットＢの強誘電体の厚みが異なることを特徴とす
る強誘電体メモリ装置。
【００６１】従って、複数の第１，第２の強誘電体キャ
パシタユニットの強誘電体の厚みが異なることにより、
抗電界が異なり、ツイスティドヒステリシス特性をもつ
強誘電体キャパシタが構成される。
パシタユニットの強誘電体の厚みが異なることにより、
抗電界が異なり、ツイスティドヒステリシス特性をもつ
強誘電体キャパシタが構成される。
【００６２】（１１）前記（８）において、複数の強誘
電体キャパシタユニットＡと抗電界の異なる複数の強誘
電体キャパシタユニットＢを積層して３次元化すること
を特徴とする強誘電体メモリ装置。
電体キャパシタユニットＡと抗電界の異なる複数の強誘
電体キャパシタユニットＢを積層して３次元化すること
を特徴とする強誘電体メモリ装置。
【００６３】従って、第１の強誘電体キャパシタユニッ
トと、抗電界の異なる第２の強誘電体キャパシタユニッ
トを積層形成して、３次元的に構成される。よって、強
誘電体メモリ装置に用いる抗電界の違う複数の強誘電体
キャパシタユニットを電気的に接続することで所望のツ
イスティドヒステリシス特性をもつ強誘電体キャパシタ
が得られる。
トと、抗電界の異なる第２の強誘電体キャパシタユニッ
トを積層形成して、３次元的に構成される。よって、強
誘電体メモリ装置に用いる抗電界の違う複数の強誘電体
キャパシタユニットを電気的に接続することで所望のツ
イスティドヒステリシス特性をもつ強誘電体キャパシタ
が得られる。
【００６４】（１２） 絶縁体上に順次形成された下部
電極膜、強誘電体膜及び、上部電極膜の積層構造からな
る第１の単位強誘電体キャパシタを複数個配置して構成
される第１のキャパシタユニットと、前記第１の単位強
誘電体キャパシタと同じ積層構造で、抗電界が異なる第
２の単位強誘電体キャパシタを前記絶縁体上に複数個配
置して構成される第２のキャパシタユニットと、前記第
１キャパシタユニットと前記第２のキャパシタユニット
内の少なくとも各１個以上の単位強誘電体キャパシタが
電気的に直列若しくは並列に接続された記憶媒体を有す
ることを特徴とする強誘電体メモリ装置。
電極膜、強誘電体膜及び、上部電極膜の積層構造からな
る第１の単位強誘電体キャパシタを複数個配置して構成
される第１のキャパシタユニットと、前記第１の単位強
誘電体キャパシタと同じ積層構造で、抗電界が異なる第
２の単位強誘電体キャパシタを前記絶縁体上に複数個配
置して構成される第２のキャパシタユニットと、前記第
１キャパシタユニットと前記第２のキャパシタユニット
内の少なくとも各１個以上の単位強誘電体キャパシタが
電気的に直列若しくは並列に接続された記憶媒体を有す
ることを特徴とする強誘電体メモリ装置。
【００６５】
【発明の効果】以上詳述したように本発明によれば、格
納する情報を非破壊読み出しでき、高寿命化され集積化
に好適する強誘電体メモリ装置を提供することができ
る。またＳ／Ｎが大きい上記非破壊読み出し強誘電体メ
モリ装置を実現するためのツイスティドヒステリシス特
性を有する強誘電体キャパシタが形成でき、さらに抗電
界の違う複数の強誘電体キャパシタユニットを電気的に
接続することで所望のツイスティドヒステリシス特性を
もつ強誘電体キャパシタが形成できる。
納する情報を非破壊読み出しでき、高寿命化され集積化
に好適する強誘電体メモリ装置を提供することができ
る。またＳ／Ｎが大きい上記非破壊読み出し強誘電体メ
モリ装置を実現するためのツイスティドヒステリシス特
性を有する強誘電体キャパシタが形成でき、さらに抗電
界の違う複数の強誘電体キャパシタユニットを電気的に
接続することで所望のツイスティドヒステリシス特性を
もつ強誘電体キャパシタが形成できる。
【００６６】従って、従来の必要であった破壊読み出し
することによって、失われた情報を再書き込みするため
の複雑な回路が不要であるだけでなく、使用に伴うファ
ティーグによる性能劣化も少なく、高寿命で高性能な強
誘電体メモリ装置を提供することができる。そして前記
上記メモリ装置は同様のバックスイッチング現象を用い
ることにより２値以上の多値メモリにも応用可能であ
る。
することによって、失われた情報を再書き込みするため
の複雑な回路が不要であるだけでなく、使用に伴うファ
ティーグによる性能劣化も少なく、高寿命で高性能な強
誘電体メモリ装置を提供することができる。そして前記
上記メモリ装置は同様のバックスイッチング現象を用い
ることにより２値以上の多値メモリにも応用可能であ
る。
【図１】本発明による第１実施例としての強誘電体メモ
リ装置における合成ヒステリシス特性を示す図である。
リ装置における合成ヒステリシス特性を示す図である。
【図２】第１実施例の強誘電体メモリ装置における強誘
電体キャパシタの構成例を示す図である。
電体キャパシタの構成例を示す図である。
【図３】図２に示した強誘電体キャパシタをメモリセル
アレイとして配置し、その周辺回路を接続した構成を示
すブロック図である。
アレイとして配置し、その周辺回路を接続した構成を示
すブロック図である。
【図４】第２実施例の強誘電体メモリ装置における強誘
電体キャパシタの上部電極の形状が異なる構成例を示す
図である。
電体キャパシタの上部電極の形状が異なる構成例を示す
図である。
【図５】図２若しくは図４に示した構造の抗電界が異な
る強誘電体キャパシタを並列接続した構成例を示す図で
ある。
る強誘電体キャパシタを並列接続した構成例を示す図で
ある。
【図６】異なる強誘電体材料で形成した抗電界が異なる
強誘電体キャパシタを並列接続した構成例を示す図であ
る。
強誘電体キャパシタを並列接続した構成例を示す図であ
る。
【図７】対称ヒステリシス特性を示す強誘電体キャパシ
タと非対称ヒステリシス特性を示す強誘電体キャパシタ
を並列接続した構成例を示す図である。
タと非対称ヒステリシス特性を示す強誘電体キャパシタ
を並列接続した構成例を示す図である。
【図８】非対称ヒステリシス特性を有する強誘電体キャ
パシタを積層構造例及び特性をを示す図である。
パシタを積層構造例及び特性をを示す図である。
【図９】非対称ヒステリシス特性を有する強誘電体キャ
パシタの他の構造例及び特性をを示す図である。
パシタの他の構造例及び特性をを示す図である。
【図１０】基板上に並列形成された強誘電体キャパシタ
の積層構造の一例を示す図である。
の積層構造の一例を示す図である。
【図１１】基板上に並列形成された強誘電体キャパシタ
の積層構造のその他の一例を示す図である。
の積層構造のその他の一例を示す図である。
【図１２】基板上に積層して形成された強誘電体キャパ
シタの積層構造の一例を示す図である。
シタの積層構造の一例を示す図である。
１…強誘電体キャパシタ、２…強誘電体、３…下部電
極、４，１１…上部電極、５…メモリセルアレイ、６…
書込み回路、７…読出し回路、８…切換回路、９…行切
換制御部、１０…列切換制御部。
極、４，１１…上部電極、５…メモリセルアレイ、６…
書込み回路、７…読出し回路、８…切換回路、９…行切
換制御部、１０…列切換制御部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 正由 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 中野 洋 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内
Claims (2)
- 【請求項１】 基板上に形成された導電体膜からなる第
１電極と、 前記第１電極上に形成され、情報が書き込まれる強誘電
体膜と、 この強誘電体膜上に形成された導電体膜から成る複数の
第２電極とを具備する強誘電体キャパシタにおいて、 前記第１電極と前記第２電極との形成配置若しくは、対
向する電極面積の大きさのうち、少なくともどちらか一
方が異なることを特徴とする強誘電体メモリ装置。 - 【請求項２】 絶縁体上に形成された下部電極膜と、前
記下部電極膜上に形成された強誘電体膜とこの強誘電体
膜上に形成された上部電極膜とから成る単位強誘電体キ
ャパシタにより形成された複数個の第１のキャパシタユ
ニットが前記絶縁体上に複数個形成され、さらに前記絶
縁体上に前記第１のキャパシタユニットと抗電界の異な
る複数の第２のキャパシタユニットを形成し、この第２
のキャパシタユニットは前記絶縁体上に新たに形成され
た下部電極と該下部電極上に形成された強誘電体膜と該
強誘電体膜上に形成され下部電極と形状の異なる上部電
極を有した単位強誘電体キャパシタから構成し、前記第
１、第２のキャパシタユニットにおいて少なくとも１個
以上が電気的に接続されていることを特徴とする強誘電
体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222896A JPH1139860A (ja) | 1994-09-19 | 1994-09-19 | 強誘電体メモリ装置 |
| PCT/JP1995/000533 WO1995026570A1 (fr) | 1994-03-29 | 1995-03-23 | Dispositif a memoire ferro-electrique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222896A JPH1139860A (ja) | 1994-09-19 | 1994-09-19 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139860A true JPH1139860A (ja) | 1999-02-12 |
Family
ID=16789568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222896A Withdrawn JPH1139860A (ja) | 1994-03-29 | 1994-09-19 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139860A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128418A2 (de) * | 2000-02-25 | 2001-08-29 | Infineon Technologies AG | Verfahren zur Herstellung einer ferroelektrischen Kondensatoranordnung |
| US6940740B2 (en) | 2001-06-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor memory device and method for driving the same as a neuron element in a neural network computer |
| WO2006072223A1 (en) * | 2005-01-05 | 2006-07-13 | Zdenek Zikmund | Memory device for recording and storage of information in at least ternary code |
| US8193606B2 (en) | 2005-02-28 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory element |
-
1994
- 1994-09-19 JP JP6222896A patent/JPH1139860A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1128418A2 (de) * | 2000-02-25 | 2001-08-29 | Infineon Technologies AG | Verfahren zur Herstellung einer ferroelektrischen Kondensatoranordnung |
| EP1128418A3 (de) * | 2000-02-25 | 2004-04-07 | Infineon Technologies AG | Verfahren zur Herstellung einer ferroelektrischen Kondensatoranordnung |
| US6852240B2 (en) | 2000-02-25 | 2005-02-08 | Infineon Technologies Ag | Method of manufacturing a ferroelectric capacitor configuration |
| US6940740B2 (en) | 2001-06-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor memory device and method for driving the same as a neuron element in a neural network computer |
| WO2006072223A1 (en) * | 2005-01-05 | 2006-07-13 | Zdenek Zikmund | Memory device for recording and storage of information in at least ternary code |
| US8193606B2 (en) | 2005-02-28 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |