JPH02140973A - 記憶装置 - Google Patents
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- JPH02140973A JPH02140973A JP63295074A JP29507488A JPH02140973A JP H02140973 A JPH02140973 A JP H02140973A JP 63295074 A JP63295074 A JP 63295074A JP 29507488 A JP29507488 A JP 29507488A JP H02140973 A JPH02140973 A JP H02140973A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は記憶装置に関する。
［従来の技術］
従来、工ＥＤＭ８７Ｆ５６０〜５６６に記載されている
ような、通常のＭＯＳ）ランジスタにコントロールゲー
ト、フローティングゲート、消去ゲートを具備せしめた
記憶装置が知られていた。
ような、通常のＭＯＳ）ランジスタにコントロールゲー
ト、フローティングゲート、消去ゲートを具備せしめた
記憶装置が知られていた。
［発明が解決しようとする課ｆｆｉ］
しかし、従来の記憶装置は次のような課題を有していた
。第１に構造が複雑であるため１ビツトを記憶するに必
要な面積を広く取らな（てはならないため、記憶容量を
上げることができない。第２に、複雑な工程を要するの
でコスト高となりビット単価を下げないことである。
。第１に構造が複雑であるため１ビツトを記憶するに必
要な面積を広く取らな（てはならないため、記憶容量を
上げることができない。第２に、複雑な工程を要するの
でコスト高となりビット単価を下げないことである。
本発明は従来のこのような課題を解決するもので目的と
するところは、大きな記憶容量を持ち、ビット単価の安
い記憶装置を提供することである［課題を解決するため
の手段］ 本発明の記憶装置は、半導体基板上に形成された絶縁体
層、前記絶縁体層上に形成された第１の電極、前記第１
の電極上に形成された強誘電体層、前記強誘電体層上に
形成され、前記第１の電極と交差する第２の電極と、前
記第１及び第２の電極に接続された集積回路を具備した
ことを特徴とする。
するところは、大きな記憶容量を持ち、ビット単価の安
い記憶装置を提供することである［課題を解決するため
の手段］ 本発明の記憶装置は、半導体基板上に形成された絶縁体
層、前記絶縁体層上に形成された第１の電極、前記第１
の電極上に形成された強誘電体層、前記強誘電体層上に
形成され、前記第１の電極と交差する第２の電極と、前
記第１及び第２の電極に接続された集積回路を具備した
ことを特徴とする。
［実施例］
以下に、本発明の実施例を図面に基づいて説明する。第
１図（α） （ｂ）は本発明にかかる記憶装置の構成を
示す。第１図Ｃｂ）は同図Ａ−Ｂ間の断面を示す。シリ
コン基板から成る半導体基板１上に８１０２から成る絶
縁体層５が設けられており、絶縁体層５上にＡｔから成
る第１の電極２がストライプ状に設けられており、第１
の電極２上にフッ化ビニリデン（以下ＶＤ？と略記する
）とトリフルオロエチレン（以下ＴｒＦ］ｌＣと略記す
る。）との共重合体から成る強誘電体層５が設けられて
おり、強誘電体層６上にｈＬから成る第２の電極４がス
トライプ状に設けられている。
１図（α） （ｂ）は本発明にかかる記憶装置の構成を
示す。第１図Ｃｂ）は同図Ａ−Ｂ間の断面を示す。シリ
コン基板から成る半導体基板１上に８１０２から成る絶
縁体層５が設けられており、絶縁体層５上にＡｔから成
る第１の電極２がストライプ状に設けられており、第１
の電極２上にフッ化ビニリデン（以下ＶＤ？と略記する
）とトリフルオロエチレン（以下ＴｒＦ］ｌＣと略記す
る。）との共重合体から成る強誘電体層５が設けられて
おり、強誘電体層６上にｈＬから成る第２の電極４がス
トライプ状に設けられている。
第１の電極２と第２の電極４は半導体基板１上に設けら
れた集積回路より成るロウデコーダおよびセンスアンプ
、／。ゲート、カラムデコーダへ結ばれている。ロウデ
コーダ、センスアンプ。
れた集積回路より成るロウデコーダおよびセンスアンプ
、／。ゲート、カラムデコーダへ結ばれている。ロウデ
コーダ、センスアンプ。
１／。ゲート、カラムデコーダについては特に図示しな
いが、通常の半導体プロセスを持って形成されるＭＯＳ
トランジスタ、バイポーラトランジスタ、ダイオード、
抵抗、容量より構成されている。
いが、通常の半導体プロセスを持って形成されるＭＯＳ
トランジスタ、バイポーラトランジスタ、ダイオード、
抵抗、容量より構成されている。
第１図において、第１の電極２と第２の電極４間に挾ま
れて保持されている強誘電体層３が記ｔｉを行い、１本
の第１の電極２と１本の第２の電極４に挾まれた強誘電
体層５が１セルを形成する。
れて保持されている強誘電体層３が記ｔｉを行い、１本
の第１の電極２と１本の第２の電極４に挾まれた強誘電
体層５が１セルを形成する。
第１図中には、８Ｘ８＝６４セルが存在する。このよう
に各セルの構造が非常にシンプルであるため、１セルの
占める面積が少（、大きな記憶容量を具備することが可
能である。例えば、１μｍルールで５間角の半導体基板
１上に形成すると１Ｚ５Ｘ１０’個のセルが形成される
。また後に述べるように各セルは２値ではなく多値ある
いはアナログ憧も記憶できることから本発明の記憶装置
の記憶容量はほとんど無限大となる。また、本発明の記
憶装置の各セルを形成する工程は非常に短くＰｉＩ革で
あることも明らかであるため、ビット単位の極端に安い
記憶装置である。また、同一基板上にロウデコーダ、カ
ラムデコーダ、センスアンプ１／。トド が通常の半導
体プロセスを用いて形成されるため、小さく、高性能で
低コストの記憶装置である。
に各セルの構造が非常にシンプルであるため、１セルの
占める面積が少（、大きな記憶容量を具備することが可
能である。例えば、１μｍルールで５間角の半導体基板
１上に形成すると１Ｚ５Ｘ１０’個のセルが形成される
。また後に述べるように各セルは２値ではなく多値ある
いはアナログ憧も記憶できることから本発明の記憶装置
の記憶容量はほとんど無限大となる。また、本発明の記
憶装置の各セルを形成する工程は非常に短くＰｉＩ革で
あることも明らかであるため、ビット単位の極端に安い
記憶装置である。また、同一基板上にロウデコーダ、カ
ラムデコーダ、センスアンプ１／。トド が通常の半導
体プロセスを用いて形成されるため、小さく、高性能で
低コストの記憶装置である。
第１図（α） （ｂ）において、半導体基板１として用
いられる基板はシリコン基板に限る必要は無く、例えば
ＧａＡｓなどのｍ−ｖ族化合物半導体基板、あるいはＺ
ｎＳなどのｍ−■族化合物半導体基板やカルコパイライ
ト基板を用いても良い。また、第１の電極２や第２の電
極４に用いられる材料はＡｔに限る必要は無（他の金属
や超伝導材料、導電性高分子、シリサイド、半導体など
を用いても良い。また、強誘電体層１４に用いられる材
料はＶＤＦとＴｒＦＩとの共重合体に限る必要はなく、
他の強誘電体材料、例えばＢａＴｉＯ３、’ｐｂ’ｒｉ
ｏ、、ｗｏ、などのペロプスカイト型強誘電体、ロッシ
ェル塩２重水素ロッシェル億。
いられる基板はシリコン基板に限る必要は無く、例えば
ＧａＡｓなどのｍ−ｖ族化合物半導体基板、あるいはＺ
ｎＳなどのｍ−■族化合物半導体基板やカルコパイライ
ト基板を用いても良い。また、第１の電極２や第２の電
極４に用いられる材料はＡｔに限る必要は無（他の金属
や超伝導材料、導電性高分子、シリサイド、半導体など
を用いても良い。また、強誘電体層１４に用いられる材
料はＶＤＦとＴｒＦＩとの共重合体に限る必要はなく、
他の強誘電体材料、例えばＢａＴｉＯ３、’ｐｂ’ｒｉ
ｏ、、ｗｏ、などのペロプスカイト型強誘電体、ロッシ
ェル塩２重水素ロッシェル億。
酒石０塩などのロッシェル塩系強誘電体、ＫＤＰ、リン
酸塩、ひ酸塩、リン酸二水素カリウム、リン酸二重水素
カリウムなどのリン酸二水素アルカリ系強誘電体、ＧＡ
ＳＨ，ＴＧＳなどのグアニジン系強誘電体、ニオブ酸カ
リウム、グリシン硫酸塩、硫酸アンモニウム、亜硝酸ナ
トリウム、ヘキサシアノ鉄（ＩＩｌ！カリウム（黄血塩
）、ヨウ化硫化アンチモン、あるいはＬｉＮｂＯ３、Ｌ
ｉＴａＯ３、ＰｂＴｉＯ３などの非晶質強誘電体、ボリ
フフ化ビニリデンおよびその共重合体、 ＶＤＩＰとＴ
θＦＥ（テトラフルオロエチレン）などとの共重合体、
シアン化ビニリデンと酢酸ビニルの共重合体、ＶＩＩＦ
とＴｒＦ’Ｅなどとの共重合体などの高分子強訪電体、
Ｂ ｉ４Ｔ ｉ、 ０１２ｐ Ｆ ｅ−Ｂ−〇系、エ
レクトレットなどを単結晶あるいは非単結晶で用いても
良い。また、前記強誘電体の２種類以上の合成物、ある
いは常誘電体との合成物を用いても良い。ＢａＴｉ０．
などの無機の強誘電体は大きな残留分極と早いスイッチ
ングスピードを持つ特徴があり、非晶質強誘電体は大面
積に均一な強誘電体層を得やすいという特徴があり、有
機の強誘電体はスピンコード法で得られるため、大面積
に均一に低コストで得られるという特徴がある。また、
はとんどの強誘電体は実使用温度において、誘電率や残
留分極の変化がほとんどないため、温度特性は安定して
いる。
酸塩、ひ酸塩、リン酸二水素カリウム、リン酸二重水素
カリウムなどのリン酸二水素アルカリ系強誘電体、ＧＡ
ＳＨ，ＴＧＳなどのグアニジン系強誘電体、ニオブ酸カ
リウム、グリシン硫酸塩、硫酸アンモニウム、亜硝酸ナ
トリウム、ヘキサシアノ鉄（ＩＩｌ！カリウム（黄血塩
）、ヨウ化硫化アンチモン、あるいはＬｉＮｂＯ３、Ｌ
ｉＴａＯ３、ＰｂＴｉＯ３などの非晶質強誘電体、ボリ
フフ化ビニリデンおよびその共重合体、 ＶＤＩＰとＴ
θＦＥ（テトラフルオロエチレン）などとの共重合体、
シアン化ビニリデンと酢酸ビニルの共重合体、ＶＩＩＦ
とＴｒＦ’Ｅなどとの共重合体などの高分子強訪電体、
Ｂ ｉ４Ｔ ｉ、 ０１２ｐ Ｆ ｅ−Ｂ−〇系、エ
レクトレットなどを単結晶あるいは非単結晶で用いても
良い。また、前記強誘電体の２種類以上の合成物、ある
いは常誘電体との合成物を用いても良い。ＢａＴｉ０．
などの無機の強誘電体は大きな残留分極と早いスイッチ
ングスピードを持つ特徴があり、非晶質強誘電体は大面
積に均一な強誘電体層を得やすいという特徴があり、有
機の強誘電体はスピンコード法で得られるため、大面積
に均一に低コストで得られるという特徴がある。また、
はとんどの強誘電体は実使用温度において、誘電率や残
留分極の変化がほとんどないため、温度特性は安定して
いる。
絶縁体層５に用いる材料はＳ ｉ Ｏ，に限る必要は無
く、５ｉＮＯ，ＳｉＮ、などの絶縁材料を用いても良い
。また、多層構造より成る絶縁体層雪あっても良い。そ
して、絶縁体層５．の膜厚は厚い方が好ましいが、でき
れば１μ扉以上、少くとも０．１μｍ以上であることが
望ましい。また、絶縁体層５は熱酸化法ＯＶＤ法、スパ
ッタ法等で形成されるが、絶縁体層５と半導体基板１間
の界面近くの半導体基板１内において、半導体の導電タ
イプの反転や蓄積が生じにくいように、前記界面の界面
準位が多くなる形成方法を用いても良い。そして、その
際の界面準位は少（ともｌＸ１０１Ｇｆｆｉ−２以上、
あるいはｉ Ｘ １０ ”ｃｍ２以上、できればＩ Ｘ
１０１２ｃｒｆ２以上であることが望ましい。
く、５ｉＮＯ，ＳｉＮ、などの絶縁材料を用いても良い
。また、多層構造より成る絶縁体層雪あっても良い。そ
して、絶縁体層５．の膜厚は厚い方が好ましいが、でき
れば１μ扉以上、少くとも０．１μｍ以上であることが
望ましい。また、絶縁体層５は熱酸化法ＯＶＤ法、スパ
ッタ法等で形成されるが、絶縁体層５と半導体基板１間
の界面近くの半導体基板１内において、半導体の導電タ
イプの反転や蓄積が生じにくいように、前記界面の界面
準位が多くなる形成方法を用いても良い。そして、その
際の界面準位は少（ともｌＸ１０１Ｇｆｆｉ−２以上、
あるいはｉ Ｘ １０ ”ｃｍ２以上、できればＩ Ｘ
１０１２ｃｒｆ２以上であることが望ましい。
第２図を用いて、本発明の記憶装置の基本的な動作１つ
のセルを用いて説明する。簡単化のため、第１の電極２
はグランド電位に保たれて、第２の電極４にデータ読み
出し電圧＋Ｖｃが印加された場合を考える。強誘電体層
３を形成するＶＤＦ’とＴｒｌＦＩＣとの共重合体は、
多結晶であるので、第２図（α）〜（Ｃ）に示すように
、各多結晶毎に独立な分極の方向を持つことができる。
のセルを用いて説明する。簡単化のため、第１の電極２
はグランド電位に保たれて、第２の電極４にデータ読み
出し電圧＋Ｖｃが印加された場合を考える。強誘電体層
３を形成するＶＤＦ’とＴｒｌＦＩＣとの共重合体は、
多結晶であるので、第２図（α）〜（Ｃ）に示すように
、各多結晶毎に独立な分極の方向を持つことができる。
第２図（α）ｌｃｂ） （Ｃ）はそれぞれ書き込まれ
たデータが、無い、有る。中間レベル（無いと有りの間
を意味する）で有ることを示している。自発分極が第１
の電極２を向いている際が、データの書き込みが有るこ
とを示しており、その自発分極の量により、中間レベル
が決定される。
たデータが、無い、有る。中間レベル（無いと有りの間
を意味する）で有ることを示している。自発分極が第１
の電極２を向いている際が、データの書き込みが有るこ
とを示しており、その自発分極の量により、中間レベル
が決定される。
＋ Ｖ ｃが印加されデータが読み出される際の強誘電
体層３中に流れる電流は、表１のようになる表 、
（ｌＱ、ｌ＞ｌｑ、’、Ｉ）表１中
Ｑ０は強誘電体層３の誘電体として持つ容量に充電され
る電荷であり、Ｑ、、ＩＱ、’、は強誘電体層３が持つ
自発分極が回転する際に流れる電荷である。このように
、データの有無により流れる電荷量が異なるため、この
電荷量をセンスアンプ部で検出し、データを判断、読み
取ることが可能となる。また、中間レベルも存在するの
で、ＱＦの大小を用いて２値だけで無く、多値記憶装置
あるいはアナログ記憶装置として用いることも可能であ
る。読み出し終了後はセル内のほとんどすべての自発分
極が同一方向を向いていることが望ましいが、必ずしも
この限りでは無い。
体層３中に流れる電流は、表１のようになる表 、
（ｌＱ、ｌ＞ｌｑ、’、Ｉ）表１中
Ｑ０は強誘電体層３の誘電体として持つ容量に充電され
る電荷であり、Ｑ、、ＩＱ、’、は強誘電体層３が持つ
自発分極が回転する際に流れる電荷である。このように
、データの有無により流れる電荷量が異なるため、この
電荷量をセンスアンプ部で検出し、データを判断、読み
取ることが可能となる。また、中間レベルも存在するの
で、ＱＦの大小を用いて２値だけで無く、多値記憶装置
あるいはアナログ記憶装置として用いることも可能であ
る。読み出し終了後はセル内のほとんどすべての自発分
極が同一方向を向いていることが望ましいが、必ずしも
この限りでは無い。
データを読み出した後は、第２図に示すように自発分極
はすべて同じ方向を向いている。そのため、読み出した
データと同じデータを読み出したセルに再度書き込まな
くてはならない。これは第１及び第２の電極を用いて読
み出し時の逆極性の電圧を強誘電体層３に印加すること
により行われる。
はすべて同じ方向を向いている。そのため、読み出した
データと同じデータを読み出したセルに再度書き込まな
くてはならない。これは第１及び第２の電極を用いて読
み出し時の逆極性の電圧を強誘電体層３に印加すること
により行われる。
また、本発明の記憶装置は以上説明したように不揮発性
のメモリー性を持つ自発分極をデータの記憶の起源とし
て用いているため、電圧を切った後もデータが消えるこ
とが無い不揮発性の記憶装置である。
のメモリー性を持つ自発分極をデータの記憶の起源とし
て用いているため、電圧を切った後もデータが消えるこ
とが無い不揮発性の記憶装置である。
また、本発明の記憶装置に用いられる強誘電体層は以上
説明したことから非単結晶であることが望ましい。
説明したことから非単結晶であることが望ましい。
［発明の効果］
本発明の効果を以下に説明する。
（１）本発明の記憶装置は極端に大きな記憶容量を持つ
。
。
（２） 本発明の記憶装置のビット単位は極端に安い
。
。
第１図（ａ）、（ｂ）は本発明の記憶装置の上視図、断
面図、第２図（α）〜（１）は１セル当りの読み出し前
の自発分極の様子を示す図である（α）はデータ無し、
（ｂ）はデータ有り、（Ｃ）は中間レベルのデータ有り
、Ｃｄ） Ｃ１）（１）は１セル当りの読み出し後の
自発分極の様子を示す図。（ｄ）はデータ無し、（ｉは
データ有り、（ｆ）は中間レベルのデータ有り１・・・
・・・・・・半導体基板 ２・・・・・・・・・第１の電極 ５・・・・・・・・・強誘電体層 ４゛゛・・・・・・第２の電極 ５・・・・・・・・・絶縁体層 （ｃＬ） （ｂ） （Ｃ） 第２ （ｂ）
面図、第２図（α）〜（１）は１セル当りの読み出し前
の自発分極の様子を示す図である（α）はデータ無し、
（ｂ）はデータ有り、（Ｃ）は中間レベルのデータ有り
、Ｃｄ） Ｃ１）（１）は１セル当りの読み出し後の
自発分極の様子を示す図。（ｄ）はデータ無し、（ｉは
データ有り、（ｆ）は中間レベルのデータ有り１・・・
・・・・・・半導体基板 ２・・・・・・・・・第１の電極 ５・・・・・・・・・強誘電体層 ４゛゛・・・・・・第２の電極 ５・・・・・・・・・絶縁体層 （ｃＬ） （ｂ） （Ｃ） 第２ （ｂ）
Claims (1)
- 半導体基板上に形成された絶縁体層、前記絶縁体層上に
形成された第１の電極、前記第１の電極上に形成された
強誘電体層、前記強誘電体層上に形成され、前記第１の
電極と交差する第２の電極と、前記第１及び第２の電極
に接続された集積回路を具備したことを特徴とする記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295074A JPH02140973A (ja) | 1988-11-22 | 1988-11-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295074A JPH02140973A (ja) | 1988-11-22 | 1988-11-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140973A true JPH02140973A (ja) | 1990-05-30 |
Family
ID=17815980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295074A Pending JPH02140973A (ja) | 1988-11-22 | 1988-11-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067245A (en) * | 1998-02-17 | 2000-05-23 | International Business Machines Corporation | High speed, high bandwidth, high density nonvolatile memory system |
| JP2001127259A (ja) * | 1999-10-25 | 2001-05-11 | Seiko Epson Corp | 不揮発性メモリ素子の製造方法 |
| US7126185B2 (en) | 2004-12-29 | 2006-10-24 | Hynix Semiconductor Inc. | Charge trap insulator memory device |
-
1988
- 1988-11-22 JP JP63295074A patent/JPH02140973A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067245A (en) * | 1998-02-17 | 2000-05-23 | International Business Machines Corporation | High speed, high bandwidth, high density nonvolatile memory system |
| US6337287B1 (en) | 1998-02-17 | 2002-01-08 | International Business Machines Corporation | High speed, high bandwidth, high density nonvolatile memory system |
| JP2001127259A (ja) * | 1999-10-25 | 2001-05-11 | Seiko Epson Corp | 不揮発性メモリ素子の製造方法 |
| US6903397B2 (en) | 1999-10-25 | 2005-06-07 | Seiko Epson Corporation | Method for manufacturing non-volatile memory device and non-volatile memory device and semiconductor device |
| US7126185B2 (en) | 2004-12-29 | 2006-10-24 | Hynix Semiconductor Inc. | Charge trap insulator memory device |
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