JP2004362753A - 超低コストの固体メモリ - Google Patents

Abstract

【課題】十分に縮小し、低価格の三次元統合を考慮した高性能不揮発性固体メモリが必要とされている。
【解決手段】強誘電性三次元固体メモリ３００は、複数のビット線３１３ａ〜３１３ｄ、複数の層、複数のツリー構造３０２ａ，３０２ｂ、複数のプレート線３０７とからなる。ビット線は第１面に配置されており第１方向に延びている。各層には強誘電性コンデンサ・メモリ・セル３０１のアレイが含まれる。各ツリー構造はビット線に対応し、幹線部３０５および複数の分岐部３０６とを備える。各ツリー構造の幹線部は対応するビット線から延びている。各分岐部は１つの層と対応し、ツリー構造の幹線部から延びている。複数の交差領域で対応する層では、プレート線は各層に配置され、各ツリー構造の分岐部と重なり合う。０Ｔ−ＦｅＲＡＭメモリ・セルは層内の各交差領域で位置付けられている。
【選択図】図３

Description

本発明は固体メモリに関するものである。特に、本発明は超低コストの固体メモリを形成する三次元（３−Ｄ）配列の強誘電性コンデンサに関する。

図１は２０２０年に向けて計画された想定縮小限界と、想定動作特性と、現在のまた潜在的な固体メモリ技術の概算費用とについて示した表である。２０００年の収益概算のうち、依然開発中の技術をＤＥＶとして、調査段階にある技術をＲＥＳとして表している。図に示したような固体メモリについての各ビットあたりのコストに重要な影響を与える要素には、最小限の縮小性と、セルあたりのビット数と、三次元（３−Ｄ）統合のコストとがある。

各固体技術に示されたこの縮小限界は推定であり、現在の技術的努力目標よりも物理的限界に主として基づいている。ここ数年間に渡ってシリコンの単位領域処理コストがほぼ一定に保たれている。歴史的にみれば、このコストは、低コストな３．５型ハード・ディスク・ドライブ（ＨＤＤ）の単位領域あたりのコストよりも約１０倍高い。３００ｍｍウェーハを用いると、この単位領域あたりのコストは約３０％下がると推定されてきた。それにもかかわらず、ＨＤＤの面密度はＤＲＡＭやフラッシュ・メモリよりも約１０倍高いので、現在のデスク・トップＨＤＤではＤＲＡＭやフラッシュ・メモリよりもビットあたり約１００倍ほど安い。低コスト三次元統合が可能な、図１に示したメモリ技術では、単位領域あたりのコストが６０％増加するまで層を加えることで、低価格化と製造可能性の間でうまい妥協点が見つかると考えられている。

ＨＤＤが事実上備えることができない特性にはマルチビット・ストレージと三次元統合の２つがあるが、これらのいずれかを通じて、最終的に４つの技術がＨＤＤのコストに匹敵するコストを達成する可能性がある。この４つの技術のうち２つ、すなわちプローブ・メモリとＭＡＴＲＩＸメモリは、ＨＤＤに劣る動作特性を有している可能性が高い。別の２種の技術であるオボニック・ユニバーサル・メモリ（ＯＶＯＮＩＣ ＵＮＩＶＥＲＳＡＬ ＭＥＭＯＲＹ）（ＯＵＭ）とゼロ・トランジスタ強誘電性メモリ（０Ｔ−ＦｅＲＡＭ）とは、ＨＤＤを上回る性能を有している可能性が高く、ＨＤＤ向けの潜在的な代替技術となる。高性能メモリがＨＤＤの２倍高価であるとしても、大量のＤＲＡＭ（または他のメモリ）で処理装置を保護する必要がないためＨＤＤは今だに広く好まれることがある。

図１に示した種々のメモリ技術についての縮小限界と関連コスト概算ついて次に述べる。
〈ＳＲＡＭ〉
スタティックＲＡＭ（ＳＲＡＭ）セルは６個のＭＯＳＦＥＴからなり、縮小の努力目標はトランジスタやワイヤの場合と同様である。通常最も縮小可能なＭＯＳＦＥＴ設計はダブルゲート・トランジスタであると考えられている。たとえば、ジェイ．ワング他著、「ソースとドレインのトンネリングはＭＯＳＦＥＴの最小規模を制限するか」、ＩＥＤＭ Ｔｅｃｈ．ダイジェスト（ＩＥＥＥ），２００２年ｐ．７０７（J. Wang et al., “Does Source-to-Drain Tunneling Limit the Ultimate Scaling of MOSFETs？” IEDM Tech. Digest (IEEE),p.707(2002)）を参照のこと。

ゲートはチャンネルから絶縁する必要があり、また絶縁層は余剰ゲート・トンネリング電流を防止するため約２ｎｍよりも厚くする必要があるために、ゲートは少なくとも４ｎｍにチャンネルの厚みを加えて隔てる必要がある。おおまかに言うと、高ｋ誘導体絶縁が必要な場合でさえ、少なくともゲートとゲート間に限りトランジスタがその機能を適切に停止するためにはこのチャンネル長が必要である。その結果、最小の実用可能なトランジスタはだいたい５−６ｎｍといったような長さである。

今日、ワイヤ間の１３０ｎｍハーフ・ピッチが可能なリソグラフィを利用した場合のゲート長は約６５ｎｍとなり、２０２０年ごろには最小のトランジスタなら１１ｎｍノードあたりになるであろう。たとえば、ホームページhttp://public.itrs.netを参照のこと。非常に進んだリソグラフィは１１ｎｍハーフ・ピッチ・ノードが必要となる。エクストリーム紫外線（ＥＵＶ）リソグラフィは波長１１または１３ｎｍではＦ＝ｋ_１λ/ＮＡによって得られ、ｋ_１は定数であり位相シフト・マスクで約０．２５の最小値を有す。波長およびＮＡであるλは開口数でありＥＵＶリソグラフィ用に用いる反射光学部品類について約０．５５の最大値を有す。たとえば、米国特許第５，８１５，３１０号明細書、ディ．エム．ウイリアムソン、「高開口数リング・フィールド光学縮小系」（U.S. Patent No.5,815,310, D.M. Williamson: “High Numerical Aperture Ring Field Optical Reduction System.”）を参照のこと。リソグラフィの限度は約５ｎｍハーフ・ピッチであることをこれらの特定のパラメータは示しているが、この限界が到達される可能性は低い。

さらに控えめなパラメータ値、すなわちｋ_１＝ＮＡ＝０．４について考慮した場合でも、限界は１１ｎｍノードである。トランジスタ・ゲート長が６ｎｍよりもいくらか長い必要がある場合でも、ゲート長よりもにワイヤ・ピッチによりセル・サイズが決まるため、メモリ密度に大きな悪影響は及ぼされない。

ＳＲＡＭの最小セル・サイズは約５０Ｆ^２では大きいので、結果としてＦ＝１１ｎｍの最大密度は約０．１Ｔｂ／ｉｎ^２となる。読出し書込みいずれについてもＳＲＡＭが最高速の動作メモリ・タイプとなるので、速度がきわめて重要な将来のアプリケーションでは、ＳＲＡＭが引き続き用いられると予想されている。
〈ＤＲＡＭ〉
ダイナミックＲＡＭ（ＤＲＡＭ）セルはＭＯＳＦＥＴおよびコンデンサから構成されている。コンデンサに蓄積された電荷は漏れのため０．１秒毎にリフレッシュする必要がある。ＤＲＡＭメモリには非常に重大な縮小上の問題がある。たとえば、ジェー．エー．マンデルマン他著、「ダイナミックＲＡＭ（ＤＲＡＭ）のスケーリングへの挑戦と将来の方向」、研究開発のためのＩＢＭジャーナル、２００２年、４６巻、ｐ．１８７（J.A. Mandelaman et al., “Challenges and Future Directions for the Scaling of Dynamic Randam-Access Memory (DRAM)” IBM Journal of Research and Development, vol. 46, p. 187 (2002)）を参照のこと。

たとえば、ＤＲＡＭメモリの最も重大な縮小障害のひとつの原因は放射の悪影響であり、１つのアルファ粒子が約１００万の少数キャリアを創出して時々コンデンサに行き着く。放射効果からの耐性を保つために、コンデンサは１００万個以上の電子を保持する必要がある。このとき電子は約３０ｆＦの容量に対応している。たとえば、エー．エフ．タスク他著、「６４および２５６−Ｍｂｉｔワン・トランジスタ・セル・ＭＯＳ ＤＲＡＭに関するメモリ・セルおよび技術問題」、ＩＥＥＥ会報、１９８９年、７７巻、ｐ．３７４（A.F.Tasch et al., “Memory Cell and Technology Issues for 64 and 256-Mbit One-Transistor Cell MOS DRAMs,” Proceedings of the IEEE, vol. 77, p.374(1989)）を参照のこと。

ＤＲＡＭにおいて、コンデンサ状態の読み込みは壊滅的であるため、データを後で書き換える必要がある。従来の構造を用いると、３０ｆFよりもはるかに高い容量を持つビット線に放電することによりコンデンサの状態が検知される。さらに記憶容量で減少するため簡単に検出できないレベルに感知圧力が下がる。容量は簡単にスケールできないので、現在は、シリコン・ウェーハ中に深く延び約５０対１の縦横比の円筒形をしている。この規模の縦横比はさらに大きくすることはできないと思われ、すぐにコンデンサが例えばボトル形状をしたシリコン表面下で燃え上がることが必要となる。

チタン酸バリウム・ストロンチウム（ＢＳＴ）などの高k誘電体がコンデンサの性能を改善するために必要となる。残念ながら高ｋ誘電体は、高漏洩であるため今日用いられる誘導体材の厚みよりも厚くする必要がある。したがって、高ｋ誘電体の厚さによりナノメータ・スケールのコンデンサの直径が大幅に長くなることがある。このような縮小障害を伴い、ＤＲＡＭがおよそ３０ｎｍよりも小さくなるような縮小可能性は低いと思われる。
〈ＨＤＤ〉
歴史的にみて、ビットとデータ・トラックの間にはほとんどまたは全く空きがないため、ハード・ディスク・ドライブ（ＨＤＤ）の密度はＤＲＡＭやフラッシュ・メモリよりも約１０倍も高い。加えて、最小寸法のリソグラフィックによるよりもむしろフィールド勾配およびヘッド浮上高により、トラック沿いのビット密度が最初に決定される。トラック密度のみがリソグラフィにより決定される。しかしながら、HDDの面密度の利点は、ディスクの磁気結晶粒の大きさをそれ以上縮小できない超常磁性の限界により減少する可能性が高い。それは、熱エネルギーｋ_ＢＴが磁気異方性エネルギーＫ_ＵＶと競争し始めるからである。数年間（約３３０Ｋで）にわたり熱的に安定する書き込み済みデータは、磁気結晶粒の最小サイズ限界が約８ｎｍまでとなる。

素材の最小安定サイズは約３ｎｍであるが、これら素材の飽和保持力は書込みヘッドで生成できる最大実現可能フィールドよりも高くなる。結晶粒がランダムに配向されているため、データ密度減少から過度なエラー修正を防ぐにはビットあたり約１０−２０の結晶粒が必要となる。たとえば、アール．ウッド著、「１平方インチあたりテラビットの記録技術システム」、ＩＥＥＥトランザクション・オブ・マグネティックス、２００２年、３８巻、ｐ．１７１１（R.Wood, “Recording Technologies for Terabit per Square Inch Systems,” IEEE Transactions of Magnetics, wol. 38,p. 1711,2002）およびエム．マラリー他著、「１平方インチあたりテラビット垂直磁気記録概念設計」、ＩＥＥＥトランザクション・オブ・マグネティックス、２００２年、３８巻、ｐ．１７１９（M. Mallary et al., “One Terabit per Square Inch Perpendicular Recording Conceptual Design,” IEEE Transactions of Magnetics, vol. 38, p. 1719, 2002）を参照のこと。。

従来型記録の面密度限界は約１Ｔｂ／ｉｎ^２ということで通常受け入れられるが、画期的技術、たとえば書込み用媒体の飽和保持力を下げるためにディスクが熱せられるような熱アシスト記録を利用することが可能となることがある。それにもかかわらず、熱エネルギーｋ_ＢＴが、Ｈ_Ａがフィールドに印加されるゼーマン・エネルギー２Ｈ_ＡＭ_ＳＶと競合し始めじめると限界があり、書込み中適切に結晶粒が配向されない。この効果により結晶粒サイズは約４ｎｍが限界となる。これは、通常の記録に用いられる結晶粒サイズよりも２分の１小さい。残念ながらディスクにナノメータ・スケールの熱スポットを作る実用的な方法は知られていない。

パターン化された媒体が１Ｔｂ／ｉｎ^２をしのぐ方法として提唱されてきた。電子ビーム・マスタを用いてディスクにパターンを押して磁気アイランドを形成し、ビットあたりわずか１結晶粒となることがある。残念ながら、電子ビーム・リソグラフィ分解能はレジストに露出する二次電子のため限界がある。その二次電子により、１Ｔｂ／ｉｎ^２をしのぐことは現在不可能である。たとえば、エス．ヤシン他著、「電子ビーム・ナノリソグラフィーのためのポリメタクリル酸メチル（PMMA）ディベロッパーとしてのメチルイソブチルケトン（MIBK）/IPAおよび水/IPAとの比較」マイクロエレクトロニック・エンジニアリング、２００２年、６１−６２巻、ｐ．７４５（S. Yasin et al., “Comparison of MIBK/IPA and Water/IPA as PMMA Developers for Electron Beam Nanolithography,” Microelectronic Engineering, vol. 61-62, p. 745, 2002）を参照のこと。図１はＨＤＤが１Ｔｂ／ｉｎ^２となるための密度限界を示しており、早ければ２０１０年には限界に達する。
〈フラッシュ〉
フラッシュ・メモリ技術は、セルあたりシングル浮動ゲート・トランジスタを用いている。一般に、フラッシュ・メモリはＨＤＤがかさばり過ぎる場合に用いられる。フラッシュ・メモリには高速読取り時間、比較的遅い書込み時間、低データ率と低耐久特性などの特徴がある。しかし、フラッシュ・メモリのコストは急速に下落している。また今後数年で、特にＮＡＮＤおよびＡＮＤタイプのフラッシュ・メモリ構造用として最も急速に成長するメモリ・タイプであると予想されている。固定費を基準にした場合５０ドルよりも相当低コストで済ませることがＨＤＤにはできないため、小容量に関して、ＨＤＤよりもフラッシュ・メモリのコストの方が今のところ安い。今日では、縮小の激化と各セルを２ビットにする技術が最近導入されたこととによって、フラッシュ・メモリの価格は毎年半減している。各セルに４ビットの技術を数年以内に実現させることが予想されている。

マルチビット・ストレージ技術は推定コストを劇的に減少させているが、読取り／書込み処理がさらに複雑化しているためマルチビット・ストレージには一般的に性能が低下している。各セルにマルチビット保存するフラッシュ・メモリ容量は、大量の電子を保存する浮動ゲート能力に基づいている。この大容量のために、トランジスタの伝導性に多大な変化が出ている。したがって、フラッシュ・メモリには今日の技術を用いた非常な細粒度、低ノイズを備えている。

しかしながら、１０年間帯電しているには浮動ゲート周辺の誘導体の厚さは少なくとも８ｎｍは必要なため、フラッシュ・メモリには非常に厳しい縮小上の問題がある。たとえば、エー．ファジオ他著、「ETOXフラッシュ・メモリ技術：スケーリングと統合のチャレンジ」、インテル・テクノロジー・ジャーナル、２００２年、６巻、ｐ．２３（A.Fazio et al., “ETOX Flash Memory Technology: Scaling and Integration Challenges,” Intel Technology Journal, vol. 6,p.23, 2002）を参照のこと。

この厚さはＳＲＡＭで使用されるゲート誘導体の厚さの４倍である。電圧プログラミング供給用の周辺トランジスタを縮小することが困難であるので、フラッシュ・メモリをプログラミンするために用いる電圧も約８ボルトよりも大きくする必要がある。

ＮＯＲフラッシュ・メモリは６５ｎｍ長スケールでプログラミングするとドレイン誘導バリアが低下する問題があるため、この長さより縮小することはできないと考えられている。上記A. Fazio et alを参照。同様にＮＡＮＤフラッシュ・メモリを４０ｎｍ以下に縮小するには重大な問題があると予想されている。それは、特にマルチビット・ストレージ用の隣接ゲート間に干渉が発生するからである。たとえば、ジェー-ディー．リー他著、「NANDフラッシュ・メモリ・セル・オペレーション」、ＩＥＥＥ電子デバイスレター、２００２年、２３巻、ｐ．２６４（J.-D. Lee et al., “Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation,” IEEE Electron Device Letters, vol.23,p.264, 2002）を参照のこと。

図１に示したＮＡＮＤフラッシュ・メモリの縮小見通しは、さらに改良することで各セルを４ビットにする技術を用いてＮＡＮＤあるいはＮＲＯＭフラッシュ・メモリを約３０ｎｍまで縮小するという仮定に基づいている。このサイズ以下であること、ビットあたり電子が少数であること、回路サイズが高圧であること、記憶域に干渉を生じることなどは、縮小をさらに推進めるためには余りにも重大な障害となる可能性が高い。
〈プローブ〉
プローブ・メモリ技術は元来「ミリピード」と呼ばれ、ＩＢＭが推進しているデータ・ストレージのための概念である。これは、非常に鋭いシリコン・チップを有しているシリコン・カンチレバーの二次元アレイがシリコン基板上のポリマー薄膜を走査し、ポリマーを穿孔するために発熱するものである。たとえば、ピー．ベティガー他著、「ミリピード・ナノテクノロジー・エンタリング・データ・ストレージ」、ＩＥＥＥトランザクション・オブ・ナノテクノロジー、２００２年、１巻、ｐ．３９（P.Vettiger et al., “The Millipede-Nanotechnology Entering Data Storage,” IEEE Transactions of Nanotechnology, vol. 1, p39, 2002.）を参照のこと。

チップがホールに浸った際にカンチレバー冷却を検知することでビットが検出される。チップ全体がチップの配列に関連して動き所望のメモリ・アドレスに至ることが必要なために、ＨＤＤに対するとほぼ同じアクセス時間がかかる。データ率はＨＤＤに比較してきわめて低い。つまり、各約１００ＫＨｚで動作する１６０，０００カンチレバー・アレーで、一列あたり４００カンチレバーあれば４ＭＢ／ｓのデータ率が達成される。このデータ率が達成可能であるならば、プローブ・メモリはフラッシュおよび「１」マイクロドライブと競合することとなろう。

しかし、ミクロン・スケール熱は４００°Ｃまでの温度で用いられると約５ｍＷずつ電力損失するので、電力損失は読取りおよび書込みの両方について非常に高い。その結果、４ＭＢ／ｓデータ率で必要な消費電力は２Ｗとなり、それにより、プローブ・ストレージのエネルギー効率がマイクロドライブと比べて各ビットあたり２分の１となり、フラッシュ・メモリよりも少なくとも２０分の１になる。プローブ・ストレージの性質は本質的には２−Ｄであり、ノイズやその他の問題のためにマルチビット記憶ができる可能性は低い。しかし理論上、ガラス遷移温度が異なる三層のポリマーが温度に適応して深さを変化させ各インデントあたり２ビット記憶する。

各ユニット領域あたりの概算コストは不確かであるが、少なくともほかの固体メモリと同じくらい高価となりそうである。その理由には、精密なサンドイッチ配列に２個のシリコン・ウェーハを使用すること、相当量の周辺制御回路が必要となることが挙げられる。位置合わせおよび熱ずれが主要な問題である。またウェーハ上下を恒温、かつたがいに一定温度以内にしておくために多くの熱検知器および補償ヒータが必要となる見込みである。ウェーハおよびポリマー・チップの耐性は、また別の重大問題である。

しかしながら、プローブ・ストレージにはビット・サイズをリソグラフィで判定するよりもチップの鋭さで判定することに主要な利点がある。また、ポリマーはアモルファスであるために、ゲイン・サイズに制限は生じない。その点に関しては、面密度１Ｔｂ/ｉｎ^２のシリコン・チップを用いてＩＢＭが実証してきた。チップ技術を改善すると密度を相当改善できるようになる可能性がある。１Ｔｂ/ｉｎ^２での局所酸化ストレージがナノチューブ・チップ使用により実証されてきた。

たとえば、イー．ビー．クーパー他著、「原子力顕微鏡を用いた各平方インチあたりテラビット・データ・ストレージ」、応用技術書簡、１９９９年、７５巻、ｐ．３５６６（E.B.Cooper et al., “Terabit-Per-Square-Inch Data Storage with the Atomic Force Microscope,” Applied Physics Letters, vol. 75,p.3566, 1999）を参照のこと。超シャープな耐久性のあるチップ形成のための可能な製造方法を開発できれば、１０Ｔｂ/ｉｎ^２はおそらく可能である。たとえば、イー．イエニルメズ他著、「原子力顕微鏡のためのカーボン・ナノチューブ・スキャニング・プローブ・チップのウェーハ・スケール生産」、応用技術書簡、２００２年、８０巻、ｐ．２２２５（E.Yenilmez et al., “Water Scale Production of Carbon Nanotube Scanning Probe Tips for Atomic Force Microscopy” Applied Physics Letters, vol. 80, p.2225, 2002）を参照のこと。
〈ＯＵＭ〉
もうひとつ別の台頭しているメモリ技術は、オボニック・ユニバーサル・メモリとして知られている（ＯＵＭ）。たとえば、エム．ジル他著、「オボニック・統合メモリー−独立型メモリおよび埋め込みアプリケーションのための高性能な不揮発性メモリ技術」、ＩＳＳＣＣ技術ダイジェスト（ＩＥＥＥ）、２００２年、ｐ．２０２（M. Gill et al., “Ovonic Unified Memory a High-Performance Nonvolatile Memory Technology for Stand-Alone Memory and Embedded Applications,” ISSCC Tech. Digest (IEEE), p.202, 2002）を参照のこと。

ＯＵＭはセルあたり１つのプログラム可能な抵抗器および１つのダイオード（あるいはトランジスタ）を用いる。相変化抵抗器の高および低抵抗状態（アモルファス対結晶）をビット格納に用いる。ＯＵＭ書込みは抵抗器を経て高電流を通過することで達成され、材料が結晶化温度あるいは溶解温度（約４００あるいは６００°Ｃ）に至る。金属材を急速冷却した結果アモルファス（高抵抗）相になる。結晶相の書込みは、核を生成して成長（約５０ｎｍ）させるよりも長い時間が必要となる。その結果、アモルファス相と比べて抵抗が約１００倍低くなる。

パルスのプログラム中に電流（およびそれゆえに温度）を制御することで、抵抗中間値を設定することができる。またそれによりＯＵＭを用いたマルチビット・ストレージが可能となるが、相変化抵抗器はフラッシュ・メモリのトランジスタのように直接アクセスされないため、フラッシュ・メモリの場合よりも困難となる可能性が高い。セル経由のマルチ電流経路を防ぐためにダイオードを使用すると、直接アクセスは不可能である。直列ダイオードは抵抗の変化を係数１００からわずか約２まで効果的に軽減する。図１は、各セルを２ビットにする技術がＯＵＭを用いて可能となることを示している。

アモルファス結晶境界の位置によって抵抗が判定され、原子スケール粒状度を有しているため、ＯＵＭは縮小可能である。相変化材は非常に高温に熱する必要があるが、プログラミング量が小さいため電力損失は適正となる。ＯＵＭには縮小の問題がある。それの問題とは温度勾配がサイズと反比例して縮小するため、一定のピーク温度で各単位面積および電流密度あたりの電力がサイズと反比例して縮小する。優れた熱遮断がある場合でも、６００°Ｃを通る１０ｎｍ量まで加熱するためには、電流密度が１０^７Ａ／ｃｍ^２を超えることが必要だと予想される。

ナノスケール銅線は、この電流密度での電子移動停止期間が２〜３年であることが知られており、また１０^８Ａ／ｃｍ^２ですぐに破壊される。たとえば、ジー．ステインレスバーガ他著、「６５ｎｍ技術ノードのための銅ダマスク相互接続：信頼性プロパティの初概観」、ＩＥＥＥ相互接続技術会議会報、２００２年、ｐ．２６５（G. Steinlesberger et al., “Copper Damascene Interconnects for the 65 nm Technology Node: A First Look at the Reliability Properties,” IEEE Interconnect Technology Conference Proceedings, p. 265, 2002.）を参照のこと。電子移動の問題はアスペクト比が大きい相互接続を用いることでおそらく避けることができる。しかし装置付近の局部電子移動は今だに大きな問題となりうる。

ＯＵＭ関連の別の問題は、たとえチャンネル長が短くてこの潜在的問題軽減に役立つにしても、大電流密度で駆動するために巨大なトランジスタを必要とすることである。セルアクセス時に大電流密度を要し、多重電流経路防止のために各セルにダイオードを要すことは、ＯＵＭの三次元統合をきわめて困難にしてしまう。多結晶質シリコン・ダイオードは約１０^６Ａ／ｃｍ^２の電流密度ですぐに作動不能となる。

たとえば、オー．エッチ．キム他著、「ほう酸およびリンいずれも多量に添加されているＮ型領域を有す多結晶シリコン・ダイオードの高電流パルス効果」、応用物理学ジャーナル、１９８２年、５３巻、ｐ．５３５９（O.-H.Kim et al., “Effects of High-Current Pulses on Polycrystalline Silicon Diode with N-Type Region Heavily Doped with both Boron and Phosphorus,” Journal of Applied Physics, vol. 53, p. 5259, 1982）を参照のこと。

特に多結晶質シリコン・ダイオードは、約１０^５Ａ／ｃｍ^２の電流密度以下でしか信頼性がない。たとえば、米国特許第６，４２９，４４９号明細書、エフ．ゴンザレスら、「不揮発性メモリ・セルにおけるマルチステート・マテリアルと共に使用する三次元コンテナ・ダイオード」U.S. Patent No. 6,429,449, F. Gonzalez et al.: “Three-Dimensional Container Diode for Use with Multi-State Material in a Non-Volatile Memory Cell”を参照のこと。

多結晶質シリコンが用いられた場合抵抗器の面積よりも１００倍大きなダイオード面積が必要となるであろう。さらに、高層円筒状型ダイオードを作るには、多くの処理工程が要求されるであろう。たとえば、上記米国特許第６，４２９，４４９号明細書を参照のこと。超高層ダイオードとは、ダイオードと層間バイアとの高縦横比を意味する。非常に大きなゲイン・サイズがプレーナ・ダイオードを用いて達成された場合ですら、単結晶粒の境界や結晶粒内に欠陥があると、デバイスがＯＵＭメモリ書込みに必要な電流密度を与えられない原因となることがある。

単結晶シリコンを用いる必要がある際には、多重層内にダイオードを形成するために絶縁膜上に形成した結晶シリコン（ＳＯＩ）製造用のウェーハ結合技術を利用できる。たとえば、ケイ．ダブリュー．他著、「最新技術０．１３μｍ ＳＯＩ ＣＭＯＳ デバイスおよび三次元（３Ｄ）集積回路（ＩＣ）組立のための転送回路 」、ＩＥＤＭ技術ダイジェスト（ＩＥＥＥ）、２００２年、ｐ．９４３（K.W.Guarini et al., “Electrical Integrity of State-of-the-Art 0.13 μm SOI CMOS Devices and Circuits Transferred for Three-Dimensional (3D) Integrated Circuit (IC) Fabrication,” IEDM Tech. Digest (IEEE), p. 943, 2002）を参照のこと。

コストを抑えるには、ホスト・ウェーハ再利用の間にシリコンの非常に薄い膜を結合することが利点となる。キャノンが開発したＥＬＴＲＡＮ方法に基づく、単結晶シリコンを用いた三次元ＩＣを作るのに適していると思われる１つのプロセスが出現した。たとえば、ケー．サカグシ他著、「エピタキシャル層トランスファーにおける最近の進捗状況（ＥＬＴＲＡＮ）」、ＩＥＩＣＥ．トランス．エレクトロン、１９９７年、Ｅ８０Ｃ巻、ｐ．３７８（K.Sakagushi et al., “Current Progress in Epitaxial Layer Transfer (ELTRAN)” IEICE. Trans. Election., vol. E80C, p. 378, 1997）を参照のこと。

ＥＬＴＲＡＮ法により、エッチング多孔質層を形成するためにホスト・ウェーハをエッチングする。この多孔質層は非常に小さな孔が表面にあり、さらにさらに下には大きな穴がある。次に、ダイオードやトランジスタを形成する必要から高温（＞６００°Ｃ）処理されることがある、新しくて非常に高品質の表面層を形成するために、エピタキシャル・シリコンが孔を架橋する。

引続く次のステップは低温（＜６００°Ｃ）で実行可能であるため３−Ｄチップへの損傷をきたさない。エピタキシャル層には３−Ｄチップが結合され、弱多孔質層に沿って切断される。あるいは、エピタキシャル層は透過性の伝達ウェーハに結合され、切断され、次にチップに移される。エッチングおよび化学機械研磨（ＣＭＰ）は２個に切断された面を新らしくするために使用され、ホスト・ウェーハが再使用される。

低温処理、たとえば相変化抵抗器の作成は、次のシリコン層が加えられる前に３−Ｄチップ上に実行できる。フィールド・プログラミング抵抗器に基づく別の類似方式をめぐるＯＵＭメモリの利点とは、抵抗器を経て一方向のみで電流が通ることである。そこで、ダイオードはアクセスのためにトランジスタの替わりに用いることができ、それによりセルの大きさを減らし、かつ各シリコン層についての多くの処理をも軽減する。たとえ単結晶シリコンのコストが高くても、３−Ｄ統合は各セルにおける単結晶ＭＯＳＦＥＴを必要とする技術のコストよりもＯＵＭのコストの方を減らすはずである。

ＯＵＭと関連する粗概算コストには、３００ｍｍウェーハをチップに処理するための約５０００ドル、７０ｍｍ^２のダイスを最高１０００ダイス産出するための、１個につき約５ドルのコストが含まれる。ＥＵＶリソグラフィでは、マスク工程あたり４０ドルで高額であると思われている。たとえば、ホームページ
http://www.sematech.otg/public/resources/litho/coo/index.htmを参照のこと。

一層あたり５マスクで三層と想定した場合に、ウェーハの見積もりコストには６００ドルが追加される。今日ではＳＯＩウェーハは各々が１０００ドルを超え、非常に高価である。向う数年間に渡り７００ドルまで価格が下がると予想されている。約６００ドルにまでコストが下落し続けると、各３−Ｄウェーハあたりシリコン追加三層のコストは約１８００ドルとなる。もし新たに６００ドルが追加処理工程に予算計上すると、マスク・コストおよびテスト・コストのトータル・コストは６０％増加する。

しかし、最下層にもメモリ・セルがあると仮定すればメモリ密度は４倍になる。図１によると、(１)低価格ＳＯＩ技術が（今日の標準によって）３-Ｄ統合に使用できる場合と、(２)マルチビットをセルごとに保存できる場合と、(３)リソグラフィを１０ｎｍにまで落とせる場合には、ＨＤＤについて見積もったコストまで、近い見積もりコストにＯＵＭのコストが最終的に到達する。
〈ＭＴＪ-ＭＲＡＭおよび３Ｄ−ＭＲＡＭ〉
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）はセルあたり１つの磁気トンネル接合および１つのダイオード（あるいはＭＯＳＦＥＴ）を使用する。ＭＴＪの高低抵抗状態（すなわち、並列対逆並列磁気電極）はビットを記録するために使用する。たとえば、ケイ．イノマタ．「磁気ＲＡＭ技術の現在および将来」ＩＥＩＣＥ．トランス．エレクトロン、２００１年、Ｅ８４−Ｃ巻、ｐ．７４０（K. Inomata, “Present and Future of Magnetic RAM Technology,” IEICE. Trans. Electron., vol. E84-C, p. 740, 2001）を参照のこと。ワード線とビット線との交点で「ソフト」あるいは「フリー」磁気電極を切り替える充分強い磁界を生み出すためにワードおよびビット線を経た電流を通すことにより、磁気トンネル接合ＭＲＡＭ（ＭＴＪ-ＭＲＡＭ）書込みが達成される。

ＭＴＪ履歴ループがまっすぐなので、ＭＲＡＭでセルあたり１ビットを超えて記憶することが困難であろう。この困難を克服する１つの可能性は、２ビット保存するための異なる閾値を有する各ＭＴＪを直列に３個接続することである。２倍の情報を保存するために直列で３デバイスを接続する複雑さおよびコストについては、更なる考慮が必要とされる。そのため図１は、ＭＲＡＭがセルあたり１ビットだけ有することができることを示している。

ＭＴＪ−ＭＲＡＭと関連する重要な障害とは、ワイヤが小型化されるに従いワイヤ領域を産出するのに不可欠な電流密度の高密度化が乏しくなることである。この不十分な高密度化は、超常磁性効果を避けるにはソフト電極の保磁力の増加が必須であることと関係している。たとえば、４０ｎｍノードにするために立方体型磁気ビットが必要としているのは、異方性エネルギーKu＝５０ｋ_ＢＴ／Ｖ＝３．５×１０^４ｅｒｇｓ／ｃｍ^３である。核断熱消磁を１０００ｅｍｕ／ｃｍ^３とするならば、異方性フィールドはＨｋ＝２Ｋ_Ｕ／Ｍ＝７０Ｏｅとする必要がある。磁性が反転したストナー・ウォルファース・モデルを利用すると、Ｈ_ｋが早く切り替えるのに要するフィールドとほぼ同等となると考えられる。

４０ｎｍ×４０ｎｍビットおよびワード・ワイアが（磁気軸に対して角度４５度で）ワイヤ中心から７０Ｏｅ、４０ｎｍの磁界を生み出すには、電流密度は少なくともｊ＝（５／２^１／２）Ｈ^ｋ／ｄ＝６×１０^７Ａ／ｃｍ^２とする必要がある。上述の通り、銅線は数年後にはわずか１×１０^７Ａ／ｃｍ^２でしか機能しなくなり、そのためＭＴＪ-ＭＲＡＭを４０ｎｍとすると、銅線の電子移動の抵抗を大幅に改善することが必要となる。結果として、さらに縮小可能な技術に比べればＭＲＡＭのコストはかなり高いままとなる。

ＭＲＡＭには低価格について興味深い利点が１つある：書込みが磁界を用いて行われるので、高電流がセルを通過する必要はない。読取り動作中、交点構造における多重電流経路を防ぐにはダイオードが必要であるが、ダイオードは薄膜アモルファス・シリコンから作ることができる。たとえば、ピー．ピー．フェレイタス他著．「メモリおよび読取りヘッド・アプリケーションのためのスピン依存トンネル接合」、磁気学ＩＥＥＥ会報、２０００年、３６巻、ｐ．２７９６（P.P.Freitas et al., “Spin Dependent Tunnel Junctions for Memory and Read-Head Applications,” IEEE Transactions of Magnetics, vol. 36, p. 2796, 2000）を参照のこと。薄膜アモルファス・シリコン・ダイオードは単結晶シリコン・ダイオードよりもずっと安いが、アモルファス・シリコンを通る最大電流密度はわずか１０^１Ａ／ｃｍ^２である。したがって、薄膜アモルファス・シリコン・ダイオードの抵抗が非常に高いと、長ＲＣ時定数および極端な低性能化につながる。

３−Ｄ統合でＭＴＪ-ＭＲＡＭに関連する概算コストが、劇的に軽減されることがある。たとえば、各層あたり５マスクで１２層と仮定すると、各ウェーハあたり２４００ドルだけリソグラフィのコストが増加する。追加６００ドルが他の出費に見込まれる場合は、コストが６０％上昇するが、密度は１２倍増加する。しかし３−Ｄの潜在可能性が十分あるにもかかわらず、ＭＲＡＭは縮小が不十分であるため他の記憶方法と競合するほどにならないと思われる。
〈マトリックス〉
マトリックス・メモリ・セルには、一個のアンチ・ヒューズおよびアモルファス・シリコン・ダイオードが備わっている。たとえば、ティ．エイチ．リー、「マイクロチップの垂直的躍進」、サイエンス・アメリカ、２００２年、２８６巻、ｐ．５２（T.H.Lee, “A Vertical Leap for Mictochips,” Scientific American, vol. 286, p. 52, 2002）を参照のこと。マトリックス・メモリにはさらに非常に縮小可能であるという利点があるところから、３−Ｄ統合コストは３−ＤＭＲＡＭと同様となるはずである。マトリックス半導体により現在開発中のマトリックス・メモリは３−Ｄ固体メモリのための最も進歩したコンセプトであり、そのチップ生産段階に近づきつつあり、商業利用が検討されている。マトリックス記憶の主な欠点は、次の通りである。（１）絶縁体の破壊に基づいているので、記憶はライトワンス型である、(２)アモルファス・シリコンダイオードが使用されているためにメモリ性能は非常に低い。
〈１Ｔ−ＦｅＲＡＭ〉
図２に示したように、１Ｔ−ＦｅＲＡＭメモリ・セルは、１つのＭＯＳＦＥＴと例示的な履歴ループ２００と同様の１つの履歴ループを有する１つの強誘電性コンデンサからなる。コンデンサ誘電体が強誘電体材により置き換えられている点とやや異なる構造が使用されている点を除けば、１Ｔ-ＦｅＲＡＭメモリはＤＲＡＭに非常に似ている。たとえば、オー．オウシエロ他著、「強誘電性メモリの物理学」、フィジックス・トゥデイ、１９９８年、５１巻、ｐ．２２（O. Auciello et al., “The Physics of “Ferroelectric Memories,” Physics Today, vol. 51, p. 22, 1998）を参照のこと。誘電体の替わりに強誘電体材を用いることにはいくつか利点がある。たとえば次ぎの通り。(１)コンデンサは不揮発性であり再生する必要がない。(２)コンデンサが同量のスペースに約１００倍電荷を格納できる。(３)強誘電性分極が輻射により容易に影響されないのでコンデンサの輻射は硬化されている。

検出方法が変わった際に、輻射硬化性を有する性質により、１Ｔ-ＦｅＲＡＭメモリ・セルに関連した帯電の限界が電子数百万以下に減少し、その結果電流が検出されるかあるいはゲイン・セルが使われる。たとえば、ディ．タカシマ、「チェーンＦｅＲＡＭ構造の概観と傾向」、ＩＥＩＣＥ．トランス．エレクトロン．２００１年、Ｅ８４−Ｃ巻、ｐ．７４７（D.Takashima, “Overview and Trend of Chain FeRAM Architecture,” IEICE. Trans. Electron., vol. E84-C, p. 747, 2001）を参照のこと。

結果として、１Ｔ-ＦｅＲＡＭはＤＲＡＭメモリと関連した縮小上の問題から解放される。たとえ強誘電体が多結晶質であっても、１０ｎｍにまで縮小可能となるはずである。その点につき、２．５ｎｍほどの小さなＰｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）の強誘電性ゲインが熱的に安定していると計算された。たとえば、ティ．ヤマモト、「ＰｂＺｒＯ_３-ＰｂＴｉＯ_３システムにおいて強誘電性特性の計算サイズ依存」インテグレイテッド・フェロエレクトリクス、１９９６年、１２巻、ｐ．１６１（T. Yamamoto, “Calculated Size Dependence of Ferroelectric Properties in PbZrO₃ System,” Integrated Ferroelectrics, vol. 12, p. 161, 1996）を参照のこと。

さらに、４ｎｍの薄い強誘電性ＰＺＴ膜がのびている。たとえば、ティ．タイベル他著、「薄ペロフスカイト膜における強誘電性」、応用物理学書簡、１９９９年、７５巻、ｐ．８５６（T. Tybell et al., “Ferroelectricity in Thin Perovskite Films,” Applied Physics Letters, vol. 75, p. 856, 1999）を参照のこと。さらに、１３ｎｍほどの薄い低リーク多結晶強誘電性コンデンサが形成されている。たとえば、ティ．キジマ他著、「Ｓｉ−置換超極薄強誘電性膜」Ｊｐｎ．Ｊ．応用物理学、２００２年、４１巻、ｐ．Ｌ７１６（T. Kijima et al., “Si-Substituted Ultrathin Ferroelectric Films,” Jpn. J. Appl. Phys., vol. 41, p. L716, 2002）を参照のこと。

最終的には６ｎｍほどの小型の横軸強磁性域が走査プローブと入替わった。たとえば、ワイ．チョー他著、「走査式非線形の誘電体顕微鏡法に基づくＴｂｉｔ／ｉｎｃｈ^２強磁性データ記憶」、応用物理学書簡、２００２年、８１巻、ｐ．４４０１（Y. Cho et al., “Tbit/inch² Ferroelectric Data Storage Based on Scanning Nonlinear Dielectric Microscopy,” Applied Physics Letters, vol. 81, p.4401, 2002）を参照のこと。

単一コンデンサ中に結晶粒あるいはドメイン壁ピンサイト数が十分な数がある場合、セルあたり２ビット以上格納可能となるはずである。しかしセルの中間状態は、それを破壊せずには確認することができないので、これは困難である。このため、図１には１Ｔおよび０Ｔ-ＦｅＲＡＭが１０ｎｍまで縮小できることが示唆されているが、セルあたりわずか１ビットまで制限される。

それゆえ、類似の性能と良好な縮小性を持つ１Ｔ-ＦｅＲＡＭの出現がＤＲＡＭに換わる好機となった。より高誘電率が求められていることから、ＤＲＡＭ産業界では広範囲にわたるペロフスカイト材の検討がすでに始まっている。十分に縮小し、低価格の三次元統合を考慮した高性能不揮発性固体メモリが必要とされている。

本発明の第１の実施例は、各層に配置された複数のビット線と、複数の層と、複数のツリー構造と、複数のプレート線とを備えたメモリ・デバイスを提供する。複数のビット・ラインが基板上に形成されており、実質的に第１のプレートに配列されており、実質的に第１の方向に延びている。複数の層の各層には強誘電性コンデンサ・メモリ・セルが配列されている。複数のツリー構造が少なくとも一列のツリー構造に配置されており、少なくとも1つのツリー構造が各ビット・ラインに対応する。各ツリー構造は幹線部と複数の分岐部を有している。ツリー構造の各分岐部は層に対応している。各ツリー構造の幹線部は基板から延びており、ツリー構造の各分岐部は分岐部に対応する層内でツリー構造の幹線部から延びている。少なくとも１つのツリー構造の幹線部には互いに列をなす複数のバイアが含まれる。あるいは、少なくとも１つのツリー構造の幹線部には複数のバイアが含まれ、また少なくとも１つのバイアが少なくとも１つの別のバイアと相殺している。複数のプレート線の各それぞれが第１の方向に実質的に垂直の方向に延びており、また複数の交差領域で対応する層内の各ツリー構造の分岐部と重なり合う。層内の各交差領域には、強誘電性コンデンサ・メモリ・セルが位置付けされている。加えて、プレート線の複数組それぞれが、各ツリー構造の分岐部が延びる方向に実質的に垂直の方向に配置されている。

複数のセル層線が実質的に第１の方向に延びている。複数のセル・カラム線が第１の方向に実質的に垂直の方向で延び、複数の第２の交差領域で複数のセル層線と重なり合っている。複数のプレート線ドライバ・トランジスタが二次元的に配列されている。各プレート線ドライバ・トランジスタが第２の交差領域それぞれで対応して位置決めされている。接続が各プレート線およびプレート線に対応するプレート線ドライバとの間に形成されている。各プレート線ドライバ・トランジスタは制御端末を備えており、各プレート線ドライバ・トランジスタに対応するセル・カラム線にはプレート線ドライバ・トランジスタの制御端末が結合されている。あるいは、各プレート線ドライバ・トランジスタに対応するセル層線にはプレート線ドライバ・トランジスタの制御端末が結合されている。

本発明の第１の実施例の代替構成では、メモリ・デバイスに複数のアクセス線と複数のアクセス・トランジスタが含まれる。複数のアクセス線は基板上に形成されている。アクセス線は、第１の方向と実質的に垂直の方向に延びており、複数の第２の交差領域でビット線と重なり合っている。各第２の交差領域はツリー構造に対応しており、各アクセス線はツリー構造の列に対応している。各アクセス・トランジスタは第２の交差領域それぞれに対応し位置決めされている。各アクセス・トランジスタは第２の交差領域に対応するツリー構造およびビット線との間に電気的に配置される。各アクセス・トランジスタは制御端末を備えており、さらに第２の交差領域に対応する。

本発明の第１の実施例のさらに別の構成では、各アクセス・ラインが書込み線であり、各アクセス・トランジスタが書込みトランジスタになっている。したがって、メモリ・デバイスには複数の読取りトランジスタ、複数の読取り線、複数のゲイン・トランジスタがさらに含まれる。複数の読取りトランジスタがツリー構造とそのツリー構造に対応するビット線との間に各々電気的に配置されている。複数の読取り線が基板上に形成され、第１の方向とは実質的に垂直の方向に延び、それにより複数の第３の交差領域でビット線と重なり合っている。第３の交差領域はそれぞれツリー構造に対応し、読取り線はそれぞれツリー構造列に対応している。各読取りトランジスタは第３の交差領域それぞれに対応して位置付けられている。さらに、各読取りトランジスタは第３の交差領域に対応するツリー構造とビット線との間に電気的に配置されている。各読取りトランジスタは制御端末を備えており、また第３の交差領域に対応する読取り線に結合されている。各ゲイン・トランジスタは読取りトランジスタに対応し、また読取りトランジスタとその読取りトランジスタに対応するツリー構造との間に配置されている。各ゲイン・トランジスタには対応するツリー構造に結合された制御端末が含まれる。

本発明の第２の実施例は、複数のビット線と、複数の層を有する三次元メモリと、複数のプレート線と、複数のプレート線ドライバ・トランジスタとを備えたメモリ・デバイスを提供する。三次元メモリの各層には、メモリ・セルが配列されている。各メモリ・セルには強誘電性コンデンサが含まれている。基板上に形成された複数のビット線が実質的に第１の面に配線されており、また実質的に第１の方向に延びている。複数のプレート線は三次元メモリの各層内に配線されている。複数のプレート線ドライバ・トランジスタは基板上に形成されており、二次元的に配置されている。各プレート線ドライバ・トランジスタはプレート線に対応している。複数のセル層線は実質的に第１の方向に延びている。複数のセル・カラム線は第１の方向とは実質的に垂直の方向に延び、複数の第２の交差領域で複数のセル層線と重なり合っている。各プレート線ドライバ・トランジスタは第２の交差領域それぞれで対応して位置付けられている。各プレート線とプレート線に対応するプレート線ドライバとが接続されている。

本発明の第３の実施例は、複数のビット線と、複数の層と、複数のツリー構造と、各層内に配置された複数のプレート線とを備えたメモリ・デバイス読取り・消去方法を提供する。複数のビット線が基板上に形成され、また実質的に第１の面に配線され、かつ実質的に第１の方向に延びている。複数の層の各層には、強誘電性コンデンサ・メモリ・セルが配列されている。複数のツリー構造にはツリー構造が少なくとも一列に配列されており、各ビット線に対応した少なくとも１つのツリー構造が配列されている。各ツリー構造は幹線部および複数の分岐部を有する。各ツリー構造の分岐部は層に対応している。各ツリー構造の幹線部は基板から延びており、またツリー構造の各分岐部はその分岐部に対応する層内でツリー構造の幹線部から延びている。少なくとも１つのツリー構造の幹線部には互いに列をなす複数のバイアが含まれる。あるいは、少なくとも１つのツリー構造の幹線部には複数のバイアが含まれ、少なくとも１つのバイアは少なくとも１つの別のバイアと相殺している。各複数のプレート線は第１の方向と実質的に垂直の方向に延びており、また複数の交差領域で対応する層内で各ツリー構造の分岐部と重なり合っている。強誘電性コンデンサ・メモリ・セルは層内の各交差領域に位置付けられている。さらに、プレート線の複数組のそれぞれが、各ツリー構造の分岐部が延びる方向とは実質的に垂直の方向に配線されている。本発明にしたがって、列をなす各ツリー構造が第１の所定の電圧付近で電気的に浮動できるようにする。第２の所定電圧Ｖが選択されたプレート線に印加される。列をなす各ツリー構造の電位変化が検出され、そして選択されたプレート線と列をなす前記ツリー構造との交点で各メモリ・セルについて、０と１のいずれに各検知電位変化が対応するかが判定される。第１の所定電圧が列をなすすべてのツリー構造に印加される。そして第１の所定電圧は選択されたプレート線に印加される。

本発明の第４の実施例は、複数のビット線と、複数の層と、複数のツリー構造と、各層内に配線された複数のプレート線とを備えたメモリ・デバイスへの読取り・消去・再書込み方法を提供する。複数のビット線は基板上に形成されており、また実質的に第１プレートに配線され実質的に第１の方向に延びている。複数の層の各層には、強誘電性コンデンサ・メモリ・セルが配列されている。複数のツリー構造には少なくとも１列のツリー構造が配列されており、各ビット線には少なくとも１つのツリー構造が対応している。各ツリー構造は幹線部および複数の分岐部を有する。ツリー構造の各分岐部は層に対応している。各ツリー構造の幹線部は基板から延びており、ツリー構造の各分岐部は分岐部に対応する層内でツリー構造の幹線部から延びている。少なくとも１つのツリー構造の幹線部には互いに線をなす複数のバイアが含まれる。あるいは、少なくとも１つのツリー構造の幹線部には複数のバイアが含まれ、少なくとも１本のバイアが少なくとも１本の別のバイアと相殺している。複数のプレート線のそれぞれが第１の方向と実質的に垂直の方向に延びており、また複数の交差領域で対応する層内の各ツリー構造の分岐部と重なり合う。強誘電性コンデンサ・メモリ・セルが層内の各交差領域で位置付けされている。加えて、プレート線の複数組のそれぞれが、各ツリー構造の分岐部が延びる方向とは実質的に垂直の方向に配置されている。

本発明にしたがって、列をなす各ツリー構造が第１の所定電圧付近を電気的に浮動できるようにする。第２の所定電圧Ｖが選択されたプレート線に印加される。列をなす各ツリー構造の電位変化が検出され、選択されたプレート線と列をなすツリー構造との交点で各メモリ・セルについて、０と１のいずれに各検知電位変化が対応するかが判定される。第１の所定電圧が列をなすすべてのツリー構造に印加される。そして第１の所定電圧が選択されたプレート線に印加される。本発明にしたがって、列をなすツリー構造の各ツリー構造に電圧Ｖ／３が印加される。列をなすツリー構造の各プレート線に電圧２Ｖ／３が印加される。次に、列をなすツリー構造における、所定数の選択されたツリー構造に電圧Ｖが印加される。第１の所定数のツリー構造と選択されたプレート線との交点では、選択された所定数のメモリ・セルにデータ「１」が書き込みされる場合、選択されたプレート線には電圧０が印加される。選択されたプレート線に電圧２Ｖ／３が印加され、列をなすツリー構造における選択された所定数のツリー構造に電圧Ｖ／３が印加される。列をなすツリー構造内の各プレート線に電圧０が印加され、列をなすツリー構造の各ツリー構造に電圧０が印加される。

本発明の第５の実施例はメモリ・デバイスの読取り・消去方法を提供する。メモリ・デバイスには、複数のビット線と、三次元メモリと、複数のプレート線と、複数のプレート線ドライバ・トランジスタとが含まれる。複数のビット線が基板上に形成され、実質的に第１の面に配線され、実質的に第１の方向に延びている。三次元メモリには複数の層と複数のツリー構造が含まれる。各層は複数のメモリ・セルを備えており、ツリー構造は少なくとも一列に配列されている。各ツリー構造は幹線部と少なくとも１つの分岐部を有する。ツリー構造の各分岐部は層に対応し、ツリー構造の各分岐部はツリー構造の幹線部から分岐部に対応する層内で延びている。複数のプレート線は三次元メモリの各層内に配線されている。プレート線の複数組のそれぞれが複数の交差領域で対応する層内で延びている各ツリー構造の分岐部と重なり合っている。層内の各交差領域には、強誘電性メモリ・セルなどのメモリ・セルが位置付けられている。複数のプレート線ドライバ・トランジスタが基板上に形成され、二次元的に配列されている。各プレート線ドライバ・トランジスタは１本のプレート線に対応している。複数のセル・ライン線は実質的に第１の方向に延びている。複数のセル・カラム線が、第１の方向とは実質的に垂直の方向に延びており、複数の第２の交差領域で複数のセル層線と重なり合う。各プレート線ドライバ・トランジスタは第２の交差領域それぞれに対応しまた位置付けられている。各プレート線およびそのプレート線に対応するプレート線ドライバとが接続されている。

本発明にしたがって、列をなす各ツリー構造が第１の所定電圧付近に電気的に浮動できるようにする。第２の所定電圧Ｖが選択されたプレート線に印加される。列をなす各ツリー構造の電位変化が検出され、選択されたプレート線と列をなす前記ツリー構造との交点で各メモリ・セルについて、０と１のいずれに各検知電位変化が対応するかが判定される。次に第１の所定電圧が列をなすあらゆるツリー構造に印加され、選択されたプレート線に印加される。

本発明の第６の実施例は事前消去済みメモリ・デバイスへのデータ書込み方法を提供する。メモリ・デバイスには、複数のビット線と、三次元メモリと、複数のプレート線と、複数のプレート線ドライバ・トランジスタとが含まれる。複数のビット線が基板上に形成され、実質的に第１の面に配線され、実質的に第１の方向に延びている。三次元メモリは複数の層および複数のツリー構造が含まれている。各層は複数のメモリ・セルを有し、ツリー構造は少なくとも一列に配列されている。各ツリー構造は幹線部と少なくとも１つの分岐部を有する。ツリー構造の各分岐部は１つの層に対応し、ツリー構造の各分岐部はツリー構造の幹線部から分岐部に対応する層内で延びている。複数のプレート線は三次元メモリの各層内に配線されている。プレート線の複数組のそれぞれが複数の交差領域で対応する層内で延びている各ツリー構造の分岐部と重なり合っている。層内の各交差領域には、強誘電性メモリ・セルのようなメモリ・セルが位置付けられている。複数のプレート線ドライバ・トランジスタが基板上に形成され、また二次元的に配列されている。各プレート線ドライバ・トランジスタはプレート線に対応している。複数のセル・ライン線は実質的に第１の方向に延びている。複数のセル・カラム線が、第１の方向とは実質的に垂直の方向に延びており、複数の第２の交差領域で複数のセル層線と重なり合う。各プレート線ドライバ・トランジスタは第２の交差領域それぞれに対応しまた位置付けられている。各プレート線とそのプレート線に対応するプレート線ドライバとが接続されている。

本発明にしたがって、列をなすツリー構造の各ツリー構造に電圧Ｖ／３が印加される。列をなすツリー構造の各プレート線に電圧２Ｖ／３が印加される。列をなすツリー構造における、所定数の選択されたツリー構造には、電圧Ｖが印加される。第１の所定数のツリー構造と選択されたプレート線との交点では、選択された所定数のメモリ・セルにデータ「１」が書き込みされる場合、選択されたプレート線に電圧０が印加される。選択されたプレート線に電圧２Ｖ／３が印加される。列をなすツリー構造における、所定数の選択されたツリー構造に電圧Ｖ／３が印加される。列をなすツリー構造内の各プレート線、および列をなすツリー構造の各ツリー構造に電圧０が印加される。

本発明によれば、十分な縮小性があり、低コスト三次元統合を考慮した高性能不揮発性固体メモリを提供することができる。

本発明は、超低コストで縮小可能な不揮発性固体メモリに関するのもので、非常に高密度、高性能であり電力損失は非常に小さい。特に、本発明は三次元（３−Ｄ）の０Ｔ−ＦｅＲＡＭメモリ・セル・アレイに関するものであり、各メモリ・セルには強誘電性コンデンサが含まれている。このメモリ・セルはツリー状の構造で配置されており、交点アクセスはツリーの基部を通りまたツリー列を縫って通り抜けるプレート線を経由する。ツリーには感知ゲインが内蔵されている。セル妨害はツリー列で連続アクセスにより対処される。コンデンサの多重層はアクセス・トランジスタ、ゲイン・トランジスタ、感知回路、プレート線ドライバの二次元アレイとからなる単活性シリコン層の最上部に組まれている。交差ワイヤア間の強誘電性材だけからなるメモリ層を用いて、製造コストが可能な範囲で最低になるよう構造が設計されている。こうした特別な取り計らいのため、全てのメモリ層を確定するために同じツリー・マスクを繰り返し使用することができる。

メモリ・セルのメモリ層は交差ワイヤ間の強誘電体材からなるので、０Ｔ−ＦｅＲＡＭの３-Ｄ統合はいつでも達成可能である。たとえば、ティー．ニシハラ他著．「未来シリコン記憶のための準マトリックス強誘電性メモリ」、ＩＥＥＥ固体回路ジャーナル、２００２年、３７巻、ｐ．１４７９（T. Nishihara et al., “A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage,” IEEE Journal of Solid-State Circuits, vol.37, p. 1479-2002）を参照のこと。このような構成は、従来マイクロプロセッサのトランジスタの最上部に組み込まれた標準的な８段階の配線のマイクロプロセッサを用いて行なう従来のバックエンド処理よりも複雑となることはない。さらに、強誘電体材は６００°Ｃ以下の温度で作成できるので、強誘電体材はバックエンド処理に適当である。

０Ｔ‐ＦｅＲＡＭに基づく３-Ｄメモリは、上述のティー．ニシハラらにより以前から開示されている。開示のように、各メモリ層が個別のバイアを経て底部シリコン層に結合しており、その結果、バイアがかなりのスペースを消費している。したがって、コストは上昇したのにデータ密度は減少した。また共通の電極および各層のバイアを規定するために異なるマスクが必要なため、個々のバイアのマスクも一層複雑になる。そのために、マスク・コストが大幅に増加する。層セレクタ・トランジスタは、各層に個別にアクセスする際にも利用された。トランジスタはシリコンの重要部分を占め、妨害問題なしに個別アクセスが出来る最小セクタサイズを増加させた。妨害により結合したセル数が多くなると、書込み処理中にプレート線にさらに活性化させる必要があるので、書込みに必要なエネルギーが大きくなる。

ニシハラらのメモリ・デバイスのプレート線は同カラム内層間で結合しており、読取りプロセスを複雑化させていた。さらに、タイミング図が開示されていないため、どのようにデータを読込むかが明確でなかった。潜在的なアプローチとしては、プレート線を「高」に切り替え、各ユニット・トランジスタの機能を作動させることで、プレート線に接続した各ビットを連続的に読込むものがあった。これは複雑である上に、読出し中にクロストークや妨害が生じる危険があった。というのも、層内共通電極にかかる電圧は、異なる層をつなぐプレート線にコンデンサを介してつながる可能性があるからであった。

０Ｔ-ＦｅＲＡＭメモリの各層はわずか３つのマスクで組立可能である。各ウェーハあたり各マスク工程４０ドルの概算コストでＥＵＶリソグラフィを利用すると、各ウェーハあたりの価格５０００ドルに、１６層で推定１９２０ドルが上乗せされることとなる。コスト割増要素としてはこれが中心となる可能性が高い。さらに他の加工工程および試験コストについて１０８０ドルが加えられる場合、チップの見積もりコストが６０％増加するが、メモリ密度が１６倍となる。このことが、結果として各ビットあたりのコストを二次元メモリ構造よりも１０倍低くしている。

０Ｔ−ＦｅＲＡＭメモリ・セルは、図１中の固体メモリのうちで、１つのセルに１つのコンデンサだけを備えた最も簡単なメモリ・セルである。電流は書込みあるいは読取り用いずれのセルをも通らないので、電流の進行を操作する他の回路素子がセル内で必要ない。強誘電性コンデンサの単純なクロスバーを使うアイデアは、初期のＦｅＲＡＭでは一般的であったが、妨害問題のために使われなくなった。たとえばオー．オウシエロ他著、「強誘電性メモリの物理学」、フィジックス・トゥデイ、１９９８年、５１巻、ｐ．２２（O. Auciello et al., “The Physics of “Ferroelectric Memories,” Physics Today, vol. 51, p. 22, 1998）を参照のこと。

妨害は、ビット線と交点にアクセスするワード線に電圧が印加される際に生じる。非選択コンデンサに低い電圧が無作為に印加されると、図２の２０１で示したように非選択セルが小さな分極ループを通り、分極性が失われることがある。この問題は、履歴ループの直線性が高い改良型強誘電体材を用いることで、軽減することができる。フィールドの半分はビット線から、もう半分はワード線から与えられる。半選択方式を用いれば、ＭＲＡＭ書込みが達成される。磁気材は直線性が非常に高い履歴ループを有しているため、半選択セルは通常ＭＲＡＭにおいては切り替わらない。

妨害を軽減する別の方法は、妨害セル数を抑えかつセル妨害度毎にセルに再書込みを行うことである。実際には、妨害でつながったデータが全て読み取られるまで連続してデータを読み取り再び書き込む。ＤＲＡＭと同様に、ＦｅＲＡＭ読取り動作は破壊的でありまたその読取りデータはいずれにしても再書込みされる必要がある。たとえばティー．ニシハラ他著．「未来シリコン記憶のための準マトリックス強誘電性メモリ」、ＩＥＥＥソリッドステート回路ジャーナル、２００２年、３７巻、ｐ．１４７９（T. Nishihara et al., “A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage,” IEEE Journal of Solid-State Circuits, vol.37, p. 1479-2002）および米国特許第６，３０１，１４５号明細書、ティー．ニシハラ他著、「強誘電性メモリおよび強誘電性メモリにアクセスする方法」（U.S. Patent No.6,301,145, T. Nishihara, “Ferroelectric Memory and Method for Accessing Same.”）を参照のこと。

ＨＤＤおよびＦｅＲＡＭメモリと同様に、データは「セクタ」単位で読取られ、バイト・アクセスは利用できない。妨害パルスの最大数は、先頭セルが常に同じ場合には、結合したセルの数に、また開始セルが（データの特定バイトに早くアクセスするために）ランダムな場合には、セル結合数の約２倍に制限される。

図３は、本発明による図４のラインＢ−Ｂに沿って見た際の例示的三次元０Ｔ−ＦｅＲＡＭメモリ３００の断面図を示すものである。特に図３は、ツリー列の端部の詳細を示す断面図である。図４は、図３のラインＡ−Ａに沿って見た際の例示的三次元０Ｔ−ＦｅＲＡＭメモリ３００の断面図を示すものである。特に図４は、プレート線の詳細を示すメモリ３００の断面図である。

メモリ３００には、それぞれが単一のコンデンサからなり、本明細書中では「メモリ・ツリー」とされているツリー状の構造で配置されている、複数のメモリ・セル３０１が含まれる。図３および図４を簡略化するため、メモリ・セル３０１の一部を省略した。

図３には、２つのメモリ・ツリー３０２ａと３０２ｂが示されている。メモリ・ツリー３０２ａと３０２ｂは、互いを鏡に映したイメージをなして配置されており、共通電圧線３０３をゲイン・トランジスタ３０４ａと３０４ｂが共有することができる。ツリー構造の電圧をビット線の電流に変換する際、ゲイン・トランジスタ３０４と読取りトランジスタ３１１を用いると検出感度が改善される。図３で最もよくわかるように、各メモリ・ツリーには、銅などの伝導性素材からなるベースすなわち「幹線」部３０５や、やはり銅などの伝導性素材からなる複数の「分岐」部３０６が含まれる。各分岐部３０６はメモリ３００の層を形成する。メモリ・セル３０１は分岐３０６に沿って配列されている。

図３に示したように、この幹線部３０５は複数の層において分岐部３０６に連結するために用いられる層の間にある一連のバイアである。本発明の動作を変更せずにこのバイアは異なる層で互いに関連して配置されることがあるが、これはメモリ・セル３０１が複数の層で伝導路で連結されている場合に限る。その結果、ツリーは様々な型に変えることができる。

図４で最もよくわかるように、プレート線３０７は分岐３０６間を縫うように通り抜けて形成されている。各プレート線３０７にはメモリ・セル３０１の列が連結されており、それにより３−Ｄ交点の列が形成されている。特定のメモリ・セル３０１への交点アクセスは幹線部３０５と、分岐部３０６と、そのメモリ・セルに対応したプレート線３０７とを経ることとなる。バイア３０８は、プレート線ドライバ・トランジスタ３０９の２−Ｄアレイへ、ツリー列の各プレート線を結合している。

図３と図４には４層しか示されていないが、各追加層をツリーの最上部にただ加えるだけで、少なくとも１６層をツリー構造に加えることができる。各層を追加することにより有効なメモリ密度が高くなる。

記憶セル多重層は単一の活性シリコン層３１０の最上部に組み付けられるが、シリコン層３１０にはゲイン・トランジスタ３０４ａと３０４ｂ、読取りトランジスタ３１１ａと３１１ｂ、書込みトランジスタ３１２ａと３１２ｂ、二次元アレイのプレート線ドライバ３０９が含まれる。各ツリー３０２aと３０２ｂは、伝導性分岐３１４を通ってゲインＭＯＳＦＥＴ３０４のゲート３１３にツリーの幹線部３０５を結合することで、実装感知ゲインを有している。

メモリ・ツリーの電位は、読取り動作中に読取りトランジスタ３１１を作動させ、ツリーの多重列に接続するビット線３１３ａを流れる電流を測定することで測定する。書込みトランジスタ３１２は、書込み動作中にメモリ・ツリーに電圧印加するために用いられる。セル妨害はツリー列内に連続してアクセスすることで対処される。これは、ツリー列をなす全てのメモリ・セルがアクセスされるまで、連続して各プレート線にアクセスすることでデータの読取りと書込みが行われるということである。

同じツリー・マスクが全てのメモリ層を規定するために繰り返して用いてもよい。このことはツリー列端部の側面図を示した図４に描かれており、その中で、プレート線３０７はプレート線ドライバ３０９の二次元アレイに接続されている。メモリ・ツリー分岐部３０６を作るために１つのマスクを使用する。プレート線３０７を作るために一定のマスク１つを使用し、バイア３０８を作るために１つのマスクを用いる。

プレート線マスクおよびバイア・マスクを各層で相殺して、プレート線ドライバ３０９に接続させることができる。このように、メモリ・ツリーの各上位層で、プレート線３０７が僅かに相殺されている。各上位層のバイア・マスクを相殺すると、メモリ３００の動作に悪影響を及ぼさない余分の部分バイア３１５が生じる。またマスクを相殺すると、ツリー列の他端で部分的ツリーを生じるが、下位非反復層を適切に設計すれば、これら部分的ツリーがメモリ３００の動作に悪影響を及ぼすことはない。代わりに、余分のバイア３１５や部分的ツリーが生じないように、異なるマスクを各層に用いてもよい。

プレート線ドライバ・トランジスタ３０９は二次元アレイを形成し、複数のセル層線３１６および複数のセル・カラム線３１７によって取り扱われる。図４はビット線３１３ａ〜３１３ｄも示しているが、図３は明瞭性を帰すためにビット線３１３ａしか示していない。ビット線３１３ａ〜３１３ｄは異なる二つのレベルで幹線３０５を蛇行するように配線されており、それによりツリー３０２はできる限り近接することができる。

図８は、本発明にしたがった代替構成をとる３−Ｄ・０Ｔ‐ＦｅＲＡＭメモリの例の断面図を示している。メモリ・セル８００にはメモリ・ツリーに配置した複数の強誘電性コンデンサ・メモリ・セル８０１が備えられている。図８を簡略化するため、必ずしも全てのメモリ・セル８０１を示したわけではない。図８には、２本のメモリ・ツリー８０２ａと８０２ｂが示されている。メモリ・ツリー８０２ａと８０２ｂは互いに鏡に映したイメージとされているが、必要なわけではない。各メモリ・ツリー８０２には、銅などの伝導素材からなる幹線部８０５や、やはり銅などの伝導素材からなる複数の分岐部８０６が含まれる。各分岐部８０６はメモリ・セル８００の層を形成する。メモリ・セル８０１は分岐８０６に沿って配列されている。

図８に示したように幹線部８０５は、複数の層で分岐部８０６に連結するために用いられる層の間にある一連のバイアである。図３および４に示したメモリ３００と同様に、幹線部８０５を形成するバイアは、本発明の動作を変更せずに異なる層で互いに関連して配置できるが、これはメモリ・セル８０１が複数の層で伝導路で連結されている場合に限る。その結果、各ツリー構造８０５は様々な型に変えることができる。プレート線８０７は、図８には示されていない他のツリー構造の分岐部８０６間を縫うように進むように形成されている。図８には４層しか示されていないが、追加層をツリーの最上部にただ加えるだけで、少なくとも１６層をツリー構造に加えることができる。

図３および４に示したメモリ３００とメモリ・セル８００とは異なるが、その違いは、メモリ・セル検出感度を改善するためにゲイン・トランジスタを備えていないことと、個別の読取り線と書込み線を備えていないことにある。その代わりメモリ・セル８００には、アクセス・トランジスタ８１１を介して特定のメモリ・セル８０１と、読取り動作と書込み動作の両方のためにビット線にアクセスする際に使う、アクセス線８２０が含まれる。

図５は例示的なメモリ３００の全体チップ配置図５００を示したものである。たとえば、１０２４本にも及び多くのツリーが列をなしてツリー列５０１を形成する。チップ配置図５００のツリー・アレイ部５０２には、複数のツリー列５０１が配置されている。プレート線ドライバ・トランジスタ３０９のアレイ５０３がツリー列の一端部に位置している。プレート線ドライバ・トランジスタ３０９はセル層線３１６とセル・カラム線３１７を用いて選択されるが、セル層線３１６はセル層ドライバ・アレイ部５０４に位置付けられたセル層線ドライバにより、またセル・カラム線３１７はセル・カラムおよび読取り／書込みドライバ・アレイ部５０５とに位置付けられたセル・カラム・ドライバにより駆動させられる。

各ツリー列は専用の書込み線３２０と読取り線３２１とを備えており、この書込み線３２０と読取り線３２１のそれぞれが、セル・カラムおよび読取り書込みドライバ・アレイ部５０５の中に位置付けられた書込みおよび読取りドライバにより駆動させられる。簡略化のために、図４には書込み線３２０および読取り線３２１から読取り／書込みドライバ・アレイまでの接続は図示していないことに留意されたい。さらにまた、書込みおよび読取りドライバはチップ配置図５００のツリー・アレイ部５０２の左端にも位置付け可能である点に留意されたい。ビット線３１３はたとえば１２８列にも及び多くのツリー列を通っており、ビット線ドライバおよびビット線３１３の端部に位置付けされる感知増幅器ドライバ・アレイ５０６により駆動させられる。

図６は、図３〜５に示された三次元０Ｔ‐ＦｅＲＡＭメモリ３００の読取りメモリ・セル３０１ｂを読取る第１読取り動作６００を図示したタイミング図を示している。読取り動作６００は、読取り段階６０１とライトバック段階６０２とに分割されている。領域内のＶ／３妨害シーケンスおよび順次アクセス・シーケンスとが妨害関連の問題を予防するために用いられる。

読取り段階６０１にある間、図３に示した読取り線３２１ｂ（図３）などの読取り線（RL）は、６０４のビット線３１３ａなどのビット線（BL）上を浮動するオフセット電流を生じる６０３で作動させられる。６０６では、セル・カラム選択線３１７ｂなどのセル・カラム選択線（ＣＣ１）が作動させられる。６０５では、電圧Ｖがプレート線ドライバを介して、またプレート線３０７ｂなどのプレート線（ＰＬ１１）にあるセル層線の１本に印加され、そのプレート線に接続したツリー列にある全ての記憶セル上に０が書き込まれる。（標記ＰＬ１１は、カラム１の層１に物理的に位置付けられた、すなわち図３の右下角に向っているプレート線を表示している）。

他のセル・カラム・トランジスタ（ＣＣ２）（６０７として示した）は、ＰＬ２１などの選択された層内にあるその他のプレート層が高電圧Ｖになることを防ぐために、その機能を停止しなければならない。「Ｘ」が任意の層を示しているカラム２のプレート線ＰＬＸ２も、６０８に示したように浮動もしている。

選択されたメモリ・セル３０１ｂが「０」を含む場合、６０９ａのメモリ・ツリー（ＭＴ）３０２ｂに少量帯電し、メモリ・ツリー３０２ｂの電圧がわずかに上昇する。対照的に、メモリ・セル３０２ｂが「１」を含む場合、分極が作動し、６０９ｂのメモリ・ツリー３０２bが多量に帯電され、それにより電位変化およびゲイン・トランジスタ３０４ｂのコンダクタンスに大きな変化が生じる。ビット線３１３ａ感知器に接続した感知増幅器（図示せず）は、余分のサンプル・ツリー(図示せず)に位置付けられた既知の「０」および「１」に基づき、ビット線電流の変化が「１」になるほど大きいかどうかを検知する。結果は、ライトバック段階６０２に備えて、感知増幅器に記憶される。選択されたプレート線に沿うすべてのビット（たとえば合計１０２４ビット）が同時に検出される。次に、６１０では、読取り段階６０１中、メモリ・ツリー３０２bを放電することにより、「０」を補強する。

６１１で示した通り、ツリー列における全てのメモリ・ツリー３０２をＶ／３にすることでライトバック段階６０２が開始する。この時点で、６１２では、非アクセス・カラムの全てのプレート線３０６が２Ｖ／３（ＰＬＸ２）にされる。次に、６１３では別のセル・カラム・トランジスタＣＣ２が機能を停止し、６１４ではＰＬ２１が２Ｖ／３にされ、一方６１５ではＰＬ１１が０に保たれる。６１６ａではメモリ・セル３０１ｂが「０」を含む際にはメモリ・ツリー３０２ｂがＶ／３に保たれる。メモリ・セル３０１ｂが「１」を含んでいた場合、（６１６ｂでは）メモリ・ツリー３０２ｂに電圧Ｖが印加される。プレート線上の全てのメモリ・セル（たとえば１０２４ビット）が同時に書込まれる。妨害電圧は最大Ｖ／３に保たれる。それにもかかわらず、メモリ・ツリーにパルスが生じている間ＰＬＸ２が浮動しているので、容量結合がプレート線上の電位を増加させる可能性がある。結果として、Ｖ／３で維持されているメモリ・ツリーで妨害電圧差がＶ／３よりも大きくなることがある。

図７はタイミング図を示しており、図３〜５のような三次元０Ｔ−ＦｅＲＡＭメモリ３００のメモリ・セル３０１ｂを読取るための第２の、好ましい代替読取り動作７００が示されている。読取り動作７００には、読取り段階７０１とライトバック段階７０２が含まれる。読取り段階７０１は図６の読取り段階６０１と同一であり、同様に表記されている。７１１で示されているように、ツリー列の全てのメモリ・ツリー３０２をＶ／３にすることで、ライトバック段階７０２の始まりがライトバック段階６０２と類似したものになる。

その後、７１２ａ，７１２ｂ，７１２ｃで示されているように、全てのプレート線３０７が２Ｖ／３にされる。７１３ｂでは、ツリー列のメモリ・ツリー３０２が、メモリ・セル３０１ｂに「１」が含まれる場合にはＶにされ、「０」が含まれる場合にはＶ／３のままとされる。７１４では、プレート線３０７ｂが０にパルスされる。パルスの間プレート線ＰＬＸ２が浮動していても、メモリ・ツリーは浮動も電位変更もしないために影響されない。ここでも、プレート線３０７ｂ上の全てのメモリ・セルに同時に書込みがなされる（たとえば、合計１０２４ビット）。

図６と図７のどちらの読取り動作が用いられるかに関わらず、ツリー列の全てのプレート線が読取り・書込みされるまで、同一の処理が次のプレート線に対して繰り返される。データ書込みの場合、図６と図７どちらかのライトバック段階だけが用いられ、読取り段階の動作が省略される。メモリ・セル８００（図８）の動作は、信号ＢＬ（Ｖ）で描かれている出力を含む図６および７のタイミング図に示されている。信号ＢＬ（Ｉ）はメモリ・セル８００には出現しない。また、アクセス・トランジスタは、読取り、書込み動作両方を目的に作動し、メモリ・ツリー電圧（ＭＴ）が読取り、書込み動作のためにビット線電圧（ＢＬ）に印加される。

各分岐に４セル、１６層あり、さらに１０２４のツリーが列をなすメモリ・ツリーアレイでは、最小データ領域サイズが８ＫＢである。妨害最大回数は連続アクセス動作中は６４であり、また開始プレート線のランダムに選択中は１２７である。アクセスされない別のツリー列では妨害状態は生じない。

銅の内部連結（すなわち幹線３０５および分岐３０６）についてと、上述したティ．キジマらによる開示のような強誘電性コンデンサを備えたメモリ・セルについて、メモリ３００の性能特性が推測可能である。この例については、強誘電性コンデンサの厚みはs＝１３ｎｍ、分極はP=２０μＣ／ｃｍ^２、誘電率はε＝２００である。あるコンデンサが切り替わる場合、「１」と「２」の間のメモリ・ツリー電圧差は、Ｎをツリーのコンデンサ数とするＶ＝２Ｐｓ／Ｎεε_０で得られる。Ｎ＝６４の場合電圧差Ｖは４６ｍＶとなる。６０ｍＶ／decadeのトランジスタ閾下スロープと仮定してゲイン・トランジスタのコンダクタンスは６倍だけ変化する。このように、ゲイン・トランジスタからの信号出力は、簡単に検出できるほど大きい。

メモリ３００の速度は、強誘電性スイッチング時間よりもむしろプレート線容量で決まる。たとえば、ペロブスカイト材の切り替え時間は１ｎｓよりもかなり少ない。プレート線の容量は、大誘電率と強誘電体材の容量で大半が占められる。コンデンサが切り替わらない場合、容量はＭをプレート線のコンデンサ数とし、Ａを各コンデンサ領域とするＣ＝Ｍεε_０Ａ／ｓとなる（エッジ効果は無視）。コンデンサのサイズが１１ｎｍでＭ＝１０２４とした場合には、Ｃ＝ｆＦとなる。スイッチング電圧が０．５Ｖとされると、各コンデンサの有効切り替え容量は２ＰＡ／Ｖ＝０．１ｆＦとなる。その結果、コンデンサの半分が切り替わる場合、有効プレート線容量は５０ｆＦとなる。最大電流密度が１０^７Ａ／ｃｍ^２であるとすると、２２×１１ｎｍのワイヤを通る最大電流は２４μＡとなる。したがって、コンデンサの半分が切り替わる場合、スルーレート限界のプレート線立ち上がり時間はＣＶ／Ｉ＝１ｎｓであり、コンデンサ全てが切り替わる最悪の場合には２ｎｓである。

ナノスケールでの銅線の比抵抗はインターフェイス分散により増加するため、その比抵抗はρ＝５μΩ・ｃｍと考えられている。銅線２２×１１ｎｍの抵抗は長さ２２μｍに対して５ｋΩである。ＲＣ時定数は０．２ｎｓであるためコンデンサが切り替わる際は、読取りおよび書込み時間の大半をプレート線スルーレートが占める。したがって特定のデータバイト読取り最低時間は２ｎｓよりもやや長い。この２ｎｓはＨＤＤよりも約１００万倍高速のアクセス時間である。この概算値では、感知増幅器がプレート線立ち上がり時間と比較して早いことも推定されている。

図７のタイミング図を参照すると、切り替えを生じるプレート線の振幅２回（容量１００ｆＦまで伴う）と、切り替えが生じないプレート線の振幅４回（容量１７ｆＦまで伴う）とが読取り／書込み１サイクル中にある。図１において、最低読取りアクセス時間は１５ｎｓ、最小書込みアクセス時間は１０ｎｓである。その結果、読取り／書込みサイクル時間は１プレート線あたり１５ｎｓで、データ８ＫＢあたり１μｓである。これは、チップ上の１ツリー・アレイのデータ速度が、データ速度がより速いときでも並列の配列多数を動作する８ＧＢ／ｓであることを意味する。

特に、全てのプレート線を２Ｖ／３にし、かつ妨害の影響を減らすため０に戻す必要がある書込みサイクル中、所要電力は、プレート線振幅が大半を占める容量をＣとするＣＶ^２に基づき計算することができる。強誘電性体が改良できる場合、読取り／書込みサイクルを通してＰＬ１１（図６および７）以外の全てのプレート線をＶ／２に保てる場合があり、アクティブ・プレート線およびメモリ・ツリー以外帯電する必要がないため、結果として電力効率が高くなる。速度も上がるが、妨害電圧はＶ／３ではなくＶ／２となる。低誘導率が低い強誘電性材を用いて所要電力を減らすことも可能である。

図７に示したタイミングの場合でも、所要電力は図１に挙げた別のタイプのメモリよりもさらに小さい。たとえば、６４プレート線を想定し、各プレート線振幅およびメモリ・ツリー振幅に備えてＣＶ^２エネルギーを合計すると、１５ｎｓに１０２４ビットの読取りおよび書込みには０．５ｐＪが必要であり、これは８ＧＢ／ｓに対する３５μＷに該当する。このことが、約１０Ｗ電力でデータ速度が２００ＭＢ／ｓになるＨＤＤに都合よく匹敵する。したがって０Ｔ‐ＦｅＲＡＭのエネルギー効率は、ＨＤＤよりも約１０００万倍高くすることができる。

本発明の所要電力と対照的に、ナノスケール量を６００°Ｃまで加熱するためにＯＵＭセルを通した電流密度は約１０^７Ａ／ｃｍ^２とする必要があり、一方読取りのための電流密度はおそらくこの量の半分である。断面積１１nm×１１nmのＯＵＭセルについては、所要電流は１２μAである。ダイオードに印加される電圧および相変化セルは約１．５Ｖであるため、電力放散は１８μＷとなる。書込みには少なくとも５０ｎｓ要するため、１ビット書込みに対するＯＵＭの必要エネルギー量は１ｐＪとなる。多ビットＯＵＭについて、多重パルスがプログラムに必要なことがあり合計時間が長くなる。したがってこの例では、０Ｔ‐ＦｅＲＡＭ書込みはＯＵＭ向けのときよりも２０００倍さらにエネルギー効率が上がる。

このように、本発明による三次元強誘電性メモリは、固体記録用にフラッシュ・メモリと潜在的に置き換え可能である。さらにコスト分析の予測によれば、本発明に従った三次元強誘電性メモリは将来ＨＤＤと存続可能な代替手段にもなることが示されている。ＨＤＤに関連する発明による非常に高性能な強誘電性メモリは、コンピュータ・システムにおけるＤＲＡＭ大容量化の必要性もなくすであろう。

本発明について現在本発明を実施する好ましい形態を含む特定の例に関して述べたが、特許請求の範囲に示したような発明の精神および範囲内で、上述のシステムおよび技術の変形例や置換え例がいくつもあることは、当業者らにはわかるであろう。

２０２０年に計画されている電流および電位の固体メモリ技術の縮小限界における概算の性能特性およびコストを説明する表である。 ＦｅＲＡＭベースのメモリ・セル特性を示した例示的履歴ループの図である。 図４に示した線Ｂ−Ｂに沿って見た、本発明にしたがった例示的三次元０Ｔ‐ＦｅＲＡＭメモリの断面図である。 図３に示した線Ａ−Ａに沿って見た例示的三次元０Ｔ‐ＦｅＲＡＭメモリの断面図である。 図３および図４に示した例示的メモリの全体的チップ配置図である。 本発明にしたがった三次元０Ｔ‐ＦｅＲＡＭメモリの読取りメモリ・セルの第１読取り動作を示すタイミング図である。 本発明にしたがった三次元０Ｔ−ＦｅＲＡＭメモリのメモリ・セルを読み取るための第２の代替的読取り動作を示したタイミング図である。 本発明にしたがった第２の例示的三次元０Ｔ‐ＦｅＲＡＭメモリの断面図である。

符号の説明

３００…三次元０Ｔ−ＦｅＲＡＭメモリ
３０１…メモリ・セル
３０２ａ、３０２ｂ…メモリ・ツリー
３０３…共通電圧線
３０４ａ、３０４ｂ…：ゲイン・トランジスタ
３０５…幹線部
３０６…分岐部
３０７…プレート線
３０８…バイア
３０９…プレート線ドライバ・トランジスタ
３１０…シリコン層
３１１ａ、３１１ｂ…読取りトランジスタ
３１２ａ、３１２ｂ…書込みトランジスタ
３１３ａ〜３１３ｄ…ビット線
３１４…伝導性分岐
３１５…部分バイア
３１６…セル層線
３１７…セル・カラム線
３２０…書込み線
３２１…読取り線
５００…チップ配置図
５０１…ツリー列
５０２…ツリー・アレイ部
５０３…アレイ
５０４…セル層ドライバ・アレイ部
５０５…読取り／書込みドライバ・アレイ部
５０６…感知増幅器ドライバ・アレイ
６００…第１読取り動作
６０１…読取り段階
６０２…ライトバック段階
７００…読取り動作
７０１…読取り段階
７０２…ライトバック段階
８００…メモリ・セル
８０１…強誘電性コンデンサ・メモリ・セル
８０２ａ、８０２ｂ…メモリ・ツリー
８０５…幹線部
８０６…分岐部
８０７…プレート線
８１１…アクセス・トランジスタ
８２０…アクセス線

Claims (27)

1. 基板上に形成されており実質的に第１のプレートに配置され、また実質的に第１の方向に延びている複数のビット線と、
   各層が強誘電性コンデンサのメモリ・セル・アレイを有する複数の層と、
   各ツリー構造が幹線部および複数の分岐部を有する少なくとも１つのツリー構造が各ビット線に対応する複数のツリー構造であって、ツリー構造の各分岐部が１つの層に対応しており、各ツリー構造の前記幹線部は前記基板から延びており、前記分岐部に対応する層内でツリー構造の各分岐部が前記ツリー構造の前記幹線部から延びている複数のツリー構造と、
   複数組の各それぞれが前記対応する層内で延びた各ツリー構造の前記分岐部と複数の交差領域で重なり合い、強誘電性コンデンサのメモリ・セルが層内の各交差領域で位置決めされている、各層内に配置された複数のプレート線と、
   を有することを特徴とするメモリ・デバイス。
2. 少なくとも１つのツリー構造の前記幹線部には複数のバイアが含まれ、また少なくとも１つのバイアが少なくとも１つの別のバイアと相殺していることを特徴とする請求項１記載のメモリ・デバイス。
3. 少なくとも１つのツリー構造の前記幹線部には互いに列をなす複数のバイアが含まれていることを特徴とする請求項１記載のメモリ・デバイス。
4. 複数組のプレート線のそれぞれが各ツリー構造の前記幹線部の延びる方向と実質的に垂直の方向に配置されていることを特徴とする請求項１記載のメモリ・デバイス。
5. 各ツリー構造の前記幹線部が前記第１の方向と実質的に平行する方向に延びていることを特徴とする請求項１記載のメモリ・デバイス。
6. 前記複数のツリー構造が少なくとも一列に配列されていることを特徴とする請求項１記載のメモリ・デバイス。
7. さらに、実質的に前記第１の方向に延びた複数のセル層線と、
   実質的に前記第１の方向と垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線と、
   各プレート線ドライバ・トランジスタが第２の交差領域それぞれで対応して位置決めされており、かつ各プレート線と前記プレート線に対応する前記プレート線ドライバとが接続されている、二次元的に配列された複数のプレート線ドライバ・トランジスタとを有することを特徴とする請求項１記載のメモリ・デバイス。
8. 各プレート線ドライバ・トランジスタが制御端末を有し、各プレート線ドライバ・トランジスタに対応するセル・カラム線が前記プレート線ドライバ・トランジスタの前記制御端末に連結されていることを特徴とする請求項７記載のメモリ・デバイス。
9. 各プレート線ドライバ・トランジスタが制御端末を有し、各プレート線ドライバ・トランジスタに対応するセル層線が前記プレート線ドライバ・トランジスタの前記制御端末に連結されていることを特徴とする請求項７記載のメモリ・デバイス。
10. さらに、前記第１の方向と実質的に垂直の方向に延び、ぞれぞれがツリー構造に対応する複数の第２の交差領域で前記ビット線と重なり合い、さらに各アクセス・ラインがツリー構造列に対応している、基板上に形成された複数のアクセス・ラインと、
    それぞれがそれぞれの第２の交差領域に対応して位置決めされており、さらにそれぞれが前記ツリー構造と前記第２の交差領域に対応する前記ビット線との間に電気的に配置されており、それぞれが制御端末を備えかつ前記第２の交差領域に対応した前記アクセス・ラインに結合されている、複数のアクセス・トランジスタと、
    を有することを特徴とする請求項１に記載のメモリ・デバイス。
11. さらに、ツリー構造と前記ツリー構造に対応する前記ビット線との間に各々電気的に配置された複数の読込みトランジスタと、
    前記第１の方向と実質的に垂直の方向に延びまた複数の第３の交差領域で前記ビット線と重なり合い、各第３の交差領域がツリー構造に対応し、さらにそれぞれがツリー構造の列に対応している、前記基板上に形成された複数の読取り線と、
    それぞれが第３の交差領域それぞれに対応して位置付けされており、さらに前記ツリー構造と前記第３の交差領域に対応する前記ビット線との間に電気的に配置されており、また制御端末を備えており、さらに前記第３の交差領域に対応した前記読取り線に結合されている複数の読取りトランジスタと、
    を有し、各アクセス・ラインが書込みラインでありまた各アクセス・トランジスタが書込みトランジスタであることを特徴とする請求項１０記載のメモリ・デバイス。
12. さらに、複数のゲイン・トランジスタのそれぞれが、読取りトランジスタに対応し、前記読取りトランジスタと前記読取りトランジスタに対応する前記ツリー構造との間に配置されており、前記対応するツリー構造に結合された制御端末を含む複数のゲイン・トランジスタを有することを特徴とする請求項１１記載のメモリ・デバイス。
13. さらに、前記第１の方向と実質的に垂直の方向に延びまた複数の第２の交差領域で前記ビット線と重なり合い、各第２の交差領域はツリー構造に対応し、さらにそれぞれがツリー構造の列に対応しかつ対応する各ツリー構造と前記ツリー構造に対応する前記ビット線との間に電気的に配置された前記読取りトランジスタに電気的に結合された、前記基板上に形成された複数の読取り線と、
    それぞれが第２の交差領域それぞれに対応して位置付けされており、さらに前記ツリー構造と前記第２の交差領域に対応する前記ビット線との間に電気的に配置されており、制御端末を備え、さらに前記第２の交差領域に対応する前記読取り線に結合している複数の読取りトランジスタと、
    を有することを特徴とする請求項１記載のメモリ・デバイス。
14. さらに、それぞれが読取りトランジスタに対応し、前記読取りトランジスタと前記読取りトランジスタに対応する前記ツリー構造との間に配置されており、前記対応するツリー構造に結合された制御端末を含む、複数のゲイン・トランジスタを有することを特徴とする請求項１３記載のメモリ・デバイス。
15. 基板上に形成されており、実質的に第１の面に配線され、かつ実質的に第１の方向に延びている複数のビット線と、
    複数の層を有する三次元メモリと、
    前記三次元メモリの各層内に配置された複数のプレート線と、
    おのおのがプレート線に対応する、前記基板上に形成されかつ二次元的に配列された複数のプレート線ドライバ・トランジスタと、
    を有することを特徴とするメモリ・デバイス。
16. さらに、実質的に前記第１の方向に延びた複数のセル層線と、
    前記第１の方向と実質的に垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線と、を有し、
    それぞれのプレート線ドライバ・トランジスタがそれぞれの第２の交差領域に対応して位置決めされており、かつ各プレート線と前記プレート線に対応する前記プレート線ドライバとが接続されていることを特徴とする請求項１５記載のメモリ・デバイス。
17. 前記三次元メモリの各層にはメモリ・セル・アレイが含まれ、各メモリ・セルには強誘電性コンデンサが含まれていることを特徴とする請求項１５記載のメモリ・デバイス。
18. 基板上に形成されかつ実質的に第１面に配列され、かつ実質的に第１方向に延びた複数のビット線と、
    それぞれが強誘電性コンデンサ・メモリ・セル・アレイを有し実質的に前記第１面に平行となっている複数の層と、
    それぞれがビット線に対応しかつ幹線部と複数の分岐部を有し、ツリー構造の各分岐部は１つの層に対応し、各ツリー構造の前記幹線部は前記対応するビット線から延び、ツリー構造の各分岐部が前記ツリー構造の前記幹線部から前記分岐部に対応する層内で延びている、少なくとも一列に配列された複数のツリー構造と、
    それぞれが、前記対応する層内の複数の交差領域で延びている各ツリー構造の前記分岐部と重なり合う、各層内に配線された複数のプレート線と、
    層内の各交差領域に位置決めされている強誘電性コンデンサ・メモリ・セルとが備えられているメモリ・デバイス読取り及び消去方法において、
    列をなす各ツリー構造が電気的に第１の所定電圧付近を浮動するようにするステップと、
    選択されたプレート線に第２の所定電圧Ｖを印加するステップと、
    前記列をなした各ツリー構造の電位変化を検知するステップと、
    前記選択されたプレート線と前記列をなす前記ツリー構造の交点で検知された各電位変化が各メモリ・セルについて０と１のいずれに対応するかを判定するステップと、
    前記列をなすツリー構造毎に前記第１の所定電圧を印加するステップと、
    前記選択されたプレート線に前記第１の所定電圧を印加するステップと、
    を含むことを特徴とするメモリ・デバイスの読取り及び消去方法。
19. さらに前記メモリ・デバイスには、
    実質的に前記第１の方向に延びた複数のセル層線と、
    前記第１の方向と実質的に垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線と、
    それぞれが第２の交差領域それぞれで対応して位置決めされており、かつ各プレート線と前記プレート線に対応する前記プレート線ドライバとが接続され、二次元的に配列された複数のプレート線ドライバ・トランジスタとが含まれることを特徴とする請求項１８記載の方法。
20. 基板上に形成されかつ実質的に第１面に配列され、かつ実質的に第１方向に延びた複数のビット線と、
    それぞれが強誘電性コンデンサ・メモリ・セル・アレイを有し、実質的に前記第１面と平行二なっている複数の層と、
    それぞれがビット線に対応しかつ幹線部および複数の分岐部を有し、ツリー構造の各分岐部が１つの層に対応し、各ツリー構造の前記幹線部が前記対応するビット線から延び、ツリー構造の各分岐部が前記ツリー構造の前記幹線部から前記分岐部に対応する層内で延びている、少なくとも一列に配列された複数のツリー構造と、
    それぞれが、前記対応する層内の複数の交差領域で延びている各ツリー構造の前記分岐部と重なり合う各層内に配線された複数のプレート線と、
    層内の各交差領域に位置決めされている強誘電性コンデンサ・メモリ・セルとが備えられている事前消去済みメモリ・デバイスへのデータ書込み方法において、
    ツリー構造列の各ツリー構造に電圧Ｖ／３を印加するステップと、
    ツリー構造列の各プレート線に電圧２Ｖ／３を印加するステップと、
    前記ツリー構造列の選択された所定数のツリー構造に電圧Ｖを印加するステップと、
    ツリー構造の前記第１の所定数および選択されたプレート線との交点で、選択された所定数のメモリ・セルにデータ「１」が書き込まれる選択されたプレート線に電圧０を印加するステップと、
    前記選択されたプレート線に電圧２Ｖ／３を印加するステップと、
    前記ツリー構造列で選択された前記所定数のツリー構造に電圧Ｖ／３を印加するステップと、
    ツリー構造列の各プレート線に電圧０を印加するステップと、
    ツリー構造列の各ツリー構造に電圧０を印加するステップと、
    を含むことを特徴とする事前消去済みメモリ・デバイスへのデータ書込み方法。
21. さらに、前記メモリ・デバイスには、
    実質的に前記第１の方向に延びた複数のセル層線と、
    前記第１の方向と実質的に垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセルカラム線と、
    それぞれが第２の交差領域それぞれで対応して位置決めされており、かつ各プレート線と前記プレート線に対応する前記プレート線ドライバとが接続されている、二次元的に配列された複数のプレート線ドライバ・トランジスタと、
    が含まれていることを特徴とする請求項２０記載の方法。
22. 基板上に形成され実質的に第１面に配列され、また実質的に第１方向に延びた複数のビット線と、
    各層が複数のメモリ・セルを有し、かつ前記ツリー構造が少なくとも一列に配列され、各ツリー構造が幹線部および少なくとも１つの分岐部を有し、ツリー構造の各分岐部が１つの層に対応し、ツリー構造の各分岐部が前記ツリー構造の前記幹線部から前記分岐部に対応する層内で延びた、複数の層および複数のツリー構造を備えた三次元メモリと、
    それぞれが複数の交差領域で前記対応する層内で延びた各ツリー構造の前記分岐部と重なり合う、前記三次元メモリの各層内に配線された複数のプレート線と、
    層内の各交差領域に位置付けされているメモリ・セルと、
    各プレート線ドライバ・トランジスタがプレート線に対応する、前記基板上に形成されまた二次元アレイに配置された複数のプレート線ドライバ・トランジスタとを有するメモリ・デバイスの読取り及び消去方法において、
    列をなす各ツリー構造が電気的に第１の所定電圧付近を浮動するようにするステップと、
    選択されたプレート線に第２の所定電圧Ｖを印加するステップと、
    前記列をなす各ツリー構造の電位変化を検出するステップと、
    前記選択されたプレート線と前記列をなす前記ツリー構造の交点で、検知された各電位変化が各メモリ・セルについて０と１のいずれに対応するかを判定するステップと、
    前記列をなすツリー構造毎に前記第１の所定電圧を印加するステップと、
    前記選択されたプレート線に前記第１の所定電圧を印加するステップと、
    を含むことを特徴とするメモリ・デバイスの読取り及び消去方法。
23. 少なくとも１つのメモリ・セルが強誘電性メモリ・セルであることを特徴とする請求項２２記載の方法。
24. さらに、実質的に前記第１の方向に延びた複数のセル層線と
    前記第１の方向と実質的に垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線とを有し、
    それぞれが第２の交差領域それぞれで対応して位置決めされており、かつ各プレート線および前記プレート線に対応する前記プレート線ドライバとが接続されていることを特徴とする請求項２２記載の方法。
25. 基板上に形成され実質的に第１面に配列され、また実質的に第１方向に延びた複数のビット線と、
    各層が複数のメモリ・セルを有し、かつ少なくとも一列に配列され、それぞれが幹線部および少なくとも１つの分岐部を有し、各分岐部が１つの層に対応し、各分岐部が前記幹線部から前記分岐部に対応する層内で延びた、複数の層および複数のツリー構造を備えた三次元メモリと、
    それぞれが複数の交差領域で前記対応する層内で延びた各ツリー構造の前記分岐部と重なり合う、前記三次元メモリの各層内に配線された複数のプレート線と、
    層内の各交差領域に位置付けされているメモリ・セルと、
    それぞれがプレート線に対応する、前記基板上に形成されまた二次元アレイに配置された複数のプレート線ドライバ・トランジスタとを備えた、事前消去済みメモリ・デバイスへのデータ書込み方法において、
    ツリー構造列の各ツリー構造に電圧Ｖ／３を印加するステップと、
    ツリー構造列の各プレート線に電圧２Ｖ／３を印加するステップと、
    前記ツリー構造列の選択された所定数のツリー構造に電圧Ｖを印加するステップと、
    ツリー構造の前記第１の所定数および選択されたプレート線との交点で、選択された所定数のメモリ・セルにデータ「１」が書き込まれる選択されたプレート線に電圧０を印加するステップと、
    前記選択されたプレート線に電圧２Ｖ／３を印加するステップと、
    前記ツリー構造列で選択された前記所定数のツリー構造に電圧Ｖ／３を印加するステップと、
    ツリー構造列の各プレート線に電圧０を印加するステップと、
    ツリー構造列の各ツリー構造に電圧０を印加するステップと、
    を含むことを特徴とする事前消去済みメモリ・デバイスへのデータ書込み方法。
26. 少なくとも１つのメモリ・セルが強誘電性メモリ・セルである請求項２５記載の方法。
27. さらに、実質的に前記第１の方向に延びた複数のセル層線と、
    前記第１の方向に実質的に垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線とを有し、それぞれのが第２の交差領域それぞれで対応して位置決めされており、かつ各プレート線および前記プレート線に対応する前記プレート線ドライバとが接続されていることを特徴とする請求項２５記載の方法。
    

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