JP2009224610A - 半導体記憶装置 - Google Patents

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Abstract

【課題】配線コンタクトの配置領域を削減し、チップ面積を縮小する。
【解決手段】半導体基板と、前記半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、前記各セルアレイの前記第１の配線と前記半導体基板とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトとを備え、所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第１の配線の分割数及び接続される配線コンタクト数が少ない。
【選択図】図６

Description

本発明は、半導体記憶装置に関し、特に、三次元積層構造を持つ不揮発性半導体装置の配線分割数及び配線コンタクト数に関する。
近年、大容量かつ低価格な不揮発性半導体記憶装置であるフラッシュメモリは、メモリカードや半導体ドライブ装置（いわゆるＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など、ストレージメモリとして、用途と市場を拡大してきている。ストレージメモリには更なる大容量化と低コスト化が求められており、その実現の為に加工寸法の微細化が進められてきた。しかしながら従来型のフラッシュメモリは２０ｎｍ〜３０ｎｍ世代が限界であると言われており、その為にＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）やＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の抵抗性記憶素子を有する不揮発性半導体記憶装置が、その後継候補として注目を集め開発が進められている（特許文献１）。
ＰＣＲＡＭは相変化型メモリとも呼ばれ、抵抗性記憶素子の結晶構造を変化させることで素子の抵抗値を変化させて情報を記憶する。例えば、記憶素子を高抵抗状態にする場合は、素子に電流を流して加熱し、その後に急冷することで結晶構造をアモルファス化（非晶質化）させる。また記憶素子を低抵抗状態にする場合は、素子に電流を流して加熱後、除冷することで結晶化させる。高抵抗状態と低抵抗状態との切り替えを一方向電流で制御できることが特長であるが、書き込み動作に必要な電流が比較的大きいという欠点がある。
一方、ＲｅＲＡＭに利用される抵抗性記憶素子には遷移金属酸化物などが利用されるが、この抵抗性記憶素子には二種類の動作モードが存在することが知られている。一方はバイポーラ型と呼ばれるもので、素子への印加電圧の極性を正逆に切り替えることで高抵抗状態と低抵抗状態とを切り替えられるものである。もう一方はユニポーラ型と呼ばれるもので、素子への印加電圧の極性は一方向のまま変えることなく、印加電圧の電圧値と印加時間を制御することで高抵抗状態と低抵抗状態とを切り替えられるものである。
ユニポーラ型の記憶素子の場合、メモリセル選択用トランジスタを使用せず、抵抗性記憶素子とダイオードとを直列接続したいわゆる１Ｄ１Ｒ型のメモリセル構成により、ビット線とワード線との交点にメモリセルを配置できる、いわゆるクロスポイント型のメモリセルを実現できる。クロスポイント型メモリセルは、そのセルサイズが４Ｆ２と小さいため、高密度なメモリセルアレイが実現できるという利点がある。
更に、クロスポイント型メモリセルは選択用トランジスタを有しない為、比較的容易にメモリセルアレイを積層化できるという利点がある。メモリセルアレイを積層した場合、メモリセルアレイ部分の面積は一定のままメモリ容量（集積度）を大きくすることができる為、大容量と低コストの両立が可能となる。更に微細化を行うことなく大容量化できるため、開発コストの低減も可能になり、より低コストに不揮発性半導体記憶装置を実現することができる。
しかしながらメモリセルアレイの積層化を行った場合でも、センスアンプやロウデコーダなどを構成するトランジスタは従来同様に基板上に形成されるため、積層化されたビット線やワード線とこれらの回路とを接続するためのコンタクト領域は、積層数が増加するほどそのコンタクト領域の面積が増大してしまい、チップ面積を増加させて低コスト化の妨げとなってしまうという問題点があった。
特表２００２−５４１６１３号公報
本発明は、コンタクトの配置領域の削減により、チップ面積を縮小した半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、前記各セルアレイの前記第１の配線と前記半導体基板とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトとを備え、所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第１の配線の分割数及び接続される配線コンタクト数が少ないことを特徴とする。
本発明によれば、コンタクトの配置領域の削減により、チップ面積を縮小した半導体記憶装置を提供することができる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
この半導体記憶装置は、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３で、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。
データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものと、に大別される。）等を用いることができる。
図４は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層９、１０の間に記録層１１を配置してなる。記録層１１は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１１内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１１の初期状態は高抵抗状態であるが、電極層９を固定電位、電極層１０側に負の電圧を印加すると、記録層１１中の拡散イオンの一部が電極層１０側に移動し、記録層１１内の拡散イオンが陰イオンに対して相対的に減少する。電極層１０側に移動した拡散イオンは、電極層１０から電子を受け取り、メタルとして析出するため、メタル層１２を形成する。記録層１１の内部では、陰イオンが過剰となり、結果的に記録層１１内の遷移元素イオンの下層を上昇させる。これにより、記録層１１はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１１を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１１に大電流を充分な時間流してジュール加熱して、記録層１１の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５（ａ）は、本実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層のセルアレイ層ＭＡ１１０及び上層のセルアレイ層ＭＡ１２０が形成されている。
下層のセルアレイ層ＭＡ１１０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬは、その中央部においてビット線ＢＬ１１１及びＢＬ１１２に分割されている。ワード線ＷＬとビット線ＢＬ１１１及びＢＬ１１２の各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ１１１及びＢＬ１１２は、それぞれ配線コンタクトＣＴ１１１及びＣＴ１１２を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
上層のセルアレイ層ＭＡ１２０は、複数の第１の配線であるビット線ＢＬ１２１とビット線ＢＬ１２１に交差する複数の第２の配線であるワード線ＷＬを有している。ワード線ＷＬとビット線ＢＬ１２１の各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ１２１は、下層のセルアレイ層ＭＡ１１０のビット線ＢＬ１１１及びＢＬ１１２の間を通り積層方向下側に延びる配線コンタクトＣＴ１２１，ＣＴ１２１´を介しシリコン基板ＳＢ上にある図示しないカラム制御回路に接続される。
一方、図５（ｂ）は、従来例におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層のセルアレイ層ＭＡ２１０及び上層のセルアレイ層ＭＡ２２０が形成されている。
従来、積層構造を持つ半導体基板装置のビット線ＢＬは、全てのセルアレイ層ＭＡにおいて、同じ数に分割されている場合が多い。図５（ｂ）の場合、セルアレイ層ＭＡ２１０、ＭＡ２２０のビット線ＢＬは、それぞれ中央部でビット線ＢＬ２１１及びＢＬ２１２、ビット線ＢＬ２２１及びＢＬ２２２の２本に分割されている。さらにこれらビット線ＢＬ２１１、ＢＬ２１２、ＢＬ２２１、ＢＬ２２２は、それぞれ配線コンタクトＣＴ２１１、ＣＴ２１２、ＣＴ２２１及びＣＴ２２１´、ＣＴ２２２及びＣＴ２２２´を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
本実施形態と従来例における断面図を比較した場合、図５から明らかなように、シリコン基板ＳＢへの配線コンタクトＣＴを接続するための配線コンタクト配置領域が、従来例と比べて１箇所少ないことが分かる。これにより、シリコン基板ＳＢにある配線コンタクト配置領域を削減することができる。また、下層のセルアレイ層ＭＡ１１０より上層のセルアレイ層ＭＡ１２０のビット線の分割数を少なくすることで、従来例では利用されない下層のビット線ＢＬ１１１及びＢＬ１１２にできるスペースを利用し、上層の配線コンタクトＣＴを配置できるため、よりチップ面積の省スペース化を図ることができる。更に、配線コンタクトＣＴのシリコン基板ＳＢへのコンタクト位置が分散されるので、シリコン基板ＳＢに形成されるカラムデコーダ等の回路の配置スペースにも余裕ができる。
同様に、ビット線ＢＬの分割数をセルアレイ層ＭＡ毎に変えることで、チップ面積の省スペース化が可能な他の実施形態について以下に例示する。
［第２の実施形態］
図６は、第２の実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層のセルアレイ層ＭＡ３１０及び上層のセルアレイ層ＭＡ３２０が形成されている。
下層のセルアレイ層ＭＡ３１０は、互いに交差する複数の第１の配線であるビット線ＢＬと第２の配線であるワード線ＷＬを有しており、そのビット線ＢＬは、ビット線ＢＬ３１１、ＢＬ３１２、ＢＬ３１３及びＢＬ３１４の４本に等間隔に分割されている。また、これらビット線ＢＬ３１１、ＢＬ３１２、ＢＬ３１３及びＢＬ３１４とワード線ＷＬの各交差部には、図３に示すメモリセルＭＣが接続されている。さらに、ビット線ＢＬ３１１、ＢＬ３１２、ＢＬ３１３、ＢＬ３１４は、それぞれ配線コンタクトＣＴ３１１、ＣＴ３１２、ＣＴ３１３、ＣＴ３１４を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
一方、上層のセルアレイ層ＭＡ３２０は、互いに交差する複数の第１の配線であるビット線ＢＬと第２の配線であるワード線ＷＬを有しており、そのビット線ＢＬは、ビット線ＢＬ３２１及びＢＬ３２２に分割されている。また、これらビット線ＢＬ３２１及びＢＬ３２２とワード線ＷＬの各交差部には、図３に示すメモリセルＭＣが接続されている。さらに、ビット線ＢＬ３２１、ＢＬ３２２は、それぞれ下層のビット線ＢＬ３１１、ＢＬ３１２間、ビット線ＢＬ３１３、ＢＬ３１４間に設けられ、積層方向下側に延びる配線コンタクトＣＴ３２１、ＣＴ３２２を介して、シリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
この構成によれば、上下層ともにビット線ＢＬを４分割した構成の半導体記憶装置よりも、配線コンタクトＣＴを２本少なくすることができる。
［第３の実施形態］
図７は、第３の実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層のセルアレイ層ＭＡ４１０及び上層のセルアレイ層ＭＡ４２０が形成されている。
下層のセルアレイ層ＭＡ４１０は、互いに交差する複数の第１の配線であるビット線ＢＬと第２の配線であるワード線ＷＬを有しており、そのビット線ＢＬは、ビット線ＢＬ４１１、ＢＬ４１２に分割されている。また、これらビット線ＢＬ４１１及びＢＬ４１２とワード線ＷＬの各交差部には、図３に示すメモリセルＭＣが接続されている。さらに、ビット線ＢＬ４１１、ＢＬ４１２は、それぞれ配線コンタクトＣＴ４１１、ＣＴ４１２を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
一方、上層のセルアレイ層ＭＡ４２０は、互いに交差する複数の第１の配線であるビット線ＢＬ４２１と第２の配線であるワード線ＷＬを有している。また、これらビット線ＢＬ４２１とワード線ＷＬの各交差部には、図３に示すメモリセルＭＣが接続されている。さらに、ビット線ＢＬ４２１は、下層のビット線ＢＬ４１１、ＢＬ４１２間に設けられ、積層方向下側に延びる配線コンタクトＣＴ４２１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
この構成によれば、上下層ともにビット線ＢＬを２分割した構成の半導体記憶装置よりも、配線コンタクトＣＴを１本少なくすることができる。また、両端のスペースを他の信号配線とシリコン基板ＳＢとのコンタクトに利用できる。
第２、第３の実施形態は、いずれについても、上層より下層のビット線ＢＬの分割数が多い。そのため、下層のビット線ＢＬの分割に伴い生じるビット線ＢＬ間のスペースを利用して上層の配線コンタクトＣＴを配置することができ、さらなるチップ面積の省スペース化を図ることができる。
［第４の実施形態］
図８は、第４の実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層のセルアレイ層ＭＡ５１０及び上層のセルアレイ層ＭＡ５２０が形成されている。
下層のセルアレイ層ＭＡ５１０は、互いに交差する複数の第１の配線であるビット線ＢＬと第２の配線であるワード線ＷＬを有しており、そのビット線ＢＬは、ビット線ＢＬ５１１、ＢＬ５１２、ＢＬ５１３、ＢＬ５１４に等間隔に分割されている。また、これらビット線ＢＬ５１１、ＢＬ５１２、ＢＬ５１３及びＢＬ５１４とワード線ＷＬの各交差部には、図３に示すメモリセルＭＣが接続されている。さらに、ビット線ＢＬ５１１、ＢＬ５１２、ＢＬ５１３、ＢＬ５１４は、それぞれ配線コンタクトＣＴ５１１、ＣＴ５１２、ＣＴ５１３、ＣＴ５１４を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
一方、上層のセルアレイ層ＭＡ５２０は、互いに交差する複数の第１の配線であるビット線ＢＬ５２１と第２の配線であるワード線ＷＬを有している。また、これらビット線ＢＬ５２１とワード線ＷＬの各交差部には、図３に示すメモリセルＭＣが接続されている。さらに、ビット線ＢＬ５２１は、下層のビット線ＢＬ５１１の左側に設けられた配線コンタクトＣＴ５２１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
この構成によれば、上下層ともにビット線ＢＬを４分割した構成の半導体記憶装置よりも、配線コンタクトＣＴを３本少なくすることができる。また、５本の配線コンタクトＣＴ５１１〜５１４、５２１のシリコン基板ＳＢ上のコンタクト位置が分散されるので、シリコン基板ＳＢ上に形成されるカラムデコーダ等の回路の配置スペースにも余裕ができる。
第２〜第４の実施形態は、いずれについても、上層より下層のビット線ＢＬの分割数が多い。そのため、上層のビット線ＢＬの分割数を下層のビット線ＢＬの分割数と揃えた構成に比べ、配線コンタクトＣＴの数を少なくすることができ、シリコン基板ＳＢの配線コンタクト配置領域を小さくすることができる。
［第５の実施形態］
以上、シリコン基板上の配線コンタクト配置領域と配線コンタクトのパスによる省スペース化に着目し説明したが、シリコン基板上にあるカラム制御回路などの周辺回路素子の配置についても省スペース化を図ることができる。
図９は、第５の実施形態を示す図で、図７に示す半導体記憶装置を上から見た場合のワード線、ビット線、及び周辺回路素子の配置を示すブロック図である。下層のセルアレイ層ＭＡに関するビット線ＢＬ、ワード線ＷＬ及び周辺回路素子については点線で示している。また、図７は図９のII−II´断面に相当する。
下層のセルアレイ層ＭＡ４１０は、ワード線方向及びビット線方向にそれぞれ２分割され、合計４つの領域ＭＡ４１０ａ、ＭＡ４１０ｂ、ＭＡ４１０ｃ及びＭＡ４１０ｄからなる。これら領域ＭＡ４１０ａ、ＭＡ４１０ｂ、ＭＡ４１０ｃ、ＭＡ４１０ｄのワード線方向中央の下側（図９の紙面奥側）には、それぞれの領域のビット線ＢＬに配線コンタクトＣＴを介して接続されるシリコン基板ＳＢ上に形成されたカラム制御回路ＣＣ４１１ａ、ＣＣ４１２ａ、ＣＣ４１１ｂ、ＣＣ４１２ｂが配置されている。
一方、上層のセルアレイ層ＭＡ４２０は領域ＭＡ４１０ａ〜４１０ｄを覆う１つの領域からなり、このセルアレイ層ＭＡ４２０のビット線ＢＬ４２１は、シリコン基板ＳＢ上に形成され、ワード線方向中央に配置されたカラム制御回路ＣＣ４２１に配線コンタクトＣＴ４２１を介して接続されている。
また、セルアレイ層ＭＡ４１０及びＭＡ４２０のワード線ＷＬは、シリコン基板ＳＢ上に形成されたロウ制御回路ＲＣａ、ＲＣｂに接続されている。
図９に示した配置によれば、セルアレイ層ＭＡ４１０の領域ＭＡ４１１ａ、ＭＡ４１２ａ間及びＭＡ４１１ｂ、ＭＡ４１２ｂ間に位置し、紙面奥側のシリコン基板ＳＢ上に生じるスペースに上層のメモリセル層ＭＡ４２０のカラム制御回路ＣＣ４２１を配置することができる。
以上から、本実施形態によれば、シリコン基板上にカラム制御回路等の周辺回路素子を効率的に配置することができ、チップ面積の削減を図ることができる。
［第６の実施形態］
第１〜第５の実施形態は、全てのセルアレイ層ＭＡそれぞれが、ワード線ＷＬ及びビット線ＢＬを独立に有する半導体記憶装置について説明した。しかし、本発明によれば、上下に隣接する２つのセルアレイ層ＭＡがワード線ＷＬ又はビット線ＢＬを共有する半導体記憶装置についても同様の効果を得ることができる。
以下、この場合の実施形態について説明する。
図１０は、第６の実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層から上層にかけてセルアレイ層ＭＡ６１０、ＭＡ６２０、ＭＡ６３０及びＭＡ６４０が形成されている。
セルアレイ層ＭＡ６１０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差する複数の第２の配線であるワード線ＷＬ６１１、ＷＬ６１２を有している。ビット線ＢＬは、その中央部においてビット線ＢＬ６１１及びＢＬ６１２に分割されている。ビット線ＢＬ６１１及びＢＬ６１２とワード線ＷＬ６１１及びＷＬ６１２の各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ６１１、ＢＬ６１２は、それぞれの左端に設けられた配線コンタクトＣＴ６１１、ＣＴ６１２を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
セルアレイ層ＭＡ６２０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差し、セルアレイ層ＭＡ６１０と共有する複数の第２の配線であるワード線ＷＬ６１１、ＷＬ６１２を有している。ビット線ＢＬは、その中央部においてビット線ＢＬ６２１及びＢＬ６２２に分割されている。ビット線ＢＬ６２１及びＢＬ６２２とワード線ＷＬ６１１及びＷＬ６１２の各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ６２１は、その右端に接続され、ビット線ＢＬ６１１及びＢＬ６１２の間に設けられた配線コンタクトＣＴ６２１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続される。一方、ビット線ＢＬ６２２は、その右端に接続され、ビット線ＢＬ６１２の左側に設けられた配線コンタクトＣＴ６２２を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続される。
セルアレイ層ＭＡ６３０は、複数の第１の配線であるビット線ＢＬ６３１とビット線ＢＬ６３１に交差する複数の第２の配線であるワード線ＷＬ６３１を有している。ビット線ＢＬ６３１とワード線ＷＬ６３１の各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ６３１は、その左端に接続され、ビット線ＢＬ６２１、ＢＬ６１１の左側に設けられた配線コンタクトＣＴ６３１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
セルアレイ層ＭＡ６４０は、複数の第１の配線であるビット線ＢＬ６４１とビット線ＢＬ６４１に交差し、セルアレイ層ＭＡ６４０と共有する複数の第２の配線であるワード線ＷＬ６３１を有している。ビット線ＢＬ６３１とワード線ＷＬ６３１の各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ６４１は、ビット線ＢＬ６３１、ＢＬ６２２、ＢＬ６１２の右側に設けられた配線コンタクトＣＴ６４１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
［第７の実施形態］
図１１は、本発明の第７の実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層から上層にかけてセルアレイ層ＭＡ７１０、ＭＡ７２０、ＭＡ７３０及びＭＡ７４０が形成されている。
セルアレイ層ＭＡ７１０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬは、その中央部においてビット線ＢＬ７１１及びＢＬ７１２に分割されている。ビット線ＢＬ７１１及びＢＬ７１２とワード線ＷＬの各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。
セルアレイ層ＭＡ７２０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬは、セルアレイ層ＭＡ７１０と共有するビット線ＢＬ７１１及びＢＬ７１２である。ビット線ＢＬ７１１及びＢＬ７１２とワード線ＷＬの各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。
上記ビット線ＢＬ７１１は、その左端に接続された配線コンタクトＣＴ７１１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。一方、ビット線ＢＬ７１２は、その右端に接続された配線コンタクトＣＴ７１２を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
セルアレイ層ＭＡ７３０は、複数の第１の配線であるビット線ＢＬ７３１とビット線ＢＬ７３１に交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬ７３１とワード線ＷＬの各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。
セルアレイ層ＭＡ７４０は、セルアレイ層ＭＡ７３０と共有する複数の第１の配線であるビット線ＢＬ７３１とビット線ＢＬ７３１に交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬ７３１とワード線ＷＬの各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。
上記ビット線ＢＬ７３１は、その中央部に接続され、ビット線ＢＬ７１１及びＢＬ７１２の間に設けられた配線コンタクトＣＴ７３１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
図１０は、２つのセルアレイ層ＭＡが、分割されないワード線ＷＬを共有する半導体記憶装置に関する実施例であり、他方、図１１は、２つのセルアレイ層ＭＡが、分割されたビット線ＢＬを共有する半導体記憶装置に関する実施例である。
これら実施例から、２つのセルアレイ層ＭＡに共有されるか否かに関わらず、上層のビット線ＢＬの分割数を下層のビット線ＢＬの分割数と同じ分割数にした半導体記憶装置よりも配線コンタクトＣＴを少なくすることができ、これにより配線コンタクト配置領域を削減することができる。また、下層のビット線ＢＬよりも上層のビット線ＢＬの分割数を少なくすることで、下層のビット線ＢＬの分割により生じたスペースに上層の配線コンタクトＣＴを設けることができる。
以上の効果により、本実施形態においても、チップ面積を削減した半導体記憶装置を提供することができる。
［第８の実施形態］
図１２は、本発明の第８の実施形態におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
シリコン基板ＳＢ上には、下層のセルアレイ層ＭＡ８１０及び上層のセルアレイ層ＭＡ８２０が形成されている。
セルアレイ層ＭＡ８１０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬは、ビット線ＢＬ８１１、ＢＬ８１２、ＢＬ８１３、及びＢＬ８１４に等間隔に分割されている。ビット線ＢＬ８１１、ＢＬ８１２、ＢＬ８１３及びＢＬ８１４とワード線ＷＬの各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ８１１、ＢＬ８１３は、それぞれ左端に接続された配線コンタクトＣＴ８１１、ＣＴ８１３を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。一方、ビット線ＢＬ８１２、ＢＬ８１４は、それぞれ右端に接続された配線コンタクトＣＴ８１２、ＣＴ８１４を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
セルアレイ層ＭＡ８２０は、複数の第１の配線であるビット線ＢＬとビット線ＢＬに交差する複数の第２の配線であるワード線ＷＬを有している。ビット線ＢＬは、ビット線ＢＬ８２１及びＢＬ８２２に分割されている。ビット線ＢＬ８２１及びＢＬ８２２とワード線ＷＬの各交差部には、それぞれ図３で示したクロスポイント型のメモリセルＭＣが形成されている。また、ビット線ＢＬ８２１は、その中央部に接続され、ビット線ＢＬ８１１及びＢＬ８１２の間に設けられた配線コンタクトＣＴ８２１を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。一方、ビット線ＢＬ８２２は、その中央部に接続され、ビット線ＢＬ８１３及びＢＬ８１４の間に設けられた配線コンタクトＣＴ８２２を介してシリコン基板ＳＢ上にある図示しないカラム制御回路に接続されている。
この構造によれば、上層のビット線ＢＬは、下層のビット線ＢＬに比べ、配線コンタクト配置領域が少なく、かつ、分割により生じるスペースも少ないことから、１分割毎の配線長がより長いビット線ＢＬを有することになる。例えば、上層のビット線ＢＬ８２１と下層のビット線ＢＬ８１１及びＢＬ８１２とは、それぞれビット線ＢＬのおよそ半分の長さを有している。しかし、上層のビット線ＢＬ８２１には、配線コンタクトＣＴ８２１の配置領域のみを設けるだけで足りるが、下層のビット線ＢＬ８１１及びＢＬ８１２には、それらビット線ＢＬ８１１、ＢＬ８１２間に生じるスペースと、それぞれに接続される配線コンタクトＣＴ８１１及びＣＴ８１２の配置領域が必要となる。したがって、分割数及び配線コンタクトＣＴが少ない上層のセルアレイ層ＭＡ８２０は、下層のメモリセル層ＭＡ８１０より多くのメモリセルＭＣの接続領域を大きく確保できる。これにより、上層のビット線ＢＬ８２１、ＢＬ８２２には、図１２の点線に示されたメモリセルＭＣを余分に接続することができる。このメモリセルＭＣは、例えば、リダンダンシによる救済用のメモリセルとして利用することができる。
以上から、本実施形態によれば、チップ面積を削減するとともに、より大きな容量を持つ半導体記憶装置を提供することができる。
［その他］
上記、いずれの実施形態についても、セルアレイ層毎にビット線１本の配線長が異なる関係上、メモリセルへのアクセス速度、ビット線１本あたりのメモリセルの接続数が異なる。
具体的に、図７に示す第３の実施形態の場合、下層のビット線ＢＬ４１１は、上層のビット線ＢＬ４２１の半分程度の配線長しかない。このため、ビット線ＢＬ４２１に接続されたメモリセルＭＣよりビット線ＢＬ４１１に接続されたメモリセルＭＣの方が高速なアクセス処理が可能である。逆に、ビット線ＢＬ４２１に接続されたメモリセルＭＣ数は、ビット線ＢＬ４１１に接続されたメモリセルＭＣ数の２倍であり、それだけ大容量のデータを一括して取り扱うことが可能となる。
以上の特徴から、より利便性の高い半導体記憶装置を実現することができる。つまり、大容量データ一括処理が必要な場合には、より上層のセルアレイ層にアクセスし、高速アクセス処理が必要な場合には、より下層のセルアレイ層にアクセスをするといった使い分けが可能となる。
さらに、メモリセルに多値（３値以上）のデータを記憶するメモリセルを使用することで、上記特徴をより顕著にすることができる。つまり、より上層のセルアレイ層に多くの値を扱える多値メモリセルを使用することで、上層にあるセルアレイ層のデータ容量をより大きくすることができる。
一方、全セルアレイ層のメモリセルへのアクセス時間及び一括処理可能なデータ容量を平均化したい場合もある。この場合には、より下層のセルアレイ層ほど、扱える値が大きい多値メモリセルを使用することで解決することができる。
以上、上層のビット線の分割数を下層のビット線の分割数よりも少なくした半導体記憶装置について説明したが、下層より上層のビット線の分割数を少なくした場合であっても、同様の効果を得ることができる。
また、第１の配線をビット線、第２の配線をワード線とする場合について説明したが、第１の配線をワード線、第２の配線をビット線とした場合であっても、同様の効果を得ることができる。
本発明の第１の実施形態に係る半導体記憶装置のブロック図である。 同実施形態に係る半導体記憶装置のセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態及び従来技術におけるメモリセル、ワード線、ビット線及び配線コンタクトの配置を比較する断面図である。 本発明の第２の実施形態に係る半導体記憶装置のメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。 本発明の第３の実施形態に係る半導体記憶装置のメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。 本発明の第４の実施形態に係る半導体記憶装置のメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。 本発明の第５の実施形態を示す図で、図７に示す半導体記憶装置を上から見た場合のワード線、ビット線、及び周辺回路素子の配置を示すブロック図である。 本発明の第６の実施形態に係る半導体記憶装置のメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。 本発明の第７の実施形態に係る半導体記憶装置のメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。 本発明の第８の実施形態に係る半導体記憶装置のメモリセル、ワード線、ビット線及び配線コンタクトの配置を示す断面図である。
符号の説明
１・・・メモリセルアレイ、２、ＣＣ・・・カラム制御回路、３、ＲＣ・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンドＩ／Ｆ、７・・・ステートマシン、８・・・パルスジェネレータ、ＢＬ・・・ビット線、ＣＴ・・・配線コンタクト、ＥＬ・・・電極、ＭＡ・・・セルアレイ層、ＭＣ・・・メモリセル、ＮＯ・・・非オーミック素子、ＳＢ・・・シリコン基板、ＶＲ・・・可変抵抗素子、ＷＬ・・・ワード線。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、
    前記各セルアレイの前記第１の配線と前記半導体基板上に形成された拡散層領域とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトと、
    を備え、
    所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第１の配線の分割数及び接続される配線コンタクト数が少ない
    ことを特徴とする半導体記憶装置。
  2. 前記所定のセルアレイ層の第１の配線に共通接続されるメモリセルの数が、前記下層のセルアレイ層の第１の配線に共通接続されるメモリセルの数よりも多い
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記所定のセルアレイ層の第１の配線と接続される配線コンタクトと、前記下層のセルアレイ層の第１の配線と接続される配線コンタクトとの間には、前記メモリセルが介在している
    ことを特徴とする請求項１及び２記載のいずれか１項記載の半導体記憶装置。
  4. 前記所定のセルアレイ層の各メモリセルはＮ値（Ｎは２以上の整数）のデータを記憶し、前記下層の前記セルアレイ層の各メモリセルは、Ｍ値（ＭはＮよりも大きい整数）のデータを記憶する
    ことを特徴とする請求項１乃至３記載のいずれか１項記載の半導体記憶装置。
  5. 前記所定のセルアレイ層の各メモリセルはＮ値（Ｎは３以上の整数）のデータを記憶し、前記下層の前記セルアレイ層の各メモリセルは、Ｍ値（ＭはＮよりも小さく、かつＭは２以上の整数）のデータを記憶する
    ことを特徴とする請求項１乃至３記載のいずれか１項記載の半導体記憶装置。
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