KR100499210B1 - 비휘발성 메모리 셀 장치를 구비하는 집적 메모리와 그제조 및 동작 방법 - Google Patents

비휘발성 메모리 셀 장치를 구비하는 집적 메모리와 그제조 및 동작 방법 Download PDF

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Abstract

강자성 저장형 비휘발성 메모리 셀 장치를 구비하는 집적 메모리는 트랜지스터 제어를 이용하며 자기 저항성 효과를 갖는 강력한 메모리 셀과, 워드 라인(70)과 비트 라인(50) 사이에 접속되는 메모리 소자(60)를 구비하며 자기 저항성 효과를 갖는 비용 효과적인 메모리 셀 모두를 포함한다. 비트 라인과 워드 라인 사이에 직접 접속되는 메모리 소자(60)는 트랜지스터(9)를 구비하는 메모리 셀(1) 위에서 하나의 셀 위에 다른 하나의 셀이 적층될 수 있는 메모리 셀 어레이로 바람직하게 삽입되어서 높은 집적 밀도를 달성한다. 두 형태를 모두 포함해서 모든 시스템 요구 사항을 만족시키는 메모리가 하나의 모듈과 하나의 프로세스 시퀀스로 상당히 더 낮은 제조 비용으로 제조된다.

Description

비휘발성 메모리 셀 장치를 구비하는 집적 메모리와 그 제조 및 동작 방법{INTEGRATED MEMORY WITH AN ARRANGEMENT OF NON-VOLATILE MEMORY CELLS AND METHOD FOR THE PRODUCTION AND OPERATION OF AN INTEGRATED MEMORY}
본 발명은 비휘발성 메모리 셀 장치를 구비하는 집적 메모리 및 그 집적 메모리를 제조하고 동작시키는 방법에 관한 것이다.
비휘발성 메모리는 개별 메모리 모듈을 갖는 많은 시스템에서 사용되는데, 사용되는 메모리 모듈의 선택은 각각의 시스템의 특정 요구사항에 따라 다르다. 통상적으로 빠른 판독 및 기록 시간을 갖는 메모리, 가령 SRAM(Static Random Access Memory)과 더 느린 액세스를 가지나 메모리 소자의 더 높은 집적 밀도를 갖는 더 비용 효과적인 모듈, 가령 플레쉬 메모리가 사용된다.
비휘발성 메모리의 다른 구조, 가령 강자성 메모리(ferroelectric memory : FeRAM)외에도, 강자성 저장 장치(MRAM)도 개별 모듈로의 사용을 위해 제안되었는데, 셀 내의 저장은 자기 저항성 효과로 달성된다. 이는 두 개의 강자성 층의 전기 저항이 상기 층의 자기 분극의 상호 방향에 의존한다는 사실을 나타낸다. 그래서, 상태 "0"은 분극과 평행 방향을 갖는 전기 저항에 대응할 수 있고, 상태 "1"은 분극과 반평행 방향을 갖는 전기 저항에 대응할 수 있다. 그러나, 두 가지 가능한 방향의 전기 저항 간의 차는 GMR(Giant Magnetoresistive Effect) 요소에 대해서는 단지 15%, TMR(Tunnelling Magnetoresistive Effect) 요소에 대해서는 50%에 이른다.
두 개의 강자성 층을 포함하고 유전층에 의해 격리되는 소자는 서로 교차하는 비트 라인과, 워드 또는 기록 라인의 교차점에 끼워 맞추어져서 비트 라인으로부터 GMR 또는 TMR 저항을 통해 워드 라인으로의 전기 접속이 있게 된다. 활성 비트 라인 및 워드 라인을 통한 전류를 감지 증폭기로 각각 측정함으로써 전기 저항을 결정해서 강자성 층의 자기 분극의 상호 방향을 결정하는 것이 가능하다.
MRAM 셀의 실시예에 따라, 워드 라인에 평행하고 강자성 소자로부터 절연되는 추가의 기록 라인에 의해, 또는 워드 라인과 동일한 기록 라인에 의해, 전류를 전달하기 위해 접속되는 비트 및 기록 라인을 사용하여 그 교차점에서 포개어짐으로써, 그 자기 방향이 고정되는 제 2 강자성 층에 대해 제 1 가변 강자성 층의 분극 자기 방향의 180도를 둘러싸는 회전을 하게 하는 것이 가능하게 되는 이러한 큰 자기장을 생성하는 것이 가능하다. 평행으로 뻗어 있는 비트 라인과 그것에 대해 횡으로 뻗는 워드 또는 기록 라인의 망이 종래의 다이나믹 메모리(Dynamic Random Access Memory : DRAM)의 구조와 유사하게 사용된다면 대응하는 열 및 행 드라이버에 의해 판독 및 기록 위한 메모리 셀의 어드레싱이 가능하게 된다.
본질적으로 자기 저항성 효과를 갖는 메모리 셀의 형성을 위한 두 가지 방법이 있다. 첫 번째 실시예는 가령 Durlam 등에 의한 "International Solid State Circuits Conference", IEEE, 2000에서 130 내지 131 쪽에 개시되는데, 메모리 셀에서 선택 트랜지스터를 사용하여, 비트 라인으로부터 강자성 메모리 소자를 통해 접지 전위(earth potential)로의 전류 경로가 워드 라인에 의해 활성될 수 있다. 기록 동작을 위해, 트랜지스터는 워드 라인에 의해 턴 오프되는 반면에, 전류는 기록 라인을 통하여 흐른다. 이 구조는 몇 나노초(nanoseconds)로 아주 빠른 액세스 시간의 이로운 점을 제공하지만 점유되는 영역이 상당히 더 큰 선택 트랜지스터에 의해 결정되며 종래의 다이나믹 메모리(DRAM)에서처럼 8F2 ― F는 기판 상의 최소 피쳐 사이즈― 로 되기 때문에, 강자성 소자로 인해 아주 작은 치수로 실현될 수는 없다.
이와 반대로, WO 99/14760 A1 호는 자기 저항성 효과를 갖는 메모리 소자가 비트 라인과 워드 라인 사이에 직접 접속되는 강자성 메모리의 구조를 개시하는데, 여기서는 선택된 비트 라인 상의 전류가 선택 트랜지스터를 사용하지 않고 감지 증폭기에 의해 평가될 수 있다. 자기 저항성 효과를 갖는 메모리 셀의 저항에 대해 워드 또는 비트 라인의 상당히 높은 내부 저항에 의해 야기되는 기생 전류 경로가 발생할 수 있다. 게다가, 측정될 전류 세기는 메모리 셀의 두 개의 상태에 대해 10% 내지 30%만큼만 달라서 강자성 소자의 저항은 시작부터 아주 높은 값이 주어진 것이 틀림 없게 된다. 선택 트랜지스터는 이 구조에서 회피되기 때문에, 메모리 셀의 높은 집적 밀도를 4F2의 셀 면적으로 달성할 수 있다. 그러나, 이 유리한 점은 0.5㎲ 내지 1㎲의 긴 액세스 시간의 불리한 점은 감안해야 한다.
강자성 효과를 갖는 메모리 셀을 포함하는 개별 모듈을 조립함으로써, 가령, 전기 저장의 경우에서처럼 두 개의 개별 모듈로, 빠른 액세스 시간을 갖는 메모리와 고집적 밀도를 갖는 메모리를 사용함으로써 각각의 시스템 요구사항을 만족시키는 메모리 모듈을 형성하는 것이 가능하다. 그러나, 개별 모듈의 본래의 불리한 점도 전체 시스템에 전달되며, 동시에 불리하게도 상당히 더 높은 제조 비용을 가져온다.
집적 메모리 내에서 자기 저항성 효과를 갖는 메모리 셀의 장치와 이 장치를 제조하는 방법이 이하에서 실시예를 이용하여 더 상세히 설명될 것이다.
도 1a는 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀에 대한 등가 회로도,
도 1b는 워드 라인과 비트 라인 사이에 직접 접속되는 메모리 소자를 이용하여 자기 저항성 효과를 갖는 메모리 셀에 대한 등가 회로도,
도 1c는 워드 라인과 비트 라인 사이에 직렬로 접속되는 메모리 소자 및 다이오드를 이용하여 자기 저항성 효과를 갖는 메모리 셀에 대한 등가 회로도,
도 2a 내지 도 2e는 5개의 연속 단계로 집적 메모리를 제조하는 프로세스 시퀀스 동안의 메모리 셀의 단면도.
참조 심볼의 목록
1 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀
2 워드 라인과 비트 라인 사이에 접속되는 메모리 소자를 이용하여 자기 저항성 효과를 갖는 메모리 셀
9 트랜지스터
10 기록 라인, 메모리 셀 1
11 금속 콘택트
12 트랜지스터 콘택트
13 절연 콘택트
14 접지 전위를 갖는 라인
15 워드 라인, 메모리 셀 1, 게이트 전극
18 절연층
19 스트랩 콘택트
20 TMR 필름을 포함하는 메모리 소자
29 절연층
30 비트 라인, 메모리 셀 1
40 절연층
50 비트 라인, 메모리 셀 2
60 TRM 필름을 포함하는 메모리 소자
70 워드 라인, 메모리 셀 2
80 다이오드
발명의 개요
본 발명의 목적은 그 제조를 위해 저비용이 소모되고 이와 동시에 빠른 판독 및 기록 시간을 가지며 높은 집적 밀도를 가능하게 하는 메모리 셀 장치를 제공하는 것이다.
비휘발성 메모리 셀 장치를 갖는 집적 메모리에 의해 본 목적이 달성되며, 비휘발성 메모리 셀 장치는 각 경우에 비트 라인과 그것에 대해 횡으로 뻗어 있는 워드 라인 사이의 교차점에서 배치되는 자기 저항성 효과를 갖는 적어도 제 1 및 제 2 메모리 셀을 포함하고, 자기 저항성 효과를 갖는 제 1 메모리 셀은 워드 라인에 의해 구동될 수 있는 자기 저항성 효과를 갖는 제 1 메모리 셀에의 액세스를 위해 비트 라인과 연관된 메모리 소자를 이용하여 전원 또는 접지 전위(earth potential)로의 전류 경로로 형성하는 트랜지스터를 포함하고, 자기 저항성 효과를 갖는 제 2 메모리 셀의 메모리 소자는 비트 라인과 워드 라인 사이에 접속된다.
본 발명에 따르면, 개별 메모리 모듈 내에서 빠른 액세스 시간 및 고집적 밀도를 갖는 비휘발성 메모리의 유리한 구성을 실현한다. 집적 메모리에서 소자들, 통상적으로 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀과 가령, 워드 라인과 집적 메모리 사이에 직접 접속되는 메모리 셀의 결합을 통해, 시스템 요구사항에 따라 개별 모듈 상으로의 집적 덕택에 상당히 더 낮은 제조 비용을 갖는 유연하고 빠르며 저가인 메모리 모듈을 생성하는 것이 가능하다.
자기 저항성 효과를 갖는 메모리 셀을 위해 사용되는 두 개의 구조는 제공된 워드 및 비트 라인의 전용 세트가 설비된 경우 바람직하다. 그 목적을 위해, 메모리 셀 어레이에 드라이버의 대응 세트를 제공해서 어드레싱을 위한 대응 로직을 제공하는 것도 필요하다. 다른 측면에서 메모리 셀 어레이 내에 일반적 구성도 가능하다. 선택 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀 어레이가 단일 결정 실리콘 기판에 연결되는 것이 일반적이나, 비트 라인과 워드 라인 사이에 직접 접속되는 메모리 셀에 대해서 각각의 장치의 다른 실시예도 고려될 수 있다. 게다가, 메모리 모듈이나 연관 메모리를 갖는 로직 모듈 상의 다른 구성요소로의 공간 절약 결합에 의해 훨씬 더 효과적인 집적 밀도가 실현될 수 있다.
본 발명의 다른 유리한 구성은 최하위 기판 평면에, 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀과 기판 평면으로부터 상위 층으로, 이전 평면 위에 오는 평면에 비트 라인과 워드 라인 사이에 접속되는 메모리 소자를 구비하며 메모리 셀로 구성되는 메모리 셀 어레이의 적층을 이룬다. 이는 기판 기초 영역 당 메모리 셀의 최대 수를 달성하는데, 스택 깊이는 드라이버 로직과, 당연히 증가하는 각각의 메모리 셀 어레이로부터의 그 거리에만 의존하다. 즉, 스택 깊이가 증가됨에 따라 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀을 포함하는 빠른 메모리의 비율은 점점 작아져서 양 메모리 형태의 부분을 포함하는 균형 잡힌 조합으로 유리하게도 더 높은 집적 밀도, 더 빠른 액세스 그리고 더 낮은 제조 비용이 이루어진다.
본 발명의 다른 구성에서, GMR 소자와 TMR 소자와의 메모리 셀의 결합도 고려된다. 본 실시예는 메모리 내에서 성능 및 비용의 다른 계급을 가능하게 한다.
본 발명의 다른 구성에서, TMR 소자 내의 유전 장벽 층의 목표 항복이 고려되는데, 상기 장벽 층은 몇 나노미터의 두께만 가진다. 이는 자유로이 조정할 수 있는 강자성 층의 분극의 방향이 고정된 강자성 층의 분극의 방향에 결합되어서 이와 마찬가지로 고정되는 후에 적절한 셀에 고전압을 인가함으로써 달성된다. 그래서 자기 저항성 효과를 갖는 메모리 셀의 분극 방향의 상태는 항복이 수행되었던 방향 상태에 영구히 대응한다. 이는 강력한 유연성을 갖는 사전 프로그래밍된 ROM(Read-Only Memory)을 구현하는 것을 가능하게 한다.
본 발명의 또 다른 구성은 다이오드를 이용하는 메모리 셀을 구성한다. 후자는 특히 메모리 셀이 트랜지스터에 의해 제어되지 않는 경우를 위해 제공될 수 있다. 이 경우에, 다이오드는 워드 라인과 비트 라인 사이의 메모리 소자와 직렬로 접속된다. 이는 메모리 셀의 워드 및 비트 라인을 통한 적절한 전압 분산에 의해 기생 전류를 막을 수 있게 한다.
다이오드를 구비하며 자기 저항성 효과를 갖는 메모리 셀로부터 판독하기 위해 사용되는 이 방법에서, 메모리 셀 어레이의 모든 워드 라인 중에서 판독될 메모리 셀을 가로지르는 그 워드 라인은 더 높은 전압으로 동작되는데 반해, 모든 다른 워드 라인은 더 낮은 제 2 전압으로 동작된다. 종래의 경우에서와 같이, 판독될 메모리 셀의 비트 라인은 제 2의 더 낮은 전압으로 동작되지만, 모든 다른 비트 라인은 판독될 메모리 셀의 워드 라인에 위한 전압과 같이 제 1의 더 높은 전압으로 제어된다. 그 결과, 전압 변화(gradient)가 판독될 메모리 셀의 워드 라인과 비트 라인 사이에서만 존재한다. 모든 다른 메모리 셀에 대해, 동일한 전압 또는 전압 경사가 존재한다. 이 경우에, 메모리 셀 내의 다이오드는 반대 전류가 흐르는 것을 막는다. 이는 기생 전류 경로를 효과적으로 막는다. 그 결과, 메모리 소자의 저항은 주어진 더 낮은 값일 수 있으며 액세스 속도를 유리하게 증가시킬 수 있다.
본 발명의 다른 유리한 구성은 하나의 셀 위에 다른 하나의 셀이 놓이는 메모리 셀 어레이에서 메모리 셀에 비트 또는 워드 라인의 일반적 할당에 관한 것이다. 이 경우에, 메모리 셀 또는 하나의 셀 위에 다른 하나의 셀이 놓이는 메모리 셀 어레이 간에 절연층이 놓이지는 않지만, 상부에 놓인 하위 메모리 셀 어레이의 라인이 메모리 셀의 상부 층과 동일한 형태의 라인으로서의 역 장치로 사용한다. 이는 각각의 메모리 셀 어레에의 교대 액세스만 인에이블해서 결과적으로 전체 메모리 액세스 레이트를 증가시키지는 않지만, 메모리 셀 어레이를 제조하는 프로세스 단계의 수, 특히 리소그래피 단계의 수를 상당히 감소시킬 수 있다. 이는 제조 비용의 상당한 절약과 훨씬 더 높은 집적 밀도를 가져온다.
꼭 하나의 집적 메모리 내에 자기 저항성 효과를 갖는 메모리 셀의 두 개의 형태를 결합하는 것의 유리한 점은 이 장치를 제조하는 방법에서 특히 명백하게 된다. 특히, 기판 상의 최하위 메모리 셀 층으로부터 워드 및 비트 라인 사이에 접속되는 메모리 셀을 포함하는 최상의(topmost) 메모리 셀 층까지의 스택을 하나의 프로세스 시퀀스로 생성할 수 있다.
예로 본 명세서에서 도시되는 집적 메모리는 두 가지 형태의 메모리 셀을 포함하며, 그 등가 회로도가 도 1a 및 도 1b에 도시된다. 바람직하게는 서로 평행한 워드 라인(15)과 그것에 대해 각각 횡으로 뻗어 있는 비트 라인(30) 사이의 교차점에 트랜지스터(9)를 구비하며 자기 저항성 효과를 갖는 복수의 메모리 셀(1)이 기판면 상에 위치되어 있다(도 1a 참조). 정보를 판독하기 위해, 워드 라인(15)은 트랜지스터(9)를 턴 온하여, 전류 경로를 비트 라인(30)으로부터 자기 저항성 메모리 소자(20), 스트랩 콘택트(19) 및 금속 콘택트(11)를 통해 접지 전위(14)까지 인에이블한다. 접지 전위(14) 대신에, 전압원을 구비하는 피드백 라인도 가능하다. 트랜지스터(9)의 사용은 이상에서 언급된 전류 경로만 존재하도록 보증하는데, 이는 즉, 특히 그 트랜지스터(9)가 오프 상태에 있기 때문에 감지할 수 있을 정도의 전류가 다른 비 선택된 워드 라인(15)의 메모리 소자(20)를 통해서 빠져나갈 수 없다는 것이다.
정보를 기록하기 위해, 각각의 경우, 워드 라인(15)에 평행하고 메모리 소자(20)에 근접해서 뻗어 있는 기록 라인(10)에 전류가 공급되어서 비트 라인(30)의 활성화와 동시에 메모리 소자(20) 내의 자기 분극에 영향을 주는 충분히 큰 중첩 자기장을 유도한다.
비트 및 워드 라인에 의해 범위가 정해지는 메모리 셀의 이 기판면 어레이는 ― 절연층에 의해 격리되는 방식으로― 그것에 중첩되는 다른 메모리 셀 어레이를 갖는다. 이 어레이의 자기 저항성 효과를 갖는 메모리 셀은 도 1b에 도시된다. 활성되는 워드 라인(70)을 이용한 판독을 위하여 전류가 메모리 소자(60)를 통해 비트 라인(50)으로 흐른다. 가령, 활성 메모리 소자의 두 개의 분극 상태 중 하나로의 할당에 의해 평가될 수 있는 신호가 반전 감지 증폭기로부터 생성될 수 있다.
이 구조에서 발생할 수 있는 기생 전류 경로를 막기 위해, 확장된 실시예에서, 워드 라인(70)과 비트 라인(50) 사이의 전류 경로 내로 다이오드(80)의 삽입이 고려될 수 있으며, 이는 도 1c에 도시된다. 판독될 메모리 셀과 연관된 워드 라인(70)이 가령 3 볼트로 제어되고 모든 다른 워드 라인이 0 볼트로 제어되며, 판독될 메모리 셀과 연관된 비트 라인(50)이 0 볼트로 제어되고 모든 다른 비트 라인(70)이 3 볼트로 제어된다면, 워드 라인(70)과 비트 라인(50) 사이의 포지티브 전압 차는 판독될 메모리 소자(60)를 통한 전류 경로만을 야기하며, 그 결과 이 메모리 소자와 연관된 다이오드(80)만 순방향으로 동작된다.
정보를 기록하기 위해, 본 예에서 워드 라인(70) 자체가 기록 라인으로 사용되는 것만 제외하고, 트랜지스터(9)를 이용하여 자기 저항성 효과를 갖는 메모리 셀(1)에 대한 것과 동일한 메카니즘을 이 형태의 메모리 셀을 위해 사용한다.
한 셀 위에 다른 셀이 장착되는 메모리 셀 장치를 제조하기 위해, 자기 저항성 효과를 갖는 최하위 메모리 셀(1)을 종래의 방식 CMOS 기초 프로세스로 기판면 상에 제조하는데, 도 2a에서 도시되는 바와 같이 트랜지스터(9)에 대해 금속 콘택트(11)를 통한 트랜지스터 콘택트(12)가 있다. 이 트랜지스터와 연관되는 게이트 전극은 트랜지스터(9)를 이용하여 자기 저항성 효과를 갖는 메모리 셀(1)의 워드 라인(15)을 나타낸다. 금속 콘택트(11)는 산화물 및 질화물 층(13)에 의해 절연되고, 그것을 통해 기록 라인(10)도 도 2a의 도면 평면을 수직으로 통과하며 뻗는다. 약 10nm 내지 20nm의 얇은 유전층을 이 평탄화된 층 상에 증착하고 리소그래피와 에칭 단계에서 금속 콘택트(11)를 노출시킨다. 스트랩 콘택트(19)를 위한 금속 층의 도포 이후에, 메모리 소자(20)를 위한 TMR 필름을 증착하고, 양 층을 도 2b에서 도시되어 있는 바와 같이 리소그래피 및 에칭 단계에 의해 바람직한 형성 구조로 감소시킨다.
추가 절연층(29)의 증착과 평탄화 이후에, 도 2c에서 보이는 바와 같이, 추가 증착, 리소그래피, 에칭, 금속 증착 및 평탄화 단계로 비트 라인(30)을 금속 라인으로 패터닝한다. 이 단계는 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀(1)의 형성을 가져온다.
높은 집적 밀도와 낮은 제조 비용을 달성하기 위해, 자기 저항성 효과를 갖는 제 2 메모리 셀(2)을 자기 저항성 효과를 갖는 메모리 셀(1) 위에 탑재한다. 도 2d에서 도시되는 바와 같이, 이를 위해 플라즈마 질화물 및 이산화물을 포함하는 추가 절연층(40)을 먼저 도포하고, 그 후 추가 리소그래피 및 에칭 단계에서 후속 구리 증착으로 비트 라인(50)을 제 3 금속화 평면으로서 유입한다. 화학 기계적 평탄화 이후에, 메모리 소자(60)를 위한 TMR 필름을 도포하는데, 이는 얇은 유전층에 의해 격리되는 두 개의 강자성 층을 포함한다. 도 2d에서 보이는 바와 같이, 제 1의 하위 메모리 평면에서보다 제 2 메모리 셀 평면에 대해 메모리 소자의 더 높은 패킹 밀도가 달성되는데, 도 2d에서 도시되는 상위 메모리 셀의 면적은 메모리 소자(60)의 크기 또는 두 개 라인 사이의 최소 라인 거리에 의해 지배되므로 그 이유는 트랜지스터 콘택트(12) 아래에 인접하는 트랜지스터의 면적에 있다.
추가 절연층의 도포와, 리소그래피 및 에칭 단계와 제 4 금속 평면의 트렌치를 구리로 충진 이후에, 워드 라인(70)이 획득되는데, 이제 워드라인과 비트 라인(50) 사이에 TMR 필름을 포함하는 메모리 소자(60)를 에워싼다. 후속 평탄화 및 절연 이후에 자기 저항성 효과를 갖는 메모리 셀(2)도 생성된다. 그 후 후속 층에서, 자기 저항성 효과를 갖는 메모리 셀(2)이 하나의 셀 위에 다른 하나로 반복적으로 적층될 수 있다.
본 실시예의 확장에서, 워드 라인(70)에 전압, 가령 10 볼트의 인가를 위한 장치를 메모리 모듈 내에 집적함으로써, 메모리 셀 내의 두 개의 강자성 층 사이에 유전층의 목표 항복(targeted breakdown)을 달성하는 것이 가능하며, 상기 유전층은 본 발명의 종래 기술에 따라 대략 1nm 내지 2nm의 두께만 갖는다. 이는 본 발명에 따른 1회의 프로그래밍 가능한 메모리의 구현에 해당한다.
본 실시예에서 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀(1)로부터 1Gb 비용 효과적인 대량 메모리와 128Mb 빠른 강력한 메모리의 조합을 제조하기 위해, 128Mb의 기판면 층은 비휘발성 메모리를 제공하고 동시에 정적 전기 메모리(SRAM)의 성능을 제공하는 메모리 셀 어레이를 위해 사용 가능하게 된다. 4F2에 해당하는 자기 저항성 효과를 갖는 메모리 셀(2)의 면적 요구사항이 트랜지스터를 구비하며 자기 저항성 효과를 갖는 메모리 셀(1)의 면적 요구사항의 절반에 불과하기 때문에, 256Mb의 이 형태의 더 비용 효과적인 대량 메모리의 네 개의 층을 기판면 상에 존재하는 메모리 셀 어레이 위에 바로 적층할 수 있다. 이 경우에, 메모리 셀 어레이의 드라이버를 위한 기판면적만 확보하면 된다. 결과적으로, 전기 메모리에 비해 빠른 액세스와 낮은 열화 레이트, 높은 집적 밀도를 가져서 낮은 제조 비용을 갖는 메모리를 얻을 수 있다.

Claims (8)

  1. 자기 저항성 효과를 갖는 적어도 제 1 및 제 2 메모리 셀 ― 각각 서로 가로지르는 비트 라인(30, 50)과 워드 라인(15, 70) 사이의 교차점에 배치됨― 을 포함하며, 비휘발성 메모리 셀(1, 2) 장치를 구비하는 집적 메모리에 있어서,
    (a) 자기 저항성 효과를 갖는 상기 제 1 메모리 셀(1)은 워드 라인에 의해 구동될 수 있고 자기 저항성 효과를 갖는 상기 제 1 메모리 셀(1)로의 액세스를 위해 상기 비트 라인(30) 및 상기 연관된 메모리 소자(20)를 이용하여, 전원 또는 접지 전위(earth potential)(14)로의 전류 경로로 형성하는 트랜지스터(9)를 포함하며,
    (b) 자기 저항성 효과를 갖는 상기 제 2 메모리 셀(2)의 메모리 소자(60)는 상기 비트 라인(50)과 상기 워드 라인(70) 사이에 접속되는
    비휘발성 메모리 셀 장치를 구비하는 집적 메모리.
  2. 제 1 항에 있어서,
    상기 메모리는 기판 내에 배치되며,
    자기 저항성 효과를 갖는 상기 제 1 메모리 셀(1)은 트랜지스터(9)를 구비하며 자기 저항성 효과를 갖는 다수의 다른 메모리 셀(1)과 함께 기판면 메모리 셀 어레이를 형성하고,
    자기 저항성 효과를 갖는 상기 제 2 메모리 셀(2)은 자기 저항성 효과를 갖는 다수의 메모리 셀(2)과 함께 상기 기판면 메모리 셀 어레이 위에 배치되는 메모리 셀 어레이를 형성하는 것
    을 특징으로 하는 비휘발성 메모리 셀 장치를 구비하는 집적 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 셀 중 하나는 거대한 자기 저항성 효과(GMR)를 갖는 메모리 소자(20, 60)를 구비하고, 다른 메모리 셀은 터널 자기 저항성 효과(tunnelling magnetoresistive effect : TMR)를 갖는 메모리 소자를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 장치를 구비하는 집적 메모리.
  4. 제 3 항에 있어서,
    상기 메모리 소자(20, 60) 내의 얇은 유전층의 항복(brakdown)을 위해 상기 비트 라인(30, 50)과 상기 워드 라인(15, 17)에 높은 전압을 인가하기 위한 장치가 상기 메모리 셀 어레이에 접속되는 것을 특징으로 하는 비휘발성 메모리 셀 장치를 구비하는 집적 메모리.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 셀 어레이 중 하나의 자기 저항성 효과를 갖는 상기 메모리 셀(2) 각각은 상기 워드 라인(70)과 상기 비트 라인(50) 사이의 상기 메모리 소자(60)와 직렬로 접속되는 다이오드를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 장치를 구비하는 집적 메모리.
  6. 제 2 항에 있어서,
    각 경우에 서로 다른 메모리 셀 어레이에서 자기 저항성 효과를 갖는 두 개의 메모리 셀 ― 하나의 셀이 다른 하나의 셀 위에 놓임― 은 공통의 비트 라인(50)에 접속되는 것을 특징으로 하는 비휘발성 메모리 셀 장치를 구비하는 집적 메모리.
  7. 제 1 항 또는 제 2 항의 집적 메모리를 제조하는 방법에 있어서,
    자기 저항성 효과를 갖는 상기 제 1 메모리 셀(1)을 상기 트랜지스터(9)를 생성하기 위한 CMOS 프로세스를 포함하는 상기 기판 상에 형성하고,
    절연층(40)을 상기 제 1 메모리 셀 위에 후속적으로 생성하며,
    자기 저항성 효과를 갖는 상기 제 2 메모리 셀(2)을 상기 절연층(40) 상에 후속적으로 도포하는 것
    을 특징으로 하는 집적 메모리 제조 방법.
  8. 제 5 항의 상기 집적 메모리를 동작시키는 방법에 있어서,
    다이오드를 구비하며 자기 저항성 효과를 갖는 메모리 셀(2)로부터 판독하기 위해
    제 1 단계에서, 판독될 상기 메모리 셀에 접속되는 상기 워드 라인(70)을 제 1 전압으로 구동하고, 다른 모든 워드 라인(70)들을 상기 제 1 전압 보다 낮은 제 2 전압으로 구동하며, 판독될 상기 메모리 셀에 접속되는 상기 비트 라인(50)을 상기 제 2 전압으로 동작시키고, 다른 모든 비트 라인(50)들을 상기 제 1 전압으로 동작시키며,
    제 2 단계에서, 판독될 상기 메모리 셀의 상기 비트 라인(50)을 통한 전류 흐름을 감지 증폭기에 의해 평가하는
    집적 메모리 동작 방법.
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