KR100949110B1 - 자기 메모리 장치 및 그 기입 방법 - Google Patents
자기 메모리 장치 및 그 기입 방법 Download PDFInfo
- Publication number
- KR100949110B1 KR100949110B1 KR1020087012783A KR20087012783A KR100949110B1 KR 100949110 B1 KR100949110 B1 KR 100949110B1 KR 1020087012783 A KR1020087012783 A KR 1020087012783A KR 20087012783 A KR20087012783 A KR 20087012783A KR 100949110 B1 KR100949110 B1 KR 100949110B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal line
- magnetoresistive element
- write current
- memory device
- write
- Prior art date
Links
- 230000005291 magnetic effect Effects 0.000 title claims description 183
- 238000000034 method Methods 0.000 title claims description 70
- 230000000694 effects Effects 0.000 claims description 31
- 239000002131 composite material Substances 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 abstract description 86
- 102100035420 DnaJ homolog subfamily C member 1 Human genes 0.000 abstract description 27
- 101000804122 Homo sapiens DnaJ homolog subfamily C member 1 Proteins 0.000 abstract description 27
- 239000010410 layer Substances 0.000 description 87
- 230000005415 magnetization Effects 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 27
- 229910052814 silicon oxide Inorganic materials 0.000 description 27
- 238000010586 diagram Methods 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 238000000151 deposition Methods 0.000 description 19
- 238000002955 isolation Methods 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 12
- 230000005290 antiferromagnetic effect Effects 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- 229910003321 CoFe Inorganic materials 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 229910019041 PtMn Inorganic materials 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003302 ferromagnetic material Substances 0.000 description 2
- 230000005389 magnetism Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1655—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 자기 저항 효과 소자(MTJ1, MTJ2)와, 자기 저항 효과 소자(MTJ1, MTJ2)의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되어 자기 저항 효과 소자(MTJ1)에 접속된 제 1 신호선과, 제 1 방향으로 연장되어 자기 저항 효과 소자(MTJ2)에 접속된 제 2 신호선과, 제 2 방향으로 연장되어 자기 저항 효과 소자(MTJ1)가 형성된 영역에서 제 1 신호선과 교차되고, 자기 저항 효과 소자(MTJ2)가 형성된 영역에서 제 2 신호선과 교차되는 제 3 신호선을 갖는 자기 메모리 장치에서, 메모리 셀로의 정보의 기입 시에, 제 1 및 제 2 신호선에 흐르는 기입 전류의 방향에 의해 기억할 정보를 전환한다.
자기 저항 효과 소자, 층간절연막, 메모리 셀, 신호선, 비트선
Description
본 발명은 자기 메모리 장치에 관한 것으로서, 특히, 자성층의 스핀의 방향에 의거하는 저항 변화를 이용한 자기 메모리 장치 및 그 기입 방법에 관한 것이다.
최근, 재기입 가능한 불휘발성 메모리로서, 자기 저항 효과 소자를 매트릭스 형상으로 배열한 자기 랜덤 액세스 메모리(이하, MRAM: Magnetic Random Access Memory라고 함)가 주목받고 있다. MRAM은 2개의 자성층에서의 자화 방향의 조합을 이용하여 정보를 기억하고, 이들 자성층 사이의 자화 방향이 평행인 경우와 반(反)평행인 경우에서의 저항 변화(즉, 전류 또는 전압의 변화)를 검지함으로써 기억 정보의 판독을 행하는 것이다.
MRAM을 구성하는 자기 저항 효과 소자의 하나로서, 자기 터널 접합(이하, MTJ: Magnetic Tunnel Junction이라고 함) 소자가 알려져 있다. MTJ 소자는 2개의 강자성층이 터널 절연막을 통하여 적층된 것이고, 2개의 강자성층의 자화 방향의 관계에 의거하여 터널 절연막을 통하여 자성층 사이를 흐르는 터널 전류가 변화되는 현상을 이용한 것이다. 즉, MTJ 소자는 2개의 강자성층의 자화 방향이 평행인 때에 낮은 소자 저항을 갖고, 반평행인 때에는 높은 소자 저항을 갖는다. 이 2개의 상태를 데이터 "O" 및 데이터 "1"에 관련시킴으로써, 기억 소자로서 사용할 수 있다.
MTJ 소자로의 정보의 기입은 MTJ 소자에 자계를 인가하여 한쪽의 강자성층(자유 자화층)의 자화 방향을 반전시킴으로써 행한다. 구체적으로는, 교차되는 방향으로 배치된 2개의 배선에 각각 전류를 흐르게 하고, 이들 전류에 의해 형성되는 합성 자계를 MTJ 소자에 인가한다. 한쪽의 배선에 흐르는 전류의 방향을 반대로 함으로써, MTJ 소자에 인가되는 합성 자계의 방향도 반전된다. 이에 따라, MTJ 소자의 자유 자화층의 자화 방향을 임의로 제어할 수 있다.
MTJ 소자를 사용한 종래의 자기 메모리 장치로서는, 1개의 메모리 셀이 1개의 MOS 트랜지스터와 1개의 MTJ 소자에 의해 구성되는 1T1MTJ형의 자기 메모리 장치나, 1개의 메모리 셀이 2개의 MOS 트랜지스터와 2개의 MTJ 소자에 의해 구성되는 2T2MTJ형의 자기 메모리 장치 등이 제안되고 있다.
특허문헌 1: 일본국 공개특허2001-236781호 공보
특허문헌 2: 일본국 공개특허2001-273758호 공보
특허문헌 3: 일본국 공개특허2003-197876호 공보
특허문헌 4: 일본국 공개특허2004-030822호 공보
비특허문헌 1: M.Aoki et al., "A novel voltage sensing 1T/2MTJ cell with resistance ratio for high stable and scalable MRAM", 2005 Symposium on VLSI Circuits Digest of Technical Papers, pp.170-171
비특허문헌 2: Roy Scheuerlein et al., "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Dig. Tech. Papers, pp.128-129, 2000
비특허문헌 3: M.Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", Symposium on VLSI Circuits Dig. Tech. Papers, pp.158-161, 2002
비특허문헌 4: N.Tanabe et al., "A High Density 1T/2C Cell with Vcc/2Reference Level for High Stable FeRAMs", IEDM Tech. Dig., pp.863-866, 1997
그러나, 2T2MTJ형의 자기 메모리 장치는 1개의 메모리 셀을 구성하는 소자 수가 많기 때문에, 집적도를 향상시키는 것이 곤란하다. 한편, 1T1MTJ형의 자기 메모리 장치는 2T2MTJ형의 자기 메모리 장치와 비교하여 집적화는 용이하다. 그러나, 레퍼런스용 셀에서 레퍼런스용의 신호를 생성하기 때문에, 레퍼런스용 셀의 편차가 판독의 마진에 직접적으로 영향을 미친다. 특히, 복수의 비트선에 대하여 1개의 레퍼런스용 셀을 설치하고 있기 때문에, 비트선에 따라서는 레퍼런스용 셀에 가까운 것도 있고 먼 것도 있어, MTJ 소자의 특성 편차에 의한 영향은 매우 크다. 따라서, 노이즈에 강한 것을 특징으로 하는 인접 비트선 쌍을 사용한 차동(差動) 증폭 방식에 의한 판독을 할 수 없어, 노이즈에 대한 내성이 저감될 우려가 있었다.
본 발명은 집적도가 높고, 자기 저항 효과 소자의 특성 편차에 대한 충분한 판독 마진을 가지며, 기입 동작 시의 노이즈에 대한 내성이나 확실성이 높은 자기 메모리 장치, 및 이러한 자기 메모리 장치의 기입 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 의하면, 제 1 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자의 한쪽의 단부(端部)에 한쪽의 단부가 접속된 제 2 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자와 상기 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 1 신호선과, 상기 제 1 방향으로 연장되고, 상기 제 2 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 2 신호선과, 상기 제 1 방향과 교차되는 제 2 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자가 형성된 영역에서 상기 제 1 신호선과 교차되고, 상기 제 2 자기 저항 효과 소자가 형성된 영역에서 상기 제 2 신호선과 교차되는 제 3 신호선을 갖고, 상기 제 1 자기 저항 효과 소자가 고저항 상태이고 상기 제 2 자기 저항 효과 소자가 저저항 상태인 제 1 기억 정보 또는 상기 제 1 자기 저항 효과 소자가 저저항 상태이고 상기 제 2 자기 저항 효과 소자가 고저항 상태인 제 2 기억 정보를 기억하는 자기 메모리 장치의 기입 방법으로서, 상기 제 1 신호선에 제 1 기입 전류를 흐르게 하고, 상기 제 2 신호선에 상기 제 1 기입 전류와 반대 방향의 제 2 기입 전류를 흐르게 하고, 상기 제 3 신호선에 제 3 기입 전류를 흐르게 하며, 상기 제 1 및 상기 제 2 기입 전류를 흐르게 하는 방향에 의해, 상기 제 1 기억 정보 또는 상기 제 2 기억 정보를 기억시키는 것을 특징으로 하는 자기 메모리 장치의 기입 방법이 제공된다.
또한, 본 발명의 다른 관점에 의하면, 제 1 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자의 한쪽의 단부에 한쪽의 단부가 접속된 제 2 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자와 상기 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 1 신호선과, 상기 제 1 방향으로 연장되고, 상기 제 2 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 2 신호선과, 상기 제 1 방향과 교차되는 제 2 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자가 형성된 영역에서 상기 제 1 신호선과 교차되고, 상기 제 2 자기 저항 효과 소자가 형성된 영역에서 상기 제 2 신호선과 교차되는 제 3 신호선을 갖고, 상기 제 1 자기 저항 효과 소자가 고저항 상태이고 상기 제 2 자기 저항 효과 소자가 저저항 상태인 제 1 기억 정보 또는 상기 제 1 자기 저항 효과 소자가 저저항 상태이고 상기 제 2 자기 저항 효과 소자가 고저항 상태인 제 2 기억 정보를 기억하는 자기 메모리 장치의 기입 방법으로서, 상기 메모리 셀에 상기 제 1 기억 정보를 기입할 때에는, 상기 제 1 신호선에 제 1 기입 전류를 흐르게 하고, 상기 제 2 신호선에 상기 제 1 기입 전류와 반대 방향의 제 2 기입 전류를 흐르게 하고, 상기 제 3 신호선에 제 3 기입 전류를 흐르게 함으로써, 상기 제 1 기입 전류에 의해 생기는 자계와 상기 제 3 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 1 자기 저항 효과 소자에 인가하고, 상기 제 2 기입 전류에 의해 생기는 자계와 상기 제 3 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 2 자기 저항 효과 소자에 인가하고, 상기 메모리 셀에 상기 제 2 기억 정보를 기입할 때에는, 상기 제 1 신호선에 상기 제 1 기입 전류와 반대 방향의 제 4 기입 전류를 흐르게 하고, 상기 제 2 신호선에 상기 제 1 기입 전류와 동일한 방향의 제 5 기입 전류를 흐르게 하고, 상기 제 3 신호선에 상기 제 3 기입 전류와 동일한 방향의 제 6 기입 전류를 흐르게 함으로써, 상기 제 4 기입 전류에 의해 생기는 자계와 상기 제 6 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 1 자기 저항 효과 소자에 인가하고, 상기 제 5 기입 전류에 의해 생기는 자계와 상기 제 6 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 2 자기 저항 효과 소자에 인가하는 것을 특징으로 하는 자기 메모리 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른의 관점에 의하면, 제 1 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자의 한쪽의 단부에 한쪽의 단부가 접속된 제 2 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자와 상기 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 1 신호선과, 상기 제 1 방향으로 연장되고, 상기 제 2 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 2 신호선과, 상기 제 1 방향과 교차되는 제 2 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자가 형성된 영역에서 상기 제 1 신호선과 교차되고, 상기 제 2 자기 저항 효과 소자가 형성된 영역에서 상기 제 2 신호선과 교차되는 제 3 신호선과, 상기 제 1 방향으로 연장되고, 상기 메모리 셀의 상기 접속 노드에 상기 선택용 트랜지스터를 통하여 접속된 판독용의 제 4 신호선과, 상기 제 1 방향에 인접하여 형성된 다른 메모리 셀을 갖고, 상기 메모리 셀 및 상기 다른 메모리 셀의 상기 선택용 트랜지스터는 1개의 소자 영역 상(上)에 형성되어 있고, 상기 메모리 셀 및 상기 다른 메모리 셀의 상기 선택용 트랜지스터와 상기 제 4 신호선을 접속하는 콘택트가 공용되고 있는 것을 특징으로 하는 자기 메모리 장치가 제공된다.
본 발명에 의하면, 제 1 및 제 2 자기 저항 효과 소자와, 제 1 및 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되어 제 1 자기 저항 효과 소자에 접속된 제 1 신호선과, 제 1 방향으로 연장되어 제 2 자기 저항 효과 소자에 접속된 제 2 신호선과, 제 2 방향으로 연장되는 제 3 신호선을 갖는 자기 메모리 장치에서, 메모리 셀로의 정보의 기입 시에, 제 1 및 제 2 신호선에 흐르는 기입 전류의 방향에 의해 기억할 정보를 전환하기 때문에, 제 3 신호선에 흐르는 기입 전류를 전환하는 경우와 비교하여, 안정적이고 확실하게 2개의 자기 저항 효과 소자에 상보적(相補的)인 저항 상태를 기입할 수 있다.
또한, 제 1 및 제 2 자기 저항 효과 소자와, 제 1 및 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되어 제 1 자기 저항 효과 소자에 접속된 제 1 신호선과, 제 1 방향으로 연장되어 제 2 자기 저항 효과 소자에 접속된 제 2 신호선과, 제 2 방향으로 연장되는 제 3 신호선과, 제 1 방향으로 연장되어 메모리 셀의 접속 노드에 선택용 트랜지스터를 통하여 접속된 판독용의 제 4 신호선을 갖는 자기 메모리 장치를 구성함으로써, 1개의 행(行) 어드레스(제 3 신호선)와 복수의 열(列) 어드레스(제 1 및 제 2 신호선)를 선택하여, 복수의 메모리 셀로의 패럴렐 기입을 행할 수 있다. 이에 따라, 일반적인 주변 회로나 기입 프로그램 등의 정합성(整合性)을 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 구조를 나타내는 평면도.
도 2는 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 구조를 나타내는 개략 단면도.
도 3은 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 구조를 나타내는 부분 확대 단면도.
도 4는 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 구조를 나타내는 회로도.
도 5는 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 기입 방법의 원리를 나타내는 회로도.
도 6은 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 기입 시의 구성을 나타내는 제 1 회로도.
도 7은 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 기입 시의 구성을 나타내는 제 2 회로도.
도 8은 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 기입 시의 구 성을 나타내는 제 3 회로도.
도 9는 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 기입 방법을 나타내는 회로도.
도 10은 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 판독 방법을 나타내는 회로도.
도 11은 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 기억 정보의 판정 방법을 나타내는 도면.
도 12는 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 메모리 셀 및 판독 회로의 일례를 나타내는 회로도.
도 13은 본 발명의 제 1 실시예에 의한 자기 메모리 장치에서의 판독 동작의 타이밍을 나타내는 타임 차트.
도 14는 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 15는 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 16은 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 17은 본 발명의 제 1 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 18은 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 구조를 나타내는 평면도.
도 19는 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 구조를 나타내는 개략 단면도
도 20은 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 구조를 나타내는 회로도.
도 21은 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 기입 방법을 나타내는 회로도.
도 22는 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 23은 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 24는 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 25는 본 발명의 제 2 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 26은 본 발명의 제 3 실시예에 의한 자기 메모리 장치의 구조를 나타내는 평면도.
도 27은 본 발명의 제 3 실시예에 의한 자기 메모리 장치의 구조를 나타내는 개략 단면도.
도 28은 본 발명의 제 3 실시예에 의한 자기 메모리 장치의 제조 방법을 나 타내는 제 1 공정 단면도.
도 29는 본 발명의 제 3 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 30은 본 발명의 제 3 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 31은 본 발명의 제 3 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 12: 소자 분리막
14(WL): 게이트 전극 또는 워드선 16, 18: 소스/드레인 영역
20, 28, 54, 62: 층간절연막 22, 56: 콘택트 홀
24, 58: 콘택트 플러그 26(BL): 비트선
30: 배선 홈 32: Ta막
34: NiFe막 36: Cu막
38(WWL): 기입 워드선 40: 하부 전극층
42: 반강자성층 44: 고정 자화층
46: 터널 절연막 48: 자유 자화층
50: 캡층 52: MTJ 소자
60: 상부 전극층 64(DL): 디짓선
80, 80a, 80b: 기입 워드선 구동 회로
82: BL/DL 구동 회로 84: 센스 앰플리파이어
86: 스위칭 소자 88: 메모리 셀 블록
90: 프리차지용 회로 92: DL 구동 회로
94: WL 구동 회로 96: BL/WWL 구동 회로
[제 1 실시예]
본 발명의 제 1 실시예에 의한 자기 메모리 장치 및 그 기입 방법에 대해서 도 1 내지 도 17을 사용하여 설명한다.
우선, 본 실시예에 의한 자기 메모리 장치의 구조에 대해서 도 1 내지 도 4를 사용하여 설명한다.
도 1은 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 평면도, 도 2는 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 개략 단면도, 도 3은 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 부분 확대 단면도, 도 4는 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 회로도이다.
실리콘 기판(10)에는, 실리콘 기판(10) 표면에 복수의 활성 영역을 획정(劃定)하는 소자 분리막(12)이 형성되어 있다. 각각의 활성 영역은 X방향으로 긴 직사각형 형상의 트랜지스터 형성부와, 그 중앙부로부터 Y방향으로 돌출되는 콘택트부로 이루어지는 T자형 형상을 갖고 있다. 이들 복수의 활성 영역은 서로 지그재그 격자 형상으로 배치되어 있다.
소자 분리막(12)이 형성된 실리콘 기판(10) 상에는, Y방향으로 연장되는 복 수의 워드선(WL)(제 5 신호선)이 형성되어 있다. 워드선(WL)은 각 활성 영역에, 각각 2개씩이 연장되고 있다. 워드선(WL)의 양측의 활성 영역에는, 소스/드레인 영역(16, 18)이 형성되어 있다. 이에 따라, 각 활성 영역에는, 워드선(WL)을 겸하는 게이트 전극(14)과 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터가 각각 2개씩 형성되어 있다. 하나의 활성 영역에 형성된 2개의 선택용 트랜지스터는 소스/드레인 영역(16)을 공용하고 있다.
선택용 트랜지스터가 형성된 실리콘 기판(10) 상에는, 층간절연막(20)이 형성되어 있다. 층간절연막(20)에는, 활성 영역의 콘택트부에 형성된 소스/드레인 영역(16)에 접속된 콘택트 플러그(24)가 매립되어 있다. 층간절연막(20) 상에는, X방향으로 연장되어 형성되고, 콘택트 플러그(24)를 통하여 소스/드레인 영역(16)에 전기적으로 접속된 복수의 비트선(26)(BL)(제 4 신호선)이 형성되어 있다. 비트선(26)은 활성 영역의 콘택트부 위를 횡단하도록 형성되어 있다.
비트선(26)이 형성된 층간절연막(20) 상에는, 층간절연막(28)이 형성되어 있다. 층간절연막(28)에는, Y방향으로 연장되는 복수의 기입 워드선(38)(WWL)(제 1 및 제 2 신호선)이 매립되어 있다. 기입 워드선(38)은 각 워드선(WL) 상에, 각각 형성되어 있다. 기입 워드선(38)은, 도 3에 나타낸 바와 같이, 배선 홈(30)의 내벽을 따라 형성된 배리어 메탈로서의 Ta막(32)과, 자장을 강화하기 위해 설치된 투자율(透磁率)이 높은 NiFe막(34)과, 주요한 배선부인 Cu막(36)에 의해 구성되어 있다.
기입 워드선(38)이 매립된 층간절연막(28) 상에는, MTJ 소자(52)가 형성되어 있다. MTJ 소자(52)는, 도 1에 나타낸 바와 같이, 활성 영역과 기입 워드선(38)이 교차되는 각 영역에 형성되어 있다.
MTJ 소자(52)는, 도 3에 나타낸 바와 같이, 예를 들어 Ta 등의 비자성 재료로 이루어지는 하부 전극층(40)과, 예를 들어 PtMn 등의 반강자성 재료로 이루어지는 반강자성층(42)과, 예를 들어 CoFe 등의 강자성 재료로 이루어지는 고정 자화층(44)과, 예를 들어 알루미나 등의 절연 재료로 이루어지는 터널 절연막(46)과, 예를 들어 CoFe 등의 강자성 재료로 이루어지는 자유 자화층(48)과, 예를 들어 Ta 등의 비자성 재료로 이루어지는 캡층(50)의 적층막에 의해 구성되어 있다.
MTJ 소자(52)가 형성된 영역 이외의 층간절연막(28) 상에는, 층간절연막(54)이 형성되어 있다. 층간절연막(54, 28, 20)에는, 소스/드레인 영역(18)에 접속된 콘택트 플러그(58)가 매립되어 있다. 층간절연막(54) 상에는, 콘택트 플러그(58)를 사이에 두고 X방향으로 인접하는 2개의 MTJ 소자(52)와 콘택트 플러그(58)를 전기적으로 접속하는 상부 전극층(60)이 형성되어 있다.
상부 전극층(60)이 형성된 층간절연막(54) 상에는, 층간절연막(62)이 형성되어 있다. 층간절연막(62) 상에는, X방향으로 연장되는 복수의 디짓선(64)(DL)(제 3 신호선)이 형성되어 있다. 디짓선(64)은 X방향으로 나열되는 MTJ 소자(52) 위를 횡단하도록 형성되어 있다. 디짓선(64)(DL)이 연장되는 방향(X방향)은 MTJ 소자(52)의 자화 반전 용이축 방향(장축(長軸) 방향)과 평행하게 되어 있다.
본 실시예에 의한 자기 메모리 장치에서는, 1개의 메모리 셀이 1개의 선택용 트랜지스터와 2개의 MTJ 소자로 구성되는 1T2MTJ형을 갖고 있다. 도 2를 사용하여 설명하면, 도면 우측으로부터 2번째의 게이트 전극(14) 및 이 게이트 전극(14)의 좌우에 형성된 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터의 소스/드레인 영역(18)에는, 콘택트 플러그(58) 및 상부 전극층(60)을 통하여 2개의 MTJ 소자(52)가 접속되어 있다. 이들 선택용 트랜지스터 및 MTJ 소자(52)가 1개의 메모리 셀을 구성하는 소자이다. 마찬가지로, 도면 좌측으로부터 2번째의 게이트 전극(14) 및 이 게이트 전극(14)의 좌우에 형성된 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터의 소스/드레인 영역(18)에는, 콘택트 플러그(58) 및 상부 전극층(60)을 통하여 2개의 MTJ 소자(52)가 접속되어 있다. 이들 선택용 트랜지스터 및 MTJ 소자(52)가 다른 메모리 셀을 구성하는 소자이다. 이와 같이, 각 활성 영역에는, 비트선 콘택트를 공용하는 2개의 메모리 셀이 각각 형성되어 있다.
도 4는 본 실시예에 의한 자기 메모리 장치의 메모리 셀 어레이의 회로도이다. 도시한 바와 같이, 기입 워드선(WWL)은 기입 워드선 구동 회로(80)에 접속되어 있다. 기입 워드선 구동 회로(80)는 기입 시에 기입 워드선(WWL1, WWL2)에 기입 전류를 공급하는 기입 전류 발생 회로와, 판독 시에 기입 워드선(WWL1)에 판독 전압을 인가하는 판독 전압 발생 회로를 포함한다. 비트선(BL, /BL) 및 디짓선(DL)의 한쪽의 단부에는, BL/DL 구동 회로(82)가 접속되어 있다. BL/DL 구동 회로(82)는 기입 시에 디짓선(DL)에 기입 전류를 공급하는 기입 전류 발생 회로와, 판독 시에 비트선(/BL)에 레퍼런스 전압을 인가하는 레퍼런스 전압 발생 회로를 포함한다. 비트선(BL, /BL)의 다른 쪽의 단부에는, 센스 앰플리파이어(84)가 접속되어 있다. 센스 앰플리파이어(84)에는, 인접하는 2개의 비트선(BL)이 각각 접속되 어 있고, 비트선(BL, /BL)이 인접하여 센스 앰플리파이어에 입력되는 반환 비트선 구조로 되어 있다.
또한, 본 실시예에 의한 자기 메모리 장치에서는, 판독용의 비트선(BL)과 기입용의 디짓선(DL)이 동일한 방향으로 배치되지만, 판독용의 비트선(BL)은 제 1 메탈 배선에 의해 형성되고, 기입용의 디짓선(DL)은 제 3 메탈 배선에 의해 형성되어 있기 때문에, 모두 2F의 피치로 수용된다(F는 최소 가공 치수: Feature size). 한편, 비트선(BL)에 수직인 방향에 대해서는, 2개의 기입 워드선을 수용하기 위해, 4F의 피치로 된다. 따라서, 본 실시예에 의한 자기 메모리 장치의 단위 메모리 셀의 면적은 4F×2F=8F2으로 되고, 1T1MTJ의 메모리 셀의 면적과 기본적으로 동등하다.
다음으로, 본 실시예에 의한 자기 메모리 장치의 기입 방법에 대해서 도 5 내지 도 8을 사용하여 설명한다.
도 5는 본 실시예에 의한 자기 메모리 장치의 기입 방법을 나타내는 도면, 도 6 내지 도 8은 본 실시예에 의한 자기 메모리 장치의 기입 방법에 적합한 메모리 셀의 구성을 나타내는 회로도이다.
상술한 바와 같이, 본 실시예에 의한 자기 메모리 장치는 1T2MTJ형의 메모리 셀에 의해 구성되어 있다. 1개의 메모리 셀에 포함되는 2개의 MTJ 소자에는, 저항이 높은 상태(고저항 상태)와 저항이 낮은 상태(저저항 상태)를 상보적으로 채용하도록 정보가 기입된다. 즉, 한쪽의 MTJ 소자는 고정 자화층(44)의 자화 방향과 자 유 자화층(48)의 자화 방향을 반대 방향으로 하고(고저항 상태), 다른 쪽의 MTJ 소자는 고정 자화층(44)의 자화 방향과 자유 자화층(48)의 자화 방향을 동일한 방향으로 한다(저저항 상태).
그래서, 도 5에 나타낸 바와 같이, 한쪽의 MTJ 소자(MTJ1)에 접속된 기입 워드선(WWL1)과, 다른 쪽의 MTJ 소자(MTJ2)에 접속된 기입 워드선(WWL2)에는, 반대 방향의 기입 전류를 흐르게 한다. 기입 워드선(WWL1, WWL2)에 흐르는 기입 전류의 방향은 기억해야 할 정보에 따른 방향으로 한다. 예를 들어, 데이터 "O"을 기억할 경우에는, 기입 워드선(WWL1)에 도면 우측 방향의 기입 전류를, 기입 워드선(WWL2)에 도면 좌측 방향의 기입 전류를, 각각 흐르게 하고, 데이터 "1"을 기억할 경우에는, 기입 워드선(WWL1)에 도면 좌측 방향의 기입 전류를, 기입 워드선(WWL2)에 도면 우측 방향의 기입 전류를, 각각 흐르게 한다.
또한, 기입 대상의 MTJ 소자(MTJ1, MTJ2) 상에 연장되는 디짓선(DL)에도, 소정의 기입 전류를 흐르게 한다. 디짓선(DL)에 흐르는 기입 전류의 방향은 기억해야 할 정보에 관계없이 일정(도 5에서 예를 들어 하방)하다.
기입 워드선(WWL1, WWL2) 및 디짓선(DL)에 흐르는 기입 전류는 한쪽에 기입 전류를 흐르게 한 것만으로는 이에 의해 생긴 자계가 MTJ 소자(MTJ1, MTJ2)의 자화 반전 강도보다도 작지만, 기입 워드선(WWL1, WWL2)에 흐르는 기입 전류에 의해 생긴 자계와 디짓선(DL)에 흐르는 기입 전류에 의해 생긴 자계의 합성 자계가 MTJ 소자(MTJ1, MTJ2)의 자화 반전 강도보다도 커지도록 설정한다.
이에 따라, MTJ 소자(MTJ1, MTJ2)의 자유 자화층(48)은 기입 워드선(WWL1, WWL2)에 흐른 전류에 의해 생기는 자계와 디짓선(DL)에 흐른 전류에 의해 생기는 자계의 합성 자계에 따른 방향으로 자화된다. 또한, 기입 워드선(WWL1)에 흐르는 전류의 방향과 기입 워드선(WWL2)에 흐르는 전류의 방향이 반대 방향이기 때문에, MTJ 소자(MTJ1, MTJ2)의 자화 방향은 서로 반대 방향으로 되고, 상보적인 상태의 기입을 할 수 있다.
또한, 기입하는 정보에 따라 재기입 전류를 흐르게 하는 방향을 반전하는 신호선은 기입 워드선(WWL1, WWL2)으로 하는 것이 바람직하다. 기입 워드선(WWL1, WWL2)에 흐르는 전류의 방향을 반전함으로써, MTJ 소자(MTJ1)를 고저항 상태로 재기입할 때 및 MTJ 소자(MTJ2)를 고저항 상태로 재기입할 때에 인가되는 자계의 방향, 및 MTJ 소자(MTJ1)를 저저항 상태로 재기입할 때 및 MTJ 소자(MTJ2)를 저저항 상태로 재기입할 때에 인가되는 자계의 방향을, 각각 동일하게 할 수 있다. 이에 따라, 2개의 MTJ 소자(MTJ1, MTJ2)에 대하여 동일한 조건에서의 기입을 행할 수 있다.
도 6에 나타낸 회로도에서는, 기입 워드선 구동 회로(80)와는 반대 측의 기입 워드선(WWL1, WWL2)의 단부에, 기입 워드선(WWL1)과 기입 워드선(WWL2)을 접속 또는 분리하기 위한 스위칭 소자(86)가 설치되어 있다.
기입 워드선(WWL1, WWL2)의 사이에 스위칭 소자(86)를 설치함으로써, 제어 신호 Φ에 의해 스위칭 소자(86)를 온(on)으로 하는 것만으로, 기입 워드선 구동 회로(80)로부터 공급되는 기입 전류를, 기입 워드선(WWL1) 및 기입 워드선(WWL2)에 반대 방향으로 흐르게 할 수 있다. 따라서, 기입 동작을 간략화할 수 있다.
도 7에 나타낸 회로에서는, 기입 워드선(WWL1, WWL2)의 일단(一端) 측에 기입 워드선 구동 회로(80a)가 설치되고, 타단(他端) 측에 기입 워드선 구동 회로(80b)가 설치되어 있다.
기입 워드선(WWL1, WWL2)의 양단(兩端)에 기입 워드선 구동 회로(80a, 80b)를 설치함으로써, 기입 워드선(WWL1)으로는 기입 워드선 구동 회로(80a)로부터 기입 전류를 흐르게 하고, 기입 워드선(WWL2)으로는 기입 워드선 구동 회로(80b)로부터 기입 전류를 흐르게 할 수 있다. 이에 따라, 스위칭 소자(86)를 설치하지 않고, 기입 워드선(WWL1, WWL2)에 반대 방향의 기입 전류를 용이하게 흐르게 할 수 있다.
도 7에 나타낸 회로는 기입 워드선 구동 회로(80a, 80b)가 기입 워드선(WWL1, WWL2)의 양단에 형성되기 때문에, 메모리 셀 면적이 증가되는 것 같이도 보인다. 그러나, 실제로는 도 8에 나타낸 바와 같이, 복수의 메모리 셀 블록(88)이 인접하여 형성되고, 각 메모리 셀 블록(88)에는 각각 기입 워드선 구동 회로(80)가 설치된다. 따라서, 메모리 셀 블록(88) 사이에 설치된 기입 워드선 전류 구동 회로(80)를 쌍방의 메모리 셀 블록(88)의 기입 워드선에 전류를 공급하는 전류 발생 회로로서 사용함으로써, 메모리 셀 면적을 증가시키지 않고 도 7에 나타낸 회로를 실현할 수 있다.
본 실시예에 의한 자기 메모리 장치의 기입 방법에서는, 1개의 열 어드레스(디짓선)와 복수의 행 어드레스(기입 워드선)를 선택하여, 복수의 메모리 셀로의 패럴렐 기입을 행할 수 있다.
도 9에 나타낸 회로에서, 공통의 디짓선(DL2)을 사용하는 메모리 셀(MC1, MC3)에 데이터 "1"을 기입하고, 메모리 셀(MC2, MC4)에 데이터 "0"을 기입하는 경우를 가정한다.
이 경우, 데이터 "1"을 기입하는 메모리 셀(MC1)에 접속되는 기입 워드선(WWL11)에는 도면 좌측 방향으로 기입 전류를 흐르게 하고, 기입 워드선(WWL21)에는 도면 우측 방향으로 기입 전류를 흐르게 한다. 마찬가지로, 메모리 셀(MC3)에 접속되는 기입 워드선(WWL13)에는 도면 좌측 방향으로 기입 전류를 흐르게 하고, 기입 워드선(WWL23)에는 도면 우측 방향으로 기입 전류를 흐르게 한다.
한편, 데이터 "0"을 기입하는 메모리 셀(MC2)에 접속되는 기입 워드선(WWL12)에는 도면 우측 방향으로 기입 전류를 흐르게 하고, 기입 워드선(WWL22)에는 도면 좌측 방향으로 기입 전류를 흐르게 한다. 마찬가지로, 메모리 셀(MC4)에 접속되는 기입 워드선(WWL14)에는 도면 우측 방향으로 기입 전류를 흐르게 하고, 기입 워드선(WWL24)에는 도면 좌측 방향으로 기입 전류를 흐르게 한다.
또한, 디짓선(DL2)에는, 도면 하측 방향으로 기입 전류를 흐르게 한다.
이와 같이 하여, 각 메모리 셀(MC)에 접속된 기입 워드선(WWL1, WWL2)에 흐르는 기입 전류의 방향을 적절하게 변경함으로써, 공통의 디짓선(DL)을 사용하는 복수의 메모리 셀(MC)에 임의의 데이터를 동시에 기입할 수 있다.
이 후, 열 어드레스를 인크레먼트(increment)하여 동일한 기입을 행하고, 메 모리 셀 어레이 전체로의 데이터 기입을 행한다.
또한, 메모리 셀을 1개씩 차례로 기입하는 시리얼 기입에서는, 1개의 열 어드레스와 1개의 행 어드레스를 선택하고, 1개의 메모리 셀에 기입을 행한다. 다음의 기입 사이클에서는, 동일한 행 어드레스를 선택하고, 인크레먼트한 열 어드레스를 선택하여, 다음의 1개의 메모리 셀에 기입을 행한다. 동일한 행 어드레스에 대해서 모든 메모리 셀의 기입이 종료된 후, 행 어드레스를 인크레먼트하여 동일한 기입을 행하고, 메모리 셀 어레이 전체로의 데이터 기입을 행한다.
다음으로, 본 실시예에 의한 자기 메모리 장치의 판독 방법에 대해서 도 10 내지 도 13을 사용하여 설명한다.
도 10은 본 실시예에 의한 자기 메모리 장치의 판독 방법을 나타내는 도면, 도 11은 본 실시예에 의한 자기 메모리 장치에서의 기억 정보의 판정 방법을 나타내는 도면, 도 12는 본 실시예에 의한 자기 메모리 장치에서의 메모리 셀 및 판독 회로의 일례를 나타내는 회로도, 도 13은 본 실시예에 의한 자기 메모리 장치에서의 판독 동작의 타이밍을 나타내는 타임 차트이다.
본 실시예에 의한 자기 메모리 장치에서는, 1개의 메모리 셀에 포함되는 2개의 MTJ 소자(52)는 상부 배선층(60)을 통하여 직렬 접속되어 있다. 직렬 접속한 2개의 MTJ 소자(MTJ1, MTJ2)의 양단에는, 기입 워드선(WWL1) 및 기입 워드선(WWL2)이 각각 접속되어 있다. 또한, MTJ 소자(MTJ1, MTJ2)에는, 상보적인 정보가 기입되어 있다.
그래서, 본 실시예에 의한 자기 메모리 장치의 판독에서는, 도 10에 나타낸 바와 같이, 기입 워드선(WWL1) 및 기입 워드선(WWL2)을 통하여 2개의 MTJ 소자(MTJ1, MTJ2)의 직렬 접속에 판독 전압(Vread)을 인가하고, MTJ 소자(MTJ1)와 MTJ 소자(MTJ2)의 접속 노드의 전압을 선택용 트랜지스터를 통하여 비트선(BL)에 판독한다. 이 때, 워드선(WWL1)에 인가하는 전압을 Vread라고 하고, 기입 워드선(WWL2)에 인가하는 전압을 0으로 한다. 레퍼런스 측의 비트선(/BL)에는, Vread/2의 일정 전압을 인가한다.
다음으로, 비트선(BL)의 전압과 레퍼런스 측의 비트선(/BL)의 전압을 차동 증폭형의 판독 센스 회로에서 비교함으로써, MTJ 소자에 기억된 정보를 판독한다.
데이터 "0", 예를 들어 MTJ 소자(MTJ1)가 고저항의 상태이고 MTJ 소자(MTJ2)가 저저항의 상태인 때에, MTJ 소자(MTJ1)와 MTJ 소자(MTJ2) 사이의 노드의 전압(Vo)은 전압 Vread/2보다도 낮아진다. 따라서, 비트선(BL)의 전압이 레퍼런스 측의 비트선(/BL)의 전압보다도 낮으면, 메모리 셀에 기억되어 있던 정보는 데이터 "0"이라고 판단할 수 있다(도 11의 (a) 참조).
반대로, 데이터 "1", 예를 들어 MTJ 소자(MTJ1)가 저저항의 상태이고 MTJ 소자(MTJ2)가 고저항의 상태인 때에, MTJ 소자(MTJ1)와 MTJ 소자(MTJ2)의 접속 노드의 전압(Vo)은 전압 Vread/2보다도 높아진다. 따라서, 비트선(BL)의 전압이 레퍼런스 측의 비트선(/BL)의 전압보다도 높으면, 메모리 셀에 기억되어 있던 정보는 데이터 "1"이라고 판단할 수 있다(도 11의 (b) 참조).
다음으로, 판독 회로 및 그 동작에 대해서 도 12 및 도 13을 사용하여 구체적으로 설명한다.
도 12는 메모리 셀 및 판독 회로의 일례를 나타내는 회로도이다. 상술한 바와 같이, 2개의 MTJ 소자(MTJ1, MTJ2)는 직렬로 접속되어 있고, 그 접속 노드는 선택용 트랜지스터를 통하여 비트선(BL)에 접속되어 있다. 비트선(BL, /BL)의 한쪽의 단부는 차동 증폭형의 센스 앰플리파이어(84)에 접속되어 있다. 또한, 도 12에 나타낸 센스 앰플리파이어(84)는 DRAM에서 자주 사용되고 있는 교차 결합형의 센스 앰플리파이어이다. 비트선(BL, /BL)의 다른 쪽의 단부는 이들 신호선을 프리차지하기 위한 프리차지용 회로(90)를 통하여 Vread/2의 정전압원에 접속되어 있다.
도 13은 판독 동작의 타이밍을 나타내는 타임 차트이다. 도면 중, pfy는 프리차지용 회로(90)에 인가하는 전압을, read는 기입 워드선(WWL1)에 인가하는 전압을, wl은 워드선(WL)에 인가하는 전압을, sae는 센스 앰플리파이어(84)의 Nch 트랜지스터에 인가하는 전압을, saep는 센스 앰플리파이어(84)의 Pch 트랜지스터에 인가하는 전압을, bl은 비트선(BL)의 전압을, blb는 레퍼런스 측의 비트선(/BL)의 전압을 각각 나타내고 있다. 또한, 각 노드의 기호는 도 12에도 기재하고 있다.
우선, 프리차지용 회로(90)의 제어 단자(pfy)에, 프리차지를 위한 제어 전압을 인가한다. 이에 따라, 프리차지용 회로(90)의 트랜지스터가 전부 온으로 되고, 비트선(BL) 및 레퍼런스 측의 비트선(/BL)의 전압(bl, blb)이 정전압원으로부터 공급되는 전압 Vread/2로 프리차지된다.
다음으로, 비트선(BL) 및 레퍼런스 측의 비트선(/BL)의 프리차지가 완료된 후, 프리차지용 회로(90)의 제어 단자(pfy)에 인가하고 있는 프리차지를 위한 제어 전압을 오프로 한다.
다음으로, 기입 워드선(WWL1)-기입 워드선(WWL2) 사이에, 판독용의 전압 Vread를 인가한다. 예를 들어, 기입 워드선(WWL1)의 전압(read)을 Vread로 하고, 기입 워드선(WWL2)의 전압을 O으로 한다.
다음으로, 워드선(WL)에, 선택용 트랜지스터를 온하기 위한 제어 전압을 인가한다(wl). 이에 따라, 선택용 트랜지스터는 온 상태로 되고, 비트선(BL)의 전압(bl)이 2개의 MTJ 소자(MTJ1, MTJ2)의 접속 노드의 전압으로 된다. 레퍼런스 측의 비트선(/BL)의 전압은 전압 Vread/2 그대로이다.
또한, 도 13에서는, 데이터 "0", 즉 MTJ 소자(MTJ1)가 고저항의 상태이고 MTJ 소자(MTJ2)가 저저항의 상태인 경우를 상정하고 있고, 비트선(BL)의 전압(bl)은 전압 Vread/2보다도 낮아져 있다. 데이터 "1", 즉 MTJ 소자(MTJ1)가 저저항의 상태이고 MTJ 소자(MTJ2)가 고저항의 상태인 경우에는, 비트선(BL)의 전압(bl)은 전압 Vread/2보다도 높아진다.
다음으로, 판독 워드선(WWL1) 및 워드선(WL)의 전압(read, wl)을 유지한 상태에서, 센스 앰플리파이어(84)의 Nch 트랜지스터 및 Pch 트랜지스터를 차례로 온으로 한다. 이에 따라, 비트선(BL)과 레퍼런스 측의 비트선(/BL)에서, 전압이 높은 쪽의 신호선의 전압이 전원 전압(Vdd)까지 인상되고, 전압이 낮은 쪽의 신호선 의 전압이 접지 전위까지 인하된다. 따라서, 비트선(BL)의 전압과 레퍼런스 측의 비트선(/BL)의 전압의 고저를 용이하게 검출할 수 있고, 메모리 셀에 기억된 정보를 판독할 수 있다.
1T2MTJ형의 자기 메모리 장치에서는, 상술한 바와 같이, 판독 마진을 확대할 수 있기 때문에, MTJ 소자의 특성에 편차가 있어도 안정적으로 판독을 행할 수 있다.
다음으로, 본 실시예에 의한 자기 메모리 장치의 제조 방법에 대해서 도 14 내지 도 17을 사용하여 설명한다.
도 14 내지 도 17은 본 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 도 14는 도 1의 B-B'선 단면에 따른 공정 단면도이고, 도 15 내지 도 17은 도 1의 A-A'선 단면에 따른 공정 단면도이다.
우선, 실리콘 기판(10)에, 예를 들어 STI(Shallow Trench Isolation)법에 의해, 소자 분리막(12)을 형성한다. 이 때, 소자 분리막(12)에 의해 획정되는 활성 영역은 T자형의 형상으로 한다(도 1 참조).
다음으로, 소자 분리막(12)에 의해 획정된 활성 영역에, 통상의 MOS 트랜지스터의 형성 방법과 동일한 방법으로 하여, 게이트 전극(14) 및 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터를 형성한다(도 14의 (a), 도 15의 (a)). 또한, 선택용 트랜지스터는 각 활성 영역에 각각 2개씩 형성된다. 또한, 게이트 전극(14)은 지면(紙面) 수직 방향으로 연장하여 형성되고, 도 1에 나타낸 바와 같이, 복수의 선택용 트랜지스터의 게이트 전극(14)을 겸하는 판독 워드선(WL)을 구성한 다.
다음으로, 선택용 트랜지스터가 형성된 실리콘 기판(10) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(20)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(20)에, 소스/드레인 영역(16)에 이르는 콘택트 홀(22)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 배리어 메탈로서의 질화티탄막 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백 또는 폴리시백하고, 콘택트 홀(22)에 매립되어 소스/드레인 영역(16)에 전기적으로 접속된 콘택트 플러그(24)를 형성한다(도 14의 (b), 도 15의 (b)).
다음으로, 콘택트 플러그(24)가 매립된 층간절연막(20) 상에 도전막을 퇴적하여 패터닝하고, 콘택트 플러그(24)를 통하여 소스/드레인 영역(16)에 전기적으로 접속된 비트선(26)을 형성한다. 또한, 비트선(26)(BL)은, 도 1에 나타낸 바와 같이, 워드선(WL)과 교차되는 방향으로 연장하여 형성된다.
다음으로, 비트선(26)이 형성된 층간절연막(20) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(28)을 형성한다(도 14의 (c), 도 15의 (c)).
다음으로, 포토리소그래피 및 에칭에 의해, 층간절연막(28)에, 기입 워드선을 매립하기 위한 배선 홈(30)을 형성한다(도 15의 (d)).
다음으로, 예를 들어 스퍼터링법에 의해 Ta막(32) 및 NiFe막(34)을, 예를 들 어 전해 도금법에 의해 Cu막(36)을, 각각 퇴적한 후, 이들 도전막을 CMP법에 의해 평탄화하고, 배선 홈(30) 내에 매립된 기입 워드선(38)을 형성한다(도 3, 도 16의 (a)). 또한, 기입 워드선(38)(WWL)은, 도 1에 나타낸 바와 같이, 워드선(WL)의 연장 방향과 평행한 방향으로 연장하여 형성된다.
다음으로, 기입 워드선(38)이 매립된 층간절연막(28) 상에, 예를 들어 스퍼터링법에 의해, 예를 들어 Ta막으로 이루어지는 하부 전극층(40)과, 예를 들어 PtMn으로 이루어지는 반강자성층(42)과, 예를 들어 CoFe로 이루어지는 고정 자화층(44)과, 예를 들어 알루미나로 이루어지는 터널 절연막(46)과, 예를 들어 CoFe로 이루어지는 자유 자화층(48)과, 예를 들어 Ta막으로 이루어지는 캡층(50)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 캡층(50), 자유 자화층(48), 터널 절연막(46), 고정 자화층(44), 반강자성층(42) 및 하부 전극층(40)을 패터닝하고, 기입 워드선(38)에 접속된 MTJ 소자(52)를 형성한다(도 3, 도 16의 (b)). 여기서, 캡층(50) 및 하부 전극층(40)의 패터닝에는 예를 들어, Cl2/Ar계의 에칭 가스를 사용하고, 자유 자화층(48), 터널 절연막(46), 고정 자화층(44) 및 반강자성층(42)의 패터닝에는 예를 들어, CO/NH3계의 에칭 가스를 사용한다.
다음으로, MTJ 소자(52)가 형성된 층간절연막(28) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, 이 실리콘 산화막을 CMP법에 의해 MTJ 소자(52)가 노출될 때까지 평탄화하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층 간절연막(54)을 형성한다(도 16의 (c)).
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(54, 28, 20)에, 소스/드레인 영역(18)에 이르는 콘택트 홀(56)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 배리어 메탈로서의 질화티탄막 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백 또는 폴리시백하고, 콘택트 홀(46)에 매립되어 소스/드레인 영역(18)에 전기적으로 접속된 콘택트 플러그(58)를 형성한다(도 17의 (a)).
다음으로, MTJ 소자(52) 및 콘택트 플러그(58)가 매립된 층간절연막(54) 상에, 예를 들어 스퍼터링법에 의해 Ta막을 퇴적하여 패터닝한다. 이에 따라, Ta막으로 이루어지고, 콘택트 플러그(58)를 통하여 소스/드레인 영역(18)에 전기적으로 접속되며, 콘택트 플러그(58)에 인접하는 2개의 MTJ 소자(52)를 병렬로 접속하는 상부 전극층(60)을 형성한다(도 17의 (b)). 여기서, 상부 전극층(60)의 패터닝에는, 예를 들어 Cl2/Ar계의 에칭 가스를 사용한다.
다음으로, 상부 전극층(60)이 형성된 층간절연막(54) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(62)을 형성한다.
다음으로, 층간절연막(62) 상에 도전막을 퇴적하여 패터닝하고, 디짓선(64)(DL)을 형성한다(도 17의 (c)). 디짓선(64)은, 도 1에 나타낸 바와 같이, 비트선(BL) 사이의 영역에, 비트선(BL)의 연장 방향과 평행한 방향으로 연장하여 형성된다.
이 후, 필요에 따라 상층의 배선층 등을 형성하여, 본 실시예에 의한 자기 메모리 장치를 완성한다.
이와 같이, 본 실시예에 의하면, 직렬 접속된 2개의 자기 저항 효과 소자와, 이들 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀을 구성하고, 선택용 트랜지스터를 통하여 제 1 자기 저항 효과 소자와 제 2 자기 저항 효과 소자의 접속 노드에 접속된 비트선으로 출력되는 접속 노드의 전압에 의거하여, 자기 저항 효과 소자에 기억된 기억 정보를 판독하기 때문에, 커런트 센스 방식을 사용한 종래의 자기 메모리 장치와 비교하여, 집적화가 용이하다.
또한, 메모리 셀로의 정보의 기입 시에, 2개의 기입 워드선에 흐르는 기입 전류의 방향에 의해 기억할 정보를 전환하기 때문에, 디짓선에 흐르는 기입 전류를 전환하는 경우와 비교하여, 안정적이고 확실하게 2개의 자기 저항 효과 소자에 상보적인 저항 상태를 기입할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 자기 메모리 장치 및 그 기입 방법에 대해서 도 18 내지 도 25를 사용하여 설명한다. 또한, 도 1 내지 도 17에 나타낸 제 1 실시예에 의한 자기 메모리 장치 및 그 기입 방법과 동일한 구성요소에는 동일한 부호를 부여하고 설명을 생략 또는 간결하게 한다.
우선, 본 실시예에 의한 자기 메모리 장치의 구조에 대해서 도 18 내지 도 20을 사용하여 설명한다.
도 18은 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 평면도, 도 19는 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 개략 단면도, 도 20은 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 회로도이다. 또한, 도 19의 (a)는 도 18의 A-A'선 단면도이고, 도 19의 (b)는 도 18의 B-B'선 단면도이다.
실리콘 기판(10)에는, 실리콘 기판(10) 표면에 복수의 활성 영역을 획정하는 소자 분리막(12)이 형성되어 있다. 각각의 활성 영역은 X방향으로 긴 직사각형 형상을 갖고 있다. 이들 복수의 활성 영역은 서로 지그재그 격자 형상으로 배치되어 있다.
소자 분리막(12)이 형성된 실리콘 기판(10) 상에는, Y방향으로 연장되는 복수의 워드선(WL)이 형성되어 있다. 워드선(WL)은 각 활성 영역에, 각각 2개씩이 연장되고 있다. 워드선(WL)의 양측의 활성 영역에는, 소스/드레인 영역(16, 18)이 형성되어 있다. 이에 따라, 각 활성 영역에는, 워드선(WL)을 겸하는 게이트 전극(14)과 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터가 각각 2개씩 형성되어 있다. 하나의 활성 영역에 형성된 2개의 선택용 트랜지스터는 소스/드레인 영역(16)을 공용하고 있다.
선택용 트랜지스터가 형성된 실리콘 기판(10) 상에는, 층간절연막(20)이 형성되어 있다. 층간절연막(20)에는, X방향으로 연장되는 복수의 기입 워드선(38)(WWL)이 매립되어 있다. 기입 워드선(38)은, 도 18에 나타낸 바와 같이, 인접하는 2개의 기입 워드선(38)(WWL)에 의해 소자 영역을 사이에 끼우도록 배치되어 있다.
기입 워드선(38)이 매립된 층간절연막(20) 상에는, MTJ 소자(52)가 형성되어 있다. MTJ 소자(52)는, 도 18에 나타낸 바와 같이, 인접하는 2개의 워드선(14)(WL)에 의해 사이에 끼워진 영역의 기입 워드선(38)(WWL) 상에 각각 형성되어 있다.
MTJ 소자(52)가 형성된 영역 이외의 층간절연막(20) 상에는, 층간절연막(28)이 형성되어 있다. 층간절연막(28, 20)에는, 소스/드레인 영역(18)에 접속된 콘택트 플러그(58)가 매립되어 있다. 층간절연막(28) 상에는, 콘택트 플러그(58)를 사이에 두고 Y방향으로 인접하는 2개의 MTJ 소자(52)와 콘택트 플러그(58)를 전기적으로 접속하는 상부 전극층(60)이 형성되어 있다.
상부 전극층(60)이 형성된 층간절연막(28) 상에는, 층간절연막(54)이 형성되어 있다. 층간절연막(54) 상에는, Y방향으로 연장되는 복수의 디짓선(64)(DL)이 형성되어 있다. 디짓선(64)은 Y방향으로 나열되는 MTJ 소자(52) 위를 횡단하도록 형성되어 있다. 디짓선(64)(DL)이 연장되는 방향(Y방향)은 MTJ 소자(52)의 자화 반전 용이축 방향(장축 방향)과 평행하게 되어 있다.
디짓선(64)이 형성된 층간절연막(54) 상에는, 층간절연막(62)이 형성되어 있다. 층간절연막(62, 54, 28, 20)에는, 소스/드레인 영역(16)에 접속된 콘택트 플러그(24)가 매립되어 있다. 층간절연막(64) 상에는, X방향으로 연장하여 형성되고, 콘택트 플러그(24)를 통하여 소스/드레인 영역(16)에 전기적으로 접속된 복수의 비트선(26)(BL)이 형성되어 있다.
이와 같이, 본 실시예에 의한 자기 메모리 장치는, 1개의 메모리 셀이 1개의 선택용 트랜지스터와 2개의 MTJ 소자에 의해 구성되는 1T2MTJ형을 갖고 있는 점은 제 1 실시예에 의한 자기 메모리 장치와 동일하다. 본 실시예에 의한 자기 메모리 장치의 주된 특징은 기입 워드선(WWL)이 X방향으로 연장하여 형성되어, 또한 디짓선(DL)이 Y방향으로 연장하여 형성되어 있는 것이다. 이 점, 제 1 실시예에 의한 자기 메모리 장치에서는, 기입 워드선(WWL)이 Y방향으로 연장하여 형성되고, 디짓선(DL)이 X방향으로 연장하여 형성되어 있으며, 이들 배선의 연장 방향은 본 실시예에 의한 자기 메모리 장치와는 반대이다.
도 20은 본 실시예에 의한 자기 메모리 장치의 메모리 셀 어레이의 회로도이다. 도시한 바와 같이, 디짓선(DL)은 DL 구동 회로(92)에 접속되어 있다. 워드선(WL)은 워드선 구동 회로(94)에 접속되어 있다. 기입 워드선(WWL) 및 비트선(BL, /BL)의 한쪽의 단부에는, BL/WWL 구동 회로(96)가 접속되어 있다. BL/WWL 구동 회로(96)는 기입 시에 기입 워드선(WWL)에 기입 전류를 공급하는 기입 전류 발생 회로와, 판독 시에 기입 워드선(WWL)에 판독 전압을 인가하는 판독 전압 발생 회로와, 판독 시에 비트선(/BL)에 레퍼런스 전압을 인가하는 레퍼런스 전압 발생 회로를 포함한다.
비트선(BL, /BL)의 다른 쪽의 단부에는, 센스 앰플리파이어(84)가 접속되어 있다. 센스 앰플리파이어(84)에는, 인접하는 2개의 비트선(BL)이 각각 접속되어 있고, 비트선(BL, /BL)이 인접하여 센스 앰플리파이어에 입력되는 반환 비트선 구조로 되어 있다.
기입 워드선(WWL)의 다른 쪽의 단부에는, 기입 워드선(WWL1)과 기입 워드 선(WWL2)을 접속 또는 분리하기 위한 스위칭 소자(86)가 설치되어 있다.
또한, 본 실시예에 의한 자기 메모리 장치에서는, 제 1 메탈 배선이 기입 워드선(WWL), 제 2 메탈 배선이 디짓선(DL), 제 3 메탈 배선이 비트선(BL)으로 되고, 단위 메모리 셀의 면적은 4F×4F=16F2으로 된다.
다음으로, 본 실시예에 의한 자기 메모리 장치의 기입 방법에 대해서 도 21을 사용하여 설명한다. 도 21은 본 실시예에 의한 자기 메모리 장치의 기입 방법을 나타내는 도면이다.
본 실시예에 의한 자기 메모리 장치는, 제 1 실시예에 의한 자기 메모리 장치와 동일한 1T2MTJ형의 메모리 셀에 의해 구성되는 것이고, 기본적인 기입 수법은 제 1 실시예에 의한 자기 메모리 장치의 경우와 동일하다.
즉, 기입 워드선(WWL1, WWL2)에 흐르는 기입 전류에 의해 생기는 자계와 디짓선(DL)에 흐르는 기입 전류에 의해 생기는 자계의 합성 자계를, 하나의 메모리 셀에 포함되는 2개의 MTJ 소자에 각각 인가함으로써, 메모리 셀에 소정의 데이터를 기입한다. 한쪽의 MTJ 소자(MTJ1)에 접속된 기입 워드선(WWL1)과, 다른 쪽의 MTJ 소자(MTJ2)에 접속된 기입 워드선(WWL2)에는, 서로 반대 방향의 기입 전류를 흐르게 한다. 이에 따라, MTJ 소자(MTJ1, MTJ2)에는, 서로 상보적인 저항 상태를 기입할 수 있다. 또한, 기입하는 데이터는 기입 워드선(WWL1, WWL2)에 흐르는 기입 전류의 방향을 전환함으로써 설정된다.
본 실시예에 의한 자기 메모리 장치의 주된 특징으로서, 1개의 행 어드레스 (디짓선)와 복수의 열 어드레스(기입 워드선)를 선택하여, 복수의 메모리 셀로의 패럴렐 기입을 행할 수 있는 점을 들 수 있다. 이러한 기입·판독 시퀀스는 일반적인 메모리 장치에 적용되고 있고, 주변 회로나 기입 프로그램 등과의 정합성(整合性)이 우수하다.
도 21에 나타낸 회로에서, 공통의 워드선(WL3)에 접속된 메모리 셀(MC1, MC2)에 대해서, 메모리 셀(MC1)에 데이터 "0"을 기입하고, 메모리 셀(MC2)에 데이터 "1"을 기입하는 경우를 가정한다.
이 경우, 데이터 "0"을 기입하는 메모리 셀(MC1)에 접속되는 기입 워드선(WWL11)에는 도면 상측 방향으로 기입 전류를 흐르게 하고, 기입 워드선(WWL21)에는 도면 하측 방향으로 기입 전류를 흐르게 한다.
한편, 데이터 "1"을 기입하는 메모리 셀(MC2)에 접속되는 기입 워드선(WWL13)에는 도면 하측 방향으로 기입 전류를 흐르게 하고, 기입 워드선(WWL23)에는 도면 상측 방향으로 기입 전류를 흐르게 한다.
또한, 디짓선(DL2)에는, 도면 우측 방향으로 기입 전류를 흐르게 한다.
이와 같이 하여, 각 메모리 셀(MC1, MC2)에 접속된 기입 워드선(WWL1, WWL2)에 흐르는 기입 전류의 방향을 적절하게 변경함으로써, 공통의 워드선(WL)에 접속되는 복수의 메모리 셀(MC)에 임의의 데이터를 동시에 기입할 수 있다.
이 후, 행 어드레스를 인크레먼트하여 동일한 기입을 행하고, 메모리 셀 어레이 전체로의 데이터 기입을 행한다.
또한, 메모리 셀을 1개씩 차례로 기입하는 시리얼 기입에서는, 1개의 열 어드레스와 1개의 행 어드레스를 선택하고, 1개의 메모리 셀에 기입을 행한다. 다음의 기입 사이클에서는, 동일한 행 어드레스를 선택하고, 인크레먼트한 열 어드레스를 선택하여, 다음의 1개의 메모리 셀에 기입을 행한다. 동일한 행 어드레스에 대해서 모든 메모리 셀의 기입이 종료된 후, 행 어드레스를 인크레먼트하여 동일한 기입을 행하고, 메모리 셀 어레이 전체로의 데이터 기입을 행한다.
본 실시예에 의한 자기 메모리 장치의 판독 방법은 제 1 실시예에 의한 자기 메모리 장치의 판독 방법과 동일하다.
다음으로, 본 실시예에 의한 자기 메모리 장치의 제조 방법에 대해서 도 22 내지 도 25를 사용하여 설명한다.
도 22 내지 도 25는 본 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 도 22 및 도 23은 도 18의 A-A'선 단면에 따른 공정 단면도이고, 도 24 및 도 25는 도 18의 B-B'선 단면에 따른 공정 단면도이다.
우선, 실리콘 기판(10)에, 예를 들어 STI(Shallow Trench Isolation)법에 의해, 소자 분리막(12)을 형성한다. 이 때, 소자 분리막(12)에 의해 획정되는 활성 영역은 X방향으로 긴 직사각형 형상(I자형)으로 한다(도 18 참조).
다음으로, 소자 분리막(12)에 의해 획정된 활성 영역에, 통상의 MOS 트랜지스터의 형성 방법과 동일하게 하여, 게이트 전극(14) 및 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터를 형성한다(도 22의 (a), 도 24의 (a)). 또한, 선택용 트랜지스터는 각 활성 영역에 각각 2개씩 형성된다. 또한, 게이트 전극(14)은 지 면 수직 방향으로 연장하여 형성되고, 도 18에 나타낸 바와 같이, 복수의 선택용 트랜지스터의 게이트 전극(14)을 겸하는 판독 워드선(WL)을 구성한다.
다음으로, 선택용 트랜지스터가 형성된 실리콘 기판(10) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(20)을 형성한다.
다음으로, 포토리소그래피 및 에칭에 의해, 층간절연막(20)에, 기입 워드선을 매립하기 위한 배선 홈(30)을 형성한다.
다음으로, 예를 들어 스퍼터링법에 의해 Ta막 및 NiFe막을, 예를 들어 전해 도금법에 의해 Cu막을, 각각 퇴적한 후, 이들 도전막을 CMP법에 의해 평탄화하고, 배선 홈(30) 내에 매립된 기입 워드선(38)을 형성한다(도 22의 (b), 도 24의 (b), 도 3). 또한, 기입 워드선(38)(WWL)은, 도 18에 나타낸 바와 같이, 워드선(WL)의 연장 방향과 교차되는 방향으로 연장하여 형성된다.
다음으로, 기입 워드선(38)이 매립된 층간절연막(20) 상에, 예를 들어 스퍼터링법에 의해, 예를 들어 Ta막으로 이루어지는 하부 전극층과, 예를 들어 PtMn으로 이루어지는 반강자성층과, 예를 들어 CoFe로 이루어지는 고정 자화층과, 예를 들어 알루미나로 이루어지는 터널 절연막과, 예를 들어 CoFe로 이루어지는 자유 자화층과, 예를 들어 Ta막으로 이루어지는 캡층을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 캡층, 자유 자화층, 터널 절연막, 고정 자화층, 반강자성층 및 하부 전극층을 패터닝하고, 기입 워드선(38)에 접속된 MTJ 소자(52)를 형성한다(도 3 참조).
다음으로, MTJ 소자(52)가 형성된 층간절연막(28) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, 이 실리콘 산화막을 CMP법에 의해 MTJ 소자(52)가 노출될 때까지 평탄화하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간절연막(28)을 형성한다(도 22의 (c), 도 24의 (c)).
삭제
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(28, 20)에, 소스/드레인 영역(18)에 이르는 콘택트 홀(56)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 배리어 메탈로서의 질화티탄막 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백 또는 폴리시백하고, 콘택트 홀(56)에 매립되어 소스/드레인 영역(18)에 전기적으로 접속된 콘택트 플러그(58)를 형성한다(도 22의 (d), 도 24의 (d)).
다음으로, MTJ 소자(52) 및 콘택트 플러그(58)가 매립된 층간절연막(28) 상에, 예를 들어 스퍼터링법에 의해 Ta막을 퇴적하여 패터닝한다. 이에 따라, Ta막으로 이루어지고, 콘택트 플러그(58)를 통하여 소스/드레인 영역(18)에 전기적으로 접속되며, 콘택트 플러그(58)를 통하여 인접하는 2개의 MTJ 소자(52)를 병렬로 접속하는 상부 전극층(60)을 형성한다(도 23의 (a), 도 25의 (a)).
다음으로, 상부 전극층(60)이 형성된 층간절연막(28) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(54)을 형성한다.
다음으로, 층간절연막(54) 상에 도전막을 퇴적하여 패터닝하고, 디짓선(64)(DL)을 형성한다(도 23의 (b), 도 25의 (b)). 디짓선(64)은, 도 18에 나타낸 바와 같이, 워드선(WL) 사이의 영역에, 워드선(WL)의 연장 방향과 평행한 방향으로 연장하여 형성된다.
다음으로, 디짓선(64)이 형성된 층간절연막(54) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(62)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(62, 54, 28, 20)에, 소스/드레인 영역(16)에 이르는 콘택트 홀(22)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 배리어 메탈로서의 질화티탄막 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백 또는 폴리시백하고, 콘택트 홀(22)에 매립되어 소스/드레인 영역(16)에 전기적으로 접속된 콘택트 플러그(24)를 형성한다.
다음으로, 콘택트 플러그(24)가 매립된 층간절연막(62) 상에 도전막을 퇴적하여 패터닝하고, 콘택트 플러그(24)를 통하여 소스/드레인 영역(16)에 전기적으로 접속된 비트선(26)을 형성한다(도 23의 (c), 도 25의 (c)). 또한, 비트선(26)(BL)은, 도 18에 나타낸 바와 같이, 워드선(WL)과 교차되는 방향으로 연장하여 형성된다.
이 후, 필요에 따라 상층의 배선층 등을 형성하고, 본 실시예에 의한 자기 메모리 장치를 완성한다.
이와 같이, 본 실시예에 의하면, 직렬 접속된 2개의 자기 저항 효과 소자와, 이들 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀을 구성하고, 선택용 트랜지스터를 통하여 제 1 자기 저항 효과 소자와 제 2 자기 저항 효과 소자의 접속 노드에 접속된 비트선으로 출력되는 접속 노드의 전압에 의거하여, 자기 저항 효과 소자에 기억된 기억 정보를 판독하기 때문에, 커런트 센스 방식을 사용한 종래의 자기 메모리 장치와 비교하여, 집적화가 용이하다.
또한, 메모리 셀로의 정보의 기입 시에, 2개의 기입 워드선에 흐르는 기입 전류의 방향에 의해 기억할 정보를 전환하기 때문에, 디짓선에 흐르는 기입 전류를 전환하는 경우와 비교하여, 안정적이고 확실하게 2개의 자기 저항 효과 소자에 상보적인 저항 상태를 기입할 수 있다.
또한, 본 실시예에 의한 자기 메모리 장치에서는, 워드선과 디짓선이 평행하게 배치되고, 이들 신호선에 교차되도록 2개의 기입 워드선과 비트선이 평행하게 배치되어 있기 때문에, 1개의 행 어드레스(디짓선)와 복수의 열 어드레스(기입 워드선)를 선택하여, 복수의 메모리 셀로의 패럴렐 기입을 행할 수 있다. 이에 따라, 일반적인 주변 회로나 기입 프로그램 등의 정합성을 향상시킬 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 자기 메모리 장치 및 그 기입 방법에 대해서 도 26 내지 도 31을 사용하여 설명한다. 또한, 도 1 내지 도 25에 나타낸 제 1 및 제 2 실시예에 의한 자기 메모리 장치 및 그 기입 방법과 동일한 구성요소에는 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시예에서는, 도 20의 회로 구성을 실현하기 위한 다른 자기 메모리 장 치의 구조 및 그 제조 방법에 대해서 설명한다. 본 실시예에 의한 자기 메모리 장치의 기입 방법 및 판독 방법은 제 2 실시예에 의한 자기 메모리 장치와 동일하다.
우선, 본 실시예에 의한 자기 메모리 장치의 구조에 대해서 도 26 및 도 27을 사용하여 설명한다.
도 26은 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 평면도, 도 27은 본 실시예에 의한 자기 메모리 장치의 구조를 나타내는 개략 단면도이다. 또한, 도 27의 (a)는 도 26의 A-A'선 단면도이고, 도 27의 (b)는 도 26의 B-B'선 단면도이다.
실리콘 기판(10)에는, 실리콘 기판(10) 표면에 복수의 활성 영역을 획정하는 소자 분리막(12)이 형성되어 있다. 각각의 활성 영역은, 도 26에 나타낸 바와 같이, V자형으로 굴곡진 가늘고 긴 형상을 갖고 있다. 이들 복수의 활성 영역은 서로 지그재그 격자 형상으로 배치되어 있다.
소자 분리막(12)이 형성된 실리콘 기판(10) 상에는, Y방향으로 연장되는 복수의 워드선(WL)이 형성되어 있다. 워드선(WL)은 각 활성 영역에, 각각 2개씩이 연장되어 있다. 워드선(WL)의 양측의 활성 영역에는, 소스/드레인 영역(16, 18)이 형성되어 있다. 이에 따라, 각 활성 영역에는, 워드선(WL)을 겸하는 게이트 전극(14)과 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터가 각각 2개씩 형성되어 있다. 하나의 활성 영역에 형성된 2개의 선택용 트랜지스터는 소스/드레인 영역(16)을 공용하고 있다.
선택용 트랜지스터가 형성된 실리콘 기판(10) 상에는, 층간절연막(20)이 형 성되어 있다. 층간절연막(20)에는, 활성 영역의 콘택트부에 형성된 소스/드레인 영역(16)에 접속된 콘택트 플러그(24)가 매립되어 있다. 층간절연막(20) 상에는, X방향으로 연장하여 형성되고, 콘택트 플러그(24)를 통하여 소스/드레인 영역(16)에 전기적으로 접속된 복수의 비트선(26)(BL)이 형성되어 있다. 비트선(26)은 V자형의 활성 영역의 하단부를 횡단하도록 형성되어 있고, 이 부위에서 소스/드레인 영역(16)에 접속되어 있다.
비트선(26)이 형성된 층간절연막(20) 상에는, 층간절연막(28)이 형성되어 있다. 층간절연막(28)에는, X방향으로 연장되는 복수의 기입 워드선(38)(WWL)이 매립되어 있다.
기입 워드선(38)이 매립된 층간절연막(28) 상에는, MTJ 소자(52)가 형성되어 있다.
MTJ 소자(52)가 형성된 영역 이외의 층간절연막(28) 상에는, 층간절연막(54)이 형성되어 있다. 층간절연막(54, 28, 20)에는, 소스/드레인 영역(18)에 접속된 콘택트 플러그(58)가 매립되어 있다. 층간절연막(54) 상에는, 콘택트 플러그(58)를 사이에 두고 Y방향으로 인접하는 2개의 MTJ 소자(52)와 콘택트 플러그(58)를 전기적으로 접속하는 상부 전극층(60)이 형성되어 있다.
상부 전극층(60)이 형성된 층간절연막(54) 상에는, 층간절연막(62)이 형성되어 있다. 층간절연막(62) 상에는, Y방향으로 연장되는 복수의 디짓선(64)(DL)이 형성되어 있다. 디짓선(64)은 Y방향으로 나열되는 MTJ 소자(52) 위를 횡단하도록 형성되어 있다. 디짓선(64)(DL)이 연장되는 방향(Y방향)은 MTJ 소자(52)의 자화 반전 용이축 방향(장축 방향)과 평행하게 되어 있다.
이와 같이, 본 실시예에 의한 자기 메모리 장치는 도 18에 나타낸 제 2 실시예에 의한 자기 메모리 장치에서, 비트선 콘택트(콘택트 플러그(24))의 위치를 Y방향으로 어긋나게 하고, 콘택트 플러그(24)와 콘택트 플러그(58)가 X방향을 따라 나열되어 배치되지 않도록 하고 있는 점에 주된 특징이 있다. 이러한 배치를 실현하기 위해, 본 실시예에 의한 자기 메모리 장치에서는, 소자 영역을 V자형으로 하고 있다.
이와 같이 하여 자기 메모리 장치를 구성함으로써, 비트선(26)과 상부 전극층(60) 및 콘택트 플러그(58)가 평면적으로 겹치지 않고, 비트선(26)을 상부 전극층(60)보다도 하층 측에 형성할 수 있다. 따라서, 제 2 실시예에 의한 자기 메모리 장치와 비교하여 비트선 콘택트 홀(콘택트 플러그(24))이 얕아지고, 제조가 용이해지는 동시에 콘택트 저항을 저감할 수 있다.
또한, 콘택트 플러그(24)와 콘택트 플러그(58)의 간격이 넓어지기 때문에, 워드선(WL)을, 비트선 콘택트(콘택트 플러그(24)) 부근에서, 비트선 콘택트를 피하도록 굴곡시킬 수 있다(도 26 참조). 이에 따라, 워드선(WL) 및 디짓선(DL)의 피치를 좁힐 수 있고, 제 2 실시예에 의한 자기 메모리 장치보다도 고집적화를 도모할 수 있다. 구체적으로는, 디짓선(DL)을 약 3F의 피치로 수용할 수 있고, 단위 메모리 셀의 면적을 3F×4F=12F2까지 축소할 수 있다.
다음으로, 본 실시예에 의한 자기 메모리 장치의 제조 방법에 대해서 도 28 내지 도 31을 사용하여 설명한다.
도 28 내지 도 31은 본 실시예에 의한 자기 메모리 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 도 28 및 도 29는 도 26의 A-A'선 단면에 따른 공정 단면도이고, 도 30 및 도 31은 도 26의 B-B'선 단면에 따른 공정 단면도이다.
우선, 실리콘 기판(10)에, 예를 들어 STI(Shallow Trench Isolation)법에 의해, 소자 분리막(12)을 형성한다. 이 때, 소자 분리막(12)에 의해 획정되는 활성 영역은 Y방향으로 굴곡진 V자형으로 한다(도 26 참조).
다음으로, 소자 분리막(12)에 의해 획정된 활성 영역에, 통상의 MOS 트랜지스터의 형성 방법과 동일하게 하여, 게이트 전극(14) 및 소스/드레인 영역(16, 18)을 갖는 선택용 트랜지스터를 형성한다(도 28의 (a), 도 30의 (a)). 또한, 선택용 트랜지스터는 각 활성 영역에 각각 2개씩 형성된다. 또한, 게이트 전극(14)은 지면 수직 방향으로 연장하여 형성되고, 도 26에 나타낸 바와 같이, 복수의 선택용 트랜지스터의 게이트 전극(14)을 겸하는 판독 워드선(WL)을 구성한다.
다음으로, 선택용 트랜지스터가 형성된 실리콘 기판(10) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(20)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(20)에, 소스/드레인 영역(16)에 이르는 콘택트 홀(22)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 배리어 메탈로서의 질화티탄막 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백 또는 폴리시백하고, 콘택트 홀(22)에 매 립되어 소스/드레인 영역(16)에 전기적으로 접속된 콘택트 플러그(24)를 형성한다.
다음으로, 콘택트 플러그(24)가 매립된 층간절연막(20) 상에 도전막을 퇴적하여 패터닝하고, 콘택트 플러그(24)를 통하여 소스/드레인 영역(16)에 전기적으로 접속된 비트선(26)을 형성한다(도 28의 (b), 도 30의 (b)). 또한, 비트선(26)(BL)은, 도 26에 나타낸 바와 같이, 워드선(WL)과 교차되는 방향으로 연장하여 형성된다.
다음으로, 비트선(26)이 형성된 층간절연막(20) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(28)을 형성한다.
다음으로, 포토리소그래피 및 에칭에 의해, 층간절연막(28)에, 기입 워드선을 매립하기 위한 배선 홈(30)을 형성한다.
다음으로, 예를 들어 스퍼터링법에 의해 Ta막 및 NiFe막을, 예를 들어 전해 도금법에 의해 Cu막을, 각각 퇴적한 후, 이들 도전막을 CMP법에 의해 평탄화하고, 배선 홈(30) 내에 매립된 기입 워드선(38)을 형성한다(도 28의 (c), 도 30의 (c), 도 3). 또한, 기입 워드선(38)(WWL)은, 도 26에 나타낸 바와 같이, 워드선(WL)의 연장 방향에 대하여 수직 방향으로 연장하여 형성된다.
다음으로, 기입 워드선(38)이 매립된 층간절연막(28) 상에, 예를 들어 스퍼터링법에 의해, 예를 들어 Ta막으로 이루어지는 하부 전극층과, 예를 들어 PtMn으로 이루어지는 반강자성층과, 예를 들어 CoFe로 이루어지는 고정 자화층과, 예를 들어 알루미나로 이루어지는 터널 절연막과, 예를 들어 CoFe로 이루어지는 자유 자 화층과, 예를 들어 Ta막으로 이루어지는 캡층을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 캡층, 자유 자화층, 터널 절연막, 고정 자화층, 반강자성층 및 하부 전극층을 패터닝하고, 기입 워드선(38)에 접속된 MTJ 소자(52)을 형성한다(도 29의 (a), 도 31의 (a), 도 3).
다음으로, MTJ 소자(52)가 형성된 층간절연막(28) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, 이 실리콘 산화막을 CMP법에 의해 MTJ 소자(52)가 노출될 때까지 평탄화하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간절연막(54)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(54, 28, 20)에, 소스/드레인 영역(18)에 이르는 콘택트 홀(56)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 배리어 메탈로서의 질화티탄막 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백 또는 폴리시백하고, 콘택트 홀(46)에 매립되어 소스/드레인 영역(18)에 전기적으로 접속된 콘택트 플러그(58)를 형성한다.
다음으로, MTJ 소자(52) 및 콘택트 플러그(58)가 매립된 층간절연막(54) 상에, 예를 들어 스퍼터링법에 의해 Ta막을 퇴적하여 패터닝한다. 이에 따라, Ta막으로 이루어지고, 콘택트 플러그(58)를 통하여 소스/드레인 영역(18)에 전기적으로 접속되며, 콘택트 플러그(58)를 통하여 인접하는 2개의 MTJ 소자(52)를 병렬로 접속하는 상부 전극층(60)을 형성한다(도 29의 (b), 도 31의 (b)).
다음으로, 상부 전극층(60)이 형성된 층간절연막(54) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 이 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(62)을 형성한다.
다음으로, 층간절연막(62) 상에 도전막을 퇴적하여 패터닝하고, 디짓선(64)(DL)을 형성한다(도 29의 (c), 도 31의 (c)). 디짓선(DL)은, 도 26에 나타낸 바와 같이, 워드선(WL) 사이의 영역에, 워드선(WL)의 연장 방향과 평행한 방향으로 연장하여 형성된다.
이 후, 필요에 따라 상층의 배선층 등을 형성하고, 본 실시예에 의한 자기 메모리 장치를 완성한다.
이와 같이, 본 실시예에 의하면, 상기 제 2 실시예에 의한 자기 메모리 장치에서, 소자 영역을 V자형 형상으로 하여 비트선 콘택트를 어긋나게 배치하기 때문에, 제 2 실시예에 의한 자기 메모리 장치와 비교하여 비트선 콘택트 홀을 얕게 할 수 있고, 제조를 용이하게 할 수 있다. 또한, 비트선 콘택트의 콘택트 저항을 저감할 수 있다. 또한, 이에 따라, 디짓선의 피치를 좁힐 수 있고, 제 2 실시예에 의한 자기 메모리 장치보다도 고집적화를 도모할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한하지 않고 다양한 변형이 가능하다.
예를 들어, 상기 실시예에서는, 본 발명을 MTJ 소자를 사용한 자기 메모리 장치에 적용한 경우에 대해서 나타냈지만, 본 발명은 자성층 사이의 스핀의 관계에 의거하는 저항 변화를 이용한 자기 저항 효과 소자를 사용한 1T2MTJ형의 자기 메모리 장치에 널리 적용할 수 있다. 예를 들어, 2개의 자성층이 도전성의 비자성층을 통하여 적층된 자기 저항 효과 소자를 사용한 자기 메모리 장치에도 적용 가능하 다.
본 발명에 의한 자기 메모리 장치 및 그 기입 방법은 1T2MTJ형의 자기 메모리 장치에서, 자기 저항 효과 소자의 특성 편차에 대한 충분한 판독 마진을 확보하고, 기입 동작 시의 노이즈에 대한 내성이나 확실성을 향상할 수 있는 것이며, 자기 메모리 장치의 신뢰성을 향상시킬 뿐만 아니라 매우 유용하다.
Claims (8)
- 제 1 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자의 한쪽의 단부(端部)에 한쪽의 단부가 접속된 제 2 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자와 상기 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 1 신호선과, 상기 제 1 방향으로 연장되고, 상기 제 2 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 2 신호선과, 상기 제 1 방향과 교차되는 제 2 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자가 형성된 영역에서 상기 제 1 신호선과 교차되고, 상기 제 2 자기 저항 효과 소자가 형성된 영역에서 상기 제 2 신호선과 교차되는 제 3 신호선을 갖고, 상기 제 1 자기 저항 효과 소자가 고저항 상태이고 상기 제 2 자기 저항 효과 소자가 저저항 상태인 제 1 기억 정보 또는 상기 제 1 자기 저항 효과 소자가 저저항 상태이고 상기 제 2 자기 저항 효과 소자가 고저항 상태인 제 2 기억 정보를 기억하는 자기 메모리 장치의 기입 방법으로서,상기 제 1 신호선에 제 1 기입 전류를 흐르게 하고,상기 제 2 신호선에 상기 제 1 기입 전류와 반대 방향의 제 2 기입 전류를 흐르게 하고,상기 제 3 신호선에 제 3 기입 전류를 흐르게 하며,상기 제 1 및 상기 제 2 기입 전류를 흐르게 하는 방향에 의해, 상기 제 1 기억 정보 또는 상기 제 2 기억 정보를 기억시키는 것을 특징으로 하는 자기 메모리 장치의 기입 방법.
- 제 1 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자의 한쪽의 단부에 한쪽의 단부가 접속된 제 2 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자와 상기 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과, 제 1 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 1 신호선과, 상기 제 1 방향으로 연장되고, 상기 제 2 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 2 신호선과, 상기 제 1 방향과 교차되는 제 2 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자가 형성된 영역에서 상기 제 1 신호선과 교차되고, 상기 제 2 자기 저항 효과 소자가 형성된 영역에서 상기 제 2 신호선과 교차되는 제 3 신호선을 갖고, 상기 제 1 자기 저항 효과 소자가 고저항 상태이고 상기 제 2 자기 저항 효과 소자가 저저항 상태인 제 1 기억 정보 또는 상기 제 1 자기 저항 효과 소자가 저저항 상태이고 상기 제 2 자기 저항 효과 소자가 고저항 상태인 제 2 기억 정보를 기억하는 자기 메모리 장치의 기입 방법으로서,상기 메모리 셀에 상기 제 1 기억 정보를 기입할 때에는, 상기 제 1 신호선에 제 1 기입 전류를 흐르게 하고, 상기 제 2 신호선에 상기 제 1 기입 전류와 반대 방향의 제 2 기입 전류를 흐르게 하고, 상기 제 3 신호선에 제 3 기입 전류를 흐르게 함으로써, 상기 제 1 기입 전류에 의해 생기는 자계와 상기 제 3 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 1 자기 저항 효과 소자에 인가하고, 상기 제 2 기입 전류에 의해 생기는 자계와 상기 제 3 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 2 자기 저항 효과 소자에 인가하고,상기 메모리 셀에 상기 제 2 기억 정보를 기입할 때에는, 상기 제 1 신호선에 상기 제 1 기입 전류와 반대 방향의 제 4 기입 전류를 흐르게 하고, 상기 제 2 신호선에 상기 제 1 기입 전류와 동일한 방향의 제 5 기입 전류를 흐르게 하고, 상기 제 3 신호선에 상기 제 3 기입 전류와 동일한 방향의 제 6 기입 전류를 흐르게 함으로써, 상기 제 4 기입 전류에 의해 생기는 자계와 상기 제 6 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 1 자기 저항 효과 소자에 인가하고, 상기 제 5 기입 전류에 의해 생기는 자계와 상기 제 6 기입 전류에 의해 생기는 자계의 합성 자계를 상기 제 2 자기 저항 효과 소자에 인가하는 것을 특징으로 하는 자기 메모리 장치의 기입 방법.
- 제 2 항에 있어서,상기 자기 메모리 장치는 복수의 상기 메모리 셀과, 복수의 상기 메모리 셀의 각각에 접속되는 상기 제 1 신호선 및 상기 제 2 신호선을 각각 복수 갖고,복수의 상기 메모리 셀의 각각에 대해서, 상기 제 1 신호선 및 상기 제 2 신호선에 흐르는 상기 기입 전류의 방향을, 기입해야 할 기억 정보에 따라 개별적으로 설정함으로써, 복수의 상기 메모리 셀로의 기입을 동시에 행하는 것을 특징으로 하는 자기 메모리 장치의 기입 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 자기 메모리 장치는 상기 제 1 신호선 및 상기 제 2 신호선의 한쪽의 단부 측에 설치된 제 1 전류원과, 상기 제 1 신호선 및 상기 제 2 신호선의 다른 쪽의 단부 측에 설치된 제 2 전류원을 더 갖고,상기 제 1 전류원으로부터 상기 제 1 기입 전류 또는 상기 제 5 기입 전류를 공급하고, 상기 제 2 전류원으로부터 상기 제 2 기입 전류 또는 상기 제 4 기입 전류를 공급하는 것을 특징으로 하는 자기 메모리 장치의 기입 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 자기 메모리 장치는 상기 제 1 신호선 및 상기 제 2 신호선의 한쪽의 단부 측에 설치된 전류원과, 상기 제 1 신호선 및 상기 제 2 신호선의 다른 쪽의 단부 측에 설치되고, 상기 제 1 신호선 및 상기 제 2 신호선을 전기적으로 접속 또는 절단하기 위한 스위칭 소자를 더 갖고,기억 정보의 기입 시에, 상기 스위칭 소자에 의해 상기 제 1 신호선과 상기 제 2 신호선을 전기적으로 접속하고, 상기 제 1 신호선과 상기 제 2 신호선이 접속되어 이루어지는 전류 경로를 형성하고, 상기 전류원으로부터, 상기 제 1 신호선 또는 상기 제 2 신호선에, 상기 전류 경로를 흐르는 상기 기입 전류를 공급하는 것을 특징으로 하는 자기 메모리 장치의 기입 방법.
- 제 1 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자의 한쪽의 단부 에 한쪽의 단부가 접속된 제 2 자기 저항 효과 소자와, 상기 제 1 자기 저항 효과 소자와 상기 제 2 자기 저항 효과 소자의 접속 노드에 접속된 선택용 트랜지스터를 갖는 메모리 셀과,제 1 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 1 신호선과,상기 제 1 방향으로 연장되고, 상기 제 2 자기 저항 효과 소자의 다른 쪽의 단부에 접속된 제 2 신호선과,상기 제 1 방향과 교차되는 제 2 방향으로 연장되고, 상기 제 1 자기 저항 효과 소자가 형성된 영역에서 상기 제 1 신호선과 교차되고, 상기 제 2 자기 저항 효과 소자가 형성된 영역에서 상기 제 2 신호선과 교차되는 제 3 신호선과,상기 제 1 방향으로 연장되고, 상기 메모리 셀의 상기 접속 노드에 상기 선택용 트랜지스터를 통하여 접속된 판독용의 제 4 신호선과,상기 제 1 방향에 인접하여 형성된 다른 메모리 셀을 갖고,상기 메모리 셀 및 상기 다른 메모리 셀의 상기 선택용 트랜지스터는 1개의 소자 영역 상(上)에 형성되어 있고, 상기 메모리 셀 및 상기 다른 메모리 셀의 상기 선택용 트랜지스터와 상기 제 4 신호선을 접속하는 콘택트가 공용되고 있는 것을 특징으로 하는 자기 메모리 장치.
- 제 6 항에 있어서,상기 소자 영역은 상기 제 1 방향으로 긴 직사각형 형상을 갖는 것을 특징으 로 하는 자기 메모리 장치.
- 제 6 항에 있어서,상기 소자 영역은 상기 제 2 방향으로 굴곡진 V자형 형상을 갖는 것을 특징으로 하는 자기 메모리 장치.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2005/022639 WO2007066407A1 (ja) | 2005-12-09 | 2005-12-09 | 磁気メモリ装置及びその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080064896A KR20080064896A (ko) | 2008-07-09 |
| KR100949110B1 true KR100949110B1 (ko) | 2010-03-22 |
Family
ID=38122560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087012783A KR100949110B1 (ko) | 2005-12-09 | 2005-12-09 | 자기 메모리 장치 및 그 기입 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7613035B2 (ko) |
| JP (1) | JP4744532B2 (ko) |
| KR (1) | KR100949110B1 (ko) |
| WO (1) | WO2007066407A1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5502635B2 (ja) * | 2010-03-08 | 2014-05-28 | 株式会社東芝 | 半導体記憶装置 |
| US9406720B2 (en) | 2014-08-11 | 2016-08-02 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| US9349426B1 (en) * | 2015-06-17 | 2016-05-24 | Freescale Semiconductor, Inc. | Non-volatile random access memory (NVRAM) |
| US9558800B2 (en) * | 2015-06-30 | 2017-01-31 | Nxp Usa, Inc. | Non-volatile random access memory (NVRAM) |
| WO2019171872A1 (ja) | 2018-03-06 | 2019-09-12 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および撮像装置 |
| US12062713B2 (en) * | 2021-11-26 | 2024-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and forming method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001236781A (ja) | 1999-12-16 | 2001-08-31 | Toshiba Corp | 磁気メモリ装置 |
| JP2005071484A (ja) | 2003-08-25 | 2005-03-17 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473336B2 (en) | 1999-12-16 | 2002-10-29 | Kabushiki Kaisha Toshiba | Magnetic memory device |
| JP2001273758A (ja) | 2000-03-27 | 2001-10-05 | Sharp Corp | 磁気メモリ |
| JP3592282B2 (ja) * | 2001-10-01 | 2004-11-24 | キヤノン株式会社 | 磁気抵抗効果膜、およびそれを用いたメモリ |
| KR100457159B1 (ko) | 2001-12-26 | 2004-11-16 | 주식회사 하이닉스반도체 | 마그네틱 램 |
| JP2004030822A (ja) | 2002-06-27 | 2004-01-29 | Tdk Corp | 抵抗素子を用いたメモリ装置及びその製造方法 |
| JP2007311488A (ja) * | 2006-05-17 | 2007-11-29 | Toshiba Corp | 磁気記憶装置 |
| TWI449040B (zh) * | 2006-10-06 | 2014-08-11 | Crocus Technology Sa | 用於提供內容可定址的磁阻式隨機存取記憶體單元之系統及方法 |
-
2005
- 2005-12-09 JP JP2007549005A patent/JP4744532B2/ja not_active Expired - Fee Related
- 2005-12-09 WO PCT/JP2005/022639 patent/WO2007066407A1/ja active Application Filing
- 2005-12-09 KR KR1020087012783A patent/KR100949110B1/ko not_active IP Right Cessation
-
2008
- 2008-06-09 US US12/135,529 patent/US7613035B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001236781A (ja) | 1999-12-16 | 2001-08-31 | Toshiba Corp | 磁気メモリ装置 |
| JP2005071484A (ja) | 2003-08-25 | 2005-03-17 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7613035B2 (en) | 2009-11-03 |
| JP4744532B2 (ja) | 2011-08-10 |
| JPWO2007066407A1 (ja) | 2009-05-14 |
| US20080239796A1 (en) | 2008-10-02 |
| WO2007066407A1 (ja) | 2007-06-14 |
| KR20080064896A (ko) | 2008-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6280195B1 (ja) | 磁気メモリ | |
| US7755077B2 (en) | Semiconductor memory device | |
| US7548450B2 (en) | Magnetic memory device, method for writing magnetic memory device and method for reading magnetic memory device | |
| US8023305B2 (en) | High density planar magnetic domain wall memory apparatus | |
| US6421271B1 (en) | MRAM configuration | |
| JP5076361B2 (ja) | 半導体装置 | |
| KR100450794B1 (ko) | 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법 | |
| JP2001217398A (ja) | 強磁性トンネル接合素子を用いた記憶装置 | |
| US20080175041A1 (en) | Magnetic memory device, method for writing into magnetic memory device and method for reading magnetic memory device | |
| KR100949110B1 (ko) | 자기 메모리 장치 및 그 기입 방법 | |
| JP5141237B2 (ja) | 半導体記憶装置、その製造方法、書き込み方法及び読み出し方法 | |
| KR100499210B1 (ko) | 비휘발성 메모리 셀 장치를 구비하는 집적 메모리와 그제조 및 동작 방법 | |
| KR100558012B1 (ko) | 반도체 메모리 소자 | |
| KR100518703B1 (ko) | 다마신 프로세스를 이용한 자기 기억 장치 및 그 제조 방법 | |
| JP4823070B2 (ja) | 磁気メモリ装置及びその書き込み方法 | |
| US7061795B2 (en) | Magnetic random access memory device | |
| JP3850702B2 (ja) | 磁気抵抗メモリ装置及びその製造方法 | |
| JP2011114316A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140220 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150224 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160218 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170220 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |