JP2005071484A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
書き込み動作開始直後のタイミングで発生する電流ピークを抑制でき、書き込み動作マージンが大きく、信頼性の高い半導体集積回路装置を提供することを目的としている。
【解決手段】
定電流書き込み方式を採用したＭＲＡＭにおいて、第１の電源Ｖｃｃに接続された書き込み用の定電流回路１３−１，１３−２と、これに接続され且つ書き込み配線ＷＬ１，ＷＬ２を選択的に駆動するためのスイッチ回路群１２−１，１２−２を備え、書き込み電流の印加タイミングに先立って、このスイッチ回路群の両端の何れかのノードを定電流回路が接続された電源と上記スイッチ回路群の両端の何れかのノードを短絡させることを特徴とする。これによって、書き込み配線に流れる初期電流ピークを抑制できる。
【選択図】 図１

Description

本発明は、磁気抵抗（Magneto Resistive）効果を利用して“１”、“０”情報の記憶を行う素子構造を単体のメモリセルとして備え、このメモリセルをマトリクス状に集積・配置し、その周辺部にデコーダ回路及びセンス回路などの制御回路群を付与することで任意のビットへのランダムアクセスによる読み出し動作、あるいは書き込み動作を可能にした磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）等の半導体集積回路装置を実現する技術に関し、特に、書き込み動作の開始直後に発生する電流ピークの抑制回路方式に関する。

ＭＲＡＭは、磁気抵抗効果を利用して“１”または“０”情報を蓄積させることでメモリ動作をさせるデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、高速動作を兼ね備えたユニバーサルなメモリデバイスの候補の１つとして位置付けられ、各社で開発が始まっている。

磁気抵抗効果には、主にＧＭＲ（Giant Magneto Resistive）とＴＭＲ（Tunneling Magneto Resistive）の２つの効果が知られている。このうちＧＭＲは、２つの強磁性層に挟まれた導体の抵抗が上下の強磁性層のスピンの向きにより変化する効果を利用したものである。しかしながら、磁気抵抗値の変化の割合を示すＭＲ比が１０％程度と低いために、記憶情報の読み出し信号が小さく、読み出しマージンの確保がＭＲＡＭ実現の最大の難点であり、現時点では実用性が不十分と考えられている。

一方、ＴＭＲ効果を示す代表的な素子としては、２枚の強磁性層である金属に挟まれた絶縁膜からなる積層構造を持ち、スピン偏局トンネル効果による磁気抵抗の変化を利用したＭＴＪ（Magnetic Tunnel Junction）素子が知られている。ＭＴＪ素子は、具体的には、上下の強磁性層のスピンの向きが互いに平行な場合には、トンネル絶縁膜を介した２枚の磁性層間のトンネル確率が最大となり、その結果抵抗値が最小となる。これに対し、スピンの向きが互いに反平行な場合には、同トンネル確率が最小となることで抵抗値が最大となる。このような２つのスピン状態を実現するために、通常上記２枚の磁性体膜のうち何れか一方は、その磁化の向きが固定されており外部磁化の影響を受けないように設定されている。一般的に、この層はピン層と呼ばれている。他方の磁性体膜は、印加される磁界の向きにより、磁化の向きはピン層と平行あるいは反平行にプログラム可能となっている。こちらは、一般的にフリー層と呼ばれており、情報を蓄える役割を担っている。ＭＴＪ素子の場合、抵抗変化率としてのＭＲ比は、現在では５０％を超えるものも得られており、ＭＲＡＭ開発の主流になりつつある。

上記ＭＴＪ素子を用いたＭＲＡＭの書き込みは、上記フリー層の磁化の向きを反転させるため、それぞれのメモリセルに対して直交して通過するビット線とワード線に一定以上の電流を流し、発生する合成磁界の大きさによりフリー層の磁化の向きを制御することで行われる。

一方、読み出しに関しては、選択されたビットに相当するＭＴＪ素子における２枚の磁性膜間に電圧を印加し、これを流れる電流から抵抗値を読み取ることや、選択ＭＴＪ素子に定電流を流し、これにより発生する２枚の磁性層間の電圧を読み出すことなどで可能となる。

このようなＭＴＪ素子を用いたＭＲＡＭの一例としては、例えば非特許文献１に報告されている。さらに、上記ＭＲＡＭにおける書き込み回路の具体的な構成例について、非特許文献２などで報告されている。

図２４は、上記非特許文献２に記載されている書き込み回路の具体的な構成例を示している。これによれば、定電流書き込み方式を前提とし、且つ１つの定電流源（Current Source）に対して複数のセレクタ（Selector）回路を接続し、上記セレクタ回路をアドレス入力に従って選択的に動作させることで、書き込み対象セルに選択的に電流を印加することが可能となる。

しかしながら、このような方式においては、ノードＡあるいはノードＢに代表されるカレントソース出力線には、比較的大きな寄生容量が付随してしまう。その内訳は、主にカレントソースからの出力配線の寄生容量や複数個のセレクタ回路部の拡散容量などが考えられる。さらに、図２４に示したように、カレントソースであるＰＭＯＳトランジスタは常時導通状態にあるので、ノードＡあるいはノードＢは、スタンバイ状態でＰＭＯＳトランジスタのソース電位である電源電圧（Ｖｃｃ）に充電された状態となる。この状態でＭＲＡＭがアクティブ状態となり書き込み動作要求があると、外部入力されたアドレスに従って、特定の書き込み配線へ電流が印加される。この時、カレントソースの導入により選択メモリセルに必要以上の電流が流れないように制御しているにも拘わらず、上記比較的大きな寄生容量からの充電電流により、所定値以上の電流が流れる。特に、書き込み動作の開始直後のタイミングで大きな電流ピークが発生することになる。安定状態に達するとカレントソースでの電流制御の効果が現れるが、書き込み動作開始直後の電流ピークが大きいと、この書き込み配線に接続された全てのセルに対して誤書き込みを起こす要因となり得る。この問題は、ＭＲＡＭが高集積化され、セレクタ回路の繰り返し数が増加や、チップサイズ増大に伴うカレントソースからの出力配線の寄生容量の増大などにより今後ますます顕在化すると予測される。
ISSCC 2000 Digest of Technical Paper, p.128,"A 10ns Read and Write Non-Volatile Memory Array using a Magnetic Tunnel Junction and FET Switch in each Cell" 2002 Symposium on VLSI Circuits Digest of Technical Papers, p.156, "MRAM-Writing Circuitry to Compensate for Thermal-Variation of Magnetization-Reversal Current"

上記のように従来の半導体集積回路装置は、書き込み動作の開始直後のタイミングで大きな電流ピークが発生し、書き込み動作マージンが小さくなり、信頼性が低下するという問題があった。

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、書き込み動作開始直後のタイミングで発生する電流ピークを抑制でき、書き込み動作マージンが大きく、信頼性の高い半導体集積回路装置を提供することにある。

この発明の一態様によると、磁気抵抗効果を利用して情報を記憶するメモリセルがマトリクス状に配置されたメモリセルアレイと、第１の電位供給源に接続され、前記メモリセルアレイ中の各メモリセルへのデータの書き込みに使用される定電流回路と、前記定電流回路の出力を特定の書き込み配線に選択的に供給するためのスイッチ回路群と、書き込み動作が開始されるタイミングより前に、前記スイッチ回路群の両端のうち何れか一方を前記第１の電位供給源と異なる第２の電位供給源に接続する手段と、且つ書き込み動作が開始された直後にこれら２つの端子を短絡する手段とを備え、前記定電流回路の出力端子に接続された寄生容量からの電荷の流出、あるいは寄生容量への電荷の流入により発生する書き込み開始タイミングでの電流ピークを抑制する電流ピーク抑制機能を有する回路とを具備する半導体集積回路装置が提供される。

また、この発明の別の態様によると、磁気抵抗効果を利用して情報を記憶するメモリセルがマトリクス状に配置された複数のメモリセルブロックと、前記メモリセルブロック中の各メモリセルへのデータの書き込みに使用される定電流回路と、前記各メモリセルブロックにそれぞれ対応して設けられ、前記定電流回路の出力を特定の書き込み配線に選択的に接続するためのスイッチ回路群と、書き込み動作の開始タイミングでの電流ピークを抑制する電流ピーク抑制回路とを具備し、前記定電流回路は、隣接する２つのメモリセルブロックで共有される半導体集積回路装置が提供される。

さらに、この発明の別の態様によると、磁気抵抗効果を利用して情報を記憶するメモリセルがマトリクス状に配置された複数のメモリセルブロックと、前記メモリセルブロック中の各メモリセルへのデータの書き込みに使用される定電流回路と、前記各メモリセルブロックにそれぞれ対応して設けられ、前記定電流回路の出力を特定の書き込み配線に選択的に接続するためのスイッチ回路群と、書き込み動作の開始タイミングでの電流ピークを抑制する電流ピーク抑制回路とを具備し、前記定電流回路と前記電流ピーク抑制回路は、隣接する２つのメモリセルブロックで共有される半導体集積回路装置が提供される。

この発明の別の態様によると、磁気抵抗効果を利用して情報を記憶するメモリセルに情報を書き込むための書き込み配線群と、第１の電位供給源に接続され、前記メモリセルへのデータの書き込みに使用される定電流回路と、前記書き込み配線群の各々にそれぞれの一端が接続され、前記定電流回路の出力端にそれぞれの他端が並列に接続されるスイッチ回路群と、前記スイッチ回路群の前記一端が接続され、書き込み動作が開始されるタイミングより前に、前記スイッチ回路群の両端のうち何れか一方を前記第１の電位供給源と異なる電位の第２の電位供給源に接続し、書き込み動作が開始された直後に前記スイッチ回路群の両端を短絡する手段を備える電流ピーク抑制回路とを具備する半導体集積回路装置が提供される。

上記のような構成によれば、書き込み電流の印加タイミングに先立って、スイッチ回路群の両端の何れかのノードを定電流源が接続された電源と上記スイッチ回路群の両端の何れかのノードを短絡させることで、書き込み配線に流れる初期電流ピークを抑制できる。これによって、書き込み動作マージンを大きくでき、信頼性を向上できる。

この発明によれば、書き込み動作開始直後のタイミングで発生する電流ピークを抑制でき、書き込み動作マージンが大きく、信頼性の高い半導体集積回路装置が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係する主要コア部を抽出して示すブロック図である。本実施の形態では、中央に配置されたメモリセルアレイ１１に対して、その両端に書き込み配線ＷＬ１，ＷＬ２へ選択的に電流を印加するためのスイッチ回路群１２−１，１２−２が配置される。このスイッチ回路群１２−１，１２−２には、それぞれ定電流源１３−１，１３−２が接続されている。メモリセルアレイ１１の両端に定電流源１３−１，１３−２が配置されているのは、電流の向きの２方向化を可能とするためである。上記スイッチ回路群１２−１，１２−２中には、電流ピーク抑制回路１４−１，１４−２が内蔵されている。

図２は、上記図１に示したブロック図を、実際の書き込み動作時に使用する回路名で書き直したものである。図２では、図１に対応する回路部に同じ符号を付している。ＭＲＡＭにおいては、定常的な所定電流にて書き込み動作を実現しているので、本実施の形態では電流を流し出す回路をカレントソース（Current Source）、電流を流し込む回路をカレントシンク（Current Sink）と呼ぶことにする。図２に示した例では、カレントソースが定電流回路として作用し、カレントシンクが電流ピーク抑制回路としても機能することを意味する。また、各書き込み配線ＷＬ１，ＷＬ２に対して、セレクタスイッチ（Selector Switch）とカレントシンク（Current Sink）の２つの回路を配設した構成となる。

図３は、本第１の実施の形態に係るＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示している。チップ内には少なくとも１つの定電流制御電圧発生回路１５が配設され、この回路１５の出力がカレントソース１３−２に入力される。ここでは、定電流制御電圧発生回路１５とカレントソース１３−２がカレントミラー接続された回路を例示した。カレントソース１３−２の出力は、複数のセレクタスイッチ１２−２の共通ノードＮ１となり、所望の数のセレクタ素子（この場合はゲート端子に信号ＡＣＴが入力されたＮＭＯＳトランジスタ）１６へ供給される。このため、この共通ノードＮ１には、比較的大きな配線容量と、ＮＭＯＳトランジスタ１６の拡散容量により形成される寄生容量との合成容量である容量Ｃ１が接続された状態となる。この容量Ｃ１は、カレントソース１３−２により電源電圧（Ｖｃｃ）まで充電された状態にある。

一方、上記共通ノードＮ１は、上記セレクタスイッチ１２−２を介して書き込み配線ＷＬ２へ接続される。これらの各書き込み配線ＷＬ２には、ゲート端子に信号／ＡＣＴが入力されたＮＭＯＳトランジスタによるカレントシンク１７が接続されている。このカレントシンク１７は、電流ピーク抑制回路として働く。実際の書き込みにおいては、メモリセルアレイ１１の右端のカレントソース１２−２と図示しない左端のカレントシンク１４−１を同時に活性化することで定常電流を流す。

図４は、上記図３に示した回路の動作タイミングの一例を示している。カレントシンク１７のゲート信号である／ＡＣＴはスタンバイ状態で全て“High”状態にあることで書き込み配線を接地電位（Ｖｓｓ）へ初期設定する。一方、セレクタスイッチ１６のゲート信号には／ＡＣＴの反転信号であるＡＣＴが印加されることで全てのセレクタスイッチ１６は非導通状態となる。

外部から書き込み動作要求が入ると、アドレスに従って選択セルに接続される信号ＡＣＴｉならびに／ＡＣＴｉのみが遷移する。このとき、図４に示したように、信号／ＡＣＴｉの“High”から“Low”への遷移が、信号ＡＣＴｉの“Low”から“High”への遷移よりも所定のタイミングΔｔだけ遅らせている。メモリセルアレイ１１内の書き込み配線は、複数のメモリセルに接続されることから一定値以上の配線抵抗が存在する。加えて、メモリセルアレイ１１の左端には定常電流を流すためにカレントシンク１４−１が接続されることになるので、少なくとも「配線抵抗」分だけはメモリセルアレイ側の抵抗値が高くなる。このため、信号／ＡＣＴｉ，ＡＣＴｉに図４に示したようなタイミング差を設定することにより、寄生容量Ｃ１に溜まった電荷を信号／ＡＣＴｉがゲートに供給されるカレントシンクを介して放電させることが可能となる。そして、寄生容量Ｃ１の電荷が十分に接地電位Ｖｓｓ側へ放電されたタイミングで、信号／ＡＣＴｉを非導通制御（High→Low）してやれば、書き込み開始のタイミングで発生する電流ピークを低減できる。

図５は、上記図３に示した回路の別の動作タイミング例を示している。図４と異なるのは、信号／ＡＣＴにより全ての書き込み配線を、スタンバイ時に接地電位Ｖｓｓへ接続しない点にある。この場合には、図５に示すように、書き込み電流を印加する初期のタイミングで信号／ＡＣＴｉを正のパルス状に駆動することで、セレクタスイッチ１６とカレントシンク１７を同時に活性化する。この場合も寄生容量Ｃ１に溜まった電荷を、信号／ＡＣＴｉがゲートに供給されるカレントシンクを介して放電させることが可能となる。そして、寄生容量Ｃ１の電荷が十分に接地電位Ｖｓｓ側へ放電されたタイミングで、信号／ＡＣＴｉを非導通制御（パルス幅制御）してやれば、書き込み開始のタイミングで発生する電流ピークを低減できる。

［第２の実施の形態］
図６は、本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関するコア部のブロック図であり、上述した第１の実施の形態における図２に相当するものである。図６に示す回路が図２と異なるのは、カレントシンク１４−１，１４−２を分離独立させ、セレクタスイッチ１２−１，１２−２とカレントソース１３−１，１３−２の２つの回路を各書き込み配線ＷＬ１，ＷＬ２に対して配設した点にある。この回路では、カレントシンク１４−１，１４−２が定電流回路として作用し、カレントソース１３−１，１３−２が電流ピーク抑制回路としても機能する。他の基本的な構成は同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。

図７は、本第２の実施の形態に係るＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示している。定電流制御電圧発生回路１５がカレントシンク１４−２側に組み込まれている。カレントシンク１４−２の出力は、複数のセレクタスイッチ１２−２の共通ノードＮ２となり、所望の数のセレクタ素子（ゲート端子に信号ＡＣＴが入力されたＮＭＯＳトランジスタ）１６へ供給される。この共通ノードＮ２には、比較的大きな配線容量と、ＮＭＯＳトランジスタ１６の拡散容量により形成される寄生容量との合成容量である容量Ｃ１が接続された状態となる。この容量Ｃ１は、カレントシンク１４−２により接地電位（Ｖｓｓ）に放電された形となる。

また、上記共通ノードＮ２は、上記セレクタスイッチ１２−２を介して書き込み配線ＷＬ２へ接続される。これらの各書き込み配線ＷＬ２には、ゲート端子に信号／ＡＣＴが入力されたＮＭＯＳトランジスタによるカレントソース１８が接続されている。このカレントソース１８は、電流ピーク抑制回路として働く。実際の書き込みにおいては、メモリセルアレイ１１の右端のカレントシンク１４−２と図示しない左端のカレントソース１２−１を同時に活性化することで定常電流を流す。

図７に示す回路の動作タイミングは、上記図４ならびに図５に示したものと実質的に同じである。図４に示した動作タイミングでは、全ての書き込み配線ＷＬ１，ＷＬ２が電源電圧Ｖｃｃに充電されている以外、第１の実施の形態と同じである。書き込み動作の開始タイミングにおいて、寄生容量Ｃ１はカレントソースからの充電により電位上昇が起こり、その結果、書き込み配線への電流ピークを抑制可能となる。

もちろん、図５に示したようなタイミングで動作させても同様の効果が期待できる。

［第３の実施の形態］
図８は、本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係する主要コア部を抽出して示すブロック図である。隣接する２つのメモリセルブロック１１Ａ，１１Ｂで定電流回路１３を共有させることにより、チップサイズの抑制を意図した構成である。一般的に、ＭＲＡＭでは書き込み電流が数ｍＡオーダーと大きく、ＭＯＳトランジスタの飽和特性を利用した定電流回路でこれを実現した場合、ゲート幅は数１００μｍ程度が必要となる。このような、巨大なゲート幅を持つ定電流回路を単一のチップ内に複数搭載することは、チップサイズの増大やチップコストの上昇を招く。そこで、各メモリセルブロック１１Ａ，１１Ｂの両端に、スイッチ回路群１２−１Ａ，１２−２Ａ，１２−１Ｂ，１２−２Ｂ（各々が電流ピーク抑制回路１４−１Ａ，１４−２Ａ，１４−１Ｂ，１４−２Ｂを内蔵する）を配置し、隣接ブロックで定電流回路１３を共有することにより、チップサイズの増大を抑制することができる。

［第４の実施の形態］
図９は、本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係する主要コア部を抽出して示すブロック図であり、図１に相当するブロック図である。図９に示す回路が図１と異なるのは、電流ピーク抑制回路１４−１，１４−２をスイッチ回路群１２−１，１２−２から分離させた点にある。

図１０は、図９に示したブロック図を実際の書き込み動作時に使用する回路名で書き直したものである。図１０に示した例では、カレントソース１３−１，１３−２が定電流回路として作用し、カレントシンク１４−１，１４−２が電流ピーク抑制回路としても機能することを意味する。

図１１は、図１０に示したＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示す図である。チップ内には少なくとも１つの定電流制御電圧発生回路１５が配設され、この回路１５の出力がカレントソース１３−２に供給される。なお、本実施の形態においても、定電流制御電圧発生回路１５とカレントソース１３−２はカレントミラー接続されたものを例示した。カレントソース１３−２からの出力線には、寄生容量Ｃ１が付随しており、電源電圧（Ｖｃｃ）へ充電された状態となる。さらに、カレントソース１３−２からの出力線と、複数のセレクタスイッチ１２−２の共通ノードＮ３の間には、専用のスイッチ（図１１ではゲートに信号ＳＯＥＮＢＬが入力されるＮＭＯＳトランジスタを例に示す）を設けている。加えて、共有ノードＮ３には、カレントシンク１４−２として働くＮＭＯＳトランジスタ（ゲートに信号ＳＩＥＮＢＬが入力されるＮＭＯＳトランジスタ）も併せて接続されている。

上記図１１に示す回路の動作タイミングは、図１２に示すように、スタンバイ状態では、信号ＳＩＥＮＢＬのみ“High”に設定することで、共通ノードＮ３を接地電位（Ｖｓｓ）へセットする。この共通ノードＮ３には、比較的容量の大きな寄生容量Ｃ２が接続された状態である。この状態で、外部から書き込み動作要求が入ると、信号ＳＩＥＮＢＬが“High”から“Low”へ遷移すると同時に、信号ＳＯＥＮＢＬが“Low”から“High”へ遷移し、さらにアドレスに従って選択セルに接続される書き込み配線に供給されたセレクタスイッチ用の信号ＡＣＴｉが選択的に活性化される。この時、カレントソース１３−２側で電源電圧Ｖｃｃに充電された寄生容量Ｃ１とカレントシンク１４−２側で接地電位Ｖｓｓに放電された寄生容量Ｃ２との間で電荷分配が起こる。ここでのポイントは、寄生容量Ｃ１，Ｃ２の大小関係であり、これによりカレントソース１３−２の出力部の寄生容量Ｃ１に起因する電流ピークは、寄生容量Ｃ２に吸収される形となる。この結果、電流ピークの抑制が可能となる。

［第５の実施の形態］
図１３は、本発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関するコア部のブロック図であり、図１０に相当する図面である。この図１３に示す回路が図１０と異なるのは、電流ピーク抑制回路１４−１，１４−２がカレントソース、定電流回路１３−１，１３−２がカレントシンクで実現されることである。他の基本的な構成は同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。

図１４は、本第５の実施の形態に係るＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示している。定電流制御電圧発生回路１５はカレントシンク１３−２側に組み込まれた構成をとる。他の構成は、図１１に示した回路と同様である。

この回路の動作タイミングは、図１５に示す通りであり、寄生容量Ｃ２を含む共通ノードＮ３がスタンバイ状態で信号ＳＯＥＮＢＬにより電源電圧Ｖｃｃに充電され、寄生容量Ｃ１を含むカレントシンク１３−２の出力が接地電位Ｖｓｓに放電される。

このような構成であっても上述した第４の実施の形態と同様に、寄生容量Ｃ１とＣ２の間の電荷分配作用により、カレントソース１４−２の出力部の寄生容量に起因する電流ピークは、寄生容量Ｃ２に吸収される形となる。この結果、やはり電流ピークの抑制が可能となる。

［第６の実施の形態］
図１６は、本発明の第６の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関するコア部のブロック図である。この回路は、隣接する２つのメモリセルブロック１１Ａ，１１Ｂで定電流回路１３−２とピーク電流抑制回路１４−２の双方を共有することにより、チップサイズの大幅な抑制を意図した構成である。各メモリセルブロック１１Ａ，１１Ｂの両端には、スイッチ回路群１２−１Ａ，１２−２Ａ，１２−１Ｂ，１２−２Ｂのみ配置し、電流ピーク抑制回路１４−１Ａ，１４−２，１４−２Ｂと定電流回路１３−１Ａ，１３−２，１３−２Ｂをスイッチ回路群１２−１Ａ，１２−２Ａ，１２−１Ｂ，１２−２Ｂから分離させたことから、隣接ブロックで定電流回路と定電流回路とを共有することが可能となる。

以上のように、本発明の各実施の形態によれば、定電流書き込みを方式を採用したＭＲＡＭにおいて、書き込み電流を印加した直後に発生する電流ピークを低減させることができる。

特に、第１乃至第３の実施の形態では、第１の電源（第１の電位供給源）に接続された書き込み用の定電流回路と、これに接続され且つ書き込み配線を選択的に駆動するための複数の選択用のスイッチ回路群の書き込み配線側のノードを、書き込み電流印加のタイミングに先立って、定電流回路が接続された第１の電源と異なる電位の第２の電源（第２の電位供給源）に事前に接続させることで、電流ピークを抑制する。

また、第４乃至第６の実施の形態では、上記選択用のスイッチ回路群の共通ノードを、書き込み電流印加のタイミングに先立って、定電流回路が接続された第１の電源と異なる第２の電源に事前に接続させることで、同様に電流ピークを抑制する。加えて、このような電流ピーク抑制回路を、上記選択スイッチ内に備える場合は上記定電流回路を、上記選択用のスイッチ回路群内に設けない場合は上記定電流回路と電流ピーク抑制回路の双方を隣接する複数のメモリセルブロックで共有させることが可能となり、チップサイズの増大を抑制することもできる。以上のことから、書き込みマージンが大きく、高信頼性を有し、且つチップサイズの小さな高密度化が容易なＭＲＡＭを実現できる。

なお、本発明の第１乃至第６の実施形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）は、様々な装置に適用が可能である。これらの適用例のいくつかを図１７乃至図２３に示す。

（適用例１）
図１７はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１５０、及び受信機増幅器１６０などを含んでいる。図１７では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０を示している。

なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を磁気ランダムアクセスメモリに置き換えても良い。すなわち、２種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。

（適用例２）
図１８は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。

また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。

更に、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。

上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。

なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を磁気ランダムアクセスメモリに置き換えても良いし、更にＲＯＭ２２２も磁気ランダムアクセスメモリに置き換えることも可能である。

（適用例３）
図１９乃至図２３はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。

ＭＲＡＭカード本体４００には、ＭＲＡＭチップ４０１が内蔵されている。このカード本体４００には、ＭＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、ＭＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該ＭＲＡＭカードの携帯時にＭＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。このシャッター４０３は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。

図２０及び図２１はそれぞれ、上記ＭＲＡＭカードにデータを転写するための転写装置を示している。図２０はカード挿入型の転写装置の上面図、図２１はその断面図である。エンドユーザの使用する第２ＭＲＡＭカード４５０を、矢印で示すように転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。このストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカード４５０を位置合わせするための部材としても働く。第２ＭＲＡＭカード４５０が所定位置に配置されると、第１ＭＲＡＭデータ書き換え制御部から外部端子５３０に制御信号が供給され、第１ＭＲＡＭ５５０に記憶されたデータが第２ＭＲＡＭカード４５０に転写される。

図２２には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ５５０上に第２ＭＲＡＭカード４５０をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。

図２３には、スライド型の転写装置を示す。この転写装置は、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が矢印で示すように移動する。受け皿スライド５６０が破線の位置に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカード４５０を転写装置５００の内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード４５０の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。

なお、上記各実施の形態では、半導体集積回路装置として磁気ランダムアクセスメモリを例に取って説明したが、磁気ランダムアクセスメモリとロジック回路とを混載した半導体集積回路装置や、１チップ中にシステムを搭載するＳＯＣと呼ばれる半導体集積回路装置にも適用できるのは勿論である。

以上第１乃至第６の実施の形態と第１乃至第３の適用例を用いてこの発明の説明を行ったが、この発明は上記各実施の形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態と適用例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態や適用例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係する主要コア部を抽出して示すブロック図。 図１に示したブロック図を、実際の書き込み動作時に使用する回路名で書き直した図。 図１に示したＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示す図。 図３に示した電流ピーク抑制回路の動作タイミング図。 図３に示した電流ピーク抑制回路の別の動作タイミング図。 本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係するコア部を抽出して示すブロック図。 図６に示したＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示す図。 本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係するコア部を抽出して示すブロック図。 本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係する主要コア部を抽出して示すブロック図。 図９に示したブロック図を実際の書き込み動作時に使用する回路名で書き直した図。 図１０に示したＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示す図。 図１１に示した電流ピーク抑制回路の動作タイミング図。 本発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係するコア部を抽出して示すブロック図。 図１３に示したＭＲＡＭにおける電流ピーク抑制回路の具体的な回路構成例を示す図。 図１４に示した電流ピーク抑制回路の動作タイミング図。 本発明の第６の実施の形態に係る半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込みに関係するコア部を抽出して示すブロック図。 本発明の第１乃至第６の実施形態に係る半導体集積回路装置（ＭＲＡＭ）の適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。 本発明の第１乃至第６の実施形態に係る半導体集積回路装置（ＭＲＡＭ）の適用例２について説明するためのもので、携帯電話端末を示すブロック図。 本発明の第１乃至第１１の実施形態に係る半導体集積回路装置（ＭＲＡＭ）の適用例３について説明するためのもので、ＭＲＡＭをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す上面図。 ＭＲＡＭカードにデータを転写するための転写装置を示す平面図。 ＭＲＡＭカードにデータを転写するための転写装置を示す断面図。 ＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置を示す断面図。 ＭＲＡＭカードにデータを転写するための、スライド型の転写装置を示す断面図。 従来の半導体集積回路装置について説明するためのもので、ＭＲＡＭの書き込み回路の構成例を示す図。

符号の説明

１１…メモリセルアレイ、１１Ａ，１１Ｂ…メモリセルブロック、１２−１，１２−２…スイッチ回路群、１３−１，１３−２…定電流回路、１４−１，１４−２…電流ピーク抑制回路群、１５…定電流制御電圧抑制回路、１６…セレクタ素子（ＮＭＯＳトランジスタ）、１７…カレントシンク、１８…カレントソース、ＷＬ１，ＷＬ２…書き込み配線。

Claims (20)

1. 磁気抵抗効果を利用して情報を記憶するメモリセルがマトリクス状に配置されたメモリセルアレイと、
   第１の電位供給源に接続され、前記メモリセルアレイ中の各メモリセルへのデータの書き込みに使用される定電流回路と、
   前記定電流回路の出力を特定の書き込み配線に選択的に供給するためのスイッチ回路群と、書き込み動作が開始されるタイミングより前に、前記スイッチ回路群の両端のうち何れか一方を前記第１の電位供給源と異なる電位の第２の電位供給源に接続し、書き込み動作が開始された直後に前記スイッチ回路群の両端を短絡する手段とを備え、書き込み開始タイミングでの前記定電流回路の出力端子に接続された寄生容量からの電荷の流出、あるいは寄生容量への電荷の流入により発生する電流ピークを抑制する電流ピーク抑制回路と
   を具備することを特徴とする半導体集積回路装置。
2. 前記電流ピーク抑制回路は、各書き込み配線に接続されることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記電流ピーク抑制回路は、各書き込み配線に接続されたカレントシンクであることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記定電流回路はカレントソースであり、２つ以上の前記カレントシンクで共有されることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記各書き込み配線は、前記カレントシンクにより、スタンバイ時に接地電位に設定されることを特徴とする請求項３に記載の半導体集積回路装置。
6. 前記電流ピーク抑制回路は、各書き込み配線に接続されたカレントソースであることを特徴とする請求項２に記載の半導体集積回路装置。
7. 前記定電流回路はカレントシンクであり、２つ以上のカレントソースで共有されることを特徴とする請求項６に記載の半導体集積回路装置。
8. 前記各書き込み配線は、前記カレントソースにより、スタンバイ時に電源電位に設定されることを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記スイッチ回路群のうち、書き込み対象となるメモリセルに接続された書き込み配線に接続されたスイッチ素子と、前記電流ピーク抑制回路を構成する素子が、書き込み動作開始時において共に導通状態に設定される期間を有することを特徴とする請求項２に記載の半導体集積回路装置。
10. 前記電流ピーク抑制回路は、前記各書き込み配線に接続されたスイッチ回路群と専用のスイッチ素子を介して分離独立されることを特徴とする請求項１に記載の半導体集積回路装置。
11. 前記電流ピーク抑制回路は、複数の書き込み配線で共有されるカレントシンクであることを特徴とする請求項１０に記載の半導体集積回路装置。
12. 前記定電流回路はカレントソースであり、２つ以上の書き込み配線で共有されることを特徴とする請求項１１に記載の半導体集積回路装置。
13. 前記各書き込み配線は、前記カレントシンクにより、スタンバイ時に接地電位に設定されることを特徴とする請求項１２に記載の半導体集積回路装置。
14. 前記電流ピーク抑制回路は、各書き込み配線に接続されたカレントソースであることを特徴とする請求項１０に記載の半導体集積回路装置。
15. 前記定電流回路はカレントシンクであり、２つ以上の書き込み配線で共有されることを特徴とする請求項１４に記載の半導体集積回路装置。
16. 前記各書き込み配線は、前記カレントソースにより、スタンバイ時に電源電位に設定されることを特徴とする請求項１５に記載の半導体集積回路装置。
17. 前記電流ピーク抑制回路と各書き込み配線に接続された前記スイッチ回路群を分離するための専用のスイッチ素子は、前記電流ピーク抑制回路と排他的に導通あるいは非導通制御されることを特徴とする請求項１０に記載の半導体集積回路装置。
18. 磁気抵抗効果を利用して情報を記憶するメモリセルがマトリクス状に配置された複数のメモリセルブロックと、
    前記メモリセルブロック中の各メモリセルへのデータの書き込みに使用される定電流回路と、
    前記各メモリセルブロックにそれぞれ対応して設けられ、前記定電流回路の出力を特定の書き込み配線に選択的に接続するためのスイッチ回路群と、
    書き込み動作の開始タイミングでの電流ピークを抑制する電流ピーク抑制回路とを具備し、
    前記定電流回路は、隣接する２つのメモリセルブロックで共有されることを特徴とする半導体集積回路装置。
19. 磁気抵抗効果を利用して情報を記憶するメモリセルがマトリクス状に配置された複数のメモリセルブロックと、
    前記メモリセルブロック中の各メモリセルへのデータの書き込みに使用される定電流回路と、
    前記各メモリセルブロックにそれぞれ対応して設けられ、前記定電流回路の出力を特定の書き込み配線に選択的に接続するためのスイッチ回路群と、
    書き込み動作の開始タイミングでの電流ピークを抑制する電流ピーク抑制回路とを具備し、
    前記定電流回路と前記電流ピーク抑制回路は、隣接する２つのメモリセルブロックで共有されることを特徴とする半導体集積回路装置。
20. 磁気抵抗効果を利用して情報を記憶するメモリセルに情報を書き込むための書き込み配線群と、
    第１の電位供給源に接続され、前記メモリセルへのデータの書き込みに使用される定電流回路と、
    前記書き込み配線群の各々にそれぞれの一端が接続され、前記定電流回路の出力端にそれぞれの他端が並列に接続されるスイッチ回路群と、
    前記スイッチ回路群の前記一端が接続され、書き込み動作が開始されるタイミングより前に、前記スイッチ回路群の両端のうち何れか一方を前記第１の電位供給源と異なる電位の第２の電位供給源に接続し、書き込み動作が開始された直後に前記スイッチ回路群の両端を短絡する手段を備える電流ピーク抑制回路と
    を具備することを特徴とする半導体集積回路装置。

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