JP5137370B2

JP5137370B2 - 記憶装置、記憶装置を有する半導体装置、及び記憶装置の駆動方法

Info

Publication number: JP5137370B2
Application number: JP2006261749A
Authority: JP
Inventors: 雅典伊藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2006-09-27
Filing date: 2006-09-27
Publication date: 2013-02-06
Anticipated expiration: 2026-09-27
Also published as: JP2008084402A

Description

本発明は記憶装置およびそれを用いた半導体装置に関する。

現在、半導体装置で広く使われている書き込み可能な記憶装置には、電源を切断することで保存していたデータが消える揮発性メモリや、電源を切断してもデータを維持する不揮発性メモリなどに分類できる。揮発性メモリとしてはＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）のメインメモリに使われているＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等が知られている。不揮発性メモリとしては、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、フラッシュメモリ、相変化メモリ、ヒューズメモリなどがある。

これらの記憶装置にデータを書き込む際には、メモリ素子に高い負荷を与えて化学反応を起こさせ、データ値の記憶を行う。例えばメモリ素子に高い電圧や熱を加え、素子の電気特性等を変化させることで、データの記憶を行う方式が用いられる。

メモリ素子に熱を加えることによりデータ書き込みする場合には、熱を発生させるためにヒータ等を用いて加熱する方法等があるが、電流を多く流す必要がある。また、電圧を負荷することによりデータ書き込みする場合には、昇圧回路等を用いてメモリ素子に高電圧を与える必要がある。

よって、データを書き込む度に、高電圧を発生させる昇圧回路等を起動するため、電源回路や、スイッチング素子等の回路内の素子に負担がかかるという課題がある。また、メモリ素子自体の劣化の原因にもなる。

これらの課題を解決するために、書き込むべきアドレスのデータを構成するビットのうち、ビット０の数がビット１の数以上の場合はそのままデータ書き込みし、ビット０の数がビット１の数より少ない場合はデータを反転して書き込むことが提案されている（例えば、特許文献１）。この方法は、ビット１の書き込み数を少なくすることを目的としたものである。しかし、この方式では、反転の有無を示すパリティビットを１ビット増やす必要があり、十分な解決方法とはいえない。
特開平５−２９８８９４号公報

本発明は、メモリ素子に高い負荷を与えて化学反応を起こさせてデータの書き込みを行う記憶装置において、負荷をかけることによる回路素子およびメモリ素子にかかる負担を軽減し、各素子の劣化を防ぐことを課題とする。

上記課題を解決するために、本発明は以下の手段を講ずる。

本発明の記憶装置は、（１）第１の負荷状態又は前記第１の負荷状態より高い負荷をかける第２の負荷状態で負荷をかけることにより２値のデータを書き込みできるメモリ素子を、アドレスごとに複数有するメモリ部と、（２）入力データを前記メモリ素子に記憶データとして書き込むデータ書き込み手段と、（３）データを書き込む前記メモリ素子のアドレスを順次指定し、入力データが直前のアドレスの入力データと同じ場合には、前記第１の負荷状態で記憶データを書き込み、入力データが直前のアドレスの入力データと異なる場合には前記第２の負荷状態で記憶データを書き込むよう前記データ書き込み手段を制御するデータ書き込み制御部と、を具備することを特徴とする。

また本発明の記憶装置は、上記記憶装置の構成に加えて、（１）前記メモリ素子から記憶データを読み出すデータ読み出し手段と、（２）記憶データを読み出す前記メモリ素子のアドレスを前記読み出し手段に順次指定して前記メモリから記憶データを読み出し、読み出した記憶データが前記第１の負荷状態の場合には、直前のアドレスで出力した出力データと同じデータを出力し、読み出した記憶データが前記第２の負荷状態の場合には、直前のアドレスで出力した出力データを反転して出力するデータ読み出し制御部と、をさらに具備することを特徴とする。

上記記憶装置において、データを書き込むためにメモリ素子にかける負荷は電圧印加または加熱が好適である。

本発明の半導体装置は、上記記憶装置のいずれか一つを有することを特徴とする。

本発明のデータ書き込み方法は、複数のメモリ素子に２値の入力データを記憶データとして順次書き込むデータ書き込み方法であって、直前に書き込んだメモリ素子の入力データと同じ入力データを書き込む場合には第１の負荷状態で記憶データを書き込み、直前に書き込んだメモリ素子の入力データと異なる入力データを書き込む場合には、前記第１の負荷状態より高い負荷をかける第２の負荷状態で記憶データを書き込むことを特徴とする。

本発明のデータ読み出し方法は、第１の負荷状態又は前記第１の負荷状態より高い負荷をかける第２の負荷状態で負荷をかけることにより２値のデータが書き込まれている複数のメモリ素子から２値の記憶データを順次読み出し、出力データとして出力するデータ読み出し方法であって、読み出した記憶データが前記第１の負荷状態の場合には、直前に読み出したメモリ素子の出力データと同じデータを出力し、読み出した記憶データが前記第２の負荷状態の場合には、直前に読み出したメモリ素子の出力データを反転して出力することを特徴とする。

本発明の記憶装置によると、例えば、高電圧を印加することによりメモリ素子に「１」を書き込む場合にあっては、入力データが「１」が連続して続くデータであれば、「１」の書き込みの数を減らすことができる。よって、「１」を書き込む際に必要な高電圧を発生させる回数が減り、電源回路にかかる負荷を減らすことが可能となる。その結果、メモリ書き込み時に、より安定した電源を供給できるようになる。

さらに、「１」を書き込む際に必要な高電圧による電流の流れる経路のスイッチング回数を抑えることができる。その結果、回路内の素子の負担を和らげることができ、メモリ駆動回路の安定動作および信頼性向上が実現できる。また、メモリ素子に高電圧を加えて値を書き込む回数を減らすことができるので、メモリ素子の劣化を抑え、メモリの信頼性を高めることが可能となる。

また本発明では書き込まれたデータを読み込む際にも、データが変化するときのみスイッチングを行うことで、データ読みだし時間を短縮することが可能となる。さらに、余分なスイッチングが行われないため、回路内の消費電力を削減することも可能である。そして、スイッチング回数が減ることにより回路の信頼性を高めることもできる。

また、本発明の記憶装置では、入力データを微分形式に変換した記憶データとしてメモリ素子に書き込むため、記憶データの、あるアドレスのビットの値を不正に書き換えた場合、その記憶データを読み出して出力データに変換すると、不正に書き換えたアドレス以降のデータ値は書き換え前のデータ値と全く違ったものになる。この性質を利用して、データの書き換えによる不正利用を防ぐことができる。

また、記憶装置を使わなくなったときに、記憶された内容を不正に利用されないようにする場合、従来の形式であれば、多くのビットへの書き込みをしなければデータの中身は十分に破壊されなかったが、本発明の形式であれば、少数ビットの書き込みで、メモリの内容を十分に破壊できる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指し示す符号は異なる図面間において共通とする。

また、本発明において、接続されているとは電気的に接続されていることと同義である。したがって、間に、別の素子などが配置されていてもよい。

（実施の形態１）
以下、本発明の記憶装置について図を用いて説明する。ここではメモリ素子については初期値が「０」の値を持ち（第１の負荷状態）、負荷として高電圧を与えること（第２の負荷状態）により「１」が書き込まれるメモリ素子について説明する。

図１は本発明の記憶装置を含む半導体装置のブロック図である。図１においてロジック部１０１は、電源部１０２から電源を供給され、複数のメモリ素子をアドレスごとに有する記憶装置であるメモリ部１０３をコントロールする。具体的には、データの書き込みまたは読み出しの動作を指定する動作制御信号１０４と、その動作をすべきメモリ素子のアドレスを指定するアドレス信号１０５と、クロック信号１０６をメモリ部１０３に出力する。動作がデータの書き込みの場合には、書く込むべき入力データ１０７もメモリ部１０３に送る。

メモリ部１０３は、本発明の記憶装置の一例であり、ロジック部１０１からのアドレス信号１０５、動作制御信号１０４、クロック信号１０６、および入力データ１０７を受けて、指定されたアドレスのメモリ素子にデータの書き込みまたは読み出しの動作を行う。

データ書き込みの場合には、入力データ１０７を所定のルールで記憶データに変換した後に、メモリ素子に記憶する。データ読み出しの場合には、読み出した記憶データを所定のルールで出力データ１０８に変換した後に、ロジック部１０１に送る。

電源部１０２は、ロジック部１０１とメモリ部１０３の回路動作に必要な動作電圧１０９を供給する。また、メモリ部１０３からの昇圧回路制御信号１１０に応じて、動作電圧１０９よりも高い電圧である昇圧電圧１１１をメモリ部１０３に供給する。

この構成により、メモリ部１０３において、ロジック部１０１から指定されたアドレスのメモリ素子に、データの書き込み及び読み出しをすることができる。

次に、電源部１０２の内部について、図２を用いて説明する。図２は、電源部１０２の内部を示すブロック図である。電源部１０２ではロジック部１０１やメモリ部１０３の動作に必要な電源を生成し供給する。電源部１０２は、電源を発生させる電源回路２０１と、電源回路２０１からの定電圧回路駆動用電圧２０２を受けて電圧振動の少ない電圧（例えば５Ｖ）を生成する定電圧回路２０３と、電源回路２０１からの昇圧回路駆動用電圧２０４を受けて、メモリ素子への「１」の書き込みに必要となる高電圧（例えば１０Ｖ）を生成する昇圧回路２０５を有する。

定電圧回路２０３からの出力は、動作電圧１０９（例えば５Ｖ）としてロジック部１０１とメモリ部１０３に供給される。昇圧回路２０５は、メモリ部１０３でデータ「１」を書き込む際に動作し、メモリ部１０３からの昇圧回路制御信号１１０に応じて、動作電圧１０９よりも高い電圧である昇圧電圧１１１（例えば１０Ｖ）をメモリ部１０３に供給する。

なお、電源部１０２は外部信号入力ポート２０６を持つ構成としても良く、電源として、バッテリーや外部の信号を必要とするときにこのポートを利用する。入力の例としては、無線通信回路の受信アンテナや、ＲＦバッテリーなどがあげられる。

この構成により電源部１０２では、ロジック部１０１やメモリ部１０３の動作に必要な電源を生成し供給する。

次にメモリ部１０３について図３を用いて説明する。図３は、メモリ部１０３の内部を示すブロック図である。メモリ部１０３は、メモリ部１０３のインターフェースとして機能するメモリコントローラ３０１、複数のメモリ素子をマトリックス状に有するメモリセルアレイ３０２、メモリセルアレイ３０２の行方向のデコーダであるカラムデコーダ３０３、および列方向のデコーダであるローデコーダ３０４を含む。

メモリコントローラ３０１は、ロジック部１０１や電源部１０２からの入出力をまとめて管理する。ロジック部１０１からは、データの書き込みまたは読み出しの動作を指定する動作制御信号１０４、その動作をすべきメモリ素子のアドレスを指定するアドレス信号１０５およびクロック信号１０６が入力される。データの書き込み動作の場合には、書き込むべき入力データ１０７も入力される。電源回路２０１からは、動作電圧１０９が入力される。メモリ素子に記憶データとして「１」を書き込む場合には、昇圧電圧１１１も入力される。

上記入力を受けてメモリコントローラ３０１は、カラムデコーダ３０３に動作をすべきメモリ素子の行のアドレスを示す行アドレス信号３０５と動作電圧１０９を出力し、ローデコーダ３０４に動作をすべきメモリ素子の列のアドレスを示す列アドレス信号３０６と動作電圧１０９を出力する。書き込み動作の場合には、入力データ１０７を所定のルールで記憶データに変換して、記憶データのメモリ素子への書き込みに必要な電圧を書き込み制御信号３０７として両デコーダに出力する。メモリ素子に書き込む記憶データが「１」の場合には、昇圧回路制御信号１１０を電源部１０２に出力する。

データ読み出し動作の場合は、メモリ素子から読み出された記憶データがカラムデコーダ３０３から入力され、所定のルールで出力データ１０８に変換した後、ロジック部１０１に出力する。

行方向のデコーダであるカラムデコーダ３０３は、ビット線３０８により、メモリセルアレイ３０２に接続されている。ビット線３０８は、メモリセルアレイ３０２内のマトリックス状メモリ素子の行の数だけあり、メモリ素子の各行に接続されている。メモリコントローラ３０１からの行アドレス信号３０５に従い、動作をすべきメモリ素子の行のみに動作に必要な電圧を印加する。その他のビットに対しては、電源を遮断して、メモリが誤動作しないように制御する。

カラムデコーダ３０３のビット線３０８は、メモリ読み出し際にも用いられる。指定されたメモリ素子に記憶された記憶データが、例えば抵抗分割方式等によりカラムデコーダ３０３で読み出される。必要に応じて読み出されたデータはカラムデコーダ３０３内で信号増幅されて、例えばデータ「０」を示す０Ｖまたはデータ「１」を示す５Ｖに変換された後にメモリコントローラ３０１に読み出し記憶データ３０９として送信される。

列方向のデコーダであるローデコーダ３０４は、ワード線３１０により、メモリセルアレイ３０２に接続されている。ワード線３１０は、メモリセルアレイ３０２内のマトリックス状メモリ素子の列の数だけあり、メモリ素子の各列に接続されている。メモリコントローラ３０１からの列アドレス信号３０６に従い、動作をすべきメモリ素子の列のみに動作に必要な電圧を印加する。その他の列に対しては、電源を遮断して、メモリが誤動作しないように制御する。

メモリセルアレイ３０２は、通常、選択トランジスタとメモリ素子で構成される。メモリ素子はデータの記憶を行うためにデータを書き込む素子であり、マトリックス状に複数有する。選択トランジスタは各メモリ素子に設けられ、各メモリ素子は、選択トランジスタを介してビット線３０８でカラムデコーダ３０３と接続されており、同様に、選択トランジスタを介してワード線３１０でローデコーダ３０４と接続されている。選択トランジスタは、カラムデコーダ３０３およびローデコーダ３０４で指定されたビットのメモリ素子にのみ動作に必要な電圧がかかるよう機能する。

書き込み動作の場合には、指定されたメモリ素子に書き込み電圧が印加され、記憶データが記憶される。読み出し動作の場合には、例えば抵抗分割方式等で指定されたメモリ素子に記憶されたデータが読み出される。

このような構成により、メモリ部１０３は、メモリコントローラ３０１でロジック部１０１および電源部１０２からの入力を受けて、動作制御信号１０４が書き込み動作の場合には入力データ１０７を所定のルールで記憶データに変換して、書き込むべきメモリ素子の行アドレス信号３０５と書き込み制御信号３０７をカラムデコーダ３０３に出力するとともに、列アドレス信号３０６と書き込み制御信号３０７をローデコーダ３０４に出力する。カラムデコーダ３０３およびローデコーダ３０４により、メモリセルアレイ３０２の所定のアドレスのメモリ素子に記憶データが記憶される。

記憶データが「１」の場合は、メモリコントローラ３０１から電源部１０２に昇圧回路制御信号１１０が出力され、それに応じて、電源部１０２から「１」の書き込みに必要な昇圧電圧１１１がメモリコントローラ３０１に入力され、書き込み制御信号３０７としてカラムデコーダ３０３およびローデコーダ３０４に出力される。

記憶データが「０」の場合は、書き込み制御信号３０７は、動作電圧１０９と同じ電圧または０Ｖとなり、データ書き込みを行わない。

動作制御信号１０４が読み出し動作の場合には、ロジック部１０１からのアドレス信号１０５をメモリコントローラ３０１で受けて、メモリコントローラ３０１から行アドレス信号３０５がカラムデコーダ３０３に出力されるとともに、列アドレス信号３０６がローデコーダ３０４に出力される。

メモリセルアレイ３０２において、カラムデコーダ３０３およびローデコーダ３０４で指定されたアドレスのメモリ素子から記憶データが読み出され、読み出し記憶データ３０９としてカラムデコーダ３０３からメモリコントローラ３０１に入力され、メモリコントローラ３０１で読み出し記憶データ３０９を所定のルールで出力データ１０８に変換した後、ロジック部１０１に出力する。

次に、メモリコントローラ３０１について図４を用いて説明する。図４はメモリコントローラ３０１の内部を示すブロック図である。メモリコントローラ３０１は、データ書き込みの際に、入力データ１０７を書き込み記憶データ４０１に変換して出力する書き込みデータ変換部４０２と、書き込みデータ変換部４０２から書き込み記憶データ４０１を受けて、書き込み動作に必要な電圧である書き込み制御信号３０７とアドレス情報をカラムデコーダ３０３およびローデコーダ３０４に出力する電源切り替え部４０３と、データ読み出し動作の際に、読み出し記憶データ３０９を受けて出力データ１０８に変換して出力する読み出しデータ変換部４０４を有する。出力データ１０８を増幅するバッファ回路４０５を有する場合もある。

以下、データ書き込み動作を説明する。書き込み動作の場合、入力データ１０７がロジック部１０１から書き込みデータ変換部４０２に入力され、書き込みデータ変換部４０２では、入力データ１０７を直前のアドレスに書き込まれた入力データと比較して、入力データ１０７が直前のアドレスの入力データと等しい場合には、書き込み記憶データ４０１として「０」を出力し、入力データ１０７が直前のアドレスの入力データと異なる場合には、書き込み記憶データ４０１として「１」を出力する。入力データの初期値は「０」とする。

具体例として、２値の４ビットのデータを書き込む場合の例を説明する。入力データ１０７が、「０１１１」の場合は、１ビット目は、１ビット目の入力データ「０」と初期値「０」とを比較して、等しいので、書き込み記憶データ４０１は「０」となる。２ビット目は、２ビット目の入力データ１０７の値「１」と直前のアドレスの入力データである１ビット目の入力データ「０」とを比較して異なるので、２ビット目の書き込み記憶データ４０１は「１」となる。同様に３ビット目は、３ビット目の入力データ１０７の値「１」と２ビット目の入力データ「１」を比較して等しいので、３ビット目の書き込み記憶データ４０１は「０」となる。同様に、４ビット目の書き込み記憶データ４０１も「０」となる。結局、入力データ１０７が「０１１１」の場合、書き込み記憶データ４０１は「０１００」となる。

電源切り替え部４０３では、上記のように得られた書き込み記憶データ４０１を書き込みデータ変換部４０２から受けて、ロジック部１０１からのアドレス信号１０５から、書き込むべきメモリ素子の行アドレス信号３０５と書き込み制御信号３０７をカラムデコーダ３０３に出力し、列アドレス信号３０６と書き込み制御信号３０７をローデコーダ３０４に出力する。書き込み記憶データ４０１が「１」の場合は、昇圧回路制御信号１１０を電源部１０２に出力し、「１」を書き込むための昇圧電圧１１１を受けてその電圧を書き込み制御信号３０７とする。書き込み記憶データ４０１が「０」の場合は、書き込み制御信号３０７を動作電圧１０９と同じ電圧または０Ｖとし、データ書き込みを行わない。

以下、データ読み出し動作を説明する。読み出し動作の場合、読み出すべきメモリ素子のアドレスがロジック部１０１から電源切り替え部４０３を介してカラムデコーダ３０３およびローデコーダ３０４に入力され、読み出すべきアドレスのメモリ素子に記憶されている読み出し記憶データ３０９が読み出され、カラムデコーダ３０３から読み出しデータ変換部４０４に入力される。

読み出しデータ変換部４０４では、読み出し記憶データ３０９が「０」の場合は、直前のアドレスの出力データと同じデータを出力データ１０８とし、読み出し記憶データ３０９が「１」の場合は、直前の出力データを反転した値を出力データ１０８として出力する。出力データの初期値は「０」とする。出力データ１０８をバッファ回路４０５で増幅して出力する場合もある。

具体例として、２値の４ビットのデータを読み出す場合の例を説明する。読み出された読み出し記憶データ３０９が、「１０００」の場合、１ビット目は、１ビット目の読み出し記憶データ３０９が「１」なので、出力データの初期値「０」を反転させた「１」が出力データ１０８となる。２ビット目は、読み出し記憶データ３０９が「０」なので、１ビット目の出力データ「１」が２ビット目の出力データ１０８となる。３ビット目も４ビット目も読み出し記憶データ３０９は「０」なので、同様に出力データ１０８は「１」となる。結局、読み出し記憶データ３０９が「１０００」の場合、出力データ１０８は「１１１１」となる。

次にメモリコントローラ３０１内の書き込みデータ変換部４０２の機能を実現する回路構成の一例を説明する。図５は、書き込みデータ変換部４０２の回路構成の一例を示す図である。この回路は、排他的論理和回路であるＸＯＲ回路５０１およびフリップフロップ回路５０２を含む。

ＸＯＲ回路５０１は２つの入力ポート（Ａ，Ｂ）と、１つの出力ポート（Ｙ）を持ち、二つの入力ポートに入力された値が等しいときに０を、値が異なるときに１を出力ポートから出力する回路である。

フリップフロップ回路５０２は、クロック入力ポートであるＣＬＫと、データ入力ポートであるＤの２つの入力ポートを有し、出力ポートＱおよび反転出力ポートＱＢの２つの出力ポートを有する。フリップフロップ回路は、クロック信号に同期してデータを格納するとともに、その格納したデータを出力する回路である。

書き込みデータ変換部４０２では、図５に示すとおり、入力データ１０７がＸＯＲ回路５０１のＡポート、およびフリップフロップ回路５０２のＤポートに入力される。クロック信号１０６がフリップフロップ回路５０２のＣＬＫポートに入力される。フリップフロップ回路５０２の出力ポートＱからの出力データが、ＸＯＲ回路５０１のＢポートに入力される。ＸＯＲ回路５０１のＹポートからの出力が、書き込みデータ変換部４０２の出力である書き込み記憶データ４０１として出力される。

このような回路構成では、フリップフロップ回路５０２のＤポートに入力された入力データ１０７はクロック信号１０６と同期してフリップフロップ回路５０２に保持され、それと同時に、保持されていた一つ前のタイミングのデータである直前のアドレスの入力データがＱポートから出力され、ＸＯＲ回路５０１のＢポートに入力される。ＸＯＲ回路５０１のＡポートには今回の入力データ１０７が入力されるので、ＸＯＲ回路５０１では、今回の入力データ１０７と直前のアドレスの入力データが入力されることになり、両データが等しいときに０が、異なるときに１が出力ポートＹから出力される。この動作により、入力データ１０７が書き込み記憶データ４０１に変換される。

次にメモリコントローラ３０１内の読み出しデータ変換部４０４の機能を実現する回路構成の一例を説明する。図６が読み出しデータ変換部４０４の回路構成の一例を示す図である。この回路は、論理積回路であるＡＮＤ回路６０１およびフリップフロップ回路６０２を含む。

ＡＮＤ回路６０１は２つの入力ポート（Ａ，Ｂ）と、１つの出力ポート（Ｙ）を持ち、二つの入力ポートに入力されたちがともに１の場合に１を出力ポートから出力し、その他の場合には０を出力ポートから出力する回路である。

フリップフロップ回路６０２は、クロック入力ポートであるＣＬＫと、データ入力ポートであるＤの２つの入力ポートを有し、出力ポートＱおよび反転出力ポートＱＢの２つの出力ポートを有する。フリップフロップ回路は、クロック信号に同期してデータを格納するとともに、その格納したデータを出力する回路である。

読み出しデータ変換部４０４では、図６に示すとおり、ＡＮＤ回路６０１の入力ポートＡにクロック信号１０６が入力され、入力ポートＢに読み出し記憶データ３０９が入力される。ＡＮＤ回路６０１の出力ポートＹはフリップフロップ回路６０２のＣＬＫポートに接続されている。フリップフロップ回路６０２のＱＢポートとＤポートが接続されており、Ｑポートからの出力が、読み出しデータ変換部４０４からの出力となる。

このような回路構成では、ＡＮＤ回路６０１の入力ポートＢに入力される読み出し記憶データ３０９が１の場合にのみＡＮＤ回路６０１の出力が１となり、フリップフロップ回路６０２のＣＬＫポートに１が入力される。フリップフロップ回路６０２ではＱＢポートとＤポートが接続されているので、Ｑポートからは、反転したデータが出力される。ＡＮＤ回路６０１の入力ポートＢに入力される読み出し記憶データ３０９が０の場合には、ＡＮＤ回路６０１の出力が０となり、フリップフロップ回路６０２のＣＬＫポートには０が入力されるので、Ｑポートからは１つ前のタイミングで格納していたデータがそのまま出力される。この動作により、読み出し記憶データ３０９が出力データ１０８に変換される。

上記の例でわかるとおり、入力データが「１」が連続して続くデータの場合、本発明の記憶装置を使うことにより「１」の書き込みの数を減らすことができる。よって、「１」を書き込む際に必要な高電圧を発生させる回数が減り、電源回路にかかる負荷を減らすことが可能となる。その結果、メモリ素子へのデータ書き込み時に、より安定した電源を供給できるようになる。

なお、本実施の形態では、メモリ素子については初期値が「０」の値を持ち、負荷として電圧を与えることにより「１」が書き込まれるメモリ素子について説明したが、「０」と「１」は逆でも良い。

また、負荷として、電圧を与えるメモリ素子について説明したが、相変化メモリ等ではメモリ素子に加熱することによりデータ書き込みができ、その場合にも適用できる。負荷の種類によって、限定されるものではない。

本発明の記憶装置は、あらゆる書き込み可能な記憶装置に適用可能で、例えばＤＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、相変化メモリ、ヒューズメモリなどに適用可能である。

また本発明の記憶装置は、あらゆる半導体装置に適用可能で、例えば、無線信号を利用して個体識別をするＲＦＩＤタグ（ＩＣタグ、ＩＣチップ、ＲＦ（ＲａｄｉｏＦｒｉｑｕｅｎｃｙ）タグ、無線タグ、電子タグとも呼ばれる）に適用可能であり、その他、半導体装置を含む電子機器である、液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯電話等のあらゆる電子機器に適用できる。

（実施の形態２）
本実施の形態は、実施の形態１のロジック部１０１、電源部１０２及びメモリ部１０３の回路を形成することのできるトランジスタの構成について例示する。

図７は、絶縁表面を有する基板７０１に形成された薄膜トランジスタを示している。基板７０１はアルミノシリケートガラスなどのガラス基板、石英基板などが適用される。基板７０１の厚さは４００μｍ〜７００μｍであるが、研磨して５μｍ〜１００μｍに薄片化しても良い。

基板７０１上には、窒化シリコン、酸化シリコンで第１絶縁層７０２が形成されていても良い。第１絶縁層７０２は薄膜トランジスタの特性を安定化させる効果がある。半導体層７０３は多結晶シリコンであることが好ましい。また、半導体層７０３は、ゲート電極７０５と重畳するチャネル形成領域において結晶粒界がキャリアのドリフトに影響しない実質的に単結晶のシリコン薄膜であっても良い。

また、他の構造として基板７０１をシリコン半導体で構成し、第１絶縁層７０２を酸化シリコンで形成したものを適用することができる。この場合、半導体層７０３は単結晶シリコンで形成することができる。すなわちＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を適用することができる。

ゲート電極７０５はゲート絶縁層７０４を介して半導体層７０３上に形成されている。ゲート電極７０５の両側にはサイドウオールが形成されていても良く、それによって半導体層７０３に低濃度ドレインが形成されていても良い。第２絶縁層７０６は酸化シリコン、酸窒化シリコンなどで形成されている。これは所謂層間絶縁層であり、第１配線７０７がこの層上に形成されている。第１配線７０７は半導体層７０３に形成されたソース領域及びドレイン領域とコンタクトを形成する。

さらに、窒化シリコン、酸窒化シリコン、酸化シリコンなどで第３絶縁層７０８と第２配線７０９が形成されている。図７では、第１配線７０７と第２配線７０９を示すが、配線の積層数は回路構成に応じて適宜選択すれば良い。配線構造についても、コンタクトホールにタングステンを選択成長させて埋込プラグを形成しても良いし、ダマシンプロセスを使って銅配線を形成しても良い。

アンテナ層７１１は基板７０１に形成されている。アンテナ層７１１は印刷法やメッキ法を用いて銅や銀を用いて形成し低抵抗化を図ることが好ましい。アンテナ層７１１は、それ自身によってアンテナを形成しても良いし、別の基体に形成されるアンテナと接続するための接続端子としても良い。いずれにしても、第２配線７０９と短絡しないように、アンテナ層７１１の周囲には第４絶縁層７１０を設けておくことが好ましい。第４絶縁層７１０は表面を平坦化するためにスピンオングラスとも呼ばれ、塗布形成される酸化シリコンで形成することが好ましい。

実施の形態１のロジック部１０１、電源部１０２及びメモリ部１０３は、本実施の形態で示すトランジスタとアンテナ層及びそれと接続する配線によって実現することができる。

（実施の形態３）
本実施の形態は、実施の形態１のロジック部１０１、電源部１０２及びメモリ部１０３の回路を形成することのできるトランジスタの構成について例示する。なお、実施の形態２と同じ機能を示す要素には同じ符号を用いている。

図８はＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、半導体基板８０１に形成されている。半導体基板８０１として代表的には単結晶シリコン基板が適用される。半導体基板８０１の厚さは１００μｍ〜３００μｍであるが、研磨して１０μｍ〜１００μｍに薄片化しても良い。第１の基体又は第２の基体と組み合わることにより強度を保てるからである。

半導体基板８０１には素子分離絶縁層８０２が形成されている。素子分離絶縁層８０２は半導体基板８０１に窒化膜などのマスクを形成し、熱酸化して素子分離用の酸化膜を形成するＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）技術を使って形成することができる。また、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）技術を使って、半導体基板８０１に溝を形成し、そこに絶縁膜を埋め込み、さらに平坦化することで素子分離絶縁層８０２を形成しても良い。ＳＴＩ技術を使うことで素子分離絶縁層８０２の側壁を急峻にすることができ、素子分離幅を縮小することができる。

半導体基板８０１にはｎウエル８０３、ｐウエル８０４を形成し、所謂ダブルウエル構造としてｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成することができる。又はシングルウエル構造としても良い。ゲート絶縁層７０４、ゲート電極７０５、第２絶縁層７０６、第１配線７０７、第３絶縁層７０８、第２配線７０９、アンテナ層７１１、第４絶縁層７１０は実施の形態２と同様である。

このように、ＭＯＳトランジスタによって集積回路を形成することで、ＲＦ帯（代表的には１３．５６ＭＨｚ）からマイクロ波帯（２．４５ＧＨｚ）の通信信号を受信して動作する回路部を形成することができる。

（実施の形態４）
本実施の形態は、本発明の記憶装置の一例である不揮発性半導体記憶装置を電子機器に応用した具体例を説明する。メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の記憶装置による不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌｖｅｒｓａｔｉｌｅｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図９に示す。

図９（Ａ）、（Ｂ）は、デジタルカメラを示している。図９（Ｂ）は、図９（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。

また、図９（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。

また、図９（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図９（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

また、図９（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

以上の様に、本発明を用いて形成された不揮発性の半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。

本発明第１の実施の形態における記憶装置を用いた半導体装置のブロック図。同第１の実施の形態における記憶装置に用いる電源部のブロック図。同第１の実施の形態における記憶装置のブロック図。同第１の実施の形態における記憶装置のメインコントローラのブロック図。同第１の実施の形態における記憶装置の書き込みデータ変換部の回路図。同第１の実施の形態における記憶装置の読み出しデータ変換部の回路図。本発明第２の実施の形態における薄膜トランジスタの断面図。本発明第３の実施の形態における薄膜トランジスタの断面図。本発明第４の実施の形態における電子機器を示す図。

符号の説明

１０１ロジック部
１０２電源部
１０３メモリ部
１０４動作制御信号
１０５アドレス信号
１０６クロック信号
１０７入力データ
１０８出力データ
１０９動作電圧
１１０昇圧回路制御信号
１１１昇圧電圧
２０１電源回路
２０２定電圧回路駆動用電圧
２０３定電圧回路
２０４昇圧回路駆動用電圧
２０５昇圧回路
２０６外部信号入力ポート
３０１メモリコントローラ
３０２メモリセルアレイ
３０３カラムデコーダ
３０４ローデコーダ
３０５行アドレス信号
３０６列アドレス信号
３０７書き込み制御信号
３０８ビット線
３０９読み出し記憶データ
３１０ワード線
４０１書き込み記憶データ
４０２書き込みデータ変換部
４０３電源切り替え部
４０４読み出しデータ変換部
４０５バッファ回路
５０１ＸＯＲ回路
５０２フリップフロップ回路
６０１ＡＮＤ回路
６０２フリップフロップ回路
７０１基板
７０２第１絶縁層
７０３半導体層
７０４ゲート絶縁層
７０５ゲート電極
７０６第２絶縁層
７０７第１配線
７０８第３絶縁層
７０９第２配線
７１０第４絶縁層
７１１アンテナ層
８０１半導体基板
８０２素子分離絶縁層
８０３ｎウエル
８０４ｐウエル
２１１１筐体
２１１２表示部
２１１３レンズ
２１１４操作キー
２１１５シャッター
２１１６メモリ
２１２１筐体
２１２２表示部
２１２３操作キー
２１２５メモリ
２１３０本体
２１３１表示部
２１３２メモリ部
２１３３操作部
２１３４イヤホン
２１４１本体
２１４２表示部
２１４３操作キー
２１４４メモリ部

Claims

メモリ素子を、アドレスごとに複数有するメモリ部と、
第１の負荷状態又は前記第１の負荷状態より高い負荷をかける第２の負荷状態で負荷をかけることにより、入力データを２値の記憶データとし、
前記メモリ素子のアドレスを初期アドレスからシーケンシャルに順次指定して、前記メモリ素子に書き込むデータ書き込み手段と、を有し、
前記書き込み手段において、
前記初期アドレスにおける前記入力データに対する初期値を前記第１の負荷状態とし、
前記入力データが、指定されたアドレスの直前のアドレスの入力データと等しい場合には、前記第１の負荷状態で前記入力データを前記記憶データとして書き込み、
前記入力データが、前記指定されたアドレスの直前のアドレスの入力データと異なる場合には、前記第２の負荷状態で前記入力データを前記記憶データとして書き込むよう制御するデータ書き込み制御部を有することを特徴とする記憶装置。
２値の入力データが記憶データとして書き込まれたメモリ素子を、アドレスごとに複数有するメモリ部と、
前記メモリ素子のアドレスを初期アドレスからシーケンシャルに順次指定して、前記メモリ素子から記憶データを出力データとして読み出すデータ読み出し手段と、を有し、
前記読み出し手段において、
前記初期アドレスにおける前記出力データに対する初期値を第１の負荷状態とし、
前記指定されたアドレスからの出力データが前記第１の負荷状態の場合には、前記指定されたアドレスの直前のアドレスからの出力データと等しいデータを出力し、
前記指定されたアドレスからの出力データが前記第１の負荷状態より高い負荷をかける第２の負荷状態の場合には、前記指定されたアドレスの直前のアドレスからの出力データを反転して出力するデータ読み出し制御部を有することを特徴とする記憶装置。
メモリ素子を、アドレスごとに複数有するメモリ部と、
第１の負荷状態又は前記第１の負荷状態より高い負荷をかける第２の負荷状態で負荷をかけることにより、入力データを２値の記憶データとし、
前記メモリ素子のアドレスを初期アドレスからシーケンシャルに順次指定して、前記メモリ素子に書き込むデータ書き込み手段と、
前記メモリ素子のアドレスを前記初期アドレスからシーケンシャルに順次指定して、前記メモリ素子から記憶データを出力データとして読み出すデータ読み出し手段と、を有し、
前記書き込み手段において、
前記初期アドレスにおける前記入力データに対する初期値を前記第１の負荷状態とし、
前記入力データが、指定されたアドレスの直前のアドレスの入力データと等しい場合には、前記第１の負荷状態で前記入力データを前記記憶データとして書き込み、
前記入力データが、前記指定されたアドレスの直前のアドレスの入力データと異なる場合には、前記第２の負荷状態で前記入力データを前記記憶データとして書き込むよう制御するデータ書き込み制御部を有し、
前記読み出し手段において、
前記初期アドレスにおける前記出力データに対する初期値を前記第１の負荷状態とし、
前記指定されたアドレスからの出力データが前記第１の負荷状態の場合には、前記指定されたアドレスの直前のアドレスからの出力データと等しいデータを出力し、
前記指定されたアドレスからの出力データが前記第２の負荷状態の場合には、前記指定されたアドレスの直前のアドレスからの出力データを反転して出力するデータ読み出し制御部を有することを特徴とする記憶装置。
請求項１または請求項３において、前記メモリ素子は、電圧を印加することによって、前記負荷がかけられることを特徴とする記憶装置。
請求項１または請求項３において、前記メモリ素子は、加熱することによって、前記負荷がかけられることを特徴とする記憶装置。
請求項１ないし５のいずれか一において、前記記憶装置を有する半導体装置。
複数のメモリ素子に指定されたアドレスごとに２値の入力データを記憶データとして初期アドレスからシーケンシャルに順次書き込む記憶装置の駆動方法であって、
前記初期アドレスにおける前記入力データに対する初期値を前記第１の負荷状態とし、
前記指定されたアドレスにある第１のメモリ素子に、直前のアドレスにある第２のメモリ素子に書き込んだ記憶データに対応する入力データと等しい入力データを書き込む場合には、第１の負荷状態で記憶データとして書き込み、
異なる入力データを書き込む場合には、前記第１の負荷状態より高い負荷をかける第２の負荷状態で記憶データとして書き込むことを特徴とする記憶装置の駆動方法。
２値の記憶データが指定されたアドレスごとに書き込まれている複数のメモリ素子から、前記記憶データを初期アドレスからシーケンシャルに順次読み出し、出力データとして出力する記憶装置の駆動方法であって、
前記初期アドレスにおける前記出力データに対する初期値を第１の負荷状態とし、
前記指定されたアドレスにある第１のメモリ素子から読み出した記憶データが前記第１の負荷状態の場合には、前記指定されたアドレスの直前のアドレスにある第２のメモリ素子の出力データと等しいデータを前記第１のメモリ素子から出力し、
前記第１のメモリ素子から読み出した記憶データが前記第１の負荷状態より高い負荷をかける第２の負荷状態の場合には、前記第２のメモリ素子の出力データを反転して前記第１のメモリ素子から出力することを特徴とする記憶装置の駆動方法。
複数のメモリ素子に指定されたアドレスごとに２値の入力データを記憶データとして初期アドレスからシーケンシャルに順次書き込み、前記複数のメモリ素子から、前記記憶データを初期アドレスからシーケンシャルに順次読み出し、出力データとして出力する記憶装置の駆動方法であって、
前記初期アドレスにおける前記入力データに対する初期値を第１の負荷状態とし、
前記指定されたアドレスにある第１のメモリ素子に直前のアドレスにある第２のメモリ素子に書き込んだ記憶データに対応する入力データと等しい入力データを書き込む場合には、第１の負荷状態で記憶データとして書き込み、
異なる入力データを書き込む場合には、前記第１の負荷状態より高い負荷をかける第２の負荷状態で記憶データとして書き込み、
前記初期アドレスにおける前記出力データに対する初期値を第１の負荷状態とし、
前記指定されたアドレスにある第３のメモリ素子から読み出した記憶データが前記第１の負荷状態の場合には、前記指定されたアドレスの直前のアドレスにある第４のメモリ素子の出力データと等しいデータを前記第３のメモリ素子から出力し、
前記第３のメモリ素子から読み出した記憶データが前記第２の負荷状態の場合には、前記第４のメモリ素子の出力データを反転して前記第３のメモリ素子から出力することを特徴とする記憶装置の駆動方法。
請求項７または９において、前記複数のメモリ素子に電圧を印加することにより、前記複数のメモリ素子に前記負荷をかけることを特徴とする記憶装置の駆動方法。
請求項７または９において、前記複数のメモリ素子を加熱することにより、前記複数のメモリ素子に前記負荷をかけることを特徴とする記憶装置の駆動方法。