WO2007049353A1 - 磁気メモリ装置及びその書き込み方法 - Google Patents

磁気メモリ装置及びその書き込み方法 Download PDF

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WO2007049353A1
WO2007049353A1 PCT/JP2005/019886 JP2005019886W WO2007049353A1 WO 2007049353 A1 WO2007049353 A1 WO 2007049353A1 JP 2005019886 W JP2005019886 W JP 2005019886W WO 2007049353 A1 WO2007049353 A1 WO 2007049353A1
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memory device
magnetic memory
writing
magnetoresistive
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Masaki Aoki
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Fujitsu Limited
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Definitions

  • the present invention relates to a magnetic memory device, and more particularly to a magnetic memory device using resistance change based on the spin direction of a magnetic layer and a writing method thereof.
  • MRAM Magnetic Random Access Memory
  • MRAM stores information using a combination of magnetization directions in two magnetic layers, and changes in resistance (i.e. current or voltage) when the magnetic layer directions between these magnetic layers are parallel and antiparallel. The stored information is read by detecting the change in the data.
  • a magnetic tunnel junction (hereinafter referred to as MT J: Magnetic Tunnel Junction) element is known as one of magnetoresistive elements that constitute an MRAM.
  • An MTJ element consists of two ferromagnetic layers stacked via a tunnel insulating film, and a tunnel that flows between magnetic layers via the tunnel insulating film based on the relationship between the magnetic directions of the two ferromagnetic layers. This is based on the phenomenon that the current changes. That is, the MTJ element has a low element resistance when the magnetic directions of the two ferromagnetic layers are parallel, and has a high element resistance when they are antiparallel. By associating these two states with data “0” and data “1”, it can be used as a storage element.
  • Information is written to the MTJ element by applying a magnetic field to the MTJ element and inverting the magnetic direction of one ferromagnetic layer (free magnetic layer). Specifically, current is passed through each of the two wirings arranged in the perpendicular direction, and the combined magnetic field formed by these currents is applied to the MTJ element. By reversing the direction of the current flowing through one of the wires, the direction of the combined magnetic field applied to the MTJ element is also reversed. As a result, the magnetic direction of the free magnetic layer of the MTJ element can be arbitrarily controlled.
  • the toggle method is a method of switching the magnetizing direction using the property of spin flop of ferrimagnetic material.
  • Spin flop refers to a phenomenon in which the magnetic field direction of a ferrimagnetic material changes from an antiparallel state to a left and right open state by application of a magnetic field. This action is called this because it is similar to the toggle action in mechanical engineering.
  • the magnetic axis is oriented at 45 degrees with respect to the two wirings for writing so that the MTJ element is uniaxial (in a state where the spins are aligned in one).
  • An MTJ element is placed on the top and the spin is rotated by shifting the timing of the current flowing through the two wirings for writing.
  • the toggle method is an effective method for preventing the phenomenon of erroneous writing due to a leakage magnetic field being applied to a half-selected cell during writing, V, and so-called disturb.
  • Patent Document 1 US Pat. No. 6,545,906
  • Patent Document 2 JP 2001-236781 A
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-273758
  • Patent Document 4 Japanese Patent Laid-Open No. 2003-197876
  • Patent Document 5 Japanese Unexamined Patent Application Publication No. 2004-030822
  • Non-Patent Document 1 M. Duralm et al., "A 0.18 ⁇ m 4Mb toggling MRAM", IEDM 2003 Proceedings, 34.6, Dec, 2003
  • Non-Patent Document 2 J. Nahs et al., "A 4Mb 0.18 ⁇ m toggle MRAM memory", ISSCC 2004 Proceedings, 2.3, Feb. 2004
  • Patent Document 3 M. Aoki et al., "A novel voltage sensing 1T / 2MTJ cell with resistanc e ratio for high stable and scalable MRAM", 2005 Symposium on VLSI and ireuits Dige st of Technical Papers, pp. 170—171
  • Patent Document 4 Roy Scheuerlein et al "" A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell ", ISSCC D ig. Tech. Papers, pp.128—129, 2000
  • Non-Patent Document 5 M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects, Symposium on VLSI Circuits Dig. Tech. Papers, pp.158—161, 2002
  • Non-Patent Document 6 N. Tanabe et al, ⁇ A High Density 1T / 2C Cell with Vcc / 2 Reference Level for High Stable FeRAMs ", IEDM Tech. Dig., Pp. 863-866, 1997
  • the inventor of the present application proposes a 1T2MTJ type magnetic memory device configured by one memory cell force, one selection transistor, and two MTJ elements (see, for example, Non-Patent Document 3).
  • the 1T2MTJ type magnetic memory device is an excellent method that can expand the read margin, no special measures have been taken for writing, and as with normal MRAM, disturb problems occur. For this reason, a structure and a writing method capable of preventing disturbance in a 1T2MTJ type magnetic memory device have been expected.
  • An object of the present invention is to provide a 1T2MTJ type magnetic memory device and its writing method capable of preventing disturbance during a writing operation without complicating the writing method.
  • a first magnetoresistance effect element and a second magnetoresistance effect element having one end connected to one end of the first magnetoresistance effect element
  • a memory cell having a selection transistor connected to a connection node between the first magnetoresistive element and the second magnetoresistive element, and extending in a first direction, A first signal line connected to the other end of the magnetoresistive element, and a first signal line extending in the first direction and connected to the other end of the second magnetoresistive element.
  • the magnetoresistive effect element and the second magnetoresistive effect element are applied, and one of the first magnetoresistive effect element and the second magnetoresistive effect element is in a high resistance state and the other is low.
  • a writing method of a magnetic memory device characterized by writing a complementary resistance state which is a resistance state.
  • a first magnetoresistive element and a second magnetoresistive element having one end connected to one end of the first magnetoresistive element
  • a memory cell having a magnetoresistive effect element, a selection transistor connected to a connection node of the first magnetoresistive effect element and the second magnetoresistive effect element, and extending in a first direction;
  • a first signal line connected to the other end of the first magnetoresistive element; and a first signal line extending in the first direction and connected to the other end of the second magnetoresistive element. Extending in a second direction intersecting the first direction and intersecting the first signal line in a region where the first magnetoresistive effect element is formed.
  • a third signal line intersecting with the second signal line in a region where the second magnetoresistive element is formed, 1 is a writing method of a magnetic memory device in which the easy magnetization axes of the magnetoresistive effect element 1 and the second magnetoresistive effect element are arranged so as to be inclined with respect to the first direction and the second direction, respectively.
  • the memory information of the memory cell defined by the resistance state of the first magnetoresistive element and the second magnetoresistive element is read, and the read memory information is different from the memory information to be written
  • the timing for applying the first current pulse to the first signal line and the second signal line is shifted from the timing for applying the second current pulse to the third signal line.
  • Magnetic field whose direction gradually rotates to the first magnetoresistive element and the second magnetoresistive element by passing a write current through the signal line, the second signal line, and the third signal line.
  • a first magnetoresistive element and a second magnetoresistive element having one end connected to one end of the first magnetoresistive element. And the connection node between the first magnetoresistive element and the second magnetoresistive element. And a second direction in which easy axes of magnetization of the first magnetoresistive effect element and the second magnetoresistive effect element intersect the first direction and the first direction.
  • a memory cell arranged to be inclined with respect to each of the first signal line, a first signal line extending in the first direction and connected to the other end of the first magnetoresistive element; A second signal line extending in the first direction and connected to the other end of the second magnetoresistive element, and extending in the second direction, the first magnetoresistance A third signal line that intersects with the first signal line in a region where an effect element is formed and intersects with the second signal line in a region where the second magnetoresistive effect element is formed; One of the first magnetoresistive element and the second magnetoresistive element is in a high resistance state and the other is a low resistance At the time of initialization writing to write a complementary resistance state, which is a state, by passing write currents in opposite directions to the first signal line and the second signal line, the second direction and A parallel reverse magnetic field is applied to the first magnetoresistive effect element and the second magnetoresistive effect element, and resistances of the first magnetoresistive effect element and the second magnetoresistive effect element are applied
  • a magnetic memory device having a write circuit for applying a magnetic field for data writing to the second magnetoresistive element.
  • writing is performed by supplying a write current only to a write word line, thereby making the resistance states of two MTJ elements included in one memory cell complementary.
  • Data writing is performed by initializing the state and passing a write current through the write word line and digit line to invert the stored information of the desired memory cell, so that a so-called toggle type write operation is possible. As a result, it is possible to improve the disturbance tolerance during the write operation.
  • FIG. 1 is a plan view showing a structure of a magnetic memory device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the structure of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 3 is a partially enlarged sectional view showing the structure of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing the structure of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing the principle of initialization writing in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 6 is a circuit diagram (part 1) showing the configuration at the time of initialization writing in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 7 is a circuit diagram (part 2) showing the configuration at the time of initialization writing in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 8 is a circuit diagram (part 3) showing the configuration at the time of initialization writing in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 9 is a flowchart showing a data writing method in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration at the time of data writing in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 11 is a time chart showing timings of currents flowing through a write word line and a digit line when writing data in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 12 is a diagram showing a read method of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 13 shows a method for determining stored information in the magnetic memory device according to the first embodiment of the invention.
  • FIG. 14 is a circuit diagram showing an example of a memory cell and a read circuit in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 15 is a time chart showing timing of a read operation in the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 16 is a process cross-sectional view (part 1) illustrating the method for manufacturing the magnetic memory device according to the first embodiment of the invention.
  • FIG. 17 is a process cross-sectional view (part 2) illustrating the method for manufacturing the magnetic memory device according to the first embodiment of the present invention
  • FIG. 18 is a process cross-sectional view (part 3) illustrating the method for manufacturing the magnetic memory device according to the first embodiment of the present invention
  • FIG. 19 is a process cross-sectional view (part 4) illustrating the method for manufacturing the magnetic memory device according to the first embodiment of the present invention
  • FIG. 20 is a flowchart showing a data writing method in the magnetic memory device according to the second embodiment of the present invention.
  • FIG. 21 is a circuit diagram showing a configuration at the time of data writing in the magnetic memory device according to the second embodiment of the present invention.
  • FIG. 22 is a time chart showing timings of currents flowing through a write word line and a digit line at the time of data writing in the magnetic memory device according to the second embodiment of the present invention.
  • FIGS. 1-10 A magnetic memory device and a writing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
  • FIG. 1 is a plan view showing the structure of the magnetic memory device according to the present embodiment
  • FIG. 2 is a schematic sectional view showing the structure of the magnetic memory device according to the present embodiment
  • FIG. 3 is the structure of the magnetic memory device according to the present embodiment.
  • FIG. 4 is a circuit diagram showing the structure of the magnetic memory device according to the present embodiment.
  • an element isolation film 12 that defines a plurality of active regions on the surface of the silicon substrate 10 is formed.
  • Each active region has a T-shape formed of a rectangular transistor forming portion that is long in the X direction and a contact portion that protrudes in the Y direction from the central portion.
  • the plurality of active regions are arranged in a staggered pattern.
  • a plurality of lead lines WL extending in the Y direction are formed on the silicon substrate 10 on which the element isolation film 12 is formed.
  • Two word lines WL are extended in each active region.
  • Source Z drain regions 16 and 18 are formed in the active regions on both sides of the word line WL.
  • two selection transistors each having the gate electrode 14 also serving as the word line WL and the source Z drain regions 16 and 18 are formed in each active region.
  • the two selection transistors formed in one active region share the source Z drain region 16.
  • An interlayer insulating film 20 is formed on the silicon substrate 10 on which the selection transistor is formed.
  • a contact plug 24 connected to the source / drain region 16 formed in the contact portion of the active region is buried in the interlayer insulating film 20.
  • a plurality of bit lines 26 (BL) are formed on the interlayer insulating film 20 so as to extend in the X direction and are electrically connected to the source / drain regions 16 via the contact plugs 24.
  • the bit line 26 is formed so as to cross over the contact portion of the active region.
  • An interlayer insulating film 28 is formed on the interlayer insulating film 20 on which the bit line 26 is formed.
  • a plurality of write word lines 38 (WWL) extending in the Y direction are embedded in the interlayer insulating film 28.
  • the write word line 38 is formed on each word line WL.
  • the write word line 38 includes a Ta film 32 as a noria metal formed along the inner wall of the wiring groove 30, a high-permeability NiFe film 34 provided to strengthen the magnetic field, It is composed of the Cu film 36 which is the main wiring part.
  • An MTJ element 52 having an elliptical shape is formed on the interlayer insulating film 28 in which the write word line 38 is embedded. As shown in FIG. 1, the MTJ element 52 is formed in each region where the active region and the write word line 38 intersect.
  • the MTJ element 52 includes a lower electrode layer 40, an antiferromagnetic layer 42, a fixed magnetic layer 44, a tunnel insulating film 46, a free magnetic layer 48, and a cap layer 50. And a laminated film.
  • the lower electrode layer 40 is made of a nonmagnetic material such as Ta.
  • the antiferromagnetic layer 42 is made of an antiferromagnetic material such as PtMn.
  • the fixed magnetic layer 44 is made of a ferromagnetic material such as CoFe, for example.
  • the tunnel insulating film 46 is made of an insulating material such as alumina.
  • the free magnetic layer 48 has a SAF (Synthetic AntiFerromagnet) structure in which two ferromagnetic layers are laminated via a coupling layer, and is composed of a laminated film of, for example, a CoFe film 48cZRu film 48bZCoFe film 48a.
  • the cap layer 50 is made of a nonmagnetic material such as Ta.
  • An interlayer insulating film 54 is formed on the interlayer insulating film 28 other than the region where the MTJ element 52 is formed.
  • Contact plugs 58 connected to the source / drain regions 18 are embedded in the interlayer insulating films 54, 28, and 20.
  • An upper electrode layer 60 that electrically connects the two MTJ elements 52 adjacent in the X direction and the contact plug 58 with the contact plug 58 interposed therebetween is formed on the interlayer insulating film 54.
  • An interlayer insulating film 62 is formed on the interlayer insulating film 54 on which the upper electrode layer 60 is formed.
  • a plurality of digit lines 64 (DL) extending in the X direction are formed on the interlayer insulating film 62.
  • the digit line 64 is formed so as to cross over the MTJ elements 52 arranged in the X direction.
  • the MTJ element 52 is arranged so that the major axis direction of the ellipse, that is, the magnetic axis, forms an equal angle with respect to the extending direction of the write word line TOL and the extending direction of the digit line DL. It is formed.
  • the major axis direction of the ellipse of the MTJ element 52 is arranged to form an angle of 45 degrees with respect to the write word line WWL and the digit line DL.
  • the This arrangement of the MTJ element 52 is for writing by the toggle method, and as far as writing by the toggle method is possible! /, The arrangement of the MTJ element 52 is not limited to this!
  • the magnetic memory device has a 1T2MTJ type including one memory cell force, one selection transistor, and two MTJ elements.
  • the source Z drain region 18 of the selection transistor having the second gate electrode 14 from the right side of the drawing and the source Z drain regions 16 and 18 formed on the left and right of the gate electrode 14 includes: Two MTJ elements 52 are connected through the contact plug 58 and the upper electrode layer 60. These selection transistor and MTJ element 52 are elements constituting one memory cell.
  • the source / drain region 18 of the selection transistor having the second gate electrode 14 from the left side of the drawing and the source Z drain regions 16 and 18 formed on the left and right sides of the gate electrode 14 includes a contact plug 58 and an upper electrode.
  • Two MTJ elements 52 are connected via layer 60. These selection transistor and MTJ element 52 are elements constituting other memory cells. As described above, two memory cell forces sharing the bit line contact are formed in each active region.
  • FIG. 4 is a circuit diagram of the memory cell array of the magnetic memory device according to the present embodiment.
  • the write word line WWL is connected to the write word line driving circuit 80.
  • the write word line drive circuit 80 includes a write current generation circuit that supplies a write current to the write word lines WWL1 and WWL2 when writing, and a read voltage generator that applies a read voltage to the write word line WWL1 when reading. Circuit.
  • a BLZDL drive circuit 82 is connected to one end of the bit lines BL and ZBL and the digit line DL.
  • the BLZDL drive circuit 82 includes a write current generation circuit that supplies a write current to the digit line DL during writing, and a reference voltage generation circuit that applies a reference voltage to the bit line ZBL during read.
  • a sense amplifier 84 is connected to the other end of the bit lines BL and ZBL. Two adjacent bit lines BL are connected to the sense amplifier 84, respectively, and the bit lines BL and / BL are adjacent to each other and input to the
  • the read bit line BL and the write digit line DL are arranged in the same direction.
  • the force read bit line BL is formed by the first metal wiring. Since the write digit line DL is formed by the third metal wiring, all fit within the 2F pitch (F is the minimum feature size: Feature size).
  • FIG. 5 is a circuit diagram for explaining the principle of initialization writing in the magnetic memory device according to the present embodiment
  • FIGS. 6 to 8 are circuits showing configurations at the time of initialization writing in the magnetic memory device according to the present embodiment.
  • FIG. 9, FIG. 9 is a flowchart showing a data writing method in the magnetic memory device according to the present embodiment
  • FIG. 10 is a circuit diagram showing a configuration at the time of data writing in the magnetic memory device according to the present embodiment
  • FIG. 5 is a time chart showing the timing of current flowing through the write word line and digit line.
  • the magnetic memory device is composed of 1T2MTJ type memory cells.
  • Information is written to the two MTJ elements included in one memory cell so that the high resistance state (high resistance state) and the low resistance state (low resistance state) are complementary. That is, in one MTJ element, the magnetic layer direction of the fixed magnetic layer 44 and the magnetic layer direction of the free magnetic layer 48 (CoFe film 48a) are reversed (high resistance state), and the other MTJ element The element has the same magnetic direction as that of the fixed magnetic layer 44 and that of the free magnetic layer 48 (CoFe film 48a) (low resistance state).
  • initialization writing is for making the resistance states of the two MTJ elements included in each memory cell complementary. If complementary resistance states are written in the two MTJ elements in the initial state, the data is written while maintaining the complementary resistance states by performing the same write operation for the two MTJ elements thereafter. Can be rewritten.
  • the write word line WWL1 connected to one MTJ element (MTJ1) and the write word line WWL2 connected to the other MTJ element (MTJ2) In this case, write currents in opposite directions are passed.
  • Write word line WWL1, WW A write current sufficient to reverse the magnetization direction of the free magnetic layer of the MTJ element alone is passed through L2, and no write current is passed through the digit line DL.
  • opposite magnetic fields are applied to the MTJ element (MTJ1) and the MTJ element (MTJ2), and the magnetization directions of the free magnetic layer 48 are opposite to each other. In this manner, complementary resistance states are written to the MTJ element (MTJ1) and the MTJ element (MTJ2).
  • the easy axis of magnetization of the MTJ element is arranged at an inclination of 45 degrees with respect to the write word line and the digit line.
  • the combined magnetic field is not symmetric with respect to the MTJ element, and writing cannot be performed well. This is why in the magnetic memory device according to the present embodiment, the initialization write is performed only by the write current flowing through the write word lines WWL1 and WWL2.
  • the ends of the write word lines WWL1, WWL2 opposite to the write word line driving circuit 80, the write word line WWL1 and the write word line WWL 2 are connected or A switching element 86 for separation is provided.
  • the write current supplied from the write word line driving circuit 80 can be obtained simply by turning on the switching element 86 by the control signal ⁇ . It can flow in the opposite direction to the write word line TOL1 and the write word line WWL2. Therefore, the write operation can be simplified.
  • the write word line drive circuit 80a is provided on one end side of the write word lines WWL1 and WWL2, and the write word line drive circuit 80b is provided on the other end side.
  • a write current flows from the write word line drive circuit 80a to the write word line TOL1, and the write word line WWL2
  • a write current can be supplied from the write word line driving circuit 80b. This makes it easy to pass a write current in the reverse direction to the write word lines WWL1, WWL2 without providing the switching element 86. Can do.
  • the circuit shown in FIG. 7 also appears to increase the memory cell area because the write word line drive circuits 80a and 80b are formed at both ends of the write word lines WW LI and WWL2.
  • a plurality of memory cell blocks 88 are formed adjacent to each other, and each memory cell block 88 is provided with a write word line driving circuit 80. Therefore, the memory cell area can be increased by using the write word line current driving circuit 80 provided between the memory cell blocks 88 as a current generation circuit for supplying current to the write word lines of both memory cell blocks 88.
  • the circuit shown in Fig. 7 can be realized.
  • step S11 the storage information of the memory cells MCI and MC2 before writing is read (step S11).
  • data “1” is stored in the memory cell MC1
  • data “0” is stored in the memory cell MC2.
  • the read method of the magnetic memory device according to the present embodiment will be described later.
  • the MTJ element is reversed when a write current is passed, regardless of whether the spin direction of the MTJ element is parallel or antiparallel. Therefore, in the toggle method, it is necessary to read data before writing data.
  • step S12 it is determined whether the read data has the same force as the data to be written.
  • the data power written in the memory cell MC1 and the memory cell MC2 is data “1”.
  • the write process ends.
  • the memory cell MC1 since the data read in the memory cell MC1 and the data to be written are the same, the memory cell MC1
  • Step S13 the write operation is performed.
  • a predetermined write current is supplied from the write word line drive circuit 80 to both the write word lines W WL1 and stomach L2 at the same timing.
  • the magnitude of the current flowing through the write word lines WWL1 and WWL2 is set such that the magnetic field direction of the free magnetic layer 48 becomes a spin flop state by the magnetic field generated by this current.
  • the direction of the current flowing through the write word lines WWL1 and WWL2 is different from that in the initial write and may be the same.
  • write current is also passed through the digit line DL, and writing is performed using the combined magnetic field generated by these currents. Therefore, the value of the current passed through the write word lines WWL1 and WWL2 is the same as that during initialization write. Smaller than the flow value.
  • a predetermined write current is supplied to the lead lines WWL1, WWL2 and the digit line DL.
  • the current pulse applied to the write word lines WWL1 and WWL2 is a current pulse that is turned on at time t and turned off at time t after time t.
  • the current pulse applied to the wire DL is turned on at a time t after the time t and before the time t.
  • the current pulse is turned off at time t after time t.
  • the MTJ element of the memory cell MC2 has a magnetic field from the write current passed through the write word lines WWL1, WWL2, a magnetic field from the write current passed through the write word lines WWL1, WWL2, and the digit line DL.
  • the magnetic field of the write current force flowing through the digit line DL is sequentially applied, and the direction of the applied magnetic field
  • Memory cells for example, memory cells MCI, M
  • word line WL for example, word line WL
  • FIG. 12 is a diagram showing a read method of the magnetic memory device according to the present embodiment
  • FIG. 13 is a diagram showing a method for determining stored information in the magnetic memory device according to the present embodiment
  • FIG. 14 is a magnetic diagram according to the present embodiment.
  • FIG. 15 is a time chart showing the timing of the read operation in the magnetic memory device according to the present embodiment.
  • the two MTJ elements 52 included in one memory cell are connected in series via the upper wiring layer 60.
  • a write word line WWL1 and a write word line WWL2 are connected to both ends of two MTJ elements MTJ1 and MTJ2 connected in series.
  • complementary information is written in the MTJ elements MTJ1 and MTJ2.
  • two MTJ elements (MTJ 1 and MTJ2) are connected in series via the write word line WWL1 and the write word line WWL2.
  • the voltage at the node connected to the child (MTJ2) is read out to the bit line (BL) via the selection transistor.
  • the voltage applied to the word line WWL1 is V, and the write word line W read
  • V Z2 bit line
  • the voltage of the bit line (BL) is set to the reference side bit line (/ B d
  • the information stored in the MTJ element can be determined to be data “0” (see Fig. 13 (a)).
  • FIG. 14 is a circuit diagram showing an example of a memory cell and a read circuit.
  • the two MTJ elements MTJ1 and MTJ2 are connected in series, and the connection node is connected to the bit line BL via the selection transistor.
  • One end of the bit lines BL, / BL is connected to a differential amplification type sense amplifier 84.
  • the sense amplifier 84 shown in FIG. 10 is a cross-coupled sense amplifier often used in DRAM.
  • the other ends of the bit lines BL, / BL are connected to a constant voltage source of V Z2 through a precharge circuit 90 for precharging these signal lines.
  • FIG. 15 is a time chart showing the timing of the read operation.
  • pfy is the voltage applied to the precharge circuit 90
  • read is the voltage applied to the write word line TOL1
  • wl is the voltage applied to the word line WL
  • sae is applied to the Nch transistor of the sense amplifier 84.
  • Saep is the voltage applied to the Pch transistor of the sense amplifier 84
  • bl is the voltage of the bit line BL
  • bib is the voltage of the bit line / BL on the reference side.
  • the symbols for each node are also shown in FIG.
  • a control voltage for precharging is applied to the control terminal (pfy) of the precharging circuit 90.
  • all the transistors in the precharge circuit 90 are turned on, and the bit Voltage V (bl, bib) of line BL and reference side bit line ZBL is supplied from a constant voltage source
  • the precharge control voltage is applied to the control terminal (pfy) of the precharge circuit 90 to turn off the precharge control voltage. To do.
  • a read voltage V is applied between the write word line WWL1 and the write word line WWL2.
  • the voltage (read) of the write word line WWL1 is set to V
  • the voltage of the read read write word line WWL2 is set to 0.
  • a control voltage for turning on the selection transistor is applied to the word line WL.
  • the voltage (bl) of the bit line BL is higher than the voltage VZ2.
  • the Nch transistor and the Pch transistor of the sense amplifier 84 are sequentially turned on while holding the voltages (read, wl) of the read word line WWL1 and the word line WL.
  • the voltage of the higher signal line is raised to the power supply voltage Vdd, and the voltage of the lower signal line is lowered to the ground potential. . Therefore, the level of the voltage on the bit line BL and the voltage on the reference side bit line / BL can be easily detected, and the information stored in the memory cell can be read.
  • the read margin can be expanded as described above, it is possible to read stably even if the characteristics of the MTJ element vary.
  • FIGS. 16 to 19 are process cross-sectional views illustrating the method of manufacturing the magnetic memory device according to the present embodiment.
  • 16 is a process cross-sectional view along the B-line cross section of FIG. 1
  • FIGS. 17 to 19 are process cross-sectional views along the A-line cross section of FIG.
  • the element isolation film 12 is formed on the silicon substrate 10 by, eg, STI (Shallow Trench Isolation) method. At this time, the active region defined by the element isolation film 12 has a T-shape (see FIG. 1).
  • a selection transistor having a gate electrode 14 and source Z drain regions 16 and 18 is formed in the active region defined by the element isolation film 12 in the same manner as in a normal MOS transistor formation method ( Fig. 16 (a), Fig. 17 (a)). Two selection transistors are formed in each active region. Further, the gate electrode 14 is formed so as to extend in the direction perpendicular to the paper surface, and forms a read word line WL that also serves as the gate electrodes 14 of a plurality of selection transistors as shown in FIG.
  • the surface is flattened by the CMP method, and then the silicon oxide film is formed.
  • An interlayer insulating film 20 is formed.
  • a contact hole 22 reaching the source Z drain region 16 is formed in the interlayer insulating film 20 by photolithography and dry etching.
  • bit line 26 is formed extending in a direction intersecting with the word line WL.
  • a Ta film 32 and a NiFe film 34 are deposited by, for example, a sputtering method, and a Cu film 36 is deposited by, for example, an electrolytic plating method. Then, these conductive films are planarized by a CMP method and embedded in the wiring trench 30.
  • the written word line 38 is formed (FIGS. 3 and 18A). As shown in FIG. 1, the write word line 38 (WWL) is formed to extend in a direction parallel to the extending direction of the word line WL.
  • the lower electrode layer 40 made of Ta film, the antiferromagnetic layer 42 made of PtMn, and CoFe, for example,
  • a fixed magnetic layer 44 made of, a tunnel insulating film 46 made of alumina, for example, a free magnetic layer 48 made of a laminated structure of CoFeZRuZCoFe, and a cap layer 50 made of a Ta film, for example.
  • the cap layer 50, the free magnetic layer 48, the tunnel insulating film 46, the fixed magnetic layer 44, the antiferromagnetic layer 42, and the lower electrode layer 40 are patterned by photolithography and dry etching, and a write word line
  • the MTJ element 52 connected to 38 is formed (Fig. 3, Fig. 18 (b)).
  • the MTJ element 52 has an elliptical shape in which the long axis direction, that is, the magnetic easy axis forms an angle of 45 degrees with respect to the X direction and the Y direction.
  • a CI ZAr-based etching gas is used for patterning the cap layer 50 and the lower electrode layer 40, and free magnetic layers are used.
  • a COZNH etching gas is used for patterning the layer 48, the tunnel insulating film 46, the fixed magnetic layer 44, and the antiferromagnetic layer 42.
  • the silicon oxide film is deposited until the MTJ element 52 is exposed by the CMP method.
  • An interlayer insulating film 54 made of a silicon oxide film having a flattened surface is formed (FIG. 18 (c)).
  • a contact hole 56 reaching the source Z drain region 18 is formed in the interlayer insulating films 54, 28, 20 by photolithography and dry etching.
  • the conductive film is etched or polished, and contact holes are formed. Then, contact plugs 58 embedded in the plugs 46 and electrically connected to the source / drain regions 18 are formed (FIG. 19A).
  • a Ta film is deposited by sputtering, for example, on the interlayer insulating film 54 in which the MTJ element 52 and the contact plug 58 are embedded, and patterned.
  • an upper electrode layer 60 made of a Ta film, electrically connected to the source / drain region 18 via the contact plug 58, and connecting the two MTJ elements 52 adjacent to the contact plug 58 in parallel is formed ( Figure 19 (b)).
  • the patterning of the upper electrode layer 60 includes, for example, a CI ZAr-based etch.
  • the surface is flattened by a CMP method, and a silicon oxide film is formed.
  • An interlayer insulating film 62 is formed.
  • a conductive film is deposited on the interlayer insulating film 62 and patterned to form a digit line 64 (DL) (FIG. 19 (c)).
  • digit line 64 is formed in a region between bit lines BL so as to extend in a direction parallel to the extending direction of bit line BL.
  • a 1T2MTJ type magnetic memory device is included in one memory cell by writing by passing a write current only to the write word line.
  • Data writing is performed by initializing the resistance state of the two MTJ elements to a complementary state and passing the write current through the write word line and digit line to invert the stored information in the desired memory cell.
  • the write operation by the method is possible. As a result, it is possible to improve the disturbance tolerance during the write operation.
  • FIG. 20 is a flowchart showing a data writing method in the magnetic memory device according to the present embodiment
  • FIG. 21 is a circuit diagram showing a configuration at the time of data writing in the magnetic memory device according to the present embodiment
  • FIG. 4 is a time chart showing timings of currents flowing through a write word line and a digit line at the time of writing.
  • the writing method of the magnetic memory device according to the present embodiment is mainly characterized by the data writing method, and the initialization writing is the same as the writing method of the magnetic memory device according to the first embodiment.
  • step S21 the storage information of the memory cells (MC 1, MC3) connected to one (BL) of the bit lines (BL, ZBL) constituting the pair is read (step S21).
  • data “1” is stored in the memory cell MCI and data “0” is stored in the memory cell MC3.
  • step S22 it is determined whether the read data has the same force as the data to be written.
  • the data power written in the memory cell MC1 and the memory cell MC3 is both data "1".
  • step S23 the storage information of the memory cells (MC2, MC4) connected to the other (ZBL) of the bit lines (BL, ZBL) constituting the pair is read (step S23).
  • data “1” is stored in the memory cell MC2
  • data “0” is stored in the memory cell MC4.
  • step S24 it is determined whether or not the read data has the same force as the data to be written.
  • the data power written in the memory cell MC2 and the memory cell MC4 is data “0”.
  • step S24 it is assumed that the data power written in the memory cell MC2 and the memory cell MC4 is data “0”.
  • step S24 it is assumed that the data power written in the memory cell MC2 and the memory cell MC4 is data “0”.
  • the write operation described later is unnecessary for such a memory cell (MC4).
  • the write operation described later is performed for such a memory cell (MC2).
  • the memory cell MC connected to the bit line (BL) and the memory cell MC connected to the bit line (ZBL) cannot be read simultaneously. Therefore, in the writing method of the magnetic memory device according to the present embodiment, as described above, the memory cells MC connected to the bit line (BL) and the memory cells MC connected to the bit line (ZBL) are read separately.
  • step S25 data is written to the memory cell MC (step S25).
  • data is simultaneously written into the memory cells MC connected to both of the bit lines (BL, ZBL) constituting the pair.
  • BL bit lines
  • ZBL bit lines
  • a predetermined write current is supplied from the write word line drive circuit 80 to both the write word lines WWL1 and WWL2 at the same timing.
  • the timing is shifted from the supply of current to the write word lines WWL1 and WWL2, and a predetermined write is performed on the BLZDL drive circuit power digit lines DL and DL.
  • the MTJ element of the memory cell MC2 has a magnetic field from the write current passed through the write word lines WWL1 and WWL2, a magnetic field from the write current passed through the write word lines WWL1 and WWL2, and the digit line DL.
  • the magnetic field of the write current force flowing through the digit line DL is sequentially applied, and the memory cell MC2
  • the magnetic field from the write current that flows through the JIT line DL is sequentially applied to the two memory cells MC3.
  • the write current that flows through the write word lines WWL1 and WWL2 and the write current that flows through the digit line DL may be made to flow first as long as the timing is shifted as shown in FIG. .
  • Memory cells for example, memory cells MC1, MC1 connected to the same word line (for example, word line WL4)
  • the memory cell connected to the bit line BL is read and the memory cell connected to the bit line ZBL is read.
  • writing to the memory cells whose memory information is to be inverted among the memory cells connected to the bit lines BL and / BL is performed in a lump, so that the writing process can be simplified.
  • the present invention is a magnetoresistive using a resistance change based on the spin relationship between magnetic layers. It can be widely applied to V, 1T2MTJ type magnetic memory devices using effect elements.
  • the present invention can be applied to a magnetic memory device using a magnetoresistive effect element in which two magnetic layers are laminated via a conductive nonmagnetic layer.
  • the magnetic memory device and the writing method thereof according to the present invention enable the introduction of a toggle system that is resistant to write disturbance in the 1T2MTJ type magnetic memory device, and improves read margin and read disturb tolerance. This is extremely useful for improving the reliability of magnetic memory devices, such as improvements.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

　磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２と、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の接続ノードに接続された選択用トランジスタとを有し、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化容易軸が前記第１の方向及び第２の方向のそれぞれに対して傾くように配置されたメモリセルと、第１の方向に延在し磁気抵抗効果素子ＭＴＪ１に接続された第１の信号線と、第１の方向に延在し磁気抵抗効果素子ＭＴＪ２に接続された第２の信号線と、第２の方向に延在し磁気抵抗効果素子ＭＴＪ１が形成された領域で第１の信号線と交差し、磁気抵抗効果素子ＭＴＪ２が形成された領域で第２の信号線と交差する第３の信号線とを有する磁気メモリ装置において、第１及び第２の信号線に印加するタイミングと第３の信号線に印加するタイミングとをずらして書き込み電流パルスを印加することにより、メモリセルに所定の記憶情報を書き込む。  

Description

明 細 書
磁気メモリ装置及びその書き込み方法
技術分野
[0001] 本発明は、磁気メモリ装置に係り、特に、磁性層のスピンの向きに基づく抵抗変化 を利用した磁気メモリ装置及びその書き込み方法に関する。
背景技術
[0002] 近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配 列した磁気ランダムアクセスメモリ（以下、 MRAM : Magnetic Random Access Memor yという）が注目されている。 MRAMは、 2つの磁性層における磁化方向の組み合わ せを利用して情報を記憶し、これら磁性層間の磁ィ匕方向が平行である場合と反平行 である場合とにおける抵抗変化 (すなわち電流或いは電圧の変化）を検知することに よって記憶情報の読み出しを行うものである。
[0003] MRAMを構成する磁気抵抗効果素子の 1つとして、磁気トンネル接合 (以下、 MT J： Magnetic Tunnel Junctionという）素子が知られている。 MTJ素子は、 2つの強磁性 層がトンネル絶縁膜を介して積層されたものであり、 2つの強磁性層の磁ィ匕方向の関 係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現 象を利用したものである。すなわち、 MTJ素子は、 2つの強磁性層の磁ィ匕方向が平 行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この 2つ の状態をデータ" 0"及びデータ" 1"に関連づけることにより、記憶素子として用いるこ とがでさる。
[0004] MTJ素子への情報の書き込みは、 MTJ素子に磁界を印加して一方の強磁性層 ( 自由磁ィ匕層）の磁ィ匕方向を反転させることにより行う。具体的には、直行する方向に 配された 2つの配線にそれぞれ電流を流し、これら電流によって形成される合成磁界 を MTJ素子に印加する。一方の配線に流す電流の向き逆にすることにより、 MTJ素 子に印加される合成磁界の方向も反転する。これにより、 MTJ素子の自由磁ィ匕層の 磁ィ匕方向を任意に制御することができる。
[0005] MTJ素子の書き込み方式の一つとして、いわゆるトグル方式という書き込み方式が 提案されている。トグル方式とは、フェリ磁性体のスピンフロップという性質を用いて磁 化方向の切り換えを行う方法である。スピンフロップとは、フェリ磁性体の磁ィ匕方向が 、反平行の状態から、磁界の印加により左右に開いた状態に変化する現象をいう。こ の動作が機械工学上のトグル動作に似て 、ることから、このように呼ばれて 、る。
[0006] トグル方式では、 MTJ素子が単軸 (スピンが一つに揃った状態）になるように、書き 込み用の 2つの配線に対して 45度の位置に磁ィ匕容易軸が向くように MTJ素子を配 置し、書き込み用の 2つの配線に流す電流のタイミングをずらしてスピンを回転させる 。トグル方式は、書き込みの際に半選択セルに漏洩磁界が印加されて誤書き込みが 生じる現象、 V、わゆるディスターブを防止するために有効な方式である。
[0007] トグル方式を用いた MTJ素子の書き込み方法は、例えば特許文献 1、非特許文献 1及び非特許文献 2に記載されて 、る。
特許文献 1：米国特許第 6545906号明細書
特許文献 2 :特開 2001— 236781号公報
特許文献 3：特開 2001— 273758号公報
特許文献 4：特開 2003 - 197876号公報
特許文献 5：特開 2004— 030822号公報
非特許文献 1 : M. Duralm et al., "A 0.18 μ m 4Mb toggling MRAM", IEDM 2003 Pro ceedings, 34.6, Dec, 2003
非特許文献 2 : J. Nahs et al., "A 4Mb 0.18 μ m toggle MRAM memory", ISSCC 2004 Proceedings, 2.3, Feb. 2004
特許文献 3 : M. Aoki et al., "A novel voltage sensing 1T/2MTJ cell with resistanc e ratio for high stable and scalable MRAM", 2005 Symposium on VLSI し ireuits Dige st of Technical Papers, pp. 170—171
特許文献 4 : Roy Scheuerlein et al" "A 10ns Read and Write Non-Volatile Memor y Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC D ig. Tech. Papers, pp.128— 129, 2000
非特許文献 5 : M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit c ell integrated with Copper Interconnects , Symposium on VLSI Circuits Dig. Tech. Papers, pp.158— 161, 2002
非特許文献 6 : N. Tanabe et al,〃A High Density 1T/2C Cell with Vcc/2 Reference Level for High Stable FeRAMs", IEDM Tech. Dig., pp. 863-866, 1997
発明の開示
発明が解決しょうとする課題
[0008] 本願発明者は、 1つのメモリセル力 1つの選択用トランジスタと 2つの MTJ素子とに より構成される 1T2MTJ型の磁気メモリ装置を提案して ヽる（例えば非特許文献 3を 参照)。 1T2MTJ型の磁気メモリ装置は読み出しマージンを拡大しうる優れた方式で あるが、書き込みについては特段の対策がなされておらず、通常の MRAMと同様に ディスターブの問題が生じてしまう。このため、 1T2MTJ型の磁気メモリ装置において ディスターブを防止しうる構造及び書き込み方法が待望されていた。
[0009] 本発明の目的は、書き込み方法を複雑にすることなく書き込み動作の際のディスタ ーブを防止しうる 1T2MTJ型の磁気メモリ装置及びその書き込み方法を提供するこ とにある。
課題を解決するための手段
[0010] 本発明の一観点によれば、第 1の磁気抵抗効果素子と、前記第 1の磁気抵抗効果 素子の一方の端部に一方の端部が接続された第 2の磁気抵抗効果素子と、前記第 1 の磁気抵抗効果素子と前記第 2の磁気抵抗効果素子との接続ノードに接続された選 択用トランジスタとを有するメモリセルと、第 1の方向に延在し、前記第 1の磁気抵抗 効果素子の他方の端部に接続された第 1の信号線と、前記第 1の方向に延在し、前 記第 2の磁気抵抗効果素子の他方の端部に接続された第 2の信号線と、前記第 1の 方向と交差する第 2の方向に延在し、前記第 1の磁気抵抗効果素子が形成された領 域において前記第 1の信号線と交差し、前記第 2の磁気抵抗効果素子が形成された 領域において前記第 2の信号線と交差する第 3の信号線とを有し、前記第 1の磁気 抵抗効果素子及び前記第 2の磁気抵抗効果素子の磁化容易軸が前記第 1の方向 及び前記第 2の方向のそれぞれに対して傾くように配置された磁気メモリ装置の書き 込み方法であって、前記第 1の信号線と前記第 2の信号線とに互いに逆向きの書き 込み電流を流すことにより、前記第 2の方向と平行で互いに逆向きの磁界を前記第 1 の磁気抵抗効果素子と前記第 2の磁気抵抗効果素子とに印加し、前記第 1の磁気抵 抗効果素子と前記第 2の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が低 抵抗状態である相補的な抵抗状態を書き込むことを特徴とする磁気メモリ装置の書き 込み方法が提供される。
[0011] また、本発明の他の観点によれば、第 1の磁気抵抗効果素子と、前記第 1の磁気抵 抗効果素子の一方の端部に一方の端部が接続された第 2の磁気抵抗効果素子と、 前記第 1の磁気抵抗効果素子と前記第 2の磁気抵抗効果素子との接続ノードに接続 された選択用トランジスタとを有するメモリセルと、第 1の方向に延在し、前記第 1の磁 気抵抗効果素子の他方の端部に接続された第 1の信号線と、前記第 1の方向に延在 し、前記第 2の磁気抵抗効果素子の他方の端部に接続された第 2の信号線と、前記 第 1の方向と交差する第 2の方向に延在し、前記第 1の磁気抵抗効果素子が形成さ れた領域において前記第 1の信号線と交差し、前記第 2の磁気抵抗効果素子が形成 された領域において前記第 2の信号線と交差する第 3の信号線とを有し、前記第 1の 磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の磁化容易軸が前記第 1の 方向及び前記第 2の方向のそれぞれに対して傾くように配置された磁気メモリ装置の 書き込み方法であって、前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効 果素子の抵抗状態によって定義される前記メモリセルの記憶情報を読み出し、読み 出した前記記憶情報が書き込むべき記憶情報と異なるときは、前記第 1の信号線及 び前記第 2の信号線に第 1の電流パルスを印加するタイミングと前記第 3の信号線に 第 2の電流パルスを印加するタイミングとをずらして前記第 1の信号線、前記第 2の信 号線及び前記第 3の信号線に書き込み電流を流すことにより、前記第 1の磁気抵抗 効果素子及び前記第 2の磁気抵抗効果素子に方向が徐々に回転する磁界を印加し て前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の抵抗状態をそ れぞれ反転させ、書き込むべき前記記憶情報を前記メモリセルに書き込むことを特 徴とする磁気メモリ装置の書き込み方法が提供される。
[0012] また、本発明の更に他の観点によれば、第 1の磁気抵抗効果素子と、前記第 1の磁 気抵抗効果素子の一方の端部に一方の端部が接続された第 2の磁気抵抗効果素子 と、前記第 1の磁気抵抗効果素子と前記第 2の磁気抵抗効果素子との接続ノード〖こ 接続された選択用トランジスタとを有し、前記第 1の磁気抵抗効果素子及び前記第 2 の磁気抵抗効果素子の磁化容易軸が第 1の方向及び前記第 1の方向と交差する第 2の方向のそれぞれに対して傾くように配置されたメモリセルと、前記第 1の方向に延 在し、前記第 1の磁気抵抗効果素子の他方の端部に接続された第 1の信号線と、前 記第 1の方向に延在し、前記第 2の磁気抵抗効果素子の他方の端部に接続された 第 2の信号線と、前記第 2の方向に延在し、前記第 1の磁気抵抗効果素子が形成さ れた領域において前記第 1の信号線と交差し、前記第 2の磁気抵抗効果素子が形成 された領域において前記第 2の信号線と交差する第 3の信号線と、前記第 1の磁気 抵抗効果素子と前記第 2の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が 低抵抗状態である相補的な抵抗状態を書き込む初期化書き込みの際に、前記第 1 の信号線と前記第 2の信号線とに互いに逆向きの書き込み電流を流すことにより、前 記第 2の方向と平行な逆向きの磁界を前記第 1の磁気抵抗効果素子と前記第 2の磁 気抵抗効果素子とに印加し、前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵 抗効果素子の抵抗状態をそれぞれ反転させるデータ書き込みの際に、前記第 1の信 号線、前記第 2の信号線及び前記第 3の信号線に書き込み電流を流すことにより、前 記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子にデータ書き込み用 の磁界を印加する書き込み用回路とを有することを特徴とする磁気メモリ装置が提供 される。
発明の効果
[0013] 本発明によれば、 1T2MTJ型の磁気メモリ装置において、書き込みワード線のみに 書き込み電流を流して書き込みを行うことにより一のメモリセルに含まれる 2つの MTJ 素子の抵抗状態を相補的な状態に初期化し、書き込みワード線及びディジット線に 書き込み電流を流して所望のメモリセルの記憶情報を反転させることによりデータ書 き込みを行うので、いわゆるトグル方式による書き込み動作が可能である。これにより 、書き込み動作の際のディスターブ耐性を向上することができる。
[0014] また、記憶情報を反転すべきメモリセルに対応するディジット線のみに書き込み電 流を流すことで、書き込みワード線を共通とする複数のメモリセルにっ 、て同時に書 き込みを行うことができる。 [0015] また、折り返しビット線構造を有する 1T2MTJ型の磁気メモリ装置において、ビット 線 BLに接続されたメモリセルを読み出し、ビット線 ZBLに接続されたメモリセルを読 み出した後、ビット線 BL, ZBLに接続されたメモリセルのうち記憶情報を反転すべき メモリセルへの書き込みを一括して行うので、書き込みプロセスを簡略ィ匕することがで きる。
図面の簡単な説明
[0016] [図 1]本発明の第 1実施形態による磁気メモリ装置の構造を示す平面図である。
[図 2]本発明の第 1実施形態による磁気メモリ装置の構造を示す概略断面図である。
[図 3]本発明の第 1実施形態による磁気メモリ装置の構造を示す部分拡大断面図で ある。
[図 4]本発明の第 1実施形態による磁気メモリ装置の構造を示す回路図である。
[図 5]本発明の第 1実施形態による磁気メモリ装置における初期化書き込みの原理を 示す回路図である。
[図 6]本発明の第 1実施形態による磁気メモリ装置における初期化書き込みの際の構 成を示す回路図（その 1)である。
[図 7]本発明の第 1実施形態による磁気メモリ装置における初期化書き込みの際の構 成を示す回路図（その 2)である。
[図 8]本発明の第 1実施形態による磁気メモリ装置における初期化書き込みの際の構 成を示す回路図（その 3)である。
[図 9]本発明の第 1実施形態による磁気メモリ装置におけるデータ書き込みの方法を 示すフローチャートである。
[図 10]本発明の第 1実施形態による磁気メモリ装置におけるデータ書き込みの際の 構成を示す回路図である。
[図 11]本発明の第 1実施形態による磁気メモリ装置におけるデータ書き込みの際に 書き込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートであ る。
[図 12]本発明の第 1実施形態による磁気メモリ装置の読み出し方法を示す図である。
[図 13]本発明の第 1実施形態による磁気メモリ装置における記憶情報の判定方法を 示す図である。
[図 14]本発明の第 1実施形態による磁気メモリ装置におけるメモリセル及び読み出し 回路の一例を示す回路図である。
[図 15]本発明の第 1実施形態による磁気メモリ装置における読み出し動作のタイミン グを示すタイムチャートである。
[図 16]本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断面図（ その 1)である。
[図 17]本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断面図（ その 2)である。
[図 18]本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断面図（ その 3)である。
[図 19]本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断面図（ その 4)である。
[図 20]本発明の第 2実施形態による磁気メモリ装置におけるデータ書き込みの方法 を示すフローチャートである。
[図 21]本発明の第 2実施形態による磁気メモリ装置におけるデータ書き込みの際の 構成を示す回路図である。
[図 22]本発明の第 2実施形態による磁気メモリ装置におけるデータ書き込みの際に 書き込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートであ る。
符号の説明
10…シリコン基板
12…素子分離膜
14 (WL)…ゲート電極又はワード線
16, 18…ソース Zドレイン領域
20, 28, 54, 62· ··層間絶縁膜
22, 56· ··コンタク卜ホール
24, 58· ··コンタクトプラグ 26 (BL)…ビット線
30…配線溝
32〜Ta膜
34- "NiFe膜
36· · -Cull
38 (TOL)…書き込みワード線
40· ··下部電極層
42…反強磁性層
44…固定磁ィ匕層
46…トンネル絶縁膜
48· ··自由磁化層
48a, 48c- "CoFe膜
48b- -'Ru膜
50…キャップ層
52〜MTJ素子
60· ··上部電極層
64 (DL)…ディジット線
80, 80a, 80b…書き込みワード線駆動回路
82—BLZDL駆動回路
84· ··センスアンプ
86…スイッチング素子
88· ··メモリセルブロック
90…プリチャージ用回路
発明を実施するための最良の形態
[0018] [第 1実施形態]
本発明の第 1実施形態による磁気メモリ装置及びその書き込み方法について図 1 乃至図 19を用いて説明する。
[0019] はじめに、本実施形態による磁気メモリ装置の構造について図 1乃至図 4を用いて 説明する。
[0020] 図 1は本実施形態による磁気メモリ装置の構造を示す平面図、図 2は本実施形態 による磁気メモリ装置の構造を示す概略断面図、図 3は本実施形態による磁気メモリ 装置の構造を示す部分拡大断面図、図 4は本実施形態による磁気メモリ装置の構造 を示す回路図である。
[0021] シリコン基板 10には、シリコン基板 10表面に複数の活性領域を画定する素子分離 膜 12が形成されている。それぞれの活性領域は、 X方向に長い矩形状のトランジス タ形成部と、その中央部から Y方向に突出するコンタクト部とからなる T字型形状を有 している。これら複数の活性領域は、互いに千鳥格子状に配置されている。
[0022] 素子分離膜 12が形成されたシリコン基板 10上には、 Y方向に延在する複数のヮー ド線 WLが形成されている。ワード線 WLは、各活性領域に、それぞれ 2本ずつが延 在している。ワード線 WLの両側の活性領域には、ソース Zドレイン領域 16, 18が形 成されている。これにより、各活性領域には、ワード線 WLを兼ねるゲート電極 14とソ ース Zドレイン領域 16, 18とを有する選択用トランジスタが、それぞれ 2つずつ形成 されている。一の活性領域に形成された 2つの選択用トランジスタは、ソース Zドレイ ン領域 16を共用している。
[0023] 選択用トランジスタが形成されたシリコン基板 10上には、層間絶縁膜 20が形成され ている。層間絶縁膜 20には、活性領域のコンタクト部に形成されたソース/ドレイン 領域 16に接続されたコンタクトプラグ 24が埋め込まれて 、る。層間絶縁膜 20上には 、 X方向に延在して形成され、コンタクトプラグ 24を介してソース/ドレイン領域 16に 電気的に接続された複数のビット線 26 (BL)が形成されている。ビット線 26は、活性 領域のコンタクト部上を横切るように形成されて!、る。
[0024] ビット線 26が形成された層間絶縁膜 20上には、層間絶縁膜 28が形成されている。
層間絶縁膜 28には、 Y方向に延在する複数の書き込みワード線 38 (WWL)が埋め 込まれている。書き込みワード線 38は、各ワード線 WL上に、それぞれ形成されてい る。書き込みワード線 38は、図 3に示すように、配線溝 30の内壁に沿って形成された ノリアメタルとしての Ta膜 32と、磁場を強めるために設けられた透磁率の高 、NiFe 膜 34と、主要な配線部である Cu膜 36とにより構成されている。 [0025] 書き込みワード線 38が埋め込まれた層間絶縁膜 28上には、楕円形状を有する M TJ素子 52が形成されている。 MTJ素子 52は、図 1に示すように、活性領域と書き込 みワード線 38とが交差する各領域に形成されている。 MTJ素子 52は、図 3に示すよ うに、下部電極層 40と、反強磁性層 42と、固定磁ィ匕層 44と、トンネル絶縁膜 46と、 自由磁ィ匕層 48と、キャップ層 50との積層膜により構成されている。
[0026] 下部電極層 40は、例えば Ta等の非磁性材料により構成する。反強磁性層 42は、 例えば PtMn等の反強磁性材料により構成する。固定磁ィ匕層 44は、例えば CoFe等 の強磁性材料により構成する。トンネル絶縁膜 46は、例えばアルミナ等の絶縁材料 により構成する。自由磁ィ匕層 48は、結合層を介して 2つの強磁性層を積層してなる S AF (Synthetic AntiFerromagnet：反平行結合）構造とし、例えば CoFe膜 48cZRu膜 48bZCoFe膜 48aの積層膜により構成する。キャップ層 50は、例えば Ta等の非磁 性材料により構成する。
[0027] MTJ素子 52が形成された領域以外の層間絶縁膜 28上には、層間絶縁膜 54が形 成されている。層間絶縁膜 54, 28, 20には、ソース/ドレイン領域 18に接続された コンタクトプラグ 58が埋め込まれている。層間絶縁膜 54上には、コンタクトプラグ 58を 挟んで X方向に隣接する 2つの MTJ素子 52とコンタクトプラグ 58とを電気的に接続 する上部電極層 60が形成されて ヽる。
[0028] 上部電極層 60が形成された層間絶縁膜 54上には、層間絶縁膜 62が形成されて いる。層間絶縁膜 62上には、 X方向に延在する複数のディジット線 64 (DL)が形成 されている。ディジット線 64は、 X方向に並ぶ MTJ素子 52上を横切るように形成され ている。
[0029] MTJ素子 52は、楕円の長軸方向、すなわち磁ィ匕容易軸が書き込みワード線 TOL の延在方向及びディジット線 DLの延在方向に対して等しい角度をなすように、それ ぞれ形成されて ヽる。書き込みワード線 WWLとディジット線 DLとが直交して ヽる場 合、 MTJ素子 52の楕円の長軸方向は、書き込みワード線 WWL及びディジット線 DL に対して 45度の角度をなすように配置される。なお、このような MTJ素子 52の配置は トグル方式による書き込みを行うためであり、トグル方式による書き込みができる限り にお!/、て、 MTJ素子 52の配置はこれに限定されるものではな!/、。 [0030] 本実施形態による磁気メモリ装置では、 1つのメモリセル力 1つの選択用トランジス タと 2つの MTJ素子とにより構成される 1T2MTJ型を有している。図 2を用いて説明 すると、図面右側から 2番目のゲート電極 14及びこのゲート電極 14の左右に形成さ れたソース Zドレイン領域 16, 18を有する選択用トランジスタのソース Zドレイン領域 18には、コンタクトプラグ 58及び上部電極層 60を介して 2つの MTJ素子 52が接続さ れている。これら選択用トランジスタ及び MTJ素子 52が、一のメモリセルを構成する 素子である。同様に、図面左側から 2番目のゲート電極 14及びこのゲート電極 14の 左右に形成されたソース Zドレイン領域 16 , 18を有する選択用トランジスタのソース /ドレイン領域 18には、コンタクトプラグ 58及び上部電極層 60を介して 2つの MTJ 素子 52が接続されている。これら選択用トランジスタ及び MTJ素子 52が、他のメモリ セルを構成する素子である。このように、各活性領域には、ビット線コンタクトを共用す る 2つのメモリセル力 それぞれ形成されている。
[0031] 図 4は本実施形態による磁気メモリ装置のメモリセルアレイの回路図である。図示す るように、書き込みワード線 WWLは、書き込みワード線駆動回路 80に接続されてい る。書き込みワード線駆動回路 80は、書き込みの際に書き込みワード線 WWL1, W WL2に書き込み電流を供給する書き込み電流発生回路と、読み出しの際に書き込 みワード線 WWL1に読み出し電圧を印加する読み出し電圧発生回路とを含む。ビッ ト線 BL, ZBL及びディジット線 DLの一方の端部には、 BLZDL駆動回路 82が接続 されている。 BLZDL駆動回路 82は、書き込みの際にディジット線 DLに書き込み電 流を供給する書き込み電流発生回路と、読み出しの際にビット線 ZBLにリファレンス 電圧を印加するリファレンス電圧発生回路とを含む。ビット線 BL, ZBLの他方の端 部には、センスアンプ 84が接続されている。センスアンプ 84には、隣接する 2つのビ ット線 BLがそれぞれ接続されており、ビット線 BL, /BLが隣接してセンスアンプに入 力される折り返しビット線構造となっている。
[0032] なお、本実施形態による磁気メモリ装置では、読み出し用のビット線 BLと書き込み 用のディジット線 DLが同じ方向に配置される力 読み出し用のビット線 BLは第 1のメ タル配線により形成され、書き込み用のディジット線 DLは第 3のメタル配線により形 成されているため、いずれも 2Fのピッチに収まる（Fは最小加工寸法： Feature size)。 一方、ビット線 BLに垂直な方向については、 2本の書き込みワード線を収めるために 、 4Fのピッチとなる。したがって、本実施形態による磁気メモリ装置の単位メモリセル の面積は 4F X 2F = 8F2となり、 1T1MTJのメモリセルの面積と基本的に同等である
[0033] 次に、本実施形態による磁気メモリ装置の書き込み方法について図 5乃至図 11を 用いて説明する。
[0034] 図 5は本実施形態による磁気メモリ装置における初期化書き込みの原理を説明す る回路図、図 6乃至図 8は本実施形態による磁気メモリ装置における初期化書き込み の際の構成を示す回路図、図 9は本実施形態による磁気メモリ装置におけるデータ 書き込み方法を示すフローチャート、図 10は本実施形態による磁気メモリ装置にお けるデータ書き込みの際の構成を示す回路図、図 11はデータ書き込みの際に書き 込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートである。
[0035] 上述のように、本実施形態による磁気メモリ装置は、 1T2MTJ型のメモリセルにより 構成されている。一のメモリセルに含まれる 2つの MTJ素子には、抵抗が高い状態（ 高抵抗状態)と抵抗が低 、状態 (低抵抗状態)とを相補的〖こ取るように情報が書き込 まれる。すなわち、一方の MTJ素子は、固定磁ィ匕層 44の磁ィ匕方向と自由磁ィ匕層 48 (CoFe膜 48a)の磁ィ匕方向とを逆向きとし (高抵抗状態）、他方の MTJ素子は、固定 磁ィ匕層 44の磁ィ匕方向と自由磁ィ匕層 48 (CoFe膜 48a)の磁ィ匕方向とを同じ向きとす る (低抵抗状態)。
[0036] 本実施形態による磁気メモリ装置では、まず初めに、初期化のための書き込み（以 下、初期化書き込みという）を行う。初期化書き込みは、各メモリセルに含まれる 2つ の MTJ素子の抵抗状態を相補的な関係にするためのものである。初期状態で 2つの MTJ素子に相補的な抵抗状態が書き込まれていれば、その後は 2つの MTJ素子に ついて同一の書き込み動作を行うことにより、相補的な抵抗状態を維持したままでデ ータを書き換えることができる。
[0037] 初期化書き込みでは、図 5に示すように、一方の MTJ素子 (MTJ1)に接続された書 き込みワード線 WWL1と、他方の MTJ素子（MTJ2)に接続された書き込みワード線 WWL2と〖こ、互いに逆向きの書き込み電流を流す。書き込みワード線 WWL1, WW L2には、単独で MTJ素子の自由磁化層の磁化方向を反転するに十分な書き込み 電流を流し、ディジット線 DLには書き込み電流を流さない。これにより、 MTJ素子（M TJ1)と MTJ素子 (MTJ2)とには互いに逆向きの磁界が印加され、これら自由磁ィ匕層 48の磁化方向は互いに逆向きとなる。こうして、 MTJ素子（MTJ1)及び MTJ素子（ MTJ2)への相補的な抵抗状態の書き込みを行う。
[0038] なお、トグル方式の書き込みを行う磁気メモリ装置では、 MTJ素子の磁化容易軸が 書き込みワード線及びディジット線に対して 45度傾 、て配置されて 、るため、書き込 みワード線に流す電流による磁界とディジット線に流す電流による磁界との合成磁界 による書き込みでは、合成磁界が MTJ素子に対して対称にならず、うまく書き込むこ とができない。これが、本実施形態による磁気メモリ装置において、書き込みワード線 WWL1, WWL2に流す書き込み電流のみによって初期化書き込みを行う理由であ る。
[0039] 図 6に示す回路図では、書き込みワード線駆動回路 80とは反対側の書き込みヮー ド線 WWL1, WWL2の端部〖こ、書き込みワード線 WWL1と書き込みワード線 WWL 2とを接続し或いは切り離すためのスイッチング素子 86が設けられている。
[0040] 書き込みワード線 WWL1, WWL2との間にスイッチング素子 86を設けることにより 、制御信号 φによってスイッチング素子 86をオンにするだけで、書き込みワード線駆 動回路 80から供給される書き込み電流を、書き込みワード線 TOL1及び書き込みヮ ード線 WWL2に逆向きに流すことができる。したがって、書き込み動作を簡略化する ことができる。
[0041] 図 7に示す回路では、書き込みワード線 WWL1, WWL2の一端側に書き込みヮー ド線駆動回路 80aが設けられ、他端側に書き込みワード線駆動回路 80bが設けられ ている。
[0042] 書き込みワード線 WWL1, WWL2の両端に書き込みワード線駆動回路 80a, 80b を設けることにより、書き込みワード線 TOL1へは書き込みワード線駆動回路 80aか ら書き込み電流を流し、書き込みワード線 WWL2へは書き込みワード線駆動回路 80 bから書き込み電流を流すことができる。これにより、スイッチング素子 86を設けること なぐ書き込みワード線 WWL1, WWL2に逆方向の書き込み電流を容易に流すこと ができる。
[0043] 図 7に示す回路は、書き込みワード線駆動回路 80a, 80bが書き込みワード線 WW LI, WWL2の両端に形成されるため、メモリセル面積が増加するようにも見える。し 力しながら、実際には図 8に示すように、複数のメモリセルブロック 88が隣接して形成 され、各メモリセルブロック 88にはそれぞれ書き込みワード線駆動回路 80が設けられ る。したがって、メモリセルブロック 88間に設けられた書き込みワード線電流駆動回路 80を双方のメモリセルブロック 88の書き込みワード線に電流を供給する電流発生回 路として用いることにより、メモリセル面積を増加することなく図 7に示す回路を実現す ることがでさる。
[0044] 次に、本実施形態による磁気メモリ装置への実際のデータの書き込み（以下、デー タ書き込みと!/、う）につ!、て図 9乃至図 11を用いて説明する。
[0045] 以下の説明では、図 10においてワード線 WLに接続されたメモリセル MCI, MC2
4
にデータ書き込みを行う場合を例に説明する。
[0046] まず、書き込み前のメモリセル MCI, MC2の記憶情報を読み出す (ステップ S11) 。ここでは、メモリセル MC1にデータ" 1"が記憶され、メモリセル MC2にデータ" 0"が 記憶されていたものとする。なお、本実施形態による磁気メモリ装置の読み出し方法 については、後述する。
[0047] トグル方式の磁気メモリ装置では、 MTJ素子のスピンの向きが平行であっても反平 行であっても、書き込み電流を流すと反転する。このため、トグル方式では、データの 書き込み前には、データの読み出しを行う必要がある。
[0048] 次いで、読み出したデータが書き込むべきデータと同じ力どうかを判定する (ステツ プ S12)。ここでは、メモリセル MC1及びメモリセル MC2に書き込むデータ力 ともに データ" 1"であるものとする。
[0049] 判定の結果、読み出したデータが書き込むべきデータと同じ場合には、データを新 たに書き込む必要がないため、書き込み処理は終了する。ここでは、メモリセル MC1 において読み出したデータと書き込むべきデータとが同じであるため、メモリセル MC
1の書き込み処理は終了する。
[0050] 一方、読み出したデータが書き込むべきデータと異なる場合には、書き込み動作を 行う（ステップ S13)。ここでは、メモリセル MC2において読み出したデータと書き込 むべきデータとが異なるため、書き込み動作を行う。
[0051] 書き込み動作では、まず、書き込みワード線駆動回路 80から書き込みワード線 W WL1,胃 L2の双方に、同じタイミングで所定の書き込み電流を供給する。書き込 みワード線 WWL1, WWL2に流す電流の大きさは、この電流によって生じる磁界に よって自由磁ィ匕層 48の磁ィ匕方向がスピンフロップの状態となる大きさとする。また、書 き込みワード線 WWL1, WWL2に流す電流の向きは、初期書き込みの場合とは異 なり、同じであっても差し支えない。なお、データ書き込みでは、ディジット線 DLにも 書き込み電流を流し、これら電流により生じる合成磁界を利用して書き込みを行うの で、書き込みワード線 WWL1, WWL2に流す電流値は初期化書き込みのときの電 流値よりも小さい。
[0052] 次いで、書き込みワード線 WWL1, WWL2へ電流を供給するタイミングと、 BL/D L駆動回路力 ディジット線 DLに電流を供給するタイミングとをずらして、書き込みヮ
3
ード線 WWL1, WWL2及びディジット線 DLに所定の書き込み電流を供給する。例
3
えば図 11に示すように、書き込みワード線 WWL1, WWL2に印加する電流パルスを 、時間 tでオンとなり前記時間 tよりも後の時間 tでオフとなる電流パルスとし、デイジ
1 1 3
ット線 DLに印加する電流パルスを、時間 tよりも後で時間 tよりも前の時間 tでオン
3 1 3 2 となり時間 tよりも後の時間 tでオフとなる電流パルスとする。
3 4
[0053] これ〖こより、メモリセル MC2の MTJ素子には、書き込みワード線 WWL1, WWL2 に流す書き込み電流からの磁界、書き込みワード線 WWL1, WWL2に流す書き込 み電流からの磁界とディジット線 DLに流す書き込み電流力 の磁界との合成磁界、
3
ディジット線 DLに流す書き込み電流力 の磁界が順次印加され、印加磁界の方向
3
の変化に追従して、メモリセル MC2の 2つの MTJ素子の自由磁化層の磁化方向がと もに反転する。こうして、メモリセル MC2へのデータ" 1"の書き込みが完了する。
[0054] なお、書き込みワード線 WWL1, WWL2に流す書き込み電流と、ディジット線 DL に流す書き込み電流とは、図 11に示すように印加する電流パルスのタイミングがず れていれば、いずれを先に流すようにしてもよい。
[0055] 上述のようなトグル動作による書き込みでは一方の配線からの磁界だけでは原理 的に磁ィ匕反転が生じな 、ため、半選択状態にあるメモリセルセルの誤動作を防止す るうえで極めて有効である。
[0056] 同じワード線（例えばワード線 WL )に連なるメモリセル（例えばメモリセル MCI, M
4
C2)へは、同時に書き込みを行うことができる。すなわち、書き込みワード線 WWL1, WWL2に書き込み電流を流した状態で、データを書き換える必要のあるメモリセル（ 例えばメモリセル MC2)に対応したディジット線 (例えば DL )だけに書き込み電流を
3
流すようにすればよい。
[0057] 次に、本実施形態による磁気メモリ装置の読み出し方法について図 12乃至図 15を 用いて説明する。
[0058] 図 12は本実施形態による磁気メモリ装置の読み出し方法を示す図、図 13は本実 施形態による磁気メモリ装置における記憶情報の判定方法を示す図、図 14は本実 施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回 路図、図 15は本実施形態による磁気メモリ装置における読み出し動作のタイミングを 示すタイムチャートである。
[0059] 本実施形態による磁気メモリ装置では、一のメモリセルに含まれる 2つの MTJ素子 5 2は、上部配線層 60を介して直列接続されている。直列接続した 2つの MTJ素子 M TJ1, MTJ2の両端には、書き込みワード線 WWL1及び書き込みワード線 WWL2が 、それぞれ接続されている。また、 MTJ素子 MTJ1, MTJ2には、相補的な情報が書 き込まれている。
[0060] そこで、本実施形態による磁気メモリ装置の読み出しでは、図 12に示すように、書 き込みワード線 WWL1及び書き込みワード線 WWL2を介して 2つの MTJ素子（MTJ 1, MTJ2)の直列接続に読み出し電圧 V を印加し、 MTJ素子（MTJ1)と MTJ素 read
子 (MTJ2)との接続ノードの電圧を選択用のトランジスタを介してビット線 (BL)に読 み出す。このとき、ワード線 WWL1に印加する電圧を V とし、書き込みワード線 W read
WL2に印加する電圧を 0とする。リファレンス側のビット線（ZBL)には、 V Z2の read 一定電圧を印加する。
[0061] 次 、で、ビット線 (BL)の電圧とリファレンス側のビット線 (ZBL)の電圧とを差動増 幅型の読み出しセンス回路で比較することにより、 MTJ素子に記憶された情報を読 み出す。
[0062] データ" 0"、例えば MTJ素子 MTJ1が高抵抗の状態で MTJ素子 MTJ2が低抵抗の 状態のとき、 MTJ素子 MTJ1と MTJ素子 MTJ2との間のノードの電圧 Voは、電圧 V
rea
Z2よりも低くなる。したがって、ビット線 (BL)の電圧がリファレンス側のビット線 (/B d
L)の電圧よりも低ければ、 MTJ素子に記憶されていた情報はデータ" 0"であると判 断できる（図 13 (a)参照)。
[0063] 反対に、データ" 1"、例えば MTJ素子 MTJ1が低抵抗の状態で MTJ素子 MTJ2が 高抵抗の状態のとき、 MTJ素子 MTJ1と MTJ素子 MTJ2との接続ノードの電圧 Voは 、電圧 V Z2よりも高くなる。したがって、ビット線 (BL)の電圧がリファレンス側のビ read
ット線 (ZBL)の電圧よりも高ければ、 MTJ素子に記憶されていた情報はデータ" 1" であると判断できる（図 13 (b)参照)。
[0064] 次に、読み出し回路及びその動作について図 14及び図 15を用いて具体的に説明 する。
[0065] 図 14はメモリセル及び読み出し回路の一例を示す回路図である。上述のように、 2 つの MTJ素子 MTJ1, MTJ2は直列に接続されており、その接続ノードは選択用トラ ンジスタを介してビット線 BLに接続されている。ビット線 BL, /BLの一方の端部は、 差動増幅型のセンスアンプ 84に接続されている。なお、図 10に示すセンスアンプ 84 は、 DRAMでよく使用されている交差結合型のセンスアンプである。ビット線 BL, / BLの他方の端部は、これら信号線をプリチャージするためのプリチャージ用回路 90 を介して V Z2の定電圧源に接続されている。
read
[0066] 図 15は読み出し動作のタイミングを示すタイムチャートである。図中、 pfyはプリチヤ ージ用回路 90に印加する電圧を、 readは書き込みワード線 TOL1に印加する電圧 を、 wlはワード線 WLに印加する電圧を、 saeはセンスアンプ 84の Nchトランジスタに 印加する電圧を、 saepはセンスアンプ 84の Pchトランジスタに印加する電圧を、 blは ビット線 BLの電圧を、 bibはリファレンス側のビット線/ BLの電圧を、それぞれ示して いる。なお、各ノードの記号は、図 14にも記載してある。
[0067] まず、プリチャージ用回路 90の制御端子 (pfy)に、プリチャージのための制御電圧 を印加する。これにより、プリチャージ用回路 90のトランジスタが総てオンとなり、ビット 線 BL及びリファレンス側のビット線 ZBLの電圧 (bl, bib)が定電圧源から供給される 電圧 V
read Z2にプリチャージされる。
[0068] 次いで、ビット線 BL及びリファレンス側のビット線 ZBLのプリチャージが完了後、プ リチャージ用回路 90の制御端子 (pfy)に印加して 、るプリチャージのための制御電 圧をオフとする。
[0069] 次いで、書き込みワード線 WWL1—書き込みワード線 WWL2間に、読み出し用の 電圧 V を印加する。例えば、書き込みワード線 WWL1の電圧 (read)を V とし、 read read 書き込みワード線 WWL2の電圧を 0とする。
[0070] 次いで、ワード線 WLに、選択用トランジスタをオンするための制御電圧を印加する
(wl) oこれにより、選択用トランジスタはオン状態となり、ビット線 BLの電圧 (bl)が、 2 つの MTJ素子 MTJ1, MTJ2の接続ノードの電圧となる。リファレンス側のビット線/ BLの電圧は、電圧 V
read Z2のままである。
[0071] なお、図 15では、データ" 0"、すなわち MTJ素子 MTJ1が高抵抗の状態で MTJ素 子 MTJ2が低抵抗の状態である場合を想定しており、ビット線 BLの電圧 (bl)は、電 圧 V Z2よりも低くなつている。データ" 1"、すなわち MTJ素子 MTJ1が低抵抗の read
状態で MTJ素子 MTJ2が高抵抗の状態である場合には、ビット線 BLの電圧 (bl)は、 電圧 V Z2よりも高くなる。
read
[0072] 次!、で、読み出しワード線 WWL1及びワード線 WLの電圧 (read、 wl)を保持した 状態で、センスアンプ 84の Nchトランジスタ及び Pchトランジスタを順次オンにする。 これにより、ビット線 BLとリファレンス側のビット線/ BLとで、電圧が高い方の信号線 の電圧が電源電圧 Vddまで引き上げられ、電圧が低い方の信号線の電圧が接地電 位まで引き下げられる。したがって、ビット線 BLの電圧とリファレンス側のビット線/ B Lの電圧との高低を容易に検出することができ、メモリセルに記憶された情報を読み 出すことができる。
[0073] 1T2MTJ型の磁気メモリ装置では、上述の通り読み出しマージンを拡大できること から、 MTJ素子の特性にばらつきがあっても安定して読み出しを行うことができる。
[0074] 次に、本実施形態による磁気メモリ装置の製造方法について図 16乃至図 19を用 いて説明する。 [0075] 図 16乃至図 19は本実施形態による磁気メモリ装置の製造方法を示す工程断面図 である。なお、図 16は図 1の B— 線断面に沿った工程断面図であり、図 17乃至 図 19は図 1の A— 線断面に沿った工程断面図である。
[0076] まず、シリコン基板 10に、例えば STI (Shallow Trench Isolation)法により、素子分離 膜 12を形成する。この際、素子分離膜 12により画定される活性領域は、 T字型の形 状となる（図 1参照)。
[0077] 次いで、素子分離膜 12により画定された活性領域に、通常の MOSトランジスタの 形成方法と同様にして、ゲート電極 14及びソース Zドレイン領域 16, 18を有する選 択用トランジスタを形成する（図 16 (a)、図 17 (a) )。なお、選択用トランジスタは、各 活性領域にそれぞれ 2つずつ形成される。また、ゲート電極 14は紙面垂直方向に延 在して形成され、図 1に示すように複数の選択用トランジスタのゲート電極 14を兼ね る読み出しワード線 WLを構成する。
[0078] 次いで、選択用トランジスタが形成されたシリコン基板 10上に、例えば CVD法によ りシリコン酸ィ匕膜を堆積後、 CMP法によりこの表面を平坦ィ匕し、シリコン酸ィ匕膜よりな る層間絶縁膜 20を形成する。
[0079] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 20に、ソース Zド レイン領域 16に達するコンタクトホール 22を形成する。
[0080] 次いで、例えば CVD法により、ノ リアメタルとしての窒化チタン膜及びタングステン 膜とを堆積後、これら導電膜をエツチノくック或いはポリッシュノックし、コンタクトホー ル 22に埋め込まれソース/ドレイン領域 16に電気的に接続されたコンタクトプラグ 2 4を形成する（図 16 (b)、図 17 (b) )。
[0081] 次いで、コンタクトプラグ 24が埋め込まれた層間絶縁膜 20上に導電膜を堆積して パター-ングし、コンタクトプラグ 24を介してソース/ドレイン領域 16に電気的に接続 されたビット線 26を形成する。なお、ビット線 26 (BL)は、図 1に示すように、ワード線 WLと交差する方向に延在して形成される。
[0082] 次いで、ビット線 26が形成された層間絶縁膜 20上に、例えば CVD法によりシリコン 酸ィ匕膜を堆積後、 CMP法によりこの表面を平坦ィ匕し、シリコン酸ィ匕膜よりなる層間絶 縁膜 28を形成する（図 16 (c)、図 17 (c) )。 [0083] 次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜 28に、書き込みワード 線を埋め込むための配線溝 30を形成する（図 17 (d) )。
[0084] 次いで、例えばスパッタ法により Ta膜 32及び NiFe膜 34を、例えば電解めつき法に より Cu膜 36を、それぞれ堆積後、これら導電膜を CMP法により平坦化し、配線溝 30 内に埋め込まれた書き込みワード線 38を形成する（図 3、図 18 (a) )。なお、書き込み ワード線 38 (WWL)は、図 1に示すように、ワード線 WLの延在方向と平行な方向に 延在して形成される。
[0085] 次いで、書き込みワード線 38が埋め込まれた層間絶縁膜 28上に、例えばスパッタ 法により、例えば Ta膜よりなる下部電極層 40と、例えば PtMnよりなる反強磁性層 42 と、例えば CoFeよりなる固定磁ィ匕層 44と、例えばアルミナよりなるトンネル絶縁膜 46 と、例えば CoFeZRuZCoFeの積層構造よりなる自由磁ィ匕層 48と、例えば Ta膜よ りなるキャップ層 50とを形成する。
[0086] 次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層 50、自由磁化層 4 8、トンネル絶縁膜 46、固定磁化層 44、反強磁性層 42及び下部電極層 40をパター ユングし、書き込みワード線 38に接続された MTJ素子 52を形成する（図 3、図 18 (b) )。 MTJ素子 52は、図 1に示すように、長軸方向、すなわち磁ィヒ容易軸が X方向及び Y方向に対して 45度の角度をなす楕円形状とする。ここで、キャップ層 50及び下部 電極層 40のパターユングには例えば CI ZAr系のエッチングガスを用い、自由磁ィ匕
2
層 48、トンネル絶縁膜 46、固定磁ィ匕層 44及び反強磁性層 42のパターユングには例 えば COZNH系のエッチングガスを用 、る。
3
[0087] 次いで、 MTJ素子 52が形成された層間絶縁膜 28上に、例えば CVD法によりシリコ ン酸ィ匕膜を堆積後、このシリコン酸ィ匕膜を CMP法により MTJ素子 52が露出するまで 平坦化し、表面が平坦化されたシリコン酸ィ匕膜よりなる層間絶縁膜 54を形成する（図 18 (c) )。
[0088] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 54, 28, 20に、 ソース Zドレイン領域 18に達するコンタクトホール 56を形成する。
[0089] 次いで、例えば CVD法により、ノ リアメタルとしての窒化チタン膜及びタングステン 膜とを堆積後、これら導電膜をエツチノくック或いはポリッシュノックし、コンタクトホー ル 46に埋め込まれソース/ドレイン領域 18に電気的に接続されたコンタクトプラグ 5 8を形成する（図 19 (a) )。
[0090] 次いで、 MTJ素子 52及びコンタクトプラグ 58が埋め込まれた層間絶縁膜 54上に、 例えばスパッタ法により Ta膜を堆積してパターユングする。これにより、 Ta膜よりなり、 コンタクトプラグ 58を介してソース/ドレイン領域 18に電気的に接続され、コンタクト プラグ 58に隣接する 2つの MTJ素子 52を並列に接続する上部電極層 60を形成する (図 19 (b) )。ここで、上部電極層 60のパターユングには、例えば CI ZAr系のエッチ
2
ングガスを用いる。
[0091] 次いで、上部電極層 60が形成された層間絶縁膜 54上に、例えば CVD法によりシ リコン酸ィ匕膜を堆積後、 CMP法によりこの表面を平坦ィ匕し、シリコン酸ィ匕膜よりなる層 間絶縁膜 62を形成する。
[0092] 次いで、層間絶縁膜 62上に導電膜を堆積してパターユングし、ディジット線 64 (DL )を形成する（図 19 (c) )。ディジット線 64は、図 1に示すように、ビット線 BL間の領域 に、ビット線 BLの延在方向と平行な方向に延在して形成される。
[0093] このように、本実施形態によれば、 1T2MTJ型の磁気メモリ装置にぉ ヽて、書き込 みワード線のみに書き込み電流を流して書き込みを行うことにより一のメモリセルに含 まれる 2つの MTJ素子の抵抗状態を相補的な状態に初期化し、書き込みワード線及 びディジット線に書き込み電流を流して所望のメモリセルの記憶情報を反転させるこ とによりデータ書き込みを行うので、いわゆるトグル方式による書き込み動作が可能 である。これにより、書き込み動作の際のディスターブ耐性を向上することができる。
[0094] また、記憶情報を反転すべきメモリセルに対応するディジット線のみに書き込み電 流を流すことで、書き込みワード線を共通とする複数のメモリセルにっ 、て同時に書 き込みを行うことができる。
[0095] [第 2実施形態]
本発明の第 2実施形態による磁気メモリ装置の書き込み方法について図 20乃至図 22を用いて説明する。なお、図 1乃至図 19に示す第 1実施形態による磁気メモリ装 置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或 いは簡潔にする。 [0096] 図 20は本実施形態による磁気メモリ装置におけるデータ書き込み方法を示すフロ 一チャート、図 21は本実施形態による磁気メモリ装置におけるデータ書き込みの際 の構成を示す回路図、図 22はデータ書き込みの際に書き込みワード線及びディジッ ト線に流す電流のタイミングを示すタイムチャートである。
[0097] 本実施形態では、第 1実施形態による磁気メモリ装置の他の書き込み方法につい て説明する。本実施形態による磁気メモリ装置の書き込み方法は、データ書き込み 方法に主たる特徴があり、初期化書き込みについては第 1実施形態による磁気メモリ 装置の書き込み方法と同様である。
[0098] 以下の説明では、図 21においてワード線 WLに接続されたメモリセル MCI, MC2
4
, MC3, MC4にデータ書き込みを行う場合を例に説明する。
[0099] まず、対を構成するビット線 (BL, ZBL)の一方 (BL)に接続されたメモリセル (MC 1, MC3)の記憶情報を読み出す (ステップ S21)。ここでは、メモリセル MCIにデー タ" 1"が記憶され、メモリセル MC3にデータ" 0"が記憶されていたものとする。
[0100] 次いで、読み出したデータが書き込むべきデータと同じ力どうかを判定する (ステツ プ S22)。ここでは、メモリセル MC1及びメモリセル MC3に書き込むデータ力 ともに データ" 1"であるものとする。
[0101] 判定の結果、読み出したデータが書き込むべきデータと同じ場合には、データを新 たに書き込む必要がないため、このようなメモリセル (MC1)については後述の書き 込み動作は不要である。一方、読み出したデータが書き込むべきデータと異なる場 合には、データを新たに書き込む必要があるため、このようなメモリセル (MC3)につ V、ては後述の書き込み動作を行う。
[0102] 同様にして、対を構成するビット線 (BL, ZBL)の他方 (ZBL)に接続されたメモリ セル（MC2, MC4)の記憶情報を読み出す (ステップ S23)。ここでは、メモリセル M C2にデータ" 1"が記憶され、メモリセル MC4にデータ" 0"が記憶されていたものとす る。
[0103] 次いで、読み出したデータが書き込むべきデータと同じ力どうかを判定する (ステツ プ S24)。ここでは、メモリセル MC2及びメモリセル MC4に書き込むデータ力 ともに データ" 0"であるものとする。 [0104] 判定の結果、読み出したデータが書き込むべきデータと同じ場合には、データを新 たに書き込む必要がないため、このようなメモリセル (MC4)については後述の書き 込み動作は不要である。一方、読み出したデータが書き込むべきデータと異なる場 合には、データを新たに書き込む必要があるため、このようなメモリセル (MC2)につ V、ては後述の書き込み動作を行う。
[0105] 折り返しビット線構造を有する磁気メモリ装置の場合、ビット線 (BL)に連なるメモリ セル MCとビット線 (ZBL)に連なるメモリセル MCとを同時に読み出すことはできな い。そこで、本実施形態による磁気メモリ装置の書き込み方法では、上述のようにして 、ビット線 (BL)に連なるメモリセル MCとビット線 (ZBL)に連なるメモリセル MCとを 別々に読み出す。
[0106] 次に、メモリセル MCへのデータの書き込みを行う（ステップ S25)。本実施形態によ る磁気メモリ装置の書き込み方法では、対を構成するビット線 (BL, ZBL)の双方に 接続されたメモリセル MCについて、同時にデータ書き込みを行う。ここでは、メモリセ ル MC2, MC3についてデータ書き込みを行う必要がある。
[0107] 具体的には、まず、書き込みワード線駆動回路 80から書き込みワード線 WWL1, WWL2の双方に、同じタイミングで所定の書き込み電流を供給する。
[0108] 次いで、図 22〖こ示すよう〖こ、書き込みワード線 WWL1, WWL2への電流の供給か らタイミングをずらして、 BLZDL駆動回路力 ディジット線 DL , DLに、所定の書き
2 3
込み電流を供給する。
[0109] これ〖こより、メモリセル MC2の MTJ素子には、書き込みワード線 WWL1, WWL2 に流す書き込み電流からの磁界、書き込みワード線 WWL1, WWL2に流す書き込 み電流からの磁界とディジット線 DLに流す書き込み電流力 の磁界との合成磁界、
2
ディジット線 DLに流す書き込み電流力 の磁界が順次印加され、メモリセル MC2の
2
2つの MTJ素子の自由磁ィ匕層の磁ィ匕方向がともに反転する。こうして、メモリセル M C2へのデータ" 0"の書き込みが完了する。
[0110] 同時に、メモリセル MC3の MTJ素子には、書き込みワード線 WWL1, WWL2に流 す書き込み電流からの磁界、書き込みワード線 WWL1, WWL2に流す書き込み電 流からの磁界とディジット線 DLに流す書き込み電流力 の磁界との合成磁界、ディ ジット線 DLに流す書き込み電流からの磁界が順次印加され、メモリセル MC3の 2つ
3
の MTJ素子の自由磁ィ匕層の磁ィ匕方向がともに反転する。こうして、メモリセル MC3 へのデータ" 1"の書き込みが完了する。
[0111] なお、書き込みワード線 WWL1, WWL2に流す書き込み電流と、ディジット線 DL に流す書き込み電流とは、図 22に示すようにタイミングがずれていれば、いずれを先 に流すようにしてもよい。
[0112] 同じワード線（例えばワード線 WL4)に連なるメモリセル（例えばメモリセル MC1,
MC2)へは、同時に書き込みを行うことができる。すなわち、書き込みワード線 WWL
1, WWL2に書き込み電流を流した状態で、データを書き換える必要のあるメモリセ ル (例えばメモリセル MC2, MC3)に対応したディジット線 (例えば DL , DL )だけ
2 3 に書き込み電流を流すようにすればょ 、。
[0113] このように、本実施形態によれば、折り返しビット線構造を有する 1T2MTJ型の磁 気メモリ装置において、ビット線 BLに接続されたメモリセルを読み出し、ビット線 ZBL に接続されたメモリセルを読み出した後、ビット線 BL, /BLに接続されたメモリセル のうち記憶情報を反転すべきメモリセルへの書き込みを一括して行うので、書き込み プロセスを簡略ィ匕することができる。
[0114] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0115] 例えば、上記実施形態では、本発明を MTJ素子を用いた磁気メモリ装置に適用し た場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を 利用した磁気抵抗効果素子を用 V、た 1T2MTJ型の磁気メモリ装置に広く適用するこ とができる。例えば、 2つの磁性層が導電性の非磁性層を介して積層された磁気抵 抗効果素子を用いた磁気メモリ装置にも適用可能である。
産業上の利用可能性
[0116] 本発明による磁気メモリ装置及びその書き込み方法は、 1T2MTJ型の磁気メモリ装 置において書き込みのディスターブに強いトグル方式の導入を可能とするものであり 、読み出しマージンの向上や読み出しのディスターブ耐性の向上など、磁気メモリ装 置の信頼性を向上するうえで極めて有用である。

Claims

請求の範囲
[1] 第 1の磁気抵抗効果素子と、前記第 1の磁気抵抗効果素子の一方の端部に一方 の端部が接続された第 2の磁気抵抗効果素子と、前記第 1の磁気抵抗効果素子と前 記第 2の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有す るメモリセルと、第 1の方向に延在し、前記第 1の磁気抵抗効果素子の他方の端部に 接続された第 1の信号線と、前記第 1の方向に延在し、前記第 2の磁気抵抗効果素 子の他方の端部に接続された第 2の信号線と、前記第 1の方向と交差する第 2の方 向に延在し、前記第 1の磁気抵抗効果素子が形成された領域において前記第 1の信 号線と交差し、前記第 2の磁気抵抗効果素子が形成された領域にお 、て前記第 2の 信号線と交差する第 3の信号線とを有し、前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の磁化容易軸が前記第 1の方向及び前記第 2の方向のそれ ぞれに対して傾くように配置された磁気メモリ装置の書き込み方法であって、 前記第 1の信号線と前記第 2の信号線とに互いに逆向きの書き込み電流を流すこと により、前記第 2の方向と平行で互いに逆向きの磁界を前記第 1の磁気抵抗効果素 子と前記第 2の磁気抵抗効果素子とに印加し、前記第 1の磁気抵抗効果素子と前記 第 2の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が低抵抗状態である相 補的な抵抗状態を書き込む
ことを特徴とする磁気メモリ装置の書き込み方法。
[2] 第 1の磁気抵抗効果素子と、前記第 1の磁気抵抗効果素子の一方の端部に一方 の端部が接続された第 2の磁気抵抗効果素子と、前記第 1の磁気抵抗効果素子と前 記第 2の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有す るメモリセルと、第 1の方向に延在し、前記第 1の磁気抵抗効果素子の他方の端部に 接続された第 1の信号線と、前記第 1の方向に延在し、前記第 2の磁気抵抗効果素 子の他方の端部に接続された第 2の信号線と、前記第 1の方向と交差する第 2の方 向に延在し、前記第 1の磁気抵抗効果素子が形成された領域において前記第 1の信 号線と交差し、前記第 2の磁気抵抗効果素子が形成された領域にお 、て前記第 2の 信号線と交差する第 3の信号線とを有し、前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の磁化容易軸が前記第 1の方向及び前記第 2の方向のそれ ぞれに対して傾くように配置された磁気メモリ装置の書き込み方法であって、 前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の抵抗状態によ つて定義される前記メモリセルの記憶情報を読み出し、
読み出した前記記憶情報が書き込むべき記憶情報と異なるときは、前記第 1の信 号線及び前記第 2の信号線に第 1の電流パルスを印加するタイミングと前記第 3の信 号線に第 2の電流パルスを印加するタイミングとをずらして前記第 1の信号線、前記 第 2の信号線及び前記第 3の信号線に書き込み電流を流すことにより、前記第 1の磁 気抵抗効果素子及び前記第 2の磁気抵抗効果素子に方向が徐々に回転する磁界 を印加して前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の抵抗 状態をそれぞれ反転させ、書き込むべき前記記憶情報を前記メモリセルに書き込む ことを特徴とする磁気メモリ装置の書き込み方法。
[3] 請求の範囲第 2項に記載の磁気メモリ装置の書き込み方法にお 、て、
前記磁気メモリ装置は、前記メモリセルと、前記メモリセルに対応する前記第 3の信 号線とを複数有し、
複数の前記メモリセルのうち読み出した前記記憶情報が書き込むべき記憶情報と 異なる前記メモリセルに対応する前記第 3の信号線には前記書き込み電流を流し、 複数の前記メモリセルのうち読み出した前記記憶情報が書き込むべき記憶情報と 同じ前記メモリセルに対応する前記第 3の信号線には前記書き込み電流を流さない ことを特徴とする磁気メモリ装置の書き込み方法。
[4] 請求の範囲第 2項又は第 3項に記載の磁気メモリ装置の書き込み方法にお 、て、 前記磁気メモリ装置は、前記メモリセルと、前記メモリセルに対応する前記第 3の信 号線とを複数有し、前記第 2の方向に延在して並行に配された複数の信号線であつ て、各信号線が、前記メモリセルの前記接続ノードに、前記選択用トランジスタを介し て接続された複数のビット線と、複数の前記ビット線の一方の端部に、隣接し対をな す 2本の前記ビット線毎に設けられた複数の読み出し回路とを更に有し、
複数の前記メモリセルの前記メモリセルを読み出す際には、対をなす前記ビット線 のうち一方の前記ビット線に接続された複数の前記メモリセルの前記記憶情報を読 み出した後、対をなす前記ビット線のうち他方の前記ビット線に連なる複数の前記メ モリセルの前記記憶情報を読み出し、
複数の前記メモリセルに前記記憶情報を書き込む際には、対をなす前記ビット線の 双方に接続された複数の前記メモリセルへの書き込みを一括して行う
ことを特徴とする磁気メモリ装置の書き込み方法。
[5] 請求の範囲第 2項乃至第 4項の 、ずれか 1項に記載の磁気メモリ装置の書き込み 方法において、
前記第 1の電流パルス及び前記第 2の電流パルスは、一方が時間 tでオンとなり前 記時間 tよりも後の時間 tでオフとなる電流パルスであり、他方が前記時間 tよりも後
1 3 1 で前記時間 tよりも前の時間 tでオンとなり前記時間 tよりも後の時間 tでオフとなる
3 2 3 4
電流パルスである
ことを特徴とする磁気メモリ装置の書き込み方法。
[6] 請求の範囲第 1項乃至第 5項のいずれ力 1項に記載の磁気メモリ装置の書き込み 方法において、
前記第 1の信号線及び前記第 2の信号線の一方の端部側に設けられたスィッチン グ素子により前記第 1の信号線と前記第 2の信号線とを電気的に接続し、前記スイツ チング素子を介して折り返すように、前記第 1の信号線及び前記第 2の信号線に前 記書き込み電流を流す
ことを特徴とする磁気メモリ装置の書き込み方法。
[7] 請求の範囲第 1項乃至第 5項のいずれ力 1項に記載の磁気メモリ装置の書き込み 方法において、
前記第 1の信号線及び前記第 2の信号線の一方の端部側に設けられた第 1の電流 源から前記第 1の信号線に前記書き込み電流を供給し、
前記第 1の信号線及び前記第 2の信号線の他方の端部側に設けられた第 2の電流 源から前記第 2の信号線に前記書き込み電流を供給する
ことを特徴とする磁気メモリ装置の書き込み方法。
[8] 請求の範囲第 2項乃至第 5項の 、ずれか 1項に記載の磁気メモリ装置の書き込み 方法において、
前記第 1の信号線及び前記第 2の信号線の一方の端部側に設けられた電流源から 前記第 1の信号線及び前記第 2の信号線に前記書き込み電流を供給する ことを特徴とする磁気メモリ装置の書き込み方法。
[9] 第 1の磁気抵抗効果素子と、前記第 1の磁気抵抗効果素子の一方の端部に一方 の端部が接続された第 2の磁気抵抗効果素子と、前記第 1の磁気抵抗効果素子と前 記第 2の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有し、 前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子の磁化容易軸が 第 1の方向及び前記第 1の方向と交差する第 2の方向のそれぞれに対して傾くように 配置されたメモリセルと、
前記第 1の方向に延在し、前記第 1の磁気抵抗効果素子の他方の端部に接続され た第 1の信号線と、
前記第 1の方向に延在し、前記第 2の磁気抵抗効果素子の他方の端部に接続され た第 2の信号線と、
前記第 2の方向に延在し、前記第 1の磁気抵抗効果素子が形成された領域におい て前記第 1の信号線と交差し、前記第 2の磁気抵抗効果素子が形成された領域にお V、て前記第 2の信号線と交差する第 3の信号線と、
前記第 1の磁気抵抗効果素子と前記第 2の磁気抵抗効果素子とに、一方が高抵抗 状態であり他方が低抵抗状態である相補的な抵抗状態を書き込む初期化書き込み の際に、前記第 1の信号線と前記第 2の信号線とに互いに逆向きの書き込み電流を 流すことにより、前記第 2の方向と平行な逆向きの磁界を前記第 1の磁気抵抗効果素 子と前記第 2の磁気抵抗効果素子とに印加し、前記第 1の磁気抵抗効果素子及び前 記第 2の磁気抵抗効果素子の抵抗状態をそれぞれ反転させるデータ書き込みの際 に、前記第 1の信号線、前記第 2の信号線及び前記第 3の信号線に書き込み電流を 流すことにより、前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子に データ書き込み用の磁界を印加する書き込み用回路と
を有することを特徴とする磁気メモリ装置。
[10] 請求の範囲第 9項に記載の磁気メモリ装置において、
前記第 1の方向と前記第 2の方向とは直交しており、
前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子は、前記磁化容 易軸が前記第 1の方向及び前記第 2の方向に対して 45度傾くように配置されて 、る ことを特徴とする磁気メモリ装置。
[11] 請求の範囲第 9項又は第 10項に記載の磁気メモリ装置において、
前記書き込み用回路は、前記データ書き込みの際に、前記第 1の信号線及び前記 第 2の信号線に第 1の電流パルスを印加するタイミングと前記第 3の信号線に第 2の 電流パルスを印加するタイミングとをずらして、前記第 1の信号線、前記第 2の信号線 及び前記第 3の信号線に前記書き込み電流を流す
ことを特徴とする磁気メモリ装置。
[12] 請求の範囲第 9項乃至第 11項のいずれ力 1項に記載の磁気メモリ装置において、 前記書き込み用回路は、前記第 1の信号線及び前記第 2の信号線の一方の端部 側に設けられた電流源と、前記前記第 1の信号線及び前記第 2の信号線の他方の端 部側に設けられ、前記第 1の信号線と前記第 2の信号線とを電気的に接続し又は切 断するためのスイッチング素子とを有する
ことを特徴とする磁気メモリ装置。
[13] 請求の範囲第 9項乃至第 11項のいずれ力 1項に記載の磁気メモリ装置において、 前記書き込み用回路は、前記第 1の信号線及び前記第 2の信号線の一方の端部 側に設けられ、前記第 1の信号線に前記書き込み電流を流す第 1の電流源と、前記 前記第 1の信号線及び前記第 2の信号線の他方の端部側に設けられ、前記第 2の信 号線に前記書き込み電流を流す第 2の電流源とを有する
ことを特徴とする磁気メモリ装置。
[14] 請求の範囲第 9項乃至第 11項のいずれ力 1項に記載の磁気メモリ装置において、 前記書き込み用回路は、前記第 1の信号線及び前記第 2の信号線の一方の端部 側に設けられ、前記第 1の信号線及び前記第 2の信号線に前記書き込み電流を流 す電流源を有する
ことを特徴とする磁気メモリ装置。
[15] 請求の範囲第 9項乃至第 13項のいずれ力 1項に記載の磁気メモリ装置において、 前記第 1の磁気抵抗効果素子及び前記第 2の磁気抵抗効果素子は、 SAF構造の 自由磁化層を有する ことを特徴とする磁気メモリ装置。
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