TWI709963B - 供應切換式雙胞元記憶位元格 - Google Patents

供應切換式雙胞元記憶位元格 Download PDF

Info

Publication number
TWI709963B
TWI709963B TW106103162A TW106103162A TWI709963B TW I709963 B TWI709963 B TW I709963B TW 106103162 A TW106103162 A TW 106103162A TW 106103162 A TW106103162 A TW 106103162A TW I709963 B TWI709963 B TW I709963B
Authority
TW
Taiwan
Prior art keywords
bit
cell
complementary
resistance state
line
Prior art date
Application number
TW106103162A
Other languages
English (en)
Other versions
TW201735030A (zh
Inventor
冨嶋茂樹
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW201735030A publication Critical patent/TW201735030A/zh
Application granted granted Critical
Publication of TWI709963B publication Critical patent/TWI709963B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

在一個實施例中，根據本發明描述之一供應切換式雙胞元記憶位元格中之一位元狀態可藉由將一供應線耦接至該位元格之一共同節點以驅動互補電流經過該位元格之一對互補位元線信號線的互補電阻狀態儲存胞元而讀取。該位元格之該位元狀態可藉由感測該對第一及第二互補位元線信號線上之互補位元狀態信號而讀取。在一個實施例中，每一電阻狀態儲存胞元具有一電阻狀態鐵磁性裝置，諸如一磁性穿隧接面(MTJ)。在一個實施例中，根據本發明描述之一供應切換式雙胞元記憶位元格可缺少一源或選擇線(SL)信號線。本文中描述了其他態樣。

Description

供應切換式雙胞元記憶位元格
發明領域 本發明描述之某些實施例大體而言係關於非依電性記憶體。
發明背景 自旋轉移力矩隨機存取記憶體(STTRAM)為一種類型之磁阻式隨機存取記憶體(MRAM)，其具有非依電性且通常用於記憶體電路，諸如快取記憶體、記憶體、二級儲存器以及其他記憶體應用。與其他記憶體類型相比較，STTRAM記憶體可能常常以降低之功率位準操作且可能不太昂貴。
自旋轉移力矩(Spin Transfer Torque，STT)係磁性穿隧接面(MTJ)裝置中之磁層之定向能夠使用自旋極化電流加以修改的效應。在基於STT之MTJ中，取決於穿隧接面之兩側上的磁性極化之方向之間的相對角度差，裝置電阻可為低或高。因此，MTJ之一個位元狀態可由MTJ之鐵磁性層具有平行磁性定向且展現低電阻的狀態表示。對比而言，相反位元狀態可由MTJ之鐵磁性層具有反向平行磁性定向且展現高電阻的狀態表示。
依據本發明之一實施例，係特地提出一種設備，其包含：複數個信號線，包括一對互補位元線信號線、一第一字線信號線及一第二字線信號線；一供應線；以及一位元格，其經組配以儲存一位元狀態，該位元格包括：一共同節點以及第一及第二互補電阻狀態儲存胞元，每一電阻狀態儲存胞元具有耦接至該共同節點之一輸入端及耦接至一互補位元線信號線之一輸出端，每一互補電阻狀態儲存胞元具有：一儲存胞元開關電晶體，其具有耦接至該第一字線信號線之一輸入端，及一電阻狀態鐵磁性裝置，其與該互補電阻狀態儲存胞元之該儲存胞元開關電晶體串聯耦接且具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態；以及一供應開關電晶體，其具有耦接至該第二字線信號線之一輸入端且經組配以在啟動時將該共同節點耦接至該供應線。
在以下描述中，對相似組件給予相同參考數字，而不管該等組件是否展示於不同實施例中。為了以清晰且簡潔之方式說明本發明之一或多個實施例，圖式可並非必需按比例且某些特徵可以稍微示意性形式展示。關於一個實施例所描述或所說明之特徵可以相同方式或以類似方式在一或多個其他實施例中或組合或替代其他實施例之特徵使用。
在本發明描述之一個態樣中，供應切換式雙胞元記憶位元格具有用於儲存及讀取資料位元的減少數目之信號線。舉例而言，在一個實施例中，供應切換式雙胞元記憶位元格缺少許多先前存在且提議之STTRAM位元格的典型源或選擇線(SL)信號線。如下文中更詳細地解釋，藉由消除SL信號線，電路元件之佈侷限制可寬鬆，此可隨著電路製造程序進步而促進胞元大小收縮。另外，至位元格之供應線可以供應線之正交網格形式而成網狀以提供位元格操作(諸如讀取操作)的增加之可靠性及穩定性。
在一個實施例中，根據本發明描述之供應切換式雙胞元記憶位元格中之位元狀態可藉由如下操作來讀取：將供應線(諸如電力供應線或接地供應線)耦接至(例如)位元格之共同節點，以驅動第一及第二互補電流分別經過位元格之第一及第二互補電阻狀態儲存胞元以分別用於位元格之一對第一及第二互補位元線信號線。位元格之位元狀態可藉由感測該對第一及第二互補位元線信號線上之互補位元狀態信號來讀取。
在一個實施例中，每一電阻狀態儲存胞元具有一電阻狀態鐵磁性裝置，諸如磁性穿隧接面(MTJ)。每一電阻狀態鐵磁性裝置具有與互補電阻狀態儲存胞元之電阻狀態鐵磁性裝置之電阻狀態互補的電阻狀態。
記憶體控制器之讀取操作控制器邏輯經組配以藉由如下操作來讀取位元格之位元狀態：分別啟動第一及第二互補電阻狀態儲存胞元之第一及第二儲存胞元開關電晶體，以准許第一及第二互補電流通過第一及第二互補電阻狀態儲存胞元。另外，位元格之供應開關電晶體經啟動以將供應線耦接至位元格之共同節點以驅動第一及第二互補電流分別經過第一及第二互補電阻狀態儲存胞元。以此方式，位元格提供互補位元線信號線(其中位元格之位元狀態被讀取)上之互補位元狀態信號。在下文描述根據本發明描述之供應切換式雙胞元記憶位元格之其他態樣及特徵。
儘管結合STTRAM而描述，但應瞭解，根據本發明描述之供應切換式雙胞元記憶位元格可應用於除STT MRAM裝置以外的MRAM裝置，諸如巨大磁阻(GMR) MRAM、雙態觸發MRAM及其他MRAM裝置。根據本文中所描述之實施例之此等基於MRAM之記憶體元件可用於獨立記憶體電路或邏輯陣列中，或可嵌入於微處理器及/或數位信號處理器(DSP)中。另外，應注意，雖然本文中主要參考說明性實例中的基於微處理器之系統來描述系統及程序，但應瞭解，鑒於本文中之揭示內容，本發明之某些態樣、架構及原理同樣適用於其他類型之裝置記憶體及邏輯裝置。
轉至諸圖，圖1為說明根據本發明之實施例的所實施計算系統之選擇態樣的高階方塊圖。系統10可表示可包括記憶體裝置的大量電子或其他計算裝置中之任一者。此等電子裝置可包括計算裝置，諸如大型電腦、伺服器、個人電腦、工作站、電話裝置、網路設備、虛擬化裝置、儲存控制器、攜帶型或行動裝置(例如，膝上型電腦、迷你筆記型電腦、平板電腦、個人數位助理(PDA)、攜帶型媒體播放器、攜帶型遊戲裝置、數位攝影機、行動電話、智慧型電話、功能電話等)或組件(例如，系統單晶片、處理器、橋接器、記憶體控制器、記憶體等)。系統10可藉由電池、可再生電源(例如，太陽能面板)、無線充電或藉由使用AC插座供電。
在替代實施例中，系統10可包括較多元件、較少元件及/或不同元件。此外，雖然系統10可經描繪為包含單獨元件，但應瞭解，此等元件可整合至諸如系統單晶片(SoC)之一個平台上。在說明性實例中，系統10包含微處理器20、記憶體控制器30、記憶體40及周邊組件50，周邊組件可包括(例如)視訊控制器、輸入裝置、輸出裝置、儲存器、網路配接器、電源(包括電池、可再生電源(例如，光伏面板)、無線充電，或耦接至AC插座)等。微處理器20包括快取記憶體25，其可為記憶體階層之部分以儲存指令及資料，且系統記憶體40亦可為記憶體階層之部分。微處理器20與記憶體40之間的通訊可藉由記憶體控制器(或晶片組)30促進，該記憶體控制器亦可促進與周邊組件50之通訊。
周邊組件50之儲存器可為(例如)非依電性儲存器，諸如固態磁碟、磁碟機、光碟機、磁帶機、快閃記憶體等。儲存器可包含內部儲存裝置或附接的或網路可存取儲存器。微處理器20經組配以將資料寫入於記憶體40中及自記憶體40讀取資料。儲存器中之程式經載入至記憶體中且由處理器來執行。網路控制器或配接器使得能夠與網路(諸如，乙太網、光纖通道仲裁迴路等)進行通訊。另外，在某些實施例中，架構可包括經組配以在顯示監視器上顯示由記憶體中之資料表示之資訊的視訊控制器，其中視訊控制器可體現於視訊卡上或整合於安裝在主機板或其他基板上的積體電路組件上。輸入裝置用以將使用者輸入提供至處理器，且可包括鍵盤、滑鼠、觸控筆、麥克風、觸敏式顯示螢幕、輸入接腳、插口或此項技術中已知之任何其他啟動或輸入機構。輸出裝置能夠顯現自處理器或其他組件(諸如，顯示監視器、印表機、儲存器、輸出接腳、插口等)傳輸之資訊。網路配接器可體現於網路卡(諸如，周邊組件互連(PCI)卡、高速PCI或某一其他I/O卡)上或體現於安裝於主機板或其他基板上之積體電路組件上。
可取決於特定應用而省略裝置10之一或多個組件。舉例而言，網路路由器可缺少(例如)視訊控制器。
記憶體裝置25、40及其他裝置10、30、50之任何一或多者可包括根據本發明描述之供應切換式雙胞元記憶位元格，或體現為能夠以持久性方式(即使至非依電性記憶體之電力中斷)儲存資料的任何類型之資料儲存裝置，諸如(但不限於)使用硫屬化物相變材料(例如，硫族化物玻璃)的記憶體裝置、三維(3D)交叉點記憶體或其他類型之位元組可定址就地寫入非依電性記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、基於奈米線之非依電性記憶體、相變記憶體(PCM)、含有憶阻器技術之記憶體、磁阻式隨機存取記憶體(MRAM)或另一自旋轉移力矩(STT) MRAM的任何組合。
圖2展示MRAM位元格(諸如，根據本發明描述之一個實施例的STT快取記憶體66之位元格64)之列及行的矩形或正交陣列60之實例。每一位元格64經組配以儲存位元狀態。
STT快取記憶體66亦可包括列解碼器、計時器裝置及I/O裝置(或I/O輸出端)。同一記憶體字之位元可彼此分離以用於高效I/O設計。多工器(MUX)可用以在讀取操作期間將每一行連接至所需電路。另一MUX可用以在寫入操作期間將每一行連接至寫入驅動器。控制電路67 (諸如記憶體控制器)經組配以控制以及執行針對位元格64之讀取操作及寫入操作，如下文所解釋。控制電路67經組配以使用適當硬體、軟體或韌體或其各種組合來執行所描述操作。
在一個實施例中，位元格64之陣列60的每一位元格64包括互補的一對電阻狀態儲存胞元68a、68b (圖3a至圖3d)，電阻狀態儲存胞元中之每一者包括儲存胞元開關電晶體69a、69b及電阻狀態鐵磁性裝置70a、70b (諸如自旋閥，或如圖3a中所示的磁性穿隧接面(MTJ)裝置)。另外，供應開關電晶體71經組配以在啟動時將Vc電力供應線(諸如恆定電壓或恆定電流線210)選擇性地耦接至雙胞元68a、68b以用於讀取操作，如下文中更詳細解釋。儘管經描繪為電壓或電流電力供應線，但應瞭解，供應線210可為接地(GND)供應線，此取決於特定應用。
在所說明實施例中，開關電晶體69a、69b、71可為n通道金屬氧化物半導體(NMOS)電晶體。因此，在此實例中，供應開關電晶體71由真實驅動信號(諸如字線讀取(WLR)信號)來控制。然而，應瞭解，在其他實施例中，該等開關電晶體(諸如供應開關電晶體71)可為p通道(PMOS)電晶體且由互補驅動信號(諸如/WLR)來控制。儘管經描繪為金屬氧化物半導體(MOS)電晶體，但應瞭解，該等開關電晶體(諸如開關電晶體69a、69b、71)可為其他類型之開關及其他類型之電晶體(諸如雙極性(包括npn及pnp))。
在本發明描述之一個態樣中，圖3a至圖3d之供應切換式雙胞元記憶位元格64具有用於儲存及讀取資料位元的減少數目之信號線。在圖3a至圖3d之實施例中，位元格64缺少許多先前存在及提議之位元格的典型源線或選擇線(SL)信號線。如下文中更詳細地解釋，藉由消除SL信號線，電路元件之佈侷限制可寬鬆，此可隨著電路製造程序進步而促進胞元大小收縮。另外，Vc電力或接地供應線210可以網格形式成網狀以提供位元格操作(諸如讀取操作)的增加之可靠性及穩定性，亦可增強。
在此實施例中，位元格之電阻狀態鐵磁性裝置70a包含由中間層76隔離的兩個層：鐵磁性材料之自由層72a及固定層74a (圖4a)，該中間層在自旋閥之情況下為金屬層或在MTJ之情況下為薄介電質或絕緣層。在此實例中，鐵磁性材料之層72a藉由電接觸層78接觸且具有第一極化，在可變極化中，占主導的磁化方向在第一但可變方向中。因為層72a之磁化方向可變，因此該層被稱為自由層。在圖4a之實施例中，電阻狀態鐵磁性裝置70a之自由層72a之主要磁化方向具有由在圖4a之截面圖中自右向左指向之箭頭80a表示的磁化方向。
類似地，鐵磁性材料之自由層72b藉由互補電阻狀態鐵磁性裝置70b之電接觸層78接觸且亦具有可變極化，在可變極化中，可使占主導的磁化方向在與電阻狀態鐵磁性裝置70a之自由層72a之磁化方向相同的對置方向中，或可使占主導的磁化方向在與電阻狀態鐵磁性裝置70a之自由層72a之磁化方向相反的方向中，如例如圖4a、圖4b中所示。因此，電阻狀態鐵磁性裝置70b之自由層72b之主要磁化方向具有由在圖4b之截面圖中自右向左指向之箭頭80b表示的磁化方向。
每一電阻狀態鐵磁性裝置70a、70b的鐵磁性材料之另一層74a、74b藉由電接觸層81接觸且被稱為具有不可變極化之「固定層」，在不可變極化中，固定層之主要磁化方向不可選擇性地改變。電阻狀態鐵磁性裝置70a的固定層74a之主要磁化方向由在圖4a之截面圖中亦自右向左指向之箭頭82a來表示。類似地，電阻狀態鐵磁性裝置70b之固定層74b之主要磁化方向由在圖4b之截面圖中亦自右向左指向之箭頭82b來表示。
在圖4a之實例中，電阻狀態鐵磁性裝置70a之固定層74a及自由層72a兩者之主要磁化方向經描繪為相同，亦即在相同方向中。若兩個鐵磁性層72a、74a之主要磁化方向相同，則兩個層之極化被稱為「平行」。在平行極化中，位元格展現可經選擇以表示儲存於位元格中之邏輯一或邏輯零位元狀態中之一者的低電阻狀態。
相反，在圖4b之實例中，互補電阻狀態鐵磁性裝置70b之固定層74b及自由層72b兩者的主要磁化方向經描繪為相反，亦即在相反方向中。若兩個鐵磁性層之主要磁化方向相反，則兩個層72b、74b之極化被稱為「反向平行」。在反向平行極化中，位元格展現可經選擇以表示儲存於位元格中之邏輯一或邏輯零位元狀態中之另一者的高電阻狀態。
在圖4a、圖4b之實施例中，固定層及自由層之磁化方向經描繪為大體平行於接觸層78、81。然而，應瞭解，在其他實施例中，固定層及自由層之磁化方向可在其他方向中定向，諸如大體正交於(例如)接觸層78、81。
圖5a描繪由記憶體控制電路67(圖2)進行的供應切換式雙胞元記憶位元格64(圖4)之位元狀態讀取操作之一個實例。在一個操作中，藉由啟動供應開關電晶體71而將諸如Vc電力供應線210 (圖3b)之供應線耦接(區塊214，圖5a)至位元格64之共同節點220 (圖3b)，該供應開關電晶體經組配以在啟動時將共同節點220耦接至供應器。在一個實施例中，供應開關電晶體71係由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以藉由將耦接至供應開關電晶體71之輸入端229的字線讀取(WLR)信號線228a (圖3b)驅動至真實狀態而啟動供應開關電晶體71，此將供應開關電晶體71轉至接通狀態，從而准許恆定功率電流I_power自Vc電力供應線210經由供應開關電晶體71流至共同節點220。
作為回應，第一及第二互補讀取電流I_read1、I_read2 (I_read1+I_read2=I_power)係自共同節點220分別經由第一及第二互補電阻狀態儲存胞元68a、68b分別驅動(區塊232，圖5a)至位元格64之一對第一及第二互補位元線BL、/BL信號線230a、230b。在一個實施例中，第一電阻狀態儲存胞元68a之儲存胞元開關電晶體69a的啟動准許讀取電流I_read1通過電阻狀態儲存胞元68a的串聯連接之MTJ 70a及儲存胞元開關電晶體69a至位元格64之位元線BL信號線230a。因此，電阻狀態儲存胞元68a具有耦接至共同節點220之輸入端及耦接至位元格64之位元線BL信號線230a的輸出端。更特定言之，電阻狀態儲存胞元68a的串聯連接之MTJ 70a及儲存胞元開關電晶體69a連接於位元格64之共同節點220與位元線BL信號線230a之間。
在一個實施例中，儲存胞元開關電晶體69a係由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以將耦接至儲存胞元開關電晶體69a之輸入端231a的字線WL信號線228b驅動至真實狀態，此將儲存胞元開關電晶體69a轉至接通狀態，從而准許讀取電流I_read1流經電阻狀態鐵磁性裝置(MTJ)70a及儲存胞元開關電晶體69a至位元線BL信號線230a。位元線BL信號線230a上之讀取電流I_read1提供位元線BL信號線230a上之位元狀態信號。因此，在圖3a、圖3b之實施例中，MTJ 70a在一端處耦接至共同節點220且在另一端處耦接至儲存胞元開關電晶體69a之一端，儲存胞元開關電晶體69a在其另一端處耦接至位元格64之位元線BL信號線230a。
類似地，第一電阻狀態儲存胞元之儲存胞元開關電晶體69b的啟動准許互補讀取電流I_read2通過互補電阻狀態儲存胞元68b的串聯連接之MTJ 70b及儲存胞元開關電晶體69b至位元格64之互補位元線/BL信號線230b。因此，電阻狀態儲存胞元68b具有耦接至共同節點220之輸入端及耦接至位元格64之位元線/BL信號線230b的輸出端。更特定言之，電阻狀態儲存胞元68b的串聯連接之MTJ 70b及儲存胞元開關電晶體69b連接於位元格64之共同節點220與位元線/BL信號線230b之間。
在一個實施例中，儲存胞元開關電晶體69b係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以將耦接至儲存胞元開關電晶體69b之輸入端231b的字線WL信號線228b驅動至真實狀態，此將儲存胞元開關電晶體69b轉至接通狀態，從而准許讀取電流I_read2流經電阻狀態鐵磁性裝置(MTJ)70b及儲存胞元開關電晶體69b至位元線/BL信號線230b。互補位元線/BL信號線230b上之讀取電流I_read2提供互補位元線/BL信號線230b上之互補狀態信號。因此，在圖3a至圖3d之實施例中，MTJ 70b在一端處耦接至共同節點220且在另一端處耦接至儲存胞元開關電晶體69b之一端，儲存胞元開關電晶體69b在其另一端處耦接至位元格64之互補位元線/BL信號線230b。
由互補位元線BL、/BL信號線230a、230b上之互補讀取電流I_read1、I_read2表示的互補位元狀態信號分別被感測，亦即由合適之感測放大器讀取(區塊240，圖5a)。若電阻狀態鐵磁性裝置70a具有(例如)平行極化，以使得電阻狀態鐵磁性裝置70a展現相對低電阻(相較於互補電阻狀態鐵磁性裝置70b之電阻)，且互補電阻狀態鐵磁性裝置70b具有互補的反向平行極化，以使得電阻狀態鐵磁性裝置70b展現相對高電阻(相較於電阻狀態鐵磁性裝置70a之電阻)，則位元線BL信號線230a上之電流I_read1將經感測為相對高(相較於互補電流I_read2之大小)，且互補位元線/BL信號線230b上之電流I_read2將經感測為相對低(相較於電流I_read1之大小)，且若電阻狀態鐵磁性裝置70a之低電阻狀態經選擇以表示儲存於位元格64中之邏輯一位元狀態，則位元格64之位元狀態將被感測(亦即，讀取)為表示邏輯一位元狀態。
相對而言，若電阻狀態鐵磁性裝置70a具有(例如)反向平行極化，以使得電阻狀態鐵磁性裝置70a展現相對高電阻(相較於互補電阻狀態鐵磁性裝置70b之電阻)，且互補電阻狀態鐵磁性裝置70b具有互補的平行極化，以使得電阻狀態鐵磁性裝置70b展現相對低電阻(相較於電阻狀態鐵磁性裝置70a之電阻)，則位元線BL信號線230a上之電流I_read1將經感測為相對低(相較於互補電流I_read2之大小)，且互補位元線/BL信號線230b上之電流I_read2將經感測為相對高(相較於電流I_read1之大小)，且若電阻狀態鐵磁性裝置70a之高電阻狀態經選擇以表示儲存於位元格64中之邏輯零位元狀態，則位元格64之位元狀態將經感測(亦即，讀取)為表示邏輯零位元狀態。
圖5b描繪根據本發明描述之對供應切換式雙胞元記憶位元格之寫入操作的一個實例。在一個操作中，用於如上文所論述之讀取操作的供應線與位元格的互補電阻狀態儲存胞元之共同節點解耦(區塊280，圖5b)，且適當寫入電流經驅動(區塊284)經過互補電阻狀態儲存胞元以將位元狀態寫入至位元格中。
該對互補電阻狀態鐵磁性裝置70a、70b之極化及因此儲存於STTRAM 66之位元格64中的邏輯位元值可藉由使適當方向中之自旋極化電流通過位元格64之互補電阻狀態鐵磁性裝置70a、70b而經設定成特定位元狀態。自旋極化電流為電荷載流子(諸如電子)之自旋定向主要為一種類型(自旋向上或自旋向下)的電流。
因此，控制電路67之寫入操作控制器邏輯290 (圖2)經組配以藉由使一個方向(圖3c中之左至右)中之自旋極化電流I_write1 (圖3c)通過(區塊284，圖5b)位元格64之互補電阻狀態鐵磁性裝置70a、70b而在STTRAM 66之位元格64中儲存邏輯一。結果，位元格64之電阻狀態鐵磁性裝置70a之鐵磁性層取決於哪一極化狀態已經選擇以表示邏輯一而具有為平行或反向平行中之一者的極化，且位元格64之互補電阻狀態鐵磁性裝置70b之鐵磁性層具有與位元格64之電阻狀態鐵磁性裝置70a之鐵磁性層相反的極化。
相對而言，邏輯零可藉由控制電路67之寫入操作控制器邏輯290 (圖2)經組配以使量值與自旋極化寫入電流I_write1相同、但在相反方向(圖3d中之右至左)中的自旋極化電流I_write2 (圖3d)通過(區塊284，圖5b)位元格之電阻狀態鐵磁性裝置70b、70a而儲存於STTRAM 66之位元格64中。結果，位元格64之電阻狀態鐵磁性裝置70a之鐵磁性層取決於哪一極化狀態已經選擇以表示邏輯零而具有為平行或反向平行中之另一者的極化，且位元格64之互補電阻狀態鐵磁性裝置70b之鐵磁性層具有與位元格64之電阻狀態鐵磁性裝置70a之鐵磁性層相反的極化。在一個實施例中，寫入電流I_write1及I_write2可具有實質上相同量值，此係由於該等寫入電流可穿過相同電流路徑但在相反方向上引導。在其他實施例中，量值可取決於特定應用而不同。
在一個實施例中，在針對位元格64之寫入操作中，開關電晶體69a、69b在作用中(區塊284，圖5b)且供應開關電晶體71在非作用中(區塊280，圖5b)。電阻狀態儲存胞元68a之開關電晶體69a及69b兩者的啟動准許寫入電流通過位元格之開關電晶體69a及69b以及電阻狀態鐵磁性裝置70a、70b。撤銷啟動供應開關電晶體71將供應線210與共同節點220解耦(區塊280，圖5b)且限制至雙胞元68a、68b的寫入電流。
在一個實施例中，開關電晶體69a及69b係藉由記憶體控制電路67之寫入操作控制器邏輯290 (圖2)啟動，該寫入操作控制器邏輯經組配以分別將耦接至開關電晶體69a及69b之輸入端231a、231b的字線WL信號線228b驅動至真實狀態，此將開關電晶體69a、69b轉至接通狀態，從而准許寫入電流通過位元格64之開關電晶體69a及69b及電阻狀態鐵磁性裝置70a、70b。供應開關電晶體71係藉由記憶體控制電路67之寫入操作控制器邏輯290 (圖2)而維持在非作用中，該寫入操作控制器邏輯經組配以將耦接至供應開關電晶體71之輸入端229的字線讀取WLR信號線228a驅動至互補狀態，此將供應開關電晶體71轉至斷開狀態，從而將供應線與共同節點解耦，藉此防止寫入電流在位元格64之寫入操作期間通過供應開關電晶體71。另外，供應開關電晶體71之斷開狀態亦防止來自Vc電力供應線210之電力供應電流在位元格64之寫入操作期間通過供應開關電晶體71。
控制電路67之寫入操作控制器邏輯290 (圖2)經組配以將自旋極化寫入電流選擇性地導引經過雙胞元68a、68b，以藉由在位元線BL信號線230a及互補位元線/BL信號線230b上提供適當信號而將特定位元狀態寫入至位元格64中。因此，為藉由使一個方向(圖3c中之左至右)中之自旋極化電流I_write1 (圖3c)通過(區塊284，圖5b)位元格64之互補電阻狀態鐵磁性裝置70a、70b而在STTRAM 66之位元格64中儲存邏輯一，位元線BL信號線230a可藉由寫入操作控制器邏輯290(圖2)升高至比互補位元線/BL信號線230b之電位更高的電位。相對而言，為藉由使另一方向(圖3d中之右至左)中之自旋極化電流I_write2 (圖3d)通過(區塊284，圖5b)位元格64之互補電阻狀態鐵磁性裝置70b、70a而在STTRAM 66之位元格64中儲存邏輯零，互補位元線/BL信號線230b可藉由寫入操作控制器邏輯290 (圖2)升高至比位元線BL信號線230a之電位更高的電位。
自上文見到，圖3a至圖3d之供應切換式雙胞元記憶位元格64可被讀取及寫入而無需使用由各種先前存在及提議之位元格利用的源或選擇SL線信號線。舉例而言，圖6描繪具有開關電晶體620及磁性穿隧接面630之已知位元格600，其中選擇線SL信號線640用於讀取操作及寫入操作兩者中。位元格600之位元狀態係藉由在選擇線SL信號線640上提供讀取信號及利用字線WL信號線650上之啟動信號啟動開關電晶體620而讀取。將位元線BL信號線660上之位元狀態信號與參考信號(未圖示)進行比較。邏輯位元值可藉由如下操作而寫入至位元格600：利用字線WL信號線650上之啟動信號啟動開關電晶體620，及在選擇線SL信號線640及位元線BL信號線660上提供適當信號以選擇性地導引自旋極化寫入電流經過MTJ 630以將特定位元狀態寫入至位元格600中。因此，為在STTRAM之位元格600中儲存邏輯一，位元線BL信號線660可升高至比選擇線SL信號線640之電位更高的電位。相對而言，為在STTRAM之位元格600中儲存邏輯零，選擇線SL信號線640可升高至比位元線BL信號線660之電位更高的電位。
圖7展示選擇線SL信號線用於讀取操作及寫入操作兩者中的先前提議之位元格之另一實例。在此實例中，先前提議之位元格700具有雙MTJ胞元706a、706b，該等MTJ胞元中之每一者具有開關電晶體720a、720b及磁性穿隧接面730a、730b，其中選擇線SL信號線740a及選擇線/SL信號線740b用於讀取操作及寫入操作兩者中。位元格700之位元狀態藉由如下操作來讀取：在選擇線SL信號線740a及互補選擇線/SL信號線740b兩者上提供讀取信號及藉由利用字線WL信號線750上之啟動信號啟動開關電晶體720a、720b。使用感測放大器770，將位元線BL信號線760a上之位元狀態信號與互補位元線/BL信號線760b上之位元狀態信號進行比較。
邏輯位元值可藉由如下操作而寫入至位元格700：利用字線WL信號線750上之啟動信號啟動開關電晶體720a、720b，及在選擇線SL信號線740a、互補選擇線/SL信號線740b、位元線BL信號線760a及位元線/BL信號線760b上提供適當信號以將自旋極化寫入電流選擇性地導引經過MTJ 730a、730b以將特定位元狀態寫入至位元格700中。因此，為在STTRAM之位元格700中儲存邏輯一，MTJ胞元706a之位元線BL信號線760a可升高至較高電位寫入信號(諸如V_write)，且MTJ胞元706a之選擇線SL信號線740a降至較低電位(諸如零伏)。另外，MTJ胞元706b之選擇線/SL信號線740b可升高至較高電位寫入信號(諸如V_write)，且MTJ胞元706b之位元線/BL信號線760b降至較低電位(諸如零伏)。
相對而言，為在STTRAM之位元格700中儲存邏輯零，MTJ胞元706a之選擇線SL信號線740a可升高至較高電位寫入信號(諸如V_write)，且MTJ胞元706a之位元線BL信號線760a降至較低電位(諸如零伏)。另外，MTJ胞元706b之位元線/BL信號線760b可升高至較高電位寫入信號(諸如V_write)，且MTJ胞元706b之選擇線/SL信號線740b降至較低電位(諸如零伏)。
與圖6之單個MTJ胞元結構相比，圖7之位元格之雙MTJ胞元結構可為較快的感測及讀取操作提供較大的感測裕度。另外，互補位元線BL、/BL提供可消除用於讀取操作之參考電壓或電流之使用的互補位元狀態資訊。然而，圖6之位元格之單個MTJ胞元結構，及圖7之位元格之雙MTJ胞元結構皆將一或多個選擇線SL信號線用於讀取操作及寫入操作兩者。
圖8a至圖8c展示選擇線SL信號線用於讀取操作及寫入操作兩者中的先前提議之位元格之另一實例。在此實例中，類似於圖7之位元格700，先前提議之位元格700a具有雙MTJ胞元706a、706b，該等MTJ胞元中之每一者具有開關電晶體720a、720b及磁性穿隧接面730a、730b。然而，圖8a之位元格700a在讀取及寫入操作兩者中採用單個組合選擇線SL信號線740，而非採用圖7之選擇線SL信號線740a及互補選擇線/SL信號線740b兩者。
位元格700a之位元狀態藉由如下操作來讀取：在耦接於MTJ胞元706a、706b之開關電晶體720a、720b之共同節點774處的選擇線SL信號線740上提供讀取信號I_readA。另外，開關電晶體720a、720b係利用讀取字線RWL信號線750a上之啟動信號啟動。使用諸如圖7之放大器770的感測放大器，將位元線BL信號線760a上之所得位元狀態信號I_readA1與互補位元線/BL信號線760b上之所得互補位元狀態信號I_readA2進行比較。
參見圖8b、圖8c，針對位元格700a之寫入操作包括啟動第三開關電晶體780，該第三開關電晶體在一端處耦接至MTJ 730a與開關電晶體720a之間的節點782且在其另一端處耦接至開關電晶體720b與MTJ 730b之間的節點784。在啟動時，開關電晶體780繞過開關電晶體720a、720b。開關電晶體780係利用寫入字線WWL信號線750b上之啟動信號啟動。為在位元格700a中儲存位元狀態，啟動開關電晶體780且在位元線BL信號線760a及互補位元線/BL信號線760b上提供適當信號，以將自旋極化寫入電流選擇性地導引經過MTJ 730a、730b以將特定位元狀態寫入至位元格700中。
因此，為在STTRAM之位元格700a中儲存邏輯一，MTJ胞元706a之位元線BL信號線760a可升高至較高電位寫入信號(諸如V_write)，且位元格700a之互補位元線/BL信號線760b降至較低電位(諸如零伏)。結果，自旋極化寫入電流I_writeA1 (圖8b) (在圖8b之視圖中，在左至右方向中)通過MTJ 730a、通過開關電晶體780且通過MJT 730b以將特定位元狀態(諸如邏輯一值)寫入至位元格700a中。
相對而言，為在STTRAM之位元格700a中儲存邏輯零，MTJ胞元706b之互補位元線/BL信號線760b可升高至較高電位寫入信號(諸如V_write)，且MTJ胞元706a之位元線BL信號線760a可降至較低電位(諸如零伏)。結果，自旋極化寫入電流I_writeA2 (圖8c) (在圖8c之視圖中，在右至左方向中)通過MTJ 730b、通過開關電晶體780且通過MJT 730a以將特定位元狀態(諸如邏輯零值)寫入至位元格700a中。
與圖7之位元格之雙MTJ胞元結構相比，圖8a至圖8c之位元格之雙MTJ胞元結構可具有較低寫入電流，此係由於MTJ 730a、MTJ 730b兩者在寫入路徑I_writeA1 (圖8b)或寫入路徑I_writeA2 (圖8c)中。另外，行定向信號線之數目自圖7之位元格中的四個信號線(SL、/SL、BL、/BL)減少至圖8a至圖8c之位元格中的三個行定向信號線(SL、BL、/BL)。然而，在根據本發明描述之一個態樣的位元格(諸如位元格64 (圖3a至圖3d))中，行定向信號線SL、/SL兩者可消除，從而將行定向信號線之數目減少至兩個(BL、/BL)，如對於例如圖3a至圖3d之位元格64所示。結果，電路元件之佈侷限制可寬鬆，此可隨著電路製造程序進步而促進胞元大小收縮。
另外，在根據本發明描述之另一態樣的位元格中，與許多先前位元格設計相比，諸如Vc電力供應線210 (圖3a至圖3d)之供應線可為呈網格形式的供應線之網以提供位元格操作(諸如讀取操作)的增加之可靠性及穩定性。舉例而言，本文中應瞭解，在圖8a之位元格700a中，流經組合選擇線SL信號線740之讀取電流I_readA可幾乎雙倍於其他位元格之讀取電流。結果，組合選擇線SL信號線740之寬度可實質上寬於先前選擇線SL信號線，以減少選擇線SL信號線740之電阻以適應增加之讀取電流。
本文中應進一步瞭解，記憶體中之選擇線SL信號線的使用可對讀取裕度具有不良影響。圖9展示類似於圖8a至圖8c之先前位元格700a的位元格700a之記憶體陣列910之實例，利用例如柱狀選擇線SL信號線(諸如選擇線SL信號線740a1 (例如，鄰近包括位元格700a1的位元格700a之行)，及例如選擇線信號線740a2 (例如，鄰近包括位元格700a2的位元格700a之行))。(出於清楚起見而省略位元格700a之陣列910之剩餘行的選擇線SL信號線740 (圖8a)。)亦描繪了例如列讀取字線RWL信號線(諸如列讀取字線RWL信號線750a1 (例如，鄰近包括位元格700a1的位元格700a之列)，及例如列讀取字線RWL信號線750a2 (例如，鄰近包括位元格700a2的位元格700a之列))。(出於清楚起見自圖9省略互補行位元線/BL (圖8a)信號線及列寫入字線WWL (圖8a)信號線。)
如圖9中所示，位元格700a1及700a2之位置在陣列910內不同。因此，沿著選擇線SL信號線740a1自選擇線SL驅動器912a至位元格700a1之長度顯著長於沿著選擇線SL信號線740a2自選擇線SL驅動器912b至位元格700a2之長度。因此，選擇線SL信號線740a1的自選擇線SL驅動器912a至位元格700a1之彼部分的寄生電阻(如由以虛線描繪之電阻器R1表示)實質上大於選擇線SL信號線740a2的自選擇線SL驅動器912b至位元格700a2之彼部分的寄生電阻(如由以虛線描繪之電阻器R2表示)。以類似方式，位元線BL信號線760a1的自位元格700a1至感測放大器914a之彼部分的寄生電阻(如由以虛線描繪之電阻器R3表示)實質上大於位元線BL信號線760a2的自位元格700a2至感測放大器914b之彼部分的寄生電阻(如由以虛線描繪之電阻器R4表示)。
應瞭解，經過寄生電阻R1、位元格700a1及寄生電阻R3的讀取信號路徑之總電阻實質上高於經過寄生電阻R2、位元格700a2及寄生電阻R4的讀取信號路徑之總電阻，儘管位元格700a1、700a2之MTJ胞元706a、706b (圖8a)的電阻可實質上相同。依據陣列910內之位元格位置而變化的讀取路徑中之總電阻之此等差可導致讀取裕度降級且可引起讀取準確度故障。此降級及此等故障可由於由製造程序變化引起的電阻之變化而進一步惡化。
如下文中更詳細地解釋，藉由消除根據本發明描述之供應切換式雙胞元記憶體位元格64之陣列中的SL信號線，電路元件之佈侷限制可寬鬆，此可隨著電路製造程序進步而促進胞元大小收縮。另外，供應線可為呈供應線之網格形式的供應線之網以提供位元格操作(諸如讀取操作)的增加之可靠性及穩定性。
圖10展示類似於圖3s至圖3d之位元格64的位元格64之記憶體陣列1010之實例，其中先前位元格之柱狀選擇線SL信號線(諸如圖9之選擇線SL信號線)已消除。在採用根據本發明描述之供應切換式雙胞元記憶體位元格64之記憶體之一個態樣中，Vc電力供應線210 (圖3b)在圖10中以在節點1020處與一組列電力供應線210b互連之一組柱狀電力供應線210a的正交網或網格210的形式描繪，如圖10中所示。電力供應線網格210之電力供應線210a、210b的正交集合以由一或多個電力供應器1030a1、1030a2 (例如，其可為恆定電流或恆定電壓電力供應器)提供的供電電壓Vc實質上等電位。
在一個實施例中，柱狀電力供應線210a可鄰近陣列1010之位元格64之每一行而提供。舉例而言，該組平行隔開電力供應線210a之柱狀電力供應線210a1可例如鄰近包括位元格64a1的位元格64之行而提供，且該組平行隔開電力供應線210a之柱狀電力供應線210a2可例如鄰近包括位元格64a2的位元格64之行而提供。另外，一組平行隔開列電力供應線210b之列電力供應線可鄰近陣列1010的位元格64之每一列而提供。舉例而言，該組列電力供應線210b之列電力供應線210b1可例如鄰近包括位元格64a1的位元格64之列而提供，且該組列電力供應線210b之列電力供應線210b2可例如鄰近包括位元格64a2的位元格64之列而提供。
在此實施例中，該組柱狀電力供應線210a係在行方向中配置且該組列電力供應線210b係在正交於該組電力供應線210a之行方向的列方向中配置。在本發明描述之一個態樣中，應瞭解，電力供應線210a、210b之網格狀結構不僅減少電力供應線的網格210之總電阻，而且增加經過網格210之各種電流路徑的電阻之均勻性，而不管位元格64之陣列位置的差異。另外，應瞭解，電力供應線210a、210b之網格狀結構增加電力供應線210a、210b之總電容，此可增加電力供應器1030a1、1030a2之穩定性。結果，應瞭解，亦可增強讀取操作之總準確度及穩定度。
亦描繪了包括例如行位元線BL信號線238a1 (例如，鄰近包括位元格64a1的位元格64之行)及例如行位元線BL信號線238a2 (例如，鄰近包括位元格64a2的位元格64之行)的一組平行隔開位元線BL (圖3a)信號線之實例。(出於清楚起見而省略位元格64之陣列1010之剩餘行的該組位元線BL信號線之行位元線BL信號線。)
亦描繪了包括列讀取字線(諸如，例如列讀取字線WLR信號線228a1 (例如，鄰近包括位元格64a1的位元格64之列))及例如列讀取字線WLR信號線228a2 (例如，鄰近包括位元格64a2的位元格64之列)的一組平行隔開列讀取字線WLR (圖3a)信號線之實例。(出於清楚起見而省略位元格64之陣列1010之剩餘列的列讀取字線WLR信號線。)
在此實施例中，該等組柱狀位元線BL及/BL信號線係在行方向中配置且該等組列讀取及寫入字線WLR、WLW信號線係在正交於該等組位元線信號線之行方向的列方向中配置。(出於清楚起見自圖10中省略該組行互補位元線/BL (圖3a)信號線及該組列寫入字線WWL (圖3a)信號線。)
如圖10中所示，位元格64a1及64a2之位置在陣列910內不同。然而，歸因於電力供應線210a、210b之網格210的網格結構，自電力供應器(諸如電力供應器1030a1)經過網格210至位元格64a1的電流路徑之長度可相對於例如自電力供應器(諸如電力供應器1030a2)經過網格210至位元格700a2的電流路徑之長度具有增加之均勻性。因此，網格210之寄生電阻與先前位元格之SL信號線的彼等寄生電阻相比不僅如上文所提可減少，而且與先前位元格之SL信號線的彼等寄生電阻相比亦可更均勻，不管陣列1010內之位元格位置的差異。因此，歸因於經過網格210之電流路徑之寄生電阻的增加之均勻性，例如經過網格210至位元格64a1及經過位元線BL信號線238a1之寄生電阻R5至感測放大器1040a1的讀取電流路徑之總寄生電阻可相對於經過電力供應線網格210至位元格64a2及經過位元線BL信號線238a2之寄生電阻R6至感測放大器1040a2的讀取電流路徑之總寄生電阻具有增加之均勻性，不管位元線BL信號線238a1之寄生電阻R5與位元線BL信號線238a2之寄生電阻R6之間的寄生電阻之差異。不管陣列1010內之位元格位置，讀取路徑中之總電阻的增加之均勻性可增強讀取操作中之讀取裕度及準確度。此等讀取操作增強可增加對由製造程序變化引起的電阻之變化的耐受性。
圖11a至圖11d係關於根據本發明描述之供應切換式雙胞元記憶位元格1164之另一實施例。在此實施例中，類似於圖3a至圖3d之位元格64，位元格1164之陣列60 (圖2)之每一位元格1164包括互補的一對電阻狀態儲存胞元1168a、1168b (圖11a至圖11d)，該等電阻狀態儲存胞元中之每一者包括串聯連接至電阻狀態鐵磁性裝置1170a、1170b (諸如自旋閥，或如圖11a中所示的磁性穿隧接面(MTJ)裝置)的儲存胞元開關電晶體1169a、1169b。然而，在此實施例中，串聯連接之開關電晶體1169a、1169b及電阻狀態鐵磁性裝置1170a、1170b的位置相對於互補對電阻狀態儲存胞元68a、68b (圖3a至圖3d)的串聯連接之開關電晶體1169a、1169b及電阻狀態鐵磁性裝置70a、70b的位置經切換。因此，在此實施例中，開關電晶體69a、69b連接至共同節點220a，且電阻狀態鐵磁性裝置(MTJ)1170a、1170b分別連接至位元線信號線BL 230a、/BL 230b，如圖11a至圖11d中所示。
類似於圖3a至圖3d之位元格64，圖11a至圖11d之位元格1164具有供應開關電晶體71，其將供應線(諸如Vc恆定電壓或電流線210)選擇性地耦接至雙胞元1168a、1168b以用於讀取操作，如下文中更詳細解釋。另外，類似於圖3a至圖3d之位元格64，圖11a至圖11d之供應切換式雙胞元記憶位元格1164具有用於儲存及讀取資料位元的減少數目之信號線。在圖11a至圖11d之實施例中，位元格1164缺少許多先前存在及提議之位元格的典型源線或選擇線(SL)信號線。
圖11a至圖11d之供應切換式雙胞元記憶位元格1164的讀取及寫入操作類似於上文結合圖3a至圖3d之供應切換式雙胞元記憶位元格64所描述的彼等讀取及寫入操作。因此，在一個操作中，諸如Vc電力供應線210 (圖3b)之供應線係藉由供應開關電晶體71之啟動而耦接(區塊214，圖5a)至位元格64之共同節點220 (圖3b)。亦在此處，在一個實施例中，供應開關電晶體71係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)而啟動，該讀取操作控制器邏輯經組配以將耦接至供應開關電晶體71之輸入端229的字線讀取(WLR)信號線228a驅動至真實狀態，此將供應開關電晶體71轉至接通狀態，從而准許恆定功率電流I_power (圖11b)自Vc電力供應線210經過供應開關電晶體71流至共同節點220a。
作為回應，第一及第二互補讀取電流I_read1、I_read2 (I_read1+I_read2=I_power)係自共同節點220a分別經由第一及第二互補電阻狀態儲存胞元1168a、1168b而驅動(區塊232，圖5a)至位元格1164的分別一對第一及第二互補位元線BL、/BL信號線230a、230b。
在一個實施例中，儲存胞元開關電晶體1169a係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以將耦接至儲存胞元開關電晶體1169a之輸入端231a的字線WL信號線228b驅動至真實狀態，此將儲存胞元開關電晶體1169a轉至接通狀態，從而准許讀取電流I_read1流經儲存胞元開關電晶體1169a及電阻狀態鐵磁性裝置(MTJ) 1170a至位元線BL信號線230a。位元線BL信號線230a上之讀取電流I_read1提供位元線BL信號線230a上之位元狀態信號。因此，在圖11a、圖11b之實施例中，儲存胞元開關電晶體1169a在一端處耦接至共同節點220a且在另一端處耦接至MTJ 1170a之一端，MTJ 1170a在其另一端處耦接至位元格1164之位元線BL信號線230a。
類似地，第二電阻狀態儲存胞元之儲存胞元開關電晶體1169b的啟動准許互補讀取電流I_read2通過互補電阻狀態儲存胞元1168b的串聯連接之儲存胞元開關電晶體1169b及MTJ 1170b至位元格1164之互補位元線/BL信號線230b。因此，電阻狀態儲存胞元1168b具有耦接至共同節點220a之輸入端及耦接至位元格1164之位元線/BL信號線230b的輸出端。更特定言之，電阻狀態儲存胞元1168b的串聯連接之儲存胞元開關電晶體1169b及MTJ 1170b連接於位元格1164之共同節點220a與位元線/BL信號線230b之間。
在一個實施例中，儲存胞元開關電晶體1169b係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以將耦接至儲存胞元開關電晶體1169b之輸入端231b的字線WL信號線228b驅動至真實狀態，此將儲存胞元開關電晶體1169b轉至接通狀態，從而准許讀取電流I_read2流經儲存胞元開關電晶體1169b及電阻狀態鐵磁性裝置(MTJ) 1170b至位元線/BL信號線230b。互補位元線/BL信號線230b上之讀取電流I_read2提供互補位元線/BL信號線230b上之互補狀態信號。因此，在圖11a至圖11d之實施例中，儲存胞元開關電晶體1169b在一端處耦接至共同節點220a且在另一端處耦接至MTJ 1170b之一端，MTJ 1170b在其另一端處耦接至位元格1164之互補位元線/BL信號線230b。互補位元線BL 230a、/BL信號線230b上的分別由互補讀取電流I_read1、I_read2表示之互補位元狀態信號係藉由合適之感測放大器感測(區塊240，圖5a)。
圖5b亦描繪對根據本發明描述之供應切換式雙胞元記憶位元格1164之寫入操作的一個實例。在一個操作中，如上文所論述之用於讀取操作的供應線與位元格之互補電阻狀態儲存胞元的共同節點解耦(區塊280，圖5b)，且驅動(區塊284)適當寫入電流經過互補電阻狀態儲存胞元以將位元狀態寫入至位元格中。
因此，控制電路67之寫入操作控制器邏輯290 (圖2)經組配以藉由使一個方向(圖11c中之右至左)中之自旋極化電流I_write1 (圖11c)通過(區塊284，圖5b)位元格64之互補電阻狀態鐵磁性裝置1170a、1170b而在STTRAM (諸如STTRAM 66)之位元格1164中儲存邏輯一。結果，位元格1164之電阻狀態鐵磁性裝置1170a之鐵磁性層取決於哪一極化狀態已經選擇以表示邏輯一而具有為平行或反向平行中之一者的極化，且位元格1164之互補電阻狀態鐵磁性裝置1170b之鐵磁性層具有與位元格1164之電阻狀態鐵磁性裝置1170a之鐵磁性層相反的極化。
相對而言，邏輯零可藉由控制電路67之寫入操作控制器邏輯290 (圖2)經組配以使相反方向(圖11d中之右至左)中之自旋極化電流I_write2 (圖11d)通過(區塊284，圖5b)位元格之電阻狀態鐵磁性裝置1170a、1170b而儲存於STTRAM 66之位元格1164中。結果，位元格1164之電阻狀態鐵磁性裝置1170a之鐵磁性層取決於哪一極化已經選擇以表示邏輯零而具有為平行或反向平行中之另一者的極化，且位元格1164之互補電阻狀態鐵磁性裝置1170b之鐵磁性層具有與位元格1164之電阻狀態鐵磁性裝置1170a之鐵磁性層相反的極化。
在一個實施例中，在針對位元格1164的寫入操作中，開關電晶體1169a、1169b在作用中(區塊284，圖5b)且供應開關電晶體71在非作用中(區塊280，圖5b)。電阻狀態儲存胞元1168a之開關電晶體1169a及1169b兩者的啟動准許寫入電流通過位元格之開關電晶體1169a及1169b以及電阻狀態鐵磁性裝置1170a、1170b。撤銷啟動供應開關電晶體71將供應線210與共同節點220a解耦(區塊280，圖5b)且限制至雙胞元1168a、1168b的寫入電流。
在一個實施例中，開關電晶體1169a及1169b係藉由記憶體控制電路67之寫入操作控制器邏輯290 (圖2)而啟動，該寫入操作控制器邏輯經組配以將分別耦接至開關電晶體1169a及1169b之輸入端231a、231b的字線WL信號線228b驅動至真實狀態，此將開關電晶體1169a、1169b轉至接通狀態，從而准許寫入電流通過位元格1164之開關電晶體1169a及1169b以及電阻狀態鐵磁性裝置1170a、1170b。供應開關電晶體71藉由記憶體控制電路67之寫入操作控制器邏輯290 (圖2)而維持在非作用中，該寫入操作控制器邏輯經組配以將耦接至供應開關電晶體71之輸入端229的字線讀取WLR信號線228a驅動至互補狀態，此將供應開關電晶體71轉至斷開狀態，從而防止寫入電流在位元格1164之寫入操作期間通過供應開關電晶體71。另外，供應開關電晶體71之斷開狀態亦防止來自Vc電力供應線210之電力供應電流在位元格1164之寫入操作期間通過供應開關電晶體71。
控制電路67之寫入操作控制器邏輯290 (圖2)經組配以將自旋極化寫入電流選擇性地導引經過雙胞元1168a、1168b以藉由在位元線BL信號線230a及互補位元線/BL信號線230b上提供適當信號而將特定位元狀態寫入至位元格1164中。因此，為藉由使一個方向(圖11c中之左至右)中之自旋極化電流I_write1 (圖11c)通過(區塊284，圖5b)位元格1164之互補電阻狀態鐵磁性裝置1170a、1170b而在STTRAM 66之位元格1164中儲存邏輯一，位元線BL信號線230a可藉由寫入操作控制器邏輯290 (圖2)而升高至比互補位元線/BL信號線230b之電位更高的電位。相對而言，為藉由使另一方向(圖11d中之右至左)中之自旋極化電流I_write2 (圖11d)通過(區塊284，圖5b)位元格1164之互補電阻狀態鐵磁性裝置1170b、1170a而在STTRAM 66之位元格1164中儲存邏輯零，互補位元線/BL信號線230b可藉由寫入操作控制器邏輯290 (圖2)而升高至比位元線BL信號線230a之電位更高的電位。
自上文見到，圖11a至圖11d之供應切換式雙胞元記憶位元格1164可被讀取及寫入而無需使用由各種先前存在及提議之位元格利用的源或選擇SL線信號線。在採用根據本發明描述之供應切換式雙胞元記憶體位元格1164的記憶體之另一態樣中，供應線210 (圖11a至圖11d)可以正交網或網格形式提供，其方式類似於圖10中結合供應切換式雙胞元記憶體位元格64針對在節點1020處與一組列電力供應線210b互連的一組柱狀電力供應線210a之網格210 (圖10)所描繪之方式。在圖3a至圖3d、圖10及圖11a至圖11d之實施例中，諸如恆定電壓或恆定電流線210之Vc電力供應線係藉由供應開關71耦接至位元格之雙胞元以用於讀取操作。然而，應瞭解，供應線210取決於特定應用可為接地(GND)供應線。
舉例而言，圖12展示一實施例，其中在一個讀取操作中，諸如GND供應線210c (圖12)之供應線係藉由啟動經組配以在啟動時將共同節點220c耦接至供應器之供應開關電晶體71而耦接(區塊214，圖5a)至位元格1264之共同節點220c(圖12)的實施例。在此實施例中，供應開關電晶體71係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)而啟動，該讀取操作控制器邏輯經組配以藉由將耦接至供應開關電晶體71之輸入端229的字線讀取(WLR)信號線228a (圖12)驅動至真實狀態而啟動供應開關電晶體71，此將供應開關電晶體71轉至接通狀態，從而准許恆定功率電流I_powerA自共同節點220c經由供應開關電晶體71流至接地(GND)供應線210c。
另外，第一及第二互補讀取電流I_read1a、I_read2a (I_read1a+I_read2a=I_powerA)係自位元格1264之分別一對第一及第二互補位元線BL 230a、/BL信號線230b分別經由第一及第二互補電阻狀態儲存胞元68a、68b朝向共同節點220c而驅動(區塊232，圖5a)。在一個實施例中，第一電阻狀態儲存胞元68a之儲存胞元開關電晶體69a的啟動准許讀取電流I_read1a自位元線BL信號線230a通過位元格1264之電阻狀態儲存胞元68a的串聯連接之儲存胞元開關電晶體69a及MTJ 70a。
在此實施例中，儲存胞元開關電晶體69a係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以將耦接至儲存胞元開關電晶體69a之輸入端231a的字線WL信號線228b驅動至真實狀態，此將儲存胞元開關電晶體69a轉至接通狀態，從而准許讀取電流I_read1a自位元線BL信號線230a流經儲存胞元開關電晶體69a及電阻狀態鐵磁性裝置(MTJ) 70a至共同節點220c。位元線BL信號線230a上之讀取電流I_read1a提供位元線BL信號線230a上之位元狀態信號。
類似地，第一電阻狀態儲存胞元之儲存胞元開關電晶體69b的啟動准許互補讀取電流I_read2a自互補位元線/BL信號線230b通過互補電阻狀態儲存胞元68b的串聯連接之儲存胞元開關電晶體69b及MTJ 70b至位元格1264之共同節點220c。
在此實施例中，儲存胞元開關電晶體69b係藉由記憶體控制電路67之讀取操作控制器邏輯212 (圖2)啟動，該讀取操作控制器邏輯經組配以將耦接至儲存胞元開關電晶體69b之輸入端231b的字線WL信號線228b驅動至真實狀態，此將儲存胞元開關電晶體69b轉至接通狀態，從而准許讀取電流I_read2a自位元線/BL信號線230b流經儲存胞元開關電晶體69b及電阻狀態鐵磁性裝置(MTJ) 70b並至共同節點220c。互補位元線/BL信號線230b上之讀取電流I_read2a提供互補位元線/BL信號線230b上之互補狀態信號。
由互補位元線BL、/BL信號線230a、230b上之互補讀取電流I_read1a、I_read2a表示的互補位元狀態信號分別被感測，亦即由合適之感測放大器讀取(區塊240，圖5a)。在採用根據本發明描述之供應切換式雙胞元記憶體位元格1264的記憶體之另一態樣中，接地供應線210c (圖12)可以正交網或網格形式提供，其方式類似於圖10中針對網格210 (圖10)所描繪之方式。因此，接地供應線之網格210c可包括以上文結合電力供應切換式雙胞元記憶體位元格64所描述的方式在節點處與一組列接地供應線互連的一組柱狀接地供應線。實例
以下實例係關於其他實施例。
實例1為一種設備，其包含：複數個信號線，包括一對互補位元線信號線、一第一字線信號線及一第二字線信號線；一供應線；以及一位元格，其經組配以儲存一位元狀態，該位元格包括：一共同節點以及第一及第二互補電阻狀態儲存胞元，每一電阻狀態儲存胞元具有耦接至該共同節點之一輸入端及耦接至一互補位元線信號線之一輸出端，每一互補電阻狀態儲存胞元具有：一儲存胞元開關電晶體，其具有耦接至該第一字線信號線之一輸入端，及一電阻狀態鐵磁性裝置，其與該互補電阻狀態儲存胞元之該儲存胞元開關電晶體串聯耦接且具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態；以及一供應開關電晶體，其具有耦接至該第二字線信號線之一輸入端且經組配以在啟動時將該共同節點耦接至該供應線。
在實例2中，實例1至9之標的物(不包括本實例)可視情況包括一自旋轉移力矩隨機存取記憶體(STTRAM)，其包括以一矩形陣列配置的複數個該等位元格，其中每一電阻狀態儲存胞元之一電阻狀態鐵磁性裝置包括一磁性穿隧接面(MTJ)。
在實例3中，實例1至9之標的物(不包括本實例)可視情況包括經組配以控制針對該位元格之讀取及寫入操作之一記憶體控制器，該記憶體控制器具有經組配以讀取該位元格之該位元狀態的讀取操作控制器邏輯，該讀取操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體及該位元格之該供應開關電晶體，以致使該位元格提供該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中讀取該位元格之該位元狀態。
在實例4中，實例1至9之標的物(不包括本實例)可視情況包括其中該記憶體控制器進一步具有經組配以將一位元狀態寫入至該位元格中之寫入操作控制器邏輯，該寫入操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體且將該位元格之該供應開關電晶體維持為在非作用中以將該共同節點與該供應線解耦，且選擇性地導引用以將一第一位元狀態寫入至該位元格中的在一第一方向中經過該等電阻狀態儲存胞元之一第一寫入電流，及用以將與該第一位元狀態相反之一第二位元狀態寫入至該位元格中的在與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元之一第二寫入電流中的一者。
在實例5中，實例1至9之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之一第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之一第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
在實例6中，實例1至9之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之一第一儲存胞元開關電晶體及一第一MTJ串聯連接於該共同節點與一位元線信號線之間，該第二電阻狀態儲存胞元之一第二儲存胞元開關電晶體及一第一第二串聯連接於該共同節點與一位元線信號線之間。
在實例7中，實例1至9之標的物(不包括本實例)可視情況包括：一供應器，其為耦接至該供應線之一電力供應器及一接地供應器中之一者；一記憶體，其包括以一矩形陣列配置的複數個該等位元格；及供應線之一正交網格，其包括耦接至該供應器且相對於位元格之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且在正交於該第一組平行隔開供應線之該第一方向的一第二方向中配置的一第二組平行隔開供應線。
在實例8中，實例1至9之標的物(不包括本實例)可視情況包括其中該對互補位元線信號線配置在一第一方向中之一第一組平行隔開位元線信號線中，且該第一及該第二字線信號線配置在正交於該第一組位元線信號線之該第一方向的一第二方向中之一第二組平行隔開字線信號線中。
在實例9中，實例1至9之標的物(不包括本實例)可視情況包括一種計算系統，其包含：一記憶體；一處理器，其經組配以致使一資料寫入至該記憶體中或自該記憶體讀取資料；以及以下各者中之任一者：一顯示器，其以通訊方式耦接至該處理器；一網路介面，其以通訊方式耦接至該處理器，或一電池，其經耦接以提供電力至該系統，其中該記憶體包括一磁阻式隨機存取記憶體(MRAM)，該磁阻式隨機存取記憶體包含：該對互補位元線信號線、該第一字線信號線及該第二字線信號線、該供應線以及該等位元格之一陣列，該等位元格中之每一者為一MRAM位元格。
實例10為一種方法，其包含：讀取一位元格中之一位元狀態，其包括：將一供應線耦接至該位元格之一共同節點以將分別經過該位元格之第一及第二互補電阻狀態儲存胞元的第一及第二互補電流分別驅動至該位元格之一對第一及第二互補位元線信號線，每一電阻狀態儲存胞元具有耦接於該共同節點與該第一及該第二位元線信號線之一位元線信號線之間的一第一及第二電阻狀態鐵磁性裝置中之一者，每一電阻狀態鐵磁性裝置具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態，其中該第一及該第二互補電流經驅動分別經過該第一及該第二互補電阻狀態儲存胞元之該第一及該第二電阻狀態鐵磁性裝置；以及感測該對第一及第二互補位元線信號線上之互補位元狀態信號。
在實例11中，實例10至17之標的物(不包括本實例)可視情況包括其中該第一及該第二互補電阻狀態儲存胞元之該第一及該第二電阻狀態鐵磁性裝置中之每一者分別包括一磁性穿隧接面(MTJ)且其中複數個該等位元格係以一自旋轉移力矩隨機存取記憶體(STTRAM)之一矩形陣列配置。
在實例12中，實例10至17之標的物(不包括本實例)可視情況包括使用一記憶體控制器之讀取操作控制器邏輯讀取該位元格之該位元狀態，其中該位元狀態讀取進一步包括分別啟動該第一及該第二互補電阻狀態儲存胞元之第一及第二儲存胞元開關電晶體，以准許該第一及該第二互補電流分別通過該第一及該第二互補電阻狀態儲存胞元，及啟動該位元格之一供應開關電晶體以將該供應線耦接至該位元格之該共同節點以驅動該第一及該第二互補電流分別經過該第一及該第二互補電阻狀態儲存胞元，以致使該位元格提供該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中讀取該位元格之該位元狀態。
在實例13中，實例10至17之標的物(不包括本實例)可視情況包括使用該記憶體控制器之寫入操作控制器邏輯將一位元狀態寫入至該位元格中，其中該位元狀態寫入包括：啟動該等互補電阻狀態儲存胞元之該第一及該第二儲存胞元開關電晶體；將該位元格之該供應開關電晶體維持為在非作用中以將該供應線與該位元格之該等互補電阻狀態儲存胞元之該共同節點解耦；以及選擇性地導引用以將一第一位元狀態寫入至該位元格中的在一第一方向中經過該等電阻狀態儲存胞元之一第一寫入電流，及用以將與該第一位元狀態相反之一第二位元狀態寫入至該位元格中的在與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元之一第二寫入電流中的一者。
在實例14中，實例10至17之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之該第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之該第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
在實例15中，實例10至17之標的物(不包括本實例)可視情況包括其中驅動第一及第二互補電流經過第一及第二互補電阻狀態儲存胞元分別包括驅動該第一互補電流經過串聯連接於該共同節點與該第一位元線信號線之間的第一MTJ及第一儲存胞元開關電晶體，及驅動該第二互補電流經過串聯連接於該共同節點與該第二位元線信號線之間的該第二MTJ及該第二儲存胞元開關電晶體。
在實例16中，實例10至17之標的物(不包括本實例)可視情況包括其中該位元格為以一矩形陣列配置的複數個位元格中之一位元格，且其中該將一供應線耦接至該位元格之一共同節點進一步包含耦接供應線之一正交網格的一供應線，該正交網格包括耦接至一供應器且相對於位元格之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且在正交於該第一組平行隔開供應線之該第一方向之一第二方向中配置的一第二組平行隔開供應線，其中該等供應線為電力供應線及接地供應線中之一者。
在實例17中，實例10至17之標的物(不包括本實例)可視情況包括其中該感測該對第一及第二互補位元線信號線上之互補位元狀態信號包括感測在一第一方向中之一第一組平行隔開位元線信號線中配置的該對第一及第二互補位元線信號線上之該等互補位元狀態信號，且其中該啟動該第一及該第二互補電阻狀態儲存胞元之第一及第二儲存胞元開關電晶體包括驅動在正交於該第一組位元線信號線之該第一方向之一第二方向中的一第二組平行隔開字線信號線中配置的第一及第二字線信號線上之信號。
實例18為一種記憶體設備，其包含用以執行如任何前述實例之方法的構件。
實例19為一種計算系統，其包含：一記憶體；以及一處理器，其經組配以致使一資料寫入至該記憶體中或自該記憶體讀取資料，，其中該記憶體包括一磁阻式隨機存取記憶體(MRAM)，該磁阻式隨機存取記憶體包含：一對互補位元線信號線；一第一字線信號線及一第二字線信號線；MRAM位元格之一陣列，每一位元格經組配以儲存一位元狀態，每一位元格包括：一共同節點；第一及第二互補電阻狀態儲存胞元，每一電阻狀態儲存胞元具有：耦接至該共同節點之一輸入端，耦接至一互補位元線信號線之一輸出端，一儲存胞元開關電晶體，其具有耦接至該第一字線信號線之一輸入端，及一電阻狀態鐵磁性裝置，其與該電阻狀態儲存胞元之該儲存胞元開關電晶體串聯耦接且具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態，其中每一電阻狀態鐵磁性裝置具有在一第一狀態中為平行及反向平行極化中之一者且在一第二狀態中為平行及反向平行極化中之另一者的一極化；一供應線，其為一電力供應線及一接地供應線中之一者；以及一供應開關電晶體，其具有耦接至該第二字線信號線之一輸入端且經組配以在啟動時將該共同節點耦接至該供應線。
在實例20中，實例19至27之標的物(不包括本實例)可視情況包括其中該磁阻式隨機存取記憶體為一自旋轉移力矩隨機存取記憶體(STTRAM)，其包括以一矩形陣列配置的複數個該等位元格，其中每一電阻狀態儲存胞元之一電阻狀態鐵磁性裝置包括一磁性穿隧接面(MTJ)。
在實例21中，實例19至27之標的物(不包括本實例)可視情況包括經組配以控制針對該位元格之讀取及寫入操作之一記憶體控制器，該記憶體控制器具有經組配以讀取該位元格之該位元狀態的讀取操作控制器邏輯，該讀取操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體及該位元格之該供應開關電晶體，以致使該位元格提供該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中讀取該位元格之該位元狀態。
在實例22中，實例19至27之標的物(不包括本實例)可視情況包括其中該記憶體控制器進一步具有經組配以將一位元狀態寫入至該位元格中的寫入操作控制器邏輯，該寫入操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體且將該位元格之該供應開關電晶體維持為在非作用中，且選擇性地導引用以將一第一位元狀態寫入至該位元格中的在第一方向中經過該等電阻狀態儲存胞元之一第一寫入電流及用以將與該第一位元狀態相反之一第二位元狀態寫入至該位元格中的在與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元之一第二寫入電流中的一者。
在實例23中，實例19至27之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之一第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之一第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
在實例24中，實例19至27之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之一第一儲存胞元開關電晶體及一第一MTJ串聯連接於該共同節點與一位元線信號線之間，該第二電阻狀態儲存胞元之一第二儲存胞元開關電晶體及一第一第二串聯連接於該共同節點與一位元線信號線之間。
在實例25中，實例19至27之標的物(不包括本實例)可視情況包括其中該記憶體包括以一矩形陣列配置的複數個該等位元格，及供應線之一正交網格，其包括耦接至該供應器且相對於位元格之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且在正交於該第一組平行隔開供應線之該第一方向之一第二方向中配置的一第二組平行隔開供應線，其中該等供應線為電力供應線及接地供應線中之一者。
在實例26中，實例19至27之標的物(不包括本實例)可視情況包括其中該對互補位元線信號線配置在一第一方向中之一第一組平行隔開位元線信號線中，且該第一及該第二字線信號線配置在正交於該第一組位元線信號線之該第一方向之一第二方向中的一第二組平行隔開字線信號線中。
在實例27中，實例19至27之標的物(不包括本實例)可視情況包括以下各者中之任一者：一顯示器，其以通訊方式耦接至該處理器；一網路介面，其以通訊方式耦接至該處理器；或一電池，其經耦接以提供電力至該系統。
實例28為一種設備，其包含：複數個信號線，包括一對互補位元線信號線、一第一字線信號線及一第二字線信號線；一供應線；以及用於儲存一位元狀態之一位元格構件，該位元格構件包括：一共同節點以及第一及第二互補電阻狀態儲存胞元，每一電阻狀態儲存胞元具有耦接至該共同節點之一輸入端及耦接至一互補位元線信號線之一輸出端，每一互補電阻狀態儲存胞元具有：一儲存胞元開關電晶體，其具有耦接至該第一字線信號線之一輸入端，及一電阻狀態鐵磁性裝置，其與該互補電阻狀態儲存胞元之該儲存胞元開關電晶體串聯耦接且具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態；以及一供應開關電晶體構件，其具有耦接至該第二字線信號線之一輸入端、用於在啟動時將該共同節點耦接至該供應線。
在實例29中，實例28至36之標的物(不包括本實例)可視情況包括一自旋轉移力矩隨機存取記憶體(STTRAM)，其包括以一矩形陣列配置的複數個該等位元格構件，其中每一電阻狀態儲存胞元之一電阻狀態鐵磁性裝置包括一磁性穿隧接面(MTJ)。
在實例30中，實例28至36之標的物(不包括本實例)可視情況包括用於控制針對位元格構件之讀取及寫入操作的一記憶體控制器構件，該記憶體控制器構件具有用於讀取位元格構件之位元狀態的讀取操作控制器邏輯構件，該讀取操作控制器邏輯構件經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體及位元格構件之該等供應開關電晶體構件，以致使位元格構件提供該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中讀取位元格構件之位元狀態。
在實例31中，實例28至36之標的物(不包括本實例)可視情況包括其中該記憶體控制器構件進一步具有用於將一位元狀態寫入至位元格構件中的寫入操作控制器邏輯構件，該寫入操作控制器邏輯構件經組配以：啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體且將位元格構件之供應開關電晶體構件維持為在非作用中以將該共同節點與該供應線解耦；且選擇性地導引用以將一第一位元狀態寫入至位元格構件中的在一第一方向中經過該等電阻狀態儲存胞元之一第一寫入電流，及用以將與該第一位元狀態相反之一第二位元狀態寫入至位元格構件中的在與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元之一第二寫入電流中的一者。
在實例32中，實例28至36之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之一第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之一第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
在實例33中，實例28至36之標的物(不包括本實例)可視情況包括其中該第一電阻狀態儲存胞元之一第一儲存胞元開關電晶體及一第一MTJ串聯連接於該共同節點與一位元線信號線之間，該第二電阻狀態儲存胞元之一第二儲存胞元開關電晶體及一第一第二串聯連接於該共同節點與一位元線信號線之間。
在實例34中，實例28至36之標的物(不包括本實例)可視情況包括：一供應器，其為耦接至該供應線之一電力供應器及一接地供應器中之一者；一記憶體，其包括以一矩形陣列配置的複數個該等位元格構件；及供應線之一正交網格，其包括耦接至該供應器且相對於位元格構件之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且在正交於該第一組平行隔開供應線之該第一方向之一第二方向中配置的一第二組平行隔開供應線。
在實例35中，實例28至36之標的物(不包括本實例)可視情況包括其中該對互補位元線信號線配置在一第一方向中之一第一組平行隔開位元線信號線中，且該第一及該第二字線信號線配置在正交於該第一組位元線信號線之該第一方向之一第二方向中的一第二組平行隔開字線信號線中。
在實例36中，實例28至36之標的物(不包括本實例)可視情況包括與一顯示器一起使用之一計算系統，該計算系統包含：一記憶體；一處理器，其經組配以將資料寫入於該記憶體中且自該記憶體讀取資料；及一視訊控制器，其經組配以顯示由該記憶體中之資料表示的資訊，其中該記憶體包括一磁阻式隨機存取記憶體(MRAM)，該磁阻式隨機存取記憶體包含：該對互補位元線信號線、該第一字線信號線及該第二字線信號線、該供應線，及該等位元格構件之一陣列，該等位元格構件中之每一者為一MRAM位元格。
所描述操作可實施為使用標準程式及/或工程設計技術以生產軟體、韌體、硬體或其任何組合之方法、設備或電腦程式產品。所描述操作可實施為維持於「電腦可讀儲存媒體」中之電腦程式碼，其中處理器可自電腦儲存可讀媒體讀取程式碼且執行該程式碼。電腦可讀儲存媒體包括電子電路、儲存材料、無機材料、有機材料、生物材料、殼體、外殼、塗層以及硬體中之至少一者。電腦可讀儲存媒體可包含(但不限於)磁性儲存媒體(例如，硬碟機、軟性磁碟、磁帶等)、光學儲存器(CD-ROM、DVD、光碟等)、依電性及非依電性記憶體裝置(例如，EEPROM、ROM、PROM、RAM、DRAM、SRAM、快閃記憶體、韌體、可規劃邏輯等)、固態裝置(SSD)等。實施所描述操作之程式碼可進一步在以硬體裝置(例如，積體電路晶片、可規劃閘陣列(PGA)、特殊應用積體電路(ASIC)等)實施之硬體邏輯中實施。再另外，實施所描述操作之程式碼可以「傳輸信號」實施，其中傳輸信號可經由空間或經由諸如光纖、銅線等傳輸媒體傳播。編碼有程式碼或邏輯之傳輸信號可進一步包含無線信號、衛星傳輸、無線電波、紅外線信號、藍芽等。嵌入於電腦可讀儲存媒體上之程式碼可作為傳輸信號自傳輸台或電腦傳輸至接收台或電腦。電腦可讀儲存媒體並非僅由傳輸信號組成。熟習此項技術者將認識到，在不背離本描述之範疇的情況下，可對此組態進行許多修改，且製品可包含此項技術中已知之合適的資訊承載媒體。當然，熟習此項技術者將認識到，在不脫離本發明描述之範疇的情況下，可對此組態進行許多修改，且製品可包含此項技術中已知之任何有形的資訊承載媒體。
在某些應用中，根據本發明描述之裝置可體現於電腦系統中，該電腦系統包括用以使得資訊顯示於監視器或耦接至電腦系統之其他顯示器上之視訊控制器，裝置驅動器及網路控制器，該電腦系統諸如包含桌上型電腦、工作站、伺服器、大型主機、膝上型電腦、手持型電腦等的電腦系統。替代地，裝置實施例可體現於不包括(例如)視訊控制器(諸如，開關、路由器等)或不包括(例如)網路控制器之計算裝置中。
諸圖之所說明邏輯可展示按某一次序發生之某些事件。在替代實施例中，某些操作可以不同次序執行、修改或移除。此外，操作可經添加至上文所描述之邏輯且仍符合所描述實施例。另外，本文中所描述之操作可依序發生，或可並行地處理某些操作。又另外，可由單一處理單元或由分佈式處理單元來執行操作。
出於說明及描述之目的，已呈現對各種實施例之先前描述。先前描述不意欲為窮盡性的或限於所揭示之精確形式。根據以上教示，許多修改及變化係可能的。
10‧‧‧系統20‧‧‧微處理器25‧‧‧快取記憶體27‧‧‧邏輯30‧‧‧記憶體控制器40‧‧‧記憶體50‧‧‧周邊組件60‧‧‧陣列64、600、64a1、64a2、700、700a、700a1、700a2‧‧‧位元格66‧‧‧STT快取記憶體67‧‧‧記憶體控制電路68a、68b、1168a、1168b‧‧‧電阻狀態儲存胞元69a、69b、1169a、1169b‧‧‧儲存胞元開關電晶體71‧‧‧供應開關電晶體70a、70b、1170a、1170b‧‧‧電阻狀態鐵磁性裝置72a、72b‧‧‧自由層74a、74b‧‧‧固定層76‧‧‧中間層78、81‧‧‧電接觸層80a、80b、82a、82b‧‧‧箭頭/磁化方向210‧‧‧恆定電壓或恆定電流線210a、210a1、210a2‧‧‧行電力供應線210b、210b1、210b2‧‧‧列電力供應線210c‧‧‧接地(GND)供應線212‧‧‧讀取操作控制器邏輯214、232、240、280、284‧‧‧區塊220、220a、220c、774‧‧‧共同節點228a‧‧‧字線讀取(WLR)信號線228a1、228a2‧‧‧列讀取字線WLR信號線228b、650、750‧‧‧字線WL信號線229、231a、231b‧‧‧輸入端230a、660、760a、760a1、760a2‧‧‧位元線BL信號線230b、760b‧‧‧位元線/BL信號線238a1、238a2‧‧‧列位元線BL信號線290‧‧‧寫入操作控制器邏輯620、720a、720b、780‧‧‧開關電晶體630、730a、730b‧‧‧磁性穿隧接面640、740a、740a1、740a2‧‧‧選擇線SL信號線706a、706b‧‧‧雙MTJ胞元740‧‧‧單個組合選擇線SL信號線740b‧‧‧選擇線/SL信號線750a‧‧‧讀取字線RWL信號線750a1、750a2‧‧‧列讀取字線RWL信號線750b‧‧‧寫入字線WWL信號線770、914a、914b、1040a1、1040a2‧‧‧感測放大器782、784、1020‧‧‧節點910、1010‧‧‧記憶體陣列912a、912b‧‧‧選擇線SL驅動器1030a1、1030a2‧‧‧電力供應器1164、1264‧‧‧供應切換式雙胞元記憶位元格R1、R2、R3、R4、R5、R6‧‧‧電阻器/寄生電阻Vc、Vc1‧‧‧供電電壓WLR‧‧‧字線讀取BL、/BL‧‧‧位元線WL‧‧‧字線I_read1、I_read2、I_read1a、I_read2a、I_readA‧‧‧讀取電流I_readA1、I_readA2‧‧‧位元狀態信號I_write1、I_write2、I_writeA1、I_writeA2‧‧‧自旋極化電流/寫入電流I_power、I_powerA‧‧‧恆定功率電流
本發明之實施例藉助於實例而非以限制方式說明於隨附圖式之圖中，在該等圖式中，相似參考數字指類似元件。
圖1描繪說明採用根據本發明描述之供應切換式雙胞元記憶位元格的系統之一個實施例的高階方塊圖。
圖2描繪根據本發明之一實施例的STTRAM記憶體之基本架構。
圖3a至圖3d描繪根據本發明描述之供應切換式雙胞元記憶位元格之一實施例。
圖4a、圖4b描繪圖2之STTRAM記憶體的位元格之鐵磁性裝置之鐵磁性層的各種極化。
圖5a描繪圖2之STTRAM記憶體的位元格中之讀取操作之一實施例。
圖5b描繪圖2之STTRAM記憶體的位元格中之寫入操作之一實施例。
圖6描繪STTRAM記憶體之先前技術位元格之一實例。
圖7描繪STTRAM記憶體之先前技術位元格之另一實例。
圖8a至圖8c描繪STTRAM記憶體之先前技術位元格之另一實例。
圖9描繪圖8a至圖8c之先前技術位元格的先前技術陣列。
圖10描繪根據本發明之一實施例的圖3a至圖3d之位元格之陣列。
圖11a至圖11d描繪根據本發明描述之供應切換式雙胞元記憶位元格之另一實施例。
圖12描繪根據本發明描述之供應切換式雙胞元記憶位元格之又一個實施例。
64、64a1、64a2‧‧‧位元格
210a、210a1、210a2、210b、210b1、210b2‧‧‧電力供應線
228a1、228a2‧‧‧列讀取字線WLR信號線
238a1、238a2‧‧‧位元線BL信號線
1010‧‧‧記憶體陣列
1020‧‧‧節點
1030a1、1030a2‧‧‧電力供應器
1040a1、1040a2‧‧‧感測放大器
R5、R6‧‧‧寄生電阻
Vc‧‧‧供電電壓

Claims (25)

  1. 一種電子設備，其包含：複數個信號線，其包括一對互補位元線信號線、一第一字線信號線及一第二字線信號線；一供應線；以及一位元格，其經組配以儲存一位元狀態，該位元格包括：一共同節點以及第一及第二互補電阻狀態儲存胞元，每一電阻狀態儲存胞元具有耦接至該共同節點之一輸入端及耦接至一互補位元線信號線之一輸出端，每一互補電阻狀態儲存胞元具有：一儲存胞元開關電晶體，其具有耦接至該第一字線信號線之一輸入端，及一電阻狀態鐵磁性裝置，其與該互補電阻狀態儲存胞元之該儲存胞元開關電晶體串聯耦接且具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態；以及一供應開關電晶體，其具有耦接至該第二字線信號線之一輸入端且經組配以在啟動時將該共同節點耦接至該供應線。
  2. 如請求項1之電子設備，其進一步包含一自旋轉移力矩隨機存取記憶體(STTRAM)，其包括以一矩形陣列配置的複數個該等位元格，其中每一電阻狀態儲存胞元之一電阻狀態鐵磁性裝置包括一磁性穿隧接面(MTJ)。
  3. 如請求項1之電子設備，其進一步包含：一記憶體控制器，其經組配以控制針對該位元格的讀取及寫入操作，該記憶體控制器具有經組配以讀取該位元 格之該位元狀態的讀取操作控制器邏輯，該讀取操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體及該位元格之該供應開關電晶體，以致使該位元格提供在該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中該位元格之該位元狀態被讀取。
  4. 如請求項3之電子設備，其中該記憶體控制器進一步具有經組配以將一位元狀態寫入至該位元格中的寫入操作控制器邏輯，該寫入操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體且將該位元格之該供應開關電晶體維持為非作用中以將該共同節點與該供應線解耦，以及選擇性地導引一第一寫入電流及一第二寫入電流中的一者，該第一寫入電流於一第一方向中經過該等電阻狀態儲存胞元以將一第一位元狀態寫入至該位元格中，且該第二寫入電流於與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元以將與該第一位元狀態相反之一第二位元狀態寫入至該位元格中。
  5. 如請求項1之電子設備，其中該第一電阻狀態儲存胞元之一第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之一第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
  6. 如請求項5之電子設備，其中該第一電阻狀態儲存胞元之一第一儲存胞元開關電晶體及一第一 MTJ係串聯連接於該共同節點與一位元線信號線之間，該第二電阻狀態儲存胞元之一第二儲存胞元開關電晶體及一第二MTJ串聯連接於該共同節點與一位元線信號線之間。
  7. 如請求項1之電子設備，其進一步包含：一供應器，其為耦接至該供應線之一電力供應器及一接地供應器中之一者；一記憶體，其包括以一矩形陣列配置的複數個該等位元格；及供應線之一正交網格，其包括耦接至該供應器且以相對於位元格之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且在以正交於該第一組平行隔開供應線之該第一方向之一第二方向中配置的一第二組平行隔開供應線。
  8. 如請求項1之電子設備，其中該對互補位元線信號線係配置在一第一方向中之一第一組平行隔開位元線信號線中，且該第一及該第二字線信號線係配置在正交於該第一組位元線信號線之該第一方向之一第二方向中的一第二組平行隔開字線信號線中。
  9. 一種用於記憶體操作之方法，其包含：讀取一位元格中之一位元狀態，其包括：將一供應線耦接至該位元格之一共同節點，以驅動第一及第二互補電流分別經過該位元格之第一及第二互補電阻狀態儲存胞元，分別至該位元格之一對第一及第二互補位元線信號線，每一電阻狀態儲存胞元具有耦接於該共同節點與該第一及該第二位元線信號線之一位元線信號線之間的一第一及第二電阻狀態鐵磁性裝置中之一者，每一電 阻狀態鐵磁性裝置具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態，其中該第一及該第二互補電流經驅動分別經過該第一及該第二互補電阻狀態儲存胞元之該第一及該第二電阻狀態鐵磁性裝置；以及感測該對第一及第二互補位元線信號線上之互補位元狀態信號。
  10. 如請求項9之方法，其中該第一及該第二互補電阻狀態儲存胞元之該第一及該第二電阻狀態鐵磁性裝置中之每一者分別包括一磁性穿隧接面(MTJ)且其中複數個該等位元格係以一自旋轉移力矩隨機存取記憶體(STTRAM)之一矩形陣列配置。
  11. 如請求項9之方法，其進一步包含：使用一記憶體控制器之讀取操作控制器邏輯讀取該位元格之該位元狀態，其中該位元狀態讀取進一步包括分別啟動該第一及該第二互補電阻狀態儲存胞元之第一及第二儲存胞元開關電晶體，以准許該第一及該第二互補電流分別通過該第一及該第二互補電阻狀態儲存胞元，及啟動該位元格之一供應開關電晶體以將該供應線耦接至該位元格之該共同節點，以分別驅動該第一及該第二互補電流經過該第一及該第二互補電阻狀態儲存胞元，以致使該位元格提供於該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中該位元格之該位元狀態被讀取。
  12. 如請求項11之方法，其進一步包含使用該記憶體控制器之寫入操作控制器邏輯將一位元狀態寫入至該位元格中，其中該位元狀態寫入包括：啟動該等互補電阻狀態儲存胞元之該第一及第二儲存胞元開關電晶體；將該位元格之該供應開關電晶體維持為非作用中以將該供應線與該位元格之該等互補電阻狀態儲存胞元之該共同節點解耦；以及選擇性地導引一第一寫入電流及一第二寫入電流中的一者，該第一寫入電流在一第一方向中經過該等電阻狀態儲存胞元以將一第一位元狀態寫入至該位元格中，且該第二寫入電流在與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元以將與該第一位元狀態相反之一第二位元狀態寫入至該位元格中。
  13. 如請求項11之方法，其中該第一電阻狀態儲存胞元之該第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之該第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
  14. 如請求項13之方法，其中驅動第一及第二互補電流分別經過第一及第二互補電阻狀態儲存胞元包括驅動該第一互補電流經過串聯連接於該共同節點與該第一位元線信號線之間的該第一MTJ及該第一儲存胞元開關電晶體，及驅動該第二互補電流經過串聯連接於該共同節點與該第二位元線信號線之間的該第二MTJ及該第二 儲存胞元開關電晶體。
  15. 如請求項9之方法，其中該位元格為以一矩形陣列配置的複數個位元格中之一位元格，且其中該耦接一供應線至該位元格之一共同節點進一步包含耦接供應線之一正交網格之一供應線，該供應線之正交網格包括耦接至一供應器且以相對於位元格之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且以在正交於該第一組平行隔開供應線之該第一方向之一第二方向上配置的一第二組平行隔開供應線，其中該等供應線為電力供應線及接地供應線中之一者。
  16. 如請求項11之方法，其中該感測該對第一及第二互補位元線信號線上之互補位元狀態信號包括感測配置在一第一方向中之一第一組平行隔開位元線信號線中的該對第一及第二互補位元線信號線上之該等互補位元狀態信號，且其中該啟動該第一及該第二互補電阻狀態儲存胞元之第一及第二儲存胞元開關電晶體包括驅動配置在正交於該第一組位元線信號線之該第一方向之一第二方向中的一第二組平行隔開字線信號線中的第一及第二字線信號線上之信號。
  17. 一種計算系統，其包含：一記憶體；及一處理器，其經組配以致使一資料寫入至該記憶體中或自該記憶體讀取資料； 其中該記憶體包括一磁阻式隨機存取記憶體(MRAM)，該MRAM包含：一對互補位元線信號線；一第一字線信號線及一第二字線信號線；MRAM位元格之一陣列，每一位元格經組配以儲存一位元狀態，每一位元格包括：一共同節點；第一及第二互補電阻狀態儲存胞元，每一電阻狀態儲存胞元具有：耦接至該共同節點之一輸入端，耦接至一互補位元線信號線之一輸出端，一儲存胞元開關電晶體，其具有耦接至該第一字線信號線之一輸入端，及一電阻狀態鐵磁性裝置，其與該電阻狀態儲存胞元之該儲存胞元開關電晶體串聯耦接且具有與該互補電阻狀態儲存胞元之該電阻狀態鐵磁性裝置之一電阻狀態互補的一電阻狀態，其中每一電阻狀態鐵磁性裝置具有在一第一狀態中為平行及反向平行極化中之一者且在一第二狀態中為平行及反向平行極化中之另一者的一極化；一供應線，其為一電力供應線及一接地供應線中之一者；以及一供應開關電晶體，其具有耦接至該第二字線信號線之一輸入端且經組配以在啟動時將該共同節點耦接至該供應線。
  18. 如請求項17之系統，其中該磁阻式隨機存取記憶體為一自旋轉移力矩隨機存取記憶體 (STTRAM)，其包括以一矩形陣列配置的複數個該等位元格，其中每一電阻狀態儲存胞元之一電阻狀態鐵磁性裝置包括一磁性穿隧接面(MTJ)。
  19. 如請求項17之系統，其進一步包含：一記憶體控制器，其經組配以控制針對該位元格的讀取及寫入操作，該記憶體控制器具有經組配以讀取該位元格之該位元狀態的讀取操作控制器邏輯，該讀取操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體及該位元格之該供應開關電晶體，以致使該位元格提供該等互補位元線信號線上之互補位元狀態信號，在該等互補位元線信號線中該位元格之該位元狀態被讀取。
  20. 如請求項19之系統，其中該記憶體控制器進一步具有經組配以將一位元狀態寫入至該位元格中的寫入操作控制器邏輯，該寫入操作控制器邏輯經組配以啟動該等互補電阻狀態儲存胞元之該等儲存胞元開關電晶體且將該位元格之該供應開關電晶體維持為非作用中，以及選擇性地導引一第一寫入電流及一第二寫入電流中的一者，該第一寫入電流在一第一方向中經過該等電阻狀態儲存胞元以將一第一位元狀態寫入至該位元格中，且該第二寫入電流在與該第一方向相反之一第二方向中經過該等電阻狀態儲存胞元以將與該第一位元狀態相反之一第二位元狀態寫入至該位元格中。
  21. 如請求項17之系統，其中該第一電阻狀 態儲存胞元之一第一電阻狀態鐵磁性裝置為一第一磁性穿隧接面(MTJ)且該第二電阻狀態儲存胞元之一第二電阻狀態鐵磁性裝置為一第二磁性穿隧接面(MTJ)。
  22. 如請求項21之系統，其中該第一電阻狀態儲存胞元之一第一儲存胞元開關電晶體及一第一MTJ串聯連接於該共同節點與一位元線信號線之間，該第二電阻狀態儲存胞元之一第二儲存胞元開關電晶體及一第二MTJ串聯連接於該共同節點與一位元線信號線之間。
  23. 如請求項17之系統，其中該記憶體包括以一矩形陣列配置的複數個該等位元格，及供應線之一正交網格，該供應線之正交網格包括耦接至該供應器且以相對於位元格之該矩形陣列在一第一方向中配置的一第一組平行隔開供應線，及耦接至該供應器且以在正交於該第一組平行隔開供應線之該第一方向之一第二方向上配置的一第二組平行隔開供應線，其中該等供應線為電力供應線及接地供應線中之一者。
  24. 如請求項17之系統，其中該對互補位元線信號線係配置在一第一方向中之一第一組平行隔開位元線信號線中，且該第一及該第二字線信號線係配置在一正交於該第一組位元線信號線之該第一方向的第二方向中的一第二組平行隔開字線信號線中。
  25. 如請求項17之系統，其進一步包含以下各者中之任一者：一顯示器，其以通訊方式耦接至該處理器； 一網路介面，其以通訊方式耦接至該處理器；或一電池，其經耦接以提供電力至該系統。
TW106103162A 2016-03-24 2017-01-26 供應切換式雙胞元記憶位元格 TWI709963B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/080,563 2016-03-24
US15/080,563 US9715916B1 (en) 2016-03-24 2016-03-24 Supply-switched dual cell memory bitcell

Publications (2)

Publication Number Publication Date
TW201735030A TW201735030A (zh) 2017-10-01
TWI709963B true TWI709963B (zh) 2020-11-11

Family

ID=59350203

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106103162A TWI709963B (zh) 2016-03-24 2017-01-26 供應切換式雙胞元記憶位元格

Country Status (5)

Country Link
US (2) US9715916B1 (zh)
EP (1) EP3440673B1 (zh)
CN (1) CN108780657B (zh)
TW (1) TWI709963B (zh)
WO (1) WO2017165057A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10439130B2 (en) * 2016-10-27 2019-10-08 Tdk Corporation Spin-orbit torque type magnetoresistance effect element, and method for producing spin-orbit torque type magnetoresistance effect element
US11361215B2 (en) * 2017-11-29 2022-06-14 Anaflash Inc. Neural network circuits having non-volatile synapse arrays
EP3743857A4 (en) * 2018-01-23 2021-12-29 Anaflash Inc. Neural network circuits having non-volatile synapse arrays
US10971229B2 (en) * 2018-04-23 2021-04-06 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells
US11309005B2 (en) 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction
CN111696600B (zh) * 2019-03-12 2022-08-23 中芯国际集成电路制造(上海)有限公司 磁性存储器
CN110619907B (zh) * 2019-08-28 2021-06-04 中国科学院上海微系统与信息技术研究所 一种突触电路、突触阵列及基于突触电路的数据处理方法
US11145347B1 (en) * 2020-05-21 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and memory circuit
US11145676B1 (en) * 2020-05-22 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element
US11437083B2 (en) * 2021-02-05 2022-09-06 International Business Machines Corporation Two-bit magnetoresistive random-access memory device architecture
JP2022125684A (ja) * 2021-02-17 2022-08-29 キオクシア株式会社 抵抗変化型記憶装置
WO2023272550A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Phase-change memory devices, systems, and methods of operating thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095389A1 (ja) * 2005-03-04 2006-09-14 Fujitsu Limited 磁気メモリ装置並びにその読み出し方法及び書き込み方法
WO2007049353A1 (ja) * 2005-10-28 2007-05-03 Fujitsu Limited 磁気メモリ装置及びその書き込み方法
US20120033490A1 (en) * 2010-08-03 2012-02-09 Qualcomm Incorporated Generating a Non-Reversible State at a Bitcell Having a First Magnetic Tunnel Junction and a Second Magnetic Tunnel Junction
TW201324526A (zh) * 2011-12-12 2013-06-16 Samsung Electronics Co Ltd 記憶體元件以及用於記憶體元件之感測及閂鎖電路
US20140071740A1 (en) * 2012-09-13 2014-03-13 Qualcomm Incorporated Otp scheme with multiple magnetic tunnel junction devices in a cell
US9218864B1 (en) * 2014-10-04 2015-12-22 Ge Yi Magnetoresistive random access memory cell and 3D memory cell array

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5045672B2 (ja) * 2006-06-08 2012-10-10 日本電気株式会社 ２ｔ２ｍｔｊセルを用いたｍｒａｍ
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
US8023299B1 (en) 2009-04-09 2011-09-20 Netlogic Microsystems, Inc. Content addressable memory device having spin torque transfer memory cells
JP5380332B2 (ja) * 2010-03-02 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置及びデータプロセッサ
FR2970590B1 (fr) * 2011-01-19 2013-02-01 Centre Nat Rech Scient Cellule mémoire volatile/non volatile sans charge
US8649205B2 (en) * 2012-02-10 2014-02-11 Infineon Technologies Ag Memory cell, a method for forming a memory cell, and a method for operating a memory cell
US20130258750A1 (en) 2012-03-30 2013-10-03 International Business Machines Corporation Dual-cell mtj structure with individual access and logical combination ability
US8923041B2 (en) * 2012-04-11 2014-12-30 Everspin Technologies, Inc. Self-referenced sense amplifier for spin torque MRAM
US8964458B2 (en) * 2012-04-13 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Differential MRAM structure with relatively reversed magnetic tunnel junction elements enabling writing using same polarity current
KR20140023806A (ko) * 2012-08-17 2014-02-27 삼성전자주식회사 자기 저항 메모리 장치의 배치 구조
KR102237735B1 (ko) * 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095389A1 (ja) * 2005-03-04 2006-09-14 Fujitsu Limited 磁気メモリ装置並びにその読み出し方法及び書き込み方法
WO2007049353A1 (ja) * 2005-10-28 2007-05-03 Fujitsu Limited 磁気メモリ装置及びその書き込み方法
US20120033490A1 (en) * 2010-08-03 2012-02-09 Qualcomm Incorporated Generating a Non-Reversible State at a Bitcell Having a First Magnetic Tunnel Junction and a Second Magnetic Tunnel Junction
TW201324526A (zh) * 2011-12-12 2013-06-16 Samsung Electronics Co Ltd 記憶體元件以及用於記憶體元件之感測及閂鎖電路
US20140071740A1 (en) * 2012-09-13 2014-03-13 Qualcomm Incorporated Otp scheme with multiple magnetic tunnel junction devices in a cell
US9218864B1 (en) * 2014-10-04 2015-12-22 Ge Yi Magnetoresistive random access memory cell and 3D memory cell array

Also Published As

Publication number Publication date
EP3440673A4 (en) 2019-11-13
WO2017165057A1 (en) 2017-09-28
US10056127B2 (en) 2018-08-21
CN108780657B (zh) 2022-12-20
US20170345477A1 (en) 2017-11-30
CN108780657A (zh) 2018-11-09
TW201735030A (zh) 2017-10-01
US9715916B1 (en) 2017-07-25
EP3440673B1 (en) 2022-01-12
EP3440673A1 (en) 2019-02-13

Similar Documents

Publication Publication Date Title
TWI709963B (zh) 供應切換式雙胞元記憶位元格
US9142278B2 (en) Asymmetric write scheme for magnetic bit cell elements
EP2972892B1 (en) Mixed memory type hybrid cache
US9672885B2 (en) MRAM word line power control scheme
US20140269064A1 (en) Source line floating circuits, memory devices including the same and methods of reading data in a memory device
US9747967B2 (en) Magnetic field-assisted memory operation
CN109712655B (zh) 具有电压相关的面内磁各向异性的mram
US8724403B2 (en) Cache system and information-processing device
EP3459081B1 (en) Semiconductor circuit, driving method and electronic apparatus
US8098516B2 (en) Static source plane in STRAM
CN112863575B (zh) 具有磁性隧道结的非易失寄存器
US9349429B2 (en) Field programming method for magnetic memory devices
CN112927737B (zh) 使用磁性隧道结的非易失寄存器
US11276465B1 (en) Device, system and method to float a decoder for deselected address lines in a three-dimensional crosspoint memory architecture
CN114788028A (zh) 一种磁性随机存储器及电子设备
KR20220034657A (ko) 크로스포인트 메모리를 위한 바이폴라 디코더