CN108780657B - 电源切换的双单元存储器比特单元 - Google Patents

Abstract

在一个实施例中，按照本说明书的电源切换的双单元存储器比特单元中的比特状态可通过将电源线耦合到比特单元的公共节点以驱动互补电流驱动通过用于比特单元的一对互补比特线信号线的互补电阻状态存储单元来读。比特单元的比特状态可通过感测该对第一和第二互补比特线信号线上的互补比特状态信号来读。在一个实施例中，每个电阻状态存储单元具有电阻状态铁磁装置，诸如磁遂穿结（MTJ）。在一个实施例中，按照本说明书的电源切换的双单元存储器比特单元可没有源线或选择线（SL）信号线。本文描述了其它方面。

Description

电源切换的双单元存储器比特单元

技术领域

本说明书的某些实施例一般涉及非易失性存储器。

背景技术

自旋转移扭矩随机存取存储器（STTRAM）是磁阻随机存取存储器（MRAM）的一个类型，其是非易失性的，并且通常用于存储器电路，诸如高速缓存、存储器、次级存储装置或者其它存储器应用。STTRAM存储器可经常操作在降低的功率级，并且与其它存储器类型相比较可能不太昂贵。

自旋转移扭矩（STT）是能使用自旋极化的电流被修改的磁隧道结（MTJ）装置中的磁层的方位中的效应。在基于STT的MTJ中，装置电阻能是低的或者高的，取决于在隧道结的两侧上磁极化的方向之间的相对角度差。相应地，MTJ的一个比特状态可由MTJ的铁磁层具有并行磁方位并且表现出低电阻所在的状态来表示。相应地，相反的比特状态可由MTJ的铁磁层具有反并行磁方位并且表现出高电阻所在的状态来表示。

附图说明

本公开的实施例在随附附图的图中作为示例而非作为限制被示出，在图中参考数字指的是类似元件。

图1描绘了示出采用按照本说明书的电源切换的双单元存储器比特单元的系统的一个实施例的高级框图。

图2描绘了按照本公开的一实施例的STTRAM存储器的基本架构。

图3a-3d描绘了按照本说明书的电源切换的双单元存储器比特单元的一实施例。

图4a、4b描绘了图2的STTRAM存储器的比特单元的铁磁装置的铁磁层的各种极化。

图5a描绘了图2的STTRAM存储器的比特单元中的读操作的一实施例。

图5b描绘了图2的STTRAM存储器的比特单元中的写操作的一实施例。

图6描绘了STTRAM存储器的现有技术比特单元的示例。

图7描绘了STTRAM存储器的现有技术比特单元的另一示例。

图8a-8c描绘了STTRAM存储器的现有技术比特单元的另一示例。

图9描绘了图8a-8c的现有技术比特单元的现有技术阵列。

图10描绘了按照本公开的一实施例的图3a-3d的比特单元阵列。

图11a-11d描绘了按照本说明书的电源切换的双单元存储器比特单元的另一实施例。

图12描绘了按照本说明书的电源切换的双单元存储器比特单元的又另一实施例。

具体实施方式

在如下的描述中，相似组件已经被给出了相同参考标记，不管它们是否被示出在不同实施例中。为了以清晰且简明的方式示出本公开的一个或更多个实施例，附图可能不一定按比例，并且某些特征可以某种示意形式示出。相对于一个实施例描述或示出的特征可以相同方式或类似方式被用在一个或更多个其它实施例中，或者与其它实施例的特征组合或代替它们。

在本说明书的一个方面中，电源切换的双单元存储器比特单元具有数量减少的用于存储和读数据比特的信号线。例如，在一个实施例中，电源切换的双单元存储器比特单元没有许多先前现有的和提出的STTRAM比特单元的典型的源或选择线（SL）信号线。如下面更详细说明的，通过取消SL信号线，电路元件的布局约束可被放松，这随着电路制作工艺的进步可促进单元大小缩小。此外，到比特单元的电源线可以电源线的正交网格形式结网，以提供比特单元操作（诸如读操作）的增加的可靠性和稳定性。

在一个实施例中，按照本说明书的电源切换的双单元存储器比特单元中的比特状态可通过将电源线（诸如供电电源线或接地电源线）例如耦合到比特单元的公共节点以驱动第一和第二互补电流分别通过分别用于比特单元的一对第一和第二互补比特线信号线的比特单元的第一和第二互补电阻状态存储单元来读。比特单元的比特状态可通过感测该对第一和第二互补比特线信号线上的互补比特状态信号来读。

在一个实施例中，每个电阻状态存储单元具有电阻状态铁磁装置，诸如磁遂穿结（MTJ）。每个电阻状态铁磁装置具有与互补电阻状态存储单元的电阻状态铁磁装置的电阻状态互补的电阻状态。

存储器控制器的读操作控制器逻辑配置成通过分别激活第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管以准许第一和第二互补电流经过第一和第二互补电阻状态存储单元来读比特单元的比特状态。此外，激活比特单元的电源开关晶体管以将电源线耦合到比特单元的公共节点以将第一和第二互补电流驱动分别通过第一和第二互补电阻状态存储单元。用这种方式，比特单元提供互补比特线信号线（在其中读比特单元的比特状态）上的互补比特状态信号。下面描述了按照本说明书的电源切换的双单元存储器比特单元的其它方面和特征。

尽管结合STTRAM进行了描述，但要意识到，按照本说明书的电源切换的双单元存储器比特单元可被应用于不同于STTMRAM装置的MRAM装置，诸如巨磁阻(GMR)MRAM、拨动（toggle）MRAM以及其它MRAM装置。按照本文描述的实施例的此类基于MRAM的存储器元件能被用在独立存储器电路或逻辑阵列中，或者能被嵌入在微处理器和/或数字信号处理器（DSP）中。此外，要指出，尽管本文在示出性示例中系统和过程主要参考基于微处理器的系统被描述，但将意识到，鉴于本文的公开，本公开的某些方面、架构和原理同样适用于其它类型的装置存储器和逻辑装置。

转到图，图1是示出根据本公开的一实施例的实现的计算系统的所选择方面的高级框图。系统10可表示多个电子或其它计算装置中的任何装置，其可包含存储器装置。此类电子装置可包含计算装置，诸如大型机、服务器、个人计算机、工作站、电话装置、网络设施、虚拟化装置、存储装置控制器、便携或移动装置（例如膝上型电脑、上网本、平板计算机、个人数字助理（PDA）、便携媒体播放器、便携游戏装置、数码相机、移动电话、智能电话、特征电话等）或组件（例如片上系统、处理器、桥、存储器控制器、存储器等）。系统10能通过电池、可再生电源（例如太阳能电池板）、无线充电或者通过使用AC插口供电。

在备选实施例中，系统10可包含更多的元件、更少的元件和/或不同的元件。而且，尽管系统10可被描绘为包括单独的元件，但将意识到，此类元件可被集成到一个平台（诸如片上系统（SoC））上。在示出性示例中，系统10包括微处理器20、存储器控制器30、存储器40和外围组件50，其例如可包含视频控制器、输入装置、输出装置、存储装置、网络适配器、电源（包含电池、可再生电源（例如光伏板）、无线充电或者耦合到AC插口）等。微处理器20包含高速缓存25，高速缓存25可以是存储器层级的一部分以存储指令和数据，并且系统存储器40也可以是存储器层级的一部分。微处理器20与存储器40之间的通信可被存储器控制器（或芯片集）30所促进，其也可在与外围组件50的通信中进行促进。

外围组件50的存储装置例如可以是非易失性存储装置，诸如固态驱动器、磁盘驱动器、光盘驱动器、磁带驱动器、闪速存储器等。存储装置可包括内部存储装置或者附连的或者网络可存取的存储装置。微处理器20配置成向存储器40中写数据和从存储器40中读数据。存储装置中的程序被加载到存储器中，并由处理器执行。网络控制器或适配器实现了与网络（诸如以太网、光纤信道仲裁环等）的通信。另外，在某些实施例中，架构可包含配置成在显示器监控器上显示由存储器中的数据表示的信息的视频控制器，其中视频控制器可被实施在视频卡上或者集成在安装在母板或其它衬底上的集成电路组件上。输入装置用于向处理器提供用户输入，并且可包含键盘、鼠标、触控笔、麦克风、触敏显示屏、输入管脚、插座或者本领域已知的任何其它激活或输入机构。输出装置能够再现从处理器或其它组件（诸如显示器监控器、打印机、存储装置、输出管脚、插座等）传送的信息。网络适配器可被实施在网络卡（诸如外围组件互连（PCI）卡、高速PCI或者某种其它I/O卡）上或者安装在母板或其它衬底上的集成电路组件上。

取决于具体应用，装置10的其中一个或更多个组件可被省略。例如，网络路由器例如可没有视频控制器。

存储器装置25、40以及其它装置10、30、50中的任一个或更多个可包含按照本说明书的电源切换的双单元存储器比特单元，或者被实施为能够以永久方式（即便对非易失性存储器的电力被中断）存储数据的任何类型的数据存储装置，诸如但不限于使用硫属相变材料（例如硫属玻璃）的存储器装置、三维（3D）交叉点存储器或者其它类型字节可寻址、原地写非易失性存储器、铁电晶体管随机存取存储器(FeTRAM)、基于纳米线的非易失性存储器、相变存储器（PCM）、结合了忆阻器技术的存储器、磁阻随机存取存储器（MRAM）或另一自旋转移扭矩(STT)-MRAM的任何组合。

图2示出了按照本说明书的一个实施例的MRAM比特单元（诸如STT高速缓冲存储器66的比特单元64）的行和列的矩形或正交阵列60的示例。每个比特单元64配置成存储比特状态。

STT高速缓冲存储器66还可包含行解码器、定时器装置和/或I/O装置（或I/O输出）。对于有效的I/O设计，相同存储器字的比特可与彼此分开。可使用多路复用器（MUX）在READ操作期间将每列连接到需要的电路。可使用另一MUX在WRITE操作期间将每列连接到写驱动器。控制电路67（诸如存储器控制器）配置成控制并执行针对比特单元64的读和写操作，如下面说明的。控制电路67配置成使用适当的硬件、软件或固件或者它们的各种组合来执行所描述的操作。

在一个实施例中，比特单元64的阵列60的每个比特单元64包含电阻状态存储单元68a、68b的互补对（图3a-3d），存储单元中的每个都包含存储单元开关晶体管69a、69b和电阻状态铁磁装置70a、70b，诸如如在图3a中所示出的自旋阀或磁隧道结（MTJ）装置。此外，电源开关晶体管71配置成当被激活时有选择地将Vc供电电源线（诸如恒压或恒流线210）耦合到双单元68a、68b用于读操作，如下面更详细说明的。尽管描绘为电压或电流供电电源线，但要意识到，取决于具体应用，电源线210可以是地（GND）电源线。

在所示出的实施例中，开关晶体管69a、69b、71可以是N沟道金属氧化物半导体（NMOS）晶体管。从而，在此示例中，电源开关晶体管71由真实驱动信号（诸如此类字线读（WLR）信号）控制。然而，要意识到，例如，在其它实施例中，开关晶体管（诸如电源开关晶体管71）可以是P沟道（PMOS）晶体管，并且由互补驱动信号（诸如WLR）控制。尽管描绘为金属氧化物半导体（MOS）晶体管，但要意识到，开关晶体管（诸如开关晶体管69a、69b、71）可以是其它类型的开关和其它类型的晶体管，诸如例如双极的（包含NPN和PNP）。

在本说明书的一个方面，图3a-3d的电源切换的双单元存储器比特单元64具有数量减少的用于存储和读数据比特的信号线。在图3a-3d的实施例中，比特单元64没有对许多先前现有的和提出的比特单元典型的源线或选择线（SL）信号线。如下面更详细说明的，通过取消SL信号线，电路元件的布局约束可被放松，这可随着电路制作工艺的进步促进单元大小缩小。此外，Vc供电或接地电源线210可以以网格形式结网，以提供比特单元操作的增加的可靠性和稳定性，诸如读操作也可被增强。

在此实施例中，比特单元的电阻状态铁磁装置70a包括两层，通过中间层76分开的铁磁材料的自由层72a和固定层74a（图4a），中间层76在自旋阀的情况下是金属层，或者在MTJ的情况下是薄电介层或绝缘层。在此示例中，铁磁材料层72a由电接触层78接触，并且具有第一极化，其中占主导地位的磁化方向朝第一但可变方向。因为层72a的磁化方向是可变的，因此它被称为自由层。在图4a的实施例中，电阻状态铁磁装置70a的自由层72a的占主导地位的磁化方向具有由在图4a的横截面视图中从右指向左的箭头80a表示的磁化方向。

类似地，铁磁材料的自由层72b由互补电阻状态铁磁装置70b的电接触层78接触，并且还具有可变极化，其中例如能使占主导地位的极化方向朝与电阻状态铁磁装置70a的自由层72a的方向相同的相反方向，或者能使其朝与电阻状态铁磁装置70a的自由层72a的方向的相反方向，如图4a、4b中所示出的。从而，电阻状态铁磁装置70b的自由层72b的占主导地位的磁化方向具有由在图4b的横截面视图中从右指向左的箭头80b表示的磁化方向。

每个电阻状态铁磁装置70a、70b的铁磁材料的其它层74a、74b由电接触层81接触，并且被称为“固定层”，其具有不可变极化，其中固定层的占主导地位的极化方向不可有选择地被改变。电阻状态铁磁装置70a的固定层74a的占主导地位的磁化方向由在图4a的横截面视图中也从右指向左的箭头82a表示。类似地，电阻状态铁磁装置70b的固定层74b的占主导地位的磁化方向由在图4b的横截面视图中也从右指向左的箭头82b表示。

在图4a的示例中，电阻状态铁磁装置70a的固定层74a和自由层72a两者的占主导地位的磁化方向都被描绘为是相同的，即朝相同方向。如果两个铁磁层72a、74a的占主导地位的磁化方向是相同的，则两层的极化被称为是“并行的”。在并行极化中，比特单元表现出低电阻状态，其可被选择成表示存储在比特单元中的逻辑1或逻辑0比特状态中的一个。

相反地，在图4b的示例中，互补电阻状态铁磁装置70b的固定层74b和自由层72b两者的占主导地位的磁化方向都被描绘为是相反的，即朝相反方向。如果两个铁磁层的占主导地位的磁化方向是相反的，则两层72b、74b的极化被称为是“反并行”的。在反并行极化中，比特单元表现出高电阻状态，其可被选择成表示存储在比特单元中的逻辑1或逻辑0比特状态中的另一个。

在图4a、4b的实施例中，固定层和自由层的磁化方向被描绘为一般并行于接触层78、81。然而，要意识到，在其它实施例中，固定层和自由层的极化方向可被定向朝其它方向，诸如一般正交于例如接触层78、81。

图5a描绘了由存储器控制电路67（图2）进行的电源切换的双单元存储器比特单元64（图4）的比特状态读操作的一个示例。在一个操作中，通过激活电源开关晶体管71将电源线（诸如Vc供电电源线210（图3b））被耦合（图5a的框214）到比特单元64的公共节点220（图3b），电源开关晶体管71配置成当被激活时将公共节点220耦合到电源。在一个实施例中，电源开关晶体管71由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成通过将耦合到电源开关晶体管71的输入229的字线读（WLR）信号线228a（图3b）驱动到真状态来激活电源开关晶体管71，这将电源开关晶体管71变成ON状态，准许恒定功率电流I_power从Vc供电电源线210通过电源开关晶体管71流到公共节点220。

作为响应，第一和第二互补读电流I_read1、I_read2(I_read1 + I_read2 = I_power)从公共节点220分别通过第一和第二互补电阻状态存储单元68a、68b驱动（图5a的框232）分别到比特单元64的一对第一和第二互补比特线BL、/BL信号线230a、230b。在一个实施例中，第一电阻状态存储单元68a的存储单元开关晶体管69a的激活准许读电流I_read1经过电阻状态存储单元68a的存储单元开关晶体管69a和串行连接的MTJ 70a到比特单元64的比特线BL信号线230a。从而，电阻状态存储单元68a具有耦合到公共节点220的输入和耦合到比特单元64的比特线BL信号线230a的输出。更确切地说，电阻状态存储单元68a的存储单元开关晶体管69a和串行连接的MTJ 70a被连接在比特单元64的比特线BL信号线230a与公共节点220之间。

在一个实施例中，存储单元开关晶体管69a由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到存储单元开关晶体管69a的输入231a的字线WL信号线228b驱动到真状态，这将存储单元开关晶体管69a变成ON状态，准许读电流I_read1通过电阻状态铁磁装置（MTJ）70a和存储单元开关晶体管69a流到比特线BL信号线230a。比特线BL信号线230a上的读电流I_read1在比特线BL信号线230a上提供比特状态信号。从而，在图3a、3b的实施例中，MTJ 70a在一端耦合到公共节点220而在另一端耦合到存储单元开关晶体管69a的一端，存储单元开关晶体管69a在其另一端耦合到比特单元64的比特线BL信号线230a。

类似地，第一电阻状态存储单元的存储单元开关晶体管69b的激活准许互补读电流I_read2经过互补电阻状态存储单元68b的存储单元开关晶体管69b和串行连接的MTJ70b到比特单元64的互补比特线/BL信号线230b。从而，电阻状态存储单元68b具有耦合到公共节点220的输入和耦合到比特单元64的比特线BL信号线230b的输出。更确切地说，电阻状态存储单元68b的存储单元开关晶体管69b和串行连接的MTJ 70b被连接在比特单元64的比特线BL信号线230b与公共节点220之间。

在一个实施例中，存储单元开关晶体管69b由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到存储单元开关晶体管69b的输入231b的字线WL信号线228b驱动到真状态，这将存储单元开关晶体管69b变成ON状态，准许读电流I_read2通过电阻状态铁磁装置（MTJ）70b和存储单元开关晶体管69b流到比特线BL信号线230b。互补比特线/BL信号线230b上的读电流I_read2在互补比特线/BL信号线230b上提供互补状态信号。从而，在图3a-3d的实施例中，MTJ 70b在一端耦合到公共节点220而在另一端耦合到存储单元开关晶体管69b的一端，存储单元开关晶体管69b在其另一端耦合到比特单元64的互补比特线/BL信号线230b。

由互补比特线BL、/BL信号线230a、230b上的互补读电流I_read1、I_read2表示的互补比特状态信号分别被感测，其由适合的感测放大器读（图5a的框240）。如果电阻状态铁磁装置70a具有例如并行极化，使得电阻状态铁磁装置70a表现出相对低的电阻（相比于互补电阻状态铁磁装置70b的电阻），并且互补电阻状态铁磁装置70b具有互补反并行极化，使得电阻状态铁磁装置70b表现出相对高的电阻（相比于电阻状态铁磁装置70a的电阻），则比特线BL信号线230a上的电流I_read1将被感测为相对高（相比于互补电流I_read2的电流），并且互补比特线/BL信号线230b上的电流I_read2将被感测为相对低（相比于电流I_read1的电流），并且如果电阻状态铁磁装置70a的低电阻状态被选择成表示存储在比特单元64中的逻辑1比特状态，则比特单元64的比特状态将被感测（被读）为表示逻辑1比特状态。

相反，如果电阻状态铁磁装置70a具有例如反并行极化，使得电阻状态铁磁装置70a表现出相对高的电阻（相比于互补电阻状态铁磁装置70b的电阻），并且互补电阻状态铁磁装置70b具有互补并行极化，使得电阻状态铁磁装置70b表现出相对低的电阻（相比于电阻状态铁磁装置70a的电阻），则比特线BL信号线230a上的电流I_read1将被感测为相对低（相比于互补电流I_read2的电流），并且互补比特线/BL信号线230b上的电流I_read2将被感测为相对高（相比于电流I_read1的电流），并且如果电阻状态铁磁装置70a的高电阻状态被选择成表示存储在比特单元64中的逻辑0比特状态，则比特单元64的比特状态将被感测（被读）为表示逻辑0比特状态。

图5b描绘了对按照本说明书的电源切换的双单元存储器比特单元的写操作的一个实施例。在一个操作中，如上面所论述的用于读操作的电源线从比特单元的互补电阻状态存储单元的公共节点解耦（图5b的框280），并且适当的写电流被驱动（框284）通过互补电阻状态存储单元以将写状态写到比特单元。

该对互补电阻状态铁磁装置70a、70b的极化和因此存储在STTRAM 66的比特单元64中的逻辑比特值可通过使自旋极化电流在适当方向经过比特单元64的互补电阻状态铁磁装置70a、70b被设置成具体比特状态。自旋极化电流是其中电荷载体（诸如电子）的自旋方位由一种类型（上旋或者下旋）占主导地位的电流。

从而，控制电路67的写操作控制器逻辑290（图2）配置成通过使朝一个方向（在图3c中从左到右）的自旋极化电流I_write1（图3c）经过（图5b的框284）比特单元64的互补电阻状态铁磁装置70a、70b将逻辑1存储在STTRAM 66的比特单元64中。因此，取决于哪个极化状态已经被选择成表示逻辑1，比特单元64的电阻状态铁磁装置70a的铁磁层具有是并行或反并行之一的极化，并且比特单元64的互补电阻状态铁磁装置70b的铁磁层具有是比特单元64的电阻状态铁磁装置70a的极化的相反的极化。

相反，逻辑0可由控制电路67的写操作控制器逻辑290（图2）存储在STTRAM 66的比特单元64中，逻辑290配置成使与自旋极化写电流I_write1相同幅度但朝相反方向（在图3d中从右到左）的自旋极化电流I_write2（图3d）经过（图5b的框284）比特单元的电阻状态铁磁装置70b、70a。因此，取决于哪个极化已经被选择成表示逻辑0，比特单元64的电阻状态铁磁装置70a的铁磁层具有是并行或反并行中的另一个的极化，并且比特单元64的互补电阻状态铁磁装置70b的铁磁层具有是比特单元64的电阻状态铁磁装置70a的极化的相反的极化。在一个实施例中，写电流I_write1和I_write2可具有基本上相同幅度，因为它们可被指引通过相同电流路径但朝相反方向。在其它实施例中，取决于具体应用，幅度可不同。

在一个实施例中，在针对比特单元64的写操作中，开关晶体管69a、69b是活动的（图5b的框284），并且电源开关晶体管71是不活动的（图5b的框280）。电阻状态存储单元68a的开关晶体管69a和69b两者的激活准许写电流经过比特单元的开关晶体管69a和69b以及电阻状态铁磁装置70a、70b。将电源开关晶体管71去激活将电源线210从公共节点220解耦（图5b的框280），并将写电流约束到双单元68a、68b。

在一个实施例中，开关晶体管69a和69b由存储器控制电路67的写操作控制器逻辑290（图2）激活，逻辑290配置成将分别耦合到开关晶体管69a和69b的输入231a、231b的字线WL信号线228b驱动到真状态，这将开关晶体管69a、69b变成ON状态，准许写电流经过比特单元64的开关晶体管69a和69b以及电阻状态铁磁装置70a、70b。电源开关晶体管71由存储器控制电路67的写操作控制器逻辑290（图2）保持不活动，逻辑290配置成将耦合到电源开关晶体管71的输入229的字线读（WLR）信号线228a驱动到互补状态，这将电源开关晶体管71变成OFF状态，将电源线从公共节点解耦，由此在比特单元64的写操作期间阻止写电流经过电源开关晶体管71。此外，电源开关晶体管71的OFF状态在比特单元64的写操作期间也阻止来自Vc供电电源线210的供电电源电以免经过电源开关晶体管71。

控制电路67的写操作控制器逻辑290（图2）配置成通过在比特线BL信号线230a和互补比特线/BL信号线230b上提供适当信号而有选择地指引自旋极化写电流通过双单元68a、68b以将具体比特状态写到比特单元64。从而，为了通过使自旋极化电流I_write1（图3c）朝一个方向（在图3c中从左到右）经过（图5b的框284）比特单元64的互补电阻状态铁磁装置70a、70b来将逻辑1存储在STTRAM 66的比特单元64中，比特线BL信号线230a可由写操作控制器逻辑290（图2）提升到比互补比特线/BL信号线230b的电势更高的电势。相反，为了通过使自旋极化电流I_write2（图3d）朝另一个方向（在图3d中从右到左）经过（图5b的框284）比特单元64的互补电阻状态铁磁装置70b、70a来将逻辑0存储在STTRAM 66的比特单元64中，互补比特线/BL信号线230b可由写操作控制器逻辑290（图2）提升到比比特线BL信号线230a的电势更高的电势。

从上面看到，图3a-3d的电源切换的双单元存储器比特单元64既可被读自又可被写到而无需由各种先前的现有和提出的比特单元利用的源或选择SL线信号线的使用。例如，图6描绘了具有开关晶体管620和磁遂穿结630的已知比特单元600，其中在读操作和写操作两者中都使用选择线SL信号线640。通过在选择线SL信号线640上提供读信号并且用字线WL信号线650上的激活信号激活开关晶体管620，来读比特单元600的比特状态。比特线BL信号线660上的比特状态信号相比于参考信号（未示出）。通过用字线WL信号线650上的激活信号激活开关晶体管620并且在选择线SL信号线640和比特线BL信号线660上提供适当信号来有选择地指引自旋极化写电流通过MTJ 630以将具体比特状态写到比特单元600，可将逻辑位值写到比特单元600。从而，为了将逻辑1存储在STTRAM的比特单元600中，可将信号线660提升到比选择线SL信号线640的电势更高的电势。相反，为了将逻辑0存储在STTRAM的比特单元600中，可将选择线SL信号线640提升到比比特线BL信号线660的电势更高的电势。

图7示出了在读操作和写操作两者中都使用选择线SL信号线中的之前提出的比特单元的另一示例。在此示例中，之前提出的比特单元700具有双MTJ单元706a、706b，它们中的每个都具有开关晶体管720a、720b和磁遂穿结730a、730b，其中在读操作和写操作两者中都使用选择线SL信号线740a和选择线/SL信号线740b。通过在选择线SL信号线740a和互补选择线/SL信号线740b两者上提供读信号，并且用字线WL信号线750上的激活信号激活开关晶体管720a、720b，来读比特单元700的比特状态。使用感测放大器770将比特线BL信号线760a上的比特状态信号与互补比特线/BL信号线760b上的比特状态信号相比较。

通过用字线WL信号线750上的激活信号激活开关晶体管720a、720b，并且在选择线SL信号线740a、互补选择线/SL信号线740b、比特线BL信号线760a和比特线/BL信号线760b上提供适当信号来有选择地指引自旋极化写电流通过MTJ 730a、730b以将具体比特状态写到比特单元700，可将逻辑比特值写到比特单元700。从而，为了将逻辑1存储在STTRAM的比特单元700中，MTJ单元706a的比特线BL信号线760a例如可被提升到较高电势写信号（诸如V_write），并且MTJ单元706a的选择线SL信号线740a例如可被降低到较低电势（诸如0伏）。此外，MTJ单元706b的选择线/SL信号线740b例如可被提升到较高电势写信号（诸如V_write），并且MTJ单元706b的比特线/BL信号线760b例如可被降低到较低电势（诸如0伏）。

相反，为了将逻辑0存储在STTRAM的比特单元700中，MTJ单元706a的选择线SL信号线740a例如可被提升到较高电势写信号（诸如V_write），并且MTJ单元706a的比特线BL信号线760a例如可被降低到较低电势（诸如0伏）。此外，MTJ单元706b的比特线/BL信号线760b例如可被提升到较高电势写信号（诸如V_write），并且MTJ单元706b的选择线/SL信号线740b例如可被降低到较低电势（诸如0伏）。

相比于图6的单个MTJ单元结构，图7的比特单元的双MTJ单元结构能为更快的感测和读操作提供更大的感测裕度。此外，互补比特线BL、/BL提供了能取消对于读操作使用参考电压或电流的互补比特状态信息。然而，图6的比特单元的单个MTJ单元结构和图7的比特单元的双MTJ单元结构两者对于读操作和写操作两者都利用一个或更多个选择线SL信号线。

图8a-8c示出了在读操作和写操作两者中都使用选择线SL信号线的之前提出的比特单元的另一示例。在此示例中，之前提出的比特单元700a（像图7的比特单元700）具有双MTJ单元706a、706b，它们中的每个都具有开关晶体管720a、720b和磁遂穿结730a、730b。然而，图8a的比特单元700a在读操作和写操作两者中都采用单个组合的选择线SL信号线740，而不是图7的选择线SL信号线740a和互补选择线/SL信号线740b两者。

通过在耦合在MTJ单元706a、706b的开关晶体管720a、720b的公共节点774处的选择线SL信号线740上提供读信号I_readA，来读比特单元700a的比特状态。此外，用读字线RWL信号线750a上的激活信号激活开关晶体管720a、720b。使用图7的感测放大器（诸如放大器770）将比特线BL信号线760a上的结果比特状态信号I_readA1与互补比特线/BL信号线760b上的结果互补比特状态信号I_readA2相比较。

参考图8b、8c，针对比特单元700a的写操作包含激活第三开关晶体管780，其在一端耦合到MTJ 730a与开关晶体管720a之间的节点782而在其另一端耦合到开关晶体管720b与MTJ 730b之间的节点784。当被激活时，开关晶体管780旁路开关晶体管720a、720b。用写字线WWL信号线750b上的激活信号激活开关晶体管780。为了将比特状态存储在比特单元700a中，激活开关晶体管780，并在比特线BL信号线760a和互补比特线/BL信号线760b上提供适当信号，以有选择地指引自旋极化写电流通过MTJ 730a、730b以将具体比特状态写到比特单元700中。

从而，为了将逻辑1存储在STTRAM的比特单元700a中，MTJ单元706a的比特线BL信号线760a例如可被提升到较高电势写信号（诸如V_write），并且比特单元700a的互补比特线/BL信号线760b例如可被降低到较低电势（诸如0伏）。因此，自旋极化写电流I_writeA1（图8b）经过（在图8b的视图中朝从左到右的方向）、经过MTJ 730a、经过开关晶体管780并经过MJT 730b，以将具体比特状态（诸如逻辑1值）写到比特单元700a中。

相反，为了将逻辑0存储在STTRAM的比特单元700a中，MTJ单元706b的互补比特线/BL信号线760b例如可被提升到较高电势写信号（诸如V_write），并且MTJ单元706a的比特线BL信号线760a例如可被降低到较低电势（诸如0伏）。因此，自旋极化写电流I_writeA2（图8c）经过（在图8c的视图中朝从右到左的方向）、经过MTJ 730b、经过开关晶体管780并经过MJT 730a，以将具体比特状态（诸如逻辑0值）写到比特单元700a中。

相比于图7的比特单元的双MTJ单元结构，图8a-8c的比特单元的双MTJ单元结构可具有较低写电流，因为MTJ 730a、730b在写路径I_writeA1（图8b）或写路径I_writeA2（图8c）中。此外，面向列的信号线的数量从图7的比特单元中的四个信号线(SL、/SL、BL、/BL)减少到图8a-8c的比特单元中的三个面向列的信号线(SL、BL、/BL)。然而，在按照本说明书的一个方面的比特单元（诸如比特单元64（图3a-3d））中，两个面向列的信号线SL、/SL都能被取消，将面向列的信号线的数量减少到两个(BL、/BL)，例如如对于图3a-3d的比特单元64所示出的。因此，电路元件的布局约束可被放松，这随着电路制作工艺的进步可促进单元大小缩小。

此外，在按照本说明书另一方面的比特单元中，与许多先前的比特单元设计形成对比，电源线（诸如Vc供电电源线210（图3a-3d））可以是以网格形式的电源线的网，以提供比特单元操作（诸如读操作）的增加的可靠性和稳定性。例如，本文要意识到，在图8a的比特单元700a中，流过组合的选择线SL信号线740的读电流I_readA几乎可以是其它比特单元的读电流的两倍。因此，组合的选择线SL信号线740的宽度可基本上比现有选择线SL信号线宽，以降低选择线SL信号线740的电阻来适应增加的读电流。

本文进一步意识到，在存储器中使用选择线SL信号线能对读裕度具有负面影响。图9示出了类似于图8a-8c的现有比特单元700a的比特单元700a的存储器阵列910的示例，利用例如邻近比特单元700a（包含比特单元700a1）的列的例如列选择线SL信号线（诸如选择线SL信号线740a1），以及例如邻近比特单元700a（包含比特单元700a2）的列的例如选择线SL信号线740a2。（为了清晰起见，省略了用于比特单元700a的阵列910的剩余列的选择线SL信号线740（图8a））。还描绘了例如邻近比特单元700a（包含比特单元700a1）的行的例如行读字线RWL信号线（诸如行读字线RWL信号线750a1），以及例如邻近比特单元700a（包含比特单元700a2）的行的例如行读字线RWL信号线750a2。（为了清晰起见，从图9中省略了互补列比特线/BL（图8a）信号线和行写字线WWL（图8a）信号线。）

如图9中所示，比特单元700a1和700a2的位置在阵列910内是不同的。从而，沿选择线SL信号线740a1从选择线SL驱动器912a到比特单元700a1的长度明显长于沿选择线SL信号线740a2从选择线SL驱动器912b到比特单元700a2的长度。因此，如由在模型中描绘的电阻器R1所表示的从选择线SL驱动器912a到比特单元700a1的那部分选择线SL信号线740a1的寄生电阻基本上大于如由在模型中描绘的电阻器R2所表示的从选择线SL驱动器912b到比特单元700a2的那部分选择线SL信号线740a2的寄生电阻。以类似方式，如由在模型中描绘的电阻器R3所表示的从比特单元700a1到感测放大器914a的那部分比特线BL信号线760a1的寄生电阻基本上大于如由在模型中描绘的电阻器R4所表示的从比特单元700a2到感测放大器914b的那部分比特线BL信号线760a2的寄生电阻。

看到，通过寄生电阻R1、比特单元700a1和寄生电阻R3的读信号路径的总电阻基本上高于通过寄生电阻R2、比特单元700a2和寄生电阻R4的读信号路径的总电阻，尽管比特单元700a1、700a2的MTJ单元706a、706b（图8a）的电阻可基本上一样。如阵列910内的比特单元位置的函数的读路径中的总电阻上的这些差异可引起读裕度上的降级，并且可引起读准确度故障。此类降级和故障可进一步被由于制作工艺变化引起的电阻变化所加重。

如下面更详细说明的，通过取消按照本说明书的电源切换的双单元存储器比特单元64的阵列中的SL信号线，电路元件的布局约束可被放松，这随着电路制作工艺的进步可促进单元大小缩小。此外，电源线可以是以电源线网格形式的电源线的网，以提供比特单元操作（诸如读操作）的增加的可靠性和稳定性。

图10示出了类似于图3a -3d的比特单元64的比特单元64的存储器阵列1010的示例，其中已经取消了现有比特单元的列选择线SL信号线，诸如图9的选择线SL信号线。在采用按照本说明书的电源切换的双单元存储器比特单元64的存储器的一个方面，在图10中以如图10中所示的一组列供电电源线210a在节点1020与一组行供电电源线210b互连的正交网或网格210的形式描绘了Vc供电电源线210（图3b）。供电电源线网格210的供电电源线网格210a、210b的正交组在由一个或更多个供电电源1030a1、1030a2（其例如可以是恒定电流或恒定电压供电电源）提供的供电电源电压Vc处基本上等势。

在一个实施例中，列供电电源线210a可邻近阵列1010的每列比特单元64被提供。例如，并行间隔的供电电源线210a的组的列供电电源线210a1例如可邻近包含比特单元64a1的比特单元64的列被提供，并且并行间隔的供电电源线210a的组的列供电电源线210a2例如可邻近包含比特单元64a2的比特单元64的列被提供。此外，并行间隔的行供电电源线210b的组的行供电电源线可邻近阵列1010的每行比特单元64被提供。例如，该组行供电电源线210b的行供电电源线210b1例如可邻近包含比特单元64a1的比特单元64的行被提供，并且该组行供电电源线210b的行供电电源线210b2例如可邻近包含比特单元64a2的比特单元64的行被提供。

在此实施例中，该组列供电电源线210a在列方向布置，并且该组行供电电源线210b在与该组供电电源线210a的列方向正交的行方向布置。在本说明书的一个方面中，要意识到，供电电源线210a、210b的网状结构不仅降低了供电电源线的网格210的总体电阻，而且增加了通过网格210的各种电流路径的电阻的均匀性，尽管比特单元64的阵列位置中有差异。此外，要意识到，供电电源线210a、210b的网状结构增加了供电电源线210a、210b的总体电容，这能增加供电电源1030a1、1030a2的稳定性。因此，要意识到，也可增强读操作的总体准确性和稳定性。

还描绘了一组并行间隔的比特线BL（图3a）信号线的示例，例如包含例如邻近包含比特单元64a1的比特单元64的列的列比特线BL信号线238a1，并且例如包含例如邻近包含比特单元64a2的比特单元64的列的列比特线BL信号线238a2。（为了清晰起见，省略了用于比特单元64的阵列1010的剩余列的该组比特线BL信号线的列比特线BL信号线）。

还描绘了一组并行间隔的行读字线WLR（图3a）信号线的示例，例如包含例如邻近包含比特单元64a1的比特单元64的行的诸如行读字线WLR信号线228a1的行读字线，以及例如包含例如邻近包含比特单元64a2的比特单元64的行的行读字线WLR信号线228a2。（为了清晰起见，省略了用于比特单元64的阵列1010的剩余行的行读字线WLR信号线）。

在此实施例中，列比特线BL和/BL信号线的组被布置在列方向，并且行读和写字线WLR、WLW信号线的组被布置在与比特线信号线的组的列方向正交的行方向。（为了清晰起见，从图10中省略了该列互补比特线/BL（图3a）信号线和该组行写字线WWL（图3a）信号线。）

如图10所示，比特单元64a1和64a2的位置在阵列910内是不同的。然而，由于供电电源线210a、210b的网格210的网格结构，例如，从供电电源（诸如供电电源1030a1）通过网格210到比特单元64a1的电流路径的长度可能已经相对于从供电电源（诸如供电电源1030a2）通过网格210到比特单元700a2的电流路径的长度增加了均匀性。因此，网格210的寄生电阻可能不仅如上所述相比于现有比特单元的SL信号线的寄生电阻被降低，而且可能相比于现有比特单元的SL信号线的寄生电阻更加均匀了，尽管阵列1010内的比特单元位置中有差异。因此，由于通过网格210的电流路径的寄生电阻的增加的均匀性，例如通过网格210到比特单元64a1以及通过比特线BL信号线238a1的寄生电阻R5到感测放大器1040a1的读电流路径的总体寄生电阻可能已经相对于通过供电电源线网格210到比特单元64a2以及通过比特线BL信号线238a2的寄生电阻R6到感测放大器1040a2的读电流路径的总体寄生电阻增加了均匀性，尽管在比特线BL信号线238a1的寄生电阻R5与比特线BL信号线238a2的寄生电阻R6之间的寄生电阻中有差异。不管在阵列1010内的比特单元位置，读路径中的总体电阻的增加的均匀性仍可增强读操作中的读裕度和准确性。此类读操作增强可增加对由于制作工艺变化引起的电阻变化的容受。

图11a-11d针对按照本说明书的电源切换的双单元存储器比特单元1164的另一实施例。在此实施例中，比特单元1164（像图3a-3d的比特单元64）的阵列60（图2）的每个比特单元1164包含电阻状态存储单元1168a、1168b的互补对（图11a-11d），每一个存储单元都包含串行连接到电阻状态铁磁装置1170a、1170b（诸如在图11a中所示出的自旋阀或磁隧道结（MTJ）装置）的存储单元开关晶体管1169a、1169b。然而，在此实施例中，串行连接的开关晶体管1169a、1169b和电阻状态铁磁装置1170a、1170b的位置相对于电阻状态存储单元68a、68b的该互补对（图3a-3d）的串行连接的开关晶体管69a、69b和电阻状态铁磁装置70a、70b的位置被交换。从而，在此实施例中，开关晶体管69a、69b连接到公共节点220a，并且电阻状态铁磁装置（MTJ）70a、70b分别连接到比特线信号线BL 230a、/BL230b，如图11a-11d中所示。

像图3a-3d的比特单元64，图11a-11d的比特单元1164具有电源开关晶体管71，其有选择地将电源线（诸如Vc恒定电压或电流线210）耦合到双单元1168a、1168b以用于读操作，如下面更详细说明的。还有，像图3a-3d的比特单元64，图11a-11d的电源切换的双单元存储器比特单元1164具有数量减少的用于存储和读数据比特的信号线。在图11a-11d的实施例中，比特单元1164没有许多先前现有的和提出的比特单元的典型的源线或选择线（SL）信号线。

图11a-11d的电源切换的双单元存储器比特单元1164的读和写操作类似于上面结合图3a-3d的电源切换的双单元存储器比特单元64描述的那些操作。相应地，在一个操作中，通过电源开关晶体管71的激活将电源线（诸如Vc供电电源线210（图3b））耦合（图5a的框214）到比特单元64的公共节点220（图3b）。在此也是，在一个实施例中，电源开关晶体管71由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到电源开关晶体管71的输入229的字线读（WLR）信号线228a驱动到真状态，这将电源开关晶体管71变成ON状态，准许恒定功率电流I_power（图11b）从Vc供电电源线210通过电源开关晶体管71流到公共节点220a。

作为响应，第一和第二互补读电流I_read1、I_read2(I_read1 + I_read2 = I_power)从公共节点220a被驱动（图5a的框232）分别通过第一和第二互补电阻状态存储单元1168a、1168b分别到比特单元1164的一对第一和第二互补比特线BL、/BL信号线230a、230b。

在一个实施例中，存储单元开关晶体管1169a由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到存储单元开关晶体管1169a的输入231a的字线WL信号线228b驱动到真状态，这将存储单元开关晶体管1169a变成ON状态，准许读电流I_read1通过存储单元开关晶体管1160a和电阻状态铁磁装置（MTJ）1170a流到比特线BL信号线230a。比特线BL信号线230a上的读电流I_read1在比特线BL信号线230a上提供比特状态信号。从而，在图11a、11b的实施例中，存储单元开关晶体管1169a在一端耦合到公共节点220a而在另一端耦合到MTJ 1170a的一端，MTJ 1170a在其另一端耦合到比特单元1164的比特线BL信号线230a。

类似地，第二电阻状态存储单元的存储单元开关晶体管1169b的激活准许互补读电流I_read2经过互补电阻状态存储单元1168b的串行连接的存储单元开关晶体管1169b和MTJ 170到比特单元1164的互补比特线/BL信号线230b。从而，电阻状态存储单元1168b具有耦合到公共节点220a的输入和耦合到比特单元1164的比特线/BL信号线230b的输出。更确切地说，电阻状态存储单元1168b的串行连接的存储单元开关晶体管1169b和MTJ 1170b被连接在比特单元1164的比特线/BL信号线230b与公共节点220a之间。

在一个实施例中，存储单元开关晶体管1169b由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到存储单元开关晶体管1169b的输入231b的字线WL信号线228b驱动到真状态，这将存储单元开关晶体管1169b变成ON状态，准许读电流I_read2通过存储单元开关晶体管1160b和电阻状态铁磁装置（MTJ）1170b流到比特线BL信号线230b。互补比特线/BL信号线230b上的读电流I_read2在互补比特线/BL信号线230b上提供互补状态信号。从而，在图11a-11d的实施例中，存储单元开关晶体管1169b在一端耦合到公共节点220a而在另一端耦合到MTJ 1170b的一端，MTJ 1170b在其另一端耦合到比特单元1164的比特线BL信号线230b。分别由在互补比特线BL、/BL信号线230a、230b上的互补读电流I_read1、I_read2表示的互补比特状态信号由适合的感测放大器感测（图5a的框240）。

图5b还描绘了对按照本说明书的电源切换的双单元存储器比特单元的写操作的一个实施例。在一个操作中，如上面所论述的用于读操作的电源线从比特单元的互补电阻状态存储单元的公共节点解耦（图5b的框280），并且适当的写电流被驱动（框284）通过互补电阻状态存储单元以将写状态写到比特单元。

从而，控制电路67的写操作控制器逻辑290（图2）配置成通过使自旋极化电流I_write1（图11c）朝一个方向（在图11c中从左到右）经过（图5b的框284）比特单元64的互补电阻状态铁磁装置1170a、1170b来将逻辑1存储在STTRAM（诸如STTRAM 66）的比特单元1164中。因此，取决于哪个极化状态已经被选择成表示逻辑1，比特单元1164的电阻状态铁磁装置1170a的铁磁层具有是并行或反并行之一的极化，并且比特单元1164的互补电阻状态铁磁装置1170b的铁磁层具有与比特单元1164的电阻状态铁磁装置1170a的极化相反的极化。

相反，逻辑0可由控制电路67的写操作控制器逻辑290（图2）存储在STTRAM 66的比特单元1164中，逻辑290配置成使自旋极化电流I_write2（图11d）朝相反方向（在图11d中从右到左）经过（图5b的框284）比特单元的电阻状态铁磁装置1170a、1170b。因此，取决于哪个极化已经被选择成表示逻辑0，比特单元1164的电阻状态铁磁装置1170a的铁磁层具有是并行或反并行中的另一个的极化，并且比特单元1164的互补电阻状态铁磁装置1170b的铁磁层具有与比特单元1164的电阻状态铁磁装置1170a的极化相反的极化。

在一个实施例中，在针对比特单元1164的写操作中，开关晶体管1169a、1169b是活动的（图5b的框284），并且电源开关晶体管71是不活动的（图5b的框280）。电阻状态存储单元1168a的开关晶体管1169a和1169b两者的激活准许写电流经过比特单元的开关晶体管1169a和1169b以及电阻状态铁磁装置1170a、1170b。将电源开关晶体管71去激活将电源线210从公共节点220a解耦（图5b的框280），并将写电流约束到双单元1168a、1168b。

在一个实施例中，开关晶体管1169a和1169b由存储器控制电路67的写操作控制器逻辑290（图2）激活，逻辑290配置成分别将耦合到开关晶体管1169a和1169b的输入231a、231b的字线WL信号线228b驱动到真状态，这将开关晶体管1169a、1169b变成ON状态，准许写电流经过比特单元1164的开关晶体管1169a和1169b以及电阻状态铁磁装置1170a、1170b。电源开关晶体管71由存储器控制电路67的写操作控制器逻辑290（图2）保持不活动，逻辑290配置成将耦合到电源开关晶体管71的输入229的字线读WLR信号线228a驱动到互补状态，这将电源开关晶体管71变成OFF状态，阻止写电流在比特单元1164的写操作期间经过电源开关晶体管71。此外，电源开关晶体管71的OFF状态也阻止来自Vc供电电源线210的供电电源电在比特单元1164的写操作期间流经过电源开关晶体管71。

控制电路67的写操作控制器逻辑290（图2）配置成通过在比特线BL信号线230a和互补比特线/BL信号线230b上提供适当信号而有选择地指引自旋极化写电流通过双单元1168a、1168b以将具体比特状态写到比特单元1164。从而，为了通过使自旋极化电流I_write1（图11c）朝一个方向（在图11c中从左到右）经过（图5b的框284）比特单元1164的互补电阻状态铁磁装置1170a、1170b来将逻辑1存储在STTRAM 66的比特单元1164中，比特线BL信号线230a可由写操作控制器逻辑290（图2）提升到比互补比特线/BL信号线230b的电势更高的电势。相反，为了通过使自旋极化电流I_write2（图11d）朝另一个方向（在图11d中从右到左）经过（图5b的框284）比特单元1164的互补电阻状态铁磁装置1170b、1170a来将逻辑0存储在STTRAM 66的比特单元1164中，互补比特线/BL信号线230b可由写操作控制器逻辑290（图2）提升到比比特线BL信号线230a的电势更高的电势。

从上面看到，图11a-11d的电源切换的双单元存储器比特单元1164既可被读自又可被写到而无需使用由各种先前的现有和提出的比特单元利用的源或选择SL线信号线。在采用按照本说明书的电源切换的双单元存储器比特单元1164的存储器的另一方面中，可以与在图10中描绘的方式类似的方式以正交网或网格形式提供电源线210（图11a-11d ），图10对于与电源切换的双单元存储器比特单元64连接的一组列供电电源线210a在节点1020与一组行供电电源线210b互连的网格210（图10）。在图3a-3d、10和11a-11d的实施例中，Vc供电电源线（诸如恒定电压或恒定电流线210）通过电源开关71耦合到比特单元的双单元以用于读操作。然而，要意识到，取决于具体应用，电源线210可以是地（GND）电源线。

例如，图12示出了一实施例，其中在一个读操作中，通过电源开关晶体管71的激活将电源线（诸如GND电源线210c（图12））耦合（图5a的框214）到比特单元1264的公共节点220c（图12），电源开关晶体管71配置成当被激活时将公共节点220c耦合到电源。在此实施例中，电源开关晶体管71由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成通过将耦合到电源开关晶体管71的输入229的字线读（WLR）信号线228a（图12）驱动到真状态来激活电源开关晶体管71，这将电源开关晶体管71变成ON状态，准许恒定功率电流I_powerA从公共节点220c通过电源开关晶体管71流到接地（GND）电源线210c。

还有，第一和第二互补读电流I_read1a、I_read2a(I_read1a+I_read2a=I_powerA)分别从比特单元1264的一对第一和第二互补比特线BL、/BL信号线230a、230b分别通过第一和第二互补电阻状态存储单元68a、68b被驱动（图5a的框232）向公共节点220c。在一个实施例中，第一电阻状态存储单元68a的存储单元开关晶体管69a的激活准许读电流I_read1a从比特线BL信号线230a经过比特单元1264的电阻状态存储单元68a的串行连接的存储单元开关晶体管69a和MTJ 70a。

在此实施例中，存储单元开关晶体管69a由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到存储单元开关晶体管69a的输入231a的字线WL信号线228b驱动到真状态，这将存储单元开关晶体管69a变成ON状态，准许读电流I_read1a从比特线/BL信号线230a流过存储单元开关晶体管69a和电阻状态铁磁装置（MTJ）70a到公共节点220c。比特线BL信号线230a上的读电流I_read1a在比特线BL信号线230a上提供比特状态信号。

类似地，第一电阻状态存储单元的存储单元开关晶体管69b的激活准许互补读电流I_read2a从互补比特线/BL信号线230b经过互补电阻状态存储单元68b的串行连接的存储单元开关晶体管69b和MTJ 70b到比特单元1264的公共节点220c。

在此实施例中，存储单元开关晶体管69b由存储器控制电路67的读操作控制器逻辑212（图2）激活，逻辑212配置成将耦合到存储单元开关晶体管69b的输入231b的字线WL信号线228b驱动到真状态，这将存储单元开关晶体管69b变成ON状态，准许读电流I_read2a从比特线/BL信号线230b流过存储单元开关晶体管69b和电阻状态铁磁装置（MTJ）70b并且到公共节点220c。互补比特线/BL信号线230b上的读电流I_read2a在互补比特线/BL信号线230b上提供互补状态信号。

感测由分别在互补比特线BL、/BL信号线230a、230b上的互补读电流I_read1a、I_read2a表示的互补比特状态信号，其由适合的感测放大器读（图5a的框240）。在采用按照本说明书的电源切换的双单元存储器比特单元1264的存储器的另一方面中，接地电源线210c（图12）可以与在图10中对于网格210（图10）描绘的方式类似的方式以正交网或网格的形式被提供。从而，接地电源线的网格210c可包含以上面结合供电电源切换的双单元存储器比特单元64描述的方式在节点处与一组行接地电源线互连的一组列接地电源线。

示例

如下示例属于另外实施例。

示例1是一种设备，包括：多个信号线，包含一对互补比特线信号线、第一字线信号线和第二字线信号线；电源线；以及比特单元，配置成存储比特状态，所述比特单元包含公共节点以及第一和第二互补电阻状态存储单元，每个电阻状态存储单元具有耦合到所述公共节点的输入和耦合到互补比特线信号线的输出，每个互补电阻状态存储单元具有：存储单元开关晶体管，其具有耦合到所述第一字线信号线的输入；以及电阻状态铁磁装置，其与所述互补电阻状态存储单元的所述存储单元开关晶体管串联耦合，并且具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态；以及电源开关晶体管，具有耦合到所述第二字线信号线的输入，并且配置成当被激活时将所述公共节点耦合到所述电源线。

在示例2中，示例1-9（除了本示例）的主题能可选地包含：自旋转移扭矩随机存取存储器（STTRAM），其包含布置在矩形阵列中的多个所述比特单元，其中每个电阻状态存储单元的电阻状态铁磁装置包含磁遂穿结（MTJ）。

在示例3中，示例1-9（除了本示例）的主题能可选地包含：存储器控制器，配置成控制针对所述比特单元的读和写操作，所述存储器控制器具有配置成读所述比特单元的所述比特状态的读操作控制器逻辑，所述读操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管和所述比特单元的所述电源开关晶体管以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

在示例4中，示例1-9（除了本示例）的主题能可选地包含：其中所述存储器控制器进一步具有配置成将比特状态写到所述比特单元的写操作控制器逻辑，所述写操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管，并将所述比特单元的所述电源开关晶体管保持为不活动以将所述公共节点从所述电源线解耦，和配置成有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到所述比特单元，以及指引第二写电流朝与所述第一方向相反的第二方向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到所述比特单元。

在示例5中，示例1-9（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

在示例6中，示例1-9（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的第一MTJ和第一存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间，所述第二电阻状态存储单元的第一第二和第二存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间。

在示例7中，示例1-9（除了本示例）的主题能可选地包含：电源，其是耦合到所述电源线的供电电源和接地电源之一；存储器，其包含布置在矩形阵列中的多个所述比特单元；以及电源线的正交网格，包含耦合到所述电源并且相对于比特单元的所述矩形阵列朝第一方向布置的第一组并行间隔的电源线和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线。

在示例8中，示例1-9（除了本示例）的主题能可选地包含：其中互补比特线信号线的所述对朝第一方向布置在第一组并行间隔的比特线信号线中，并且所述第一和第二字线信号线朝与所述第一组比特线信号线的所述第一方向正交的第二方向中布置在第二组并行间隔的字线信号线中。

在示例9中，示例1-9（除了本示例）的主题能可选地包含：计算系统，包括：存储器；处理器，配置成引起数据写到所述存储器中或数据从所述存储器中读；以及如下任一项：通信地耦合到所述处理器的显示器、通信地耦合到所述处理器的网络接口或者耦合以向系统提供电力的电池，其中所述存储器包含磁阻随机存取存储器（MRAM），包括：互补比特线信号线的所述对、所述第一字线信号线和所述第二字线信号线、所述电源线和所述比特单元的阵列，其每个比特单元都是MRAM比特单元。

示例10是一种方法，包括：读比特单元中的比特状态，包含：将电源线耦合到所述比特单元的公共节点以驱动第一和第二互补电流分别通过所述比特单元的第一和第二互补电阻状态存储单元分别到所述比特单元的一对第一和第二互补比特线信号线，每个电阻状态存储单元具有耦合在所述公共节点与所述第一和第二比特线信号线中的比特线信号线之间的第一和第二电阻状态铁磁装置之一，每个电阻状态铁磁装置具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态，其中所述第一和第二互补电流被驱动分别通过所述第一和第二互补电阻状态存储单元的所述第一和第二电阻状态铁磁装置；以及感测第一和第二互补比特线信号线的所述对上的互补比特状态信号。

在示例11中，示例10-17（除了本示例）的主题能可选地包含：其中所述第一和第二互补电阻状态存储单元的所述第一和第二电阻状态铁磁装置中的每个分别包含磁遂穿结（MTJ），并且其中多个所述比特单元布置在自旋转移扭矩随机存取存储器（STTRAM）的矩形阵列中。

在示例12中，示例10-17（除了本示例）的主题能可选地包含：使用存储器控制器的读操作控制器逻辑来读所述比特单元的所述比特状态，其中所述比特状态读进一步包含：分别激活所述第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管以准许所述第一和第二互补电流分别经过所述第一和第二互补电阻状态存储单元，并且激活所述比特单元的电源开关晶体管以将所述电源线耦合到所述比特单元的所述公共节点以驱动所述第一和第二互补电流分别通过所述第一和第二互补电阻状态存储单元，以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

在示例13中，示例10-17（除了本示例）的主题能可选地包含：使用所述存储器控制器的写操作控制器逻辑将比特状态写到所述比特单元，其中所述比特状态写包含：激活所述互补电阻状态存储单元的所述第一和第二存储单元开关晶体管，将所述比特单元的所述电源开关晶体管保持为不活动以将所述电源线从所述比特单元的所述互补电阻状态存储单元的所述公共节点解耦，并且有选择地进行如下之一：指引第一写电流朝第一方向通过电阻状态存储单元以将第一比特状态写到比特单元，以及指引第二写电流朝与第一方向相反的第二方向通过电阻状态存储单元以将与第一比特状态相反的第二比特状态写到所述比特单元。

在示例14中，示例10-17（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的所述第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的所述第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

在示例15中，示例10-17（除了本示例）的主题能可选地包含：其中驱动第一和第二互补电流分别通过第一和第二互补电阻状态存储单元包含：驱动所述第一互补电流通过串行连接在所述公共节点与所述第一比特线信号线之间的所述第一MTJ和所述第一存储单元开关晶体管，以及驱动所述第二互补电流通过串行连接在所述公共节点与所述第二比特线信号线之间的所述第二MTJ和所述第二存储单元开关晶体管。

在示例16中，示例10-17（除了本示例）的主题能可选地包含：其中所述比特单元是布置在矩形阵列中的多个比特单元中的比特单元，并且其中所述将电源线耦合到所述比特单元的公共节点进一步包括耦合电源线的正交网格中的电源线，所述正交网格包含耦合到电源并且朝相对于比特单元的所述矩形阵列的第一方向布置的第一组并行间隔的电源线、和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线，其中所述电源线是供电电源线和接地电源线之一。

在示例17中，示例10-17（除了本示例）的主题能可选地包含：其中所述感测第一和第二互补比特线信号线的所述对上的互补比特状态信号包含：感测朝第一方向布置在第一组并行间隔的比特线信号线中的第一和第二互补比特线信号线的所述对上的所述互补比特状态信号；并且其中所述激活所述第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管包含：驱动朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中的第一和第二字线信号线上的信号。

示例18是一种存储器设备，其包括用于执行如任一前述示例中所述的方法的部件。

示例19是一种计算系统，包括：存储器；以及处理器，配置成引起到所述存储器中的数据写或从所述存储器中的数据读，其中存储器包含磁阻随机存取存储器（MRAM），包括：一对互补比特线信号线、第一字线信号线和第二字线信号线、MRAM比特单元的阵列，每个比特单元配置成存储比特状态，每个比特单元包含：公共节点、第一和第二互补电阻状态存储单元，每个电阻状态存储单元具有耦合到所述公共节点的输入、耦合到互补比特线信号线的输出、具有耦合到所述第一字线信号线的输入的存储单元开关晶体管、以及与所述电阻状态存储单元的所述存储单元开关晶体管串联耦合并且具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态的电阻状态铁磁装置，其中每个电阻状态铁磁装置都具有极化，其在第一状态中是并行极化和反并行极化中的一个，而在第二状态中是并行极化和反并行极化中的另一个；电源线，其是供电电源线和接地电源线之一；以及电源开关晶体管，具有耦合到第二字线信号线的输入，并且配置成当被激活时将公共节点耦合到电源线。

在示例20中，示例19-27（除了本示例）的主题能可选地包含：其中所述磁阻随机存取存储器是自旋转移扭矩随机存取存储器（STTRAM），其包含布置在矩形阵列中的多个所述比特单元，其中每个电阻状态存储单元的电阻状态铁磁装置包含磁遂穿结（MTJ）。

在示例21中，示例19-27（除了本示例）的主题能可选地包含：存储器控制器，配置成控制针对所述比特单元的读和写操作，所述存储器控制器具有配置成读所述比特单元的所述比特状态的读操作控制器逻辑，所述读操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管和所述比特单元的所述电源开关晶体管以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

在示例22中，示例19-27（除了本示例）的主题能可选地包含：其中所述存储器控制器进一步具有配置成将比特状态写到所述比特单元的写操作控制器逻辑，所述写操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管，并将所述比特单元的所述电源开关晶体管保持为不活动，并且配置成有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到所述比特单元，以及指引第二写电流朝与所述第一方向相反的第二方向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到所述比特单元。

在示例23中，示例19-27（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

在示例24中，示例19-27（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的第一MTJ和第一存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间，所述第二电阻状态存储单元的第一第二和第二存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间。

在示例25中，示例19-27（除了本示例）的主题能可选地包含：其中所述存储器包含布置在矩形阵列中的多个所述比特单元，并且电源线的正交网格包含耦合到所述电源并且相对于比特单元的所述矩形阵列朝第一方向布置的第一组并行间隔的电源线和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线，其中所述电源线是供电电源线和接地电源线之一。

在示例26中，示例19-27（除了本示例）的主题能可选地包含：其中互补比特线信号线的所述对朝第一方向布置在第一组并行间隔的比特线信号线中，并且所述第一和第二字线信号线朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中。

在示例27中，示例19-27（除了本示例）的主题能可选地包含如下任一项：通信地耦合到处理器的显示器、通信地耦合到处理器的网络接口或者耦合以向系统提供电力的电池。

示例28是一种设备，包括：多个信号线，包含一对互补比特线信号线、第一字线信号线和第二字线信号线；电源线；以及用于存储比特状态的比特单元部件，所述比特单元部件包含公共节点以及第一和第二互补电阻状态存储单元，每个电阻状态存储单元具有耦合到所述公共节点的输入和耦合到互补比特线信号线的输出，每个互补电阻状态存储单元具有：存储单元开关晶体管，其具有耦合到所述第一字线信号线的输入；以及电阻状态铁磁装置，其与所述互补电阻状态存储单元的所述存储单元开关晶体管串联耦合，并且具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态；以及电源开关晶体管部件，具有耦合到所述第二字线信号线的输入，用于当被激活时将所述公共节点耦合到所述电源线。

在示例29中，示例28-36（除了本示例）的主题能可选地包含：自旋转移扭矩随机存取存储器（STTRAM），其包含布置在矩形阵列中的多个所述比特单元部件，其中每个电阻状态存储单元的电阻状态铁磁装置包含磁遂穿结（MTJ）。

在示例30中，示例28-36（除了本示例）的主题能可选地包含：存储器控制器部件，用于控制针对所述比特单元部件的读和写操作，所述存储器控制器部件具有用于读所述比特单元部件的所述比特状态的读操作控制器逻辑部件，所述读操作控制器逻辑部件配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管和比特单元部件的所述电源开关晶体管部件以使所述比特单元部件在互补比特线信号线上提供互补比特状态信号，其中读比特单元部件的比特状态。

在示例31中，示例28-36（除了本示例）的主题能可选地包含：其中所述存储器控制器部件进一步具有用于将比特状态写到所述比特单元部件的写操作控制器逻辑部件，所述写操作控制器逻辑部件配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管，并将比特单元部件的电源开关晶体管部件保持为不活动以将公共节点从电源线解耦，并且配置成有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到比特单元部件，以及指引第二写电流朝与所述第一方向相反的第二方向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到比特单元部件。

在示例32中，示例28-36（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

在示例33中，示例28-36（除了本示例）的主题能可选地包含：其中所述第一电阻状态存储单元的第一MTJ和第一存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间，所述第二电阻状态存储单元的第一第二和第二存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间。

在示例34中，示例28-36（除了本示例）的主题能可选地包含：电源，其是耦合到所述电源线的供电电源和接地电源之一；存储器，其包含布置在矩形阵列中的多个所述比特单元部件；以及电源线的正交网格，包含耦合到所述电源并且相对于比特单元部件的矩形阵列朝第一方向布置的第一组并行间隔的电源线和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线。

在示例35中，示例28-36（除了本示例）的主题能可选地包含：其中互补比特线信号线的所述对朝第一方向布置在第一组并行间隔的比特线信号线中，并且所述第一和第二字线信号线朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中。

在示例36中，示例28-36（除了本示例）的主题能可选地包含：用于与显示器使用的计算系统，所述计算系统包括：存储器、配置成将数据写到存储器和从存储器读数据的处理器以及配置成显示由存储器中的数据表示的信息的视频控制器，其中存储器包含磁阻随机存取存储器（MRAM），包括：互补比特线信号线的所述对、所述第一字线信号线和所述第二字线信号线、所述电源线、以及所述比特单元部件的阵列，每一个比特单元都是MRAM比特单元。

所描述的操作可被实现为使用标准编程和/或工程设计技术来产生软件、固件、硬件或它们的任何组合的方法、设备或计算机程序产品。所描述的操作可被实现为在“计算机可读存储介质”中保持的计算机程序代码，其中处理器可读和执行来自计算机可读存储介质的代码。计算机可读存储介质包含电子电路、存储材料、无机材料、有机材料、生物材料、外壳、机壳、涂层和硬件中的至少一项。计算机可读存储介质可包括但不限于磁存储介质（例如硬盘驱动器、软盘、磁带等）、光存储装置（CD-ROM、DVD、光盘等）、易失性和非易失性存储器装置（例如EEPROM、ROM、PROM、RAM、DRAM、SRAM、闪速存储器、固件、可编程逻辑等）、固态装置（SSD）等。实现所描述操作的代码可进一步用在硬件装置（例如集成电路芯片、可编程门阵列（PGA）、专用集成电路（ASIC）等）中实现的硬件逻辑中实现。更进一步说，实现所描述操作的代码可用“传送信号”实现，其中传送信号可通过空间或者通过传送介质（诸如光纤、铜线等）传播。对代码或逻辑进行编码的传送信号可进一步包括无线信号、卫星传送、无线电波、红外信号、蓝牙等。嵌入在计算机可读存储介质上的程序代码可作为传送信号从传送站或计算机传送到接收站或计算机。计算机可读存储介质不仅仅由传送信号构成。本领域技术人员将意识到，可在不脱离本说明书范围的情况下对此配置进行许多修改，并且制品可包括在本领域已知的适合的信息承载介质。当然，本领域技术人员将意识到，在不脱离本说明书范围的情况下可对此配置进行许多修改，并且制品可包括在本领域已知的任何有形信息承载介质。

在某些应用中，按照本说明书的装置可被实施在计算机系统中，所述计算机系统包含向监控器上的显示器或耦合到计算机系统的其它显示器再现信息的视频控制器、装置驱动器和网络控制器，诸如包括桌上型电脑、工作站、服务器、大型机、膝上型电脑、手持计算机等的计算机系统。备选地，装置实施例可被实施在例如不包含视频控制器（诸如交换机、路由器等）或者例如不包含网络控制器的计算装置中。

图的所示出逻辑可示出按某种次序发生的某些事件。在备选实施例中，某些操作可被修改、移除、或按不同的次序被执行。而且，操作可被添加到上面描述的逻辑并且仍符合所描述的实施例。进一步说，本文描述的操作可以顺序发生，或者某些操作可并行处理。更进一步，操作可由单个处理单元或者由分布式处理单元执行。

为了示出和描述的目的，已经呈现了各种实施例的前述描述。它并不意图是穷尽的或者局限于所公开的精确形式。根据以上教导，许多修改和改变是可能的。

Claims (34)

1.一种设备，包括：

多个信号线，包含一对互补比特线信号线、第一字线信号线和第二字线信号线；

电源线；以及

配置成存储比特状态的比特单元，所述比特单元包含公共节点以及第一和第二互补电阻状态存储单元，每个电阻状态存储单元具有耦合到所述公共节点的输入和耦合到互补比特线信号线的输出，每个互补电阻状态存储单元具有：存储单元开关晶体管，所述存储单元开关晶体管具有耦合到所述第一字线信号线的输入；以及电阻状态铁磁装置，所述电阻状态铁磁装置与所述互补电阻状态存储单元的所述存储单元开关晶体管串联耦合，并且具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态；以及电源开关晶体管，所述电源开关晶体管具有耦合到所述第二字线信号线的输入，并且配置成当被激活时将所述公共节点耦合到所述电源线。

2.如权利要求1所述的设备，进一步包括：自旋转移扭矩随机存取存储器（STTRAM），所述自旋转移扭矩随机存取存储器包含布置在矩形阵列中的多个所述比特单元，其中每个电阻状态存储单元的电阻状态铁磁装置包含磁遂穿结（MTJ）。

3.如权利要求1所述的设备，进一步包括：

存储器控制器，所述存储器控制器配置成控制针对所述比特单元的读和写操作，所述存储器控制器具有配置成读所述比特单元的所述比特状态的读操作控制器逻辑，所述读操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管和所述比特单元的所述电源开关晶体管以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

4.如权利要求3所述的设备，其中所述存储器控制器进一步具有配置成将比特状态写到所述比特单元的写操作控制器逻辑，所述写操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管，并将所述比特单元的所述电源开关晶体管保持为不活动以将所述公共节点从所述电源线解耦，并且配置成有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到所述比特单元，以及指引第二写电流朝与所述第一方向相反的第二方向定向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到所述比特单元。

5.如权利要求1所述的设备，其中所述第一电阻状态存储单元的第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

6.如权利要求5所述的设备，其中所述第一电阻状态存储单元的第一MTJ和第一存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间，所述第二电阻状态存储单元的第二MTJ和第二存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间。

7.如权利要求1所述的设备，进一步包括：电源，所述电源是耦合到所述电源线的供电电源和接地电源之一；存储器，所述存储器包含布置在矩形阵列中的多个所述比特单元；以及电源线的正交网格，所述正交网格包含耦合到所述电源并且相对于比特单元的所述矩形阵列朝第一方向布置的第一组并行间隔的电源线和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线。

8.如权利要求1所述的设备，其中所述一对互补比特线信号线朝第一方向布置在第一组并行间隔的比特线信号线中，并且所述第一和第二字线信号线朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中。

9.一种方法，包括：

读比特单元中的比特状态，包含：

将电源线耦合到所述比特单元的公共节点以驱动第一和第二互补电流分别通过所述比特单元的第一和第二互补电阻状态存储单元分别到所述比特单元的一对第一和第二互补比特线信号线，每个电阻状态存储单元具有耦合在所述公共节点与所述第一和第二比特线信号线中的比特线信号线之间的第一和第二电阻状态铁磁装置之一，每个电阻状态铁磁装置具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态，其中所述第一和第二互补电流被驱动分别通过所述第一和第二互补电阻状态存储单元的所述第一和第二电阻状态铁磁装置；以及

感测所述一对第一和第二互补比特线信号线上的互补比特状态信号。

10.如权利要求9所述的方法，其中所述第一和第二互补电阻状态存储单元的所述第一和第二电阻状态铁磁装置中的每个电阻状态铁磁装置分别包含磁遂穿结（MTJ），并且其中多个所述比特单元布置在自旋转移扭矩随机存取存储器（STTRAM）的矩形阵列中。

11.如权利要求9所述的方法，进一步包括：

使用存储器控制器的读操作控制器逻辑来读所述比特单元的所述比特状态，其中所述比特状态读进一步包含：分别激活所述第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管以准许所述第一和第二互补电流分别经过所述第一和第二互补电阻状态存储单元，并且激活所述比特单元的电源开关晶体管以将所述电源线耦合到所述比特单元的所述公共节点以驱动所述第一和第二互补电流分别通过所述第一和第二互补电阻状态存储单元，以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

12.如权利要求11所述的方法，进一步包括：使用所述存储器控制器的写操作控制器逻辑将比特状态写到所述比特单元，其中所述比特状态写包含：

激活所述互补电阻状态存储单元的所述第一和第二存储单元开关晶体管；

将所述比特单元的所述电源开关晶体管保持为不活动，以将所述电源线从所述比特单元的所述互补电阻状态存储单元的所述公共节点解耦；以及

有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到所述比特单元，以及指引第二写电流朝与所述第一方向相反的第二方向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到所述比特单元。

13.如权利要求11所述的方法，其中所述第一电阻状态存储单元的所述第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的所述第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

14.如权利要求13所述的方法，其中驱动第一和第二互补电流分别通过第一和第二互补电阻状态存储单元包含：驱动所述第一互补电流通过串行连接在所述公共节点与所述第一比特线信号线之间的所述第一MTJ和所述第一存储单元开关晶体管，以及驱动所述第二互补电流通过串行连接在所述公共节点与所述第二比特线信号线之间的所述第二MTJ和所述第二存储单元开关晶体管。

15.如权利要求9所述的方法，其中所述比特单元是布置在矩形阵列中的多个比特单元中的比特单元，并且其中所述将电源线耦合到所述比特单元的公共节点进一步包括耦合电源线的正交网格中的电源线，所述正交网格包含耦合到电源并且关于朝相对于比特单元的所述矩形阵列的第一方向布置的第一组并行间隔的电源线、和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线，其中所述电源线是供电电源线和接地电源线之一。

16.如权利要求11所述的方法，其中所述感测所述一对第一和第二互补比特线信号线上的互补比特状态信号包含：感测朝第一方向布置在第一组并行间隔的比特线信号线中的所述一对第一和第二互补比特线信号线上的所述互补比特状态信号；以及

其中所述激活所述第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管包含：驱动朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中的第一和第二字线信号线上的信号。

17.一种计算系统，包括：

存储器；以及

处理器，所述处理器配置成引起到所述存储器中的数据写或从所述存储器的数据读；

其中所述存储器包含磁阻随机存取存储器（MRAM），包括：

一对互补比特线信号线；

第一字线信号线和第二字线信号线；

MRAM比特单元的阵列，每个比特单元配置成存储比特状态，每个比特单元包含：

公共节点；

第一和第二互补电阻状态存储单元，每个电阻状态存储单元具有耦合到所述公共节点的输入、耦合到互补比特线信号线的输出、具有耦合到所述第一字线信号线的输入的存储单元开关晶体管、以及与所述电阻状态存储单元的所述存储单元开关晶体管串联耦合并且具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态的电阻状态铁磁装置，其中每个电阻状态铁磁装置都具有极化，所述极化在第一状态中是并行极化和反并行极化中的一个，而在第二状态中是并行极化和反并行极化中的另一个；

电源线，所述电源线是供电电源线和接地电源线之一；以及

电源开关晶体管，所述电源开关晶体管具有耦合到所述第二字线信号线的输入，并且配置成当被激活时将所述公共节点耦合到所述电源线。

18.如权利要求17所述的系统，其中所述磁阻随机存取存储器是自旋转移扭矩随机存取存储器（STTRAM），所述自旋转移扭矩随机存取存储器包含布置在矩形阵列中的多个所述比特单元，其中每个电阻状态存储单元的电阻状态铁磁装置包含磁遂穿结（MTJ）。

19.如权利要求17所述的系统，进一步包括：

存储器控制器，所述存储器控制器配置成控制针对所述比特单元的读和写操作，所述存储器控制器具有配置成读所述比特单元的所述比特状态的读操作控制器逻辑，所述读操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管和所述比特单元的所述电源开关晶体管以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

20.如权利要求19所述的系统，其中所述存储器控制器进一步具有配置成将比特状态写到所述比特单元的写操作控制器逻辑，所述写操作控制器逻辑配置成激活所述互补电阻状态存储单元的所述存储单元开关晶体管，并将所述比特单元的所述电源开关晶体管保持为不活动，并且配置成有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到所述比特单元，以及指引第二写电流朝与所述第一方向相反的第二方向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到所述比特单元。

21.如权利要求17所述的系统，其中所述第一电阻状态存储单元的第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

22.如权利要求21所述的系统，其中所述第一电阻状态存储单元的第一MTJ和第一存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间，所述第二电阻状态存储单元的第二MTJ和第二存储单元开关晶体管串行连接在所述公共节点与比特线信号线之间。

23.如权利要求17所述的系统，其中所述存储器包含布置在矩形阵列中的多个所述比特单元，并且电源线的正交网格包含耦合到所述电源并且相对于比特单元的所述矩形阵列朝第一方向布置的第一组并行间隔的电源线以及耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线，其中所述电源线是供电电源线和接地电源线之一。

24.如权利要求17所述的系统，其中所述一对互补比特线信号线朝第一方向布置在第一组并行间隔的比特线信号线中，并且所述第一和第二字线信号线朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中。

25.如权利要求17所述的系统，进一步包括如下任一项：

通信地耦合到所述处理器的显示器；

通信地耦合到所述处理器的网络接口；或者

耦合以向所述系统提供电力的电池。

26.一种设备，包括：

用于读比特单元中的比特状态的部件，包含：

用于将电源线耦合到所述比特单元的公共节点以驱动第一和第二互补电流分别通过所述比特单元的第一和第二互补电阻状态存储单元分别到所述比特单元的一对第一和第二互补比特线信号线的部件，每个电阻状态存储单元具有耦合在所述公共节点与所述第一和第二比特线信号线中的比特线信号线之间的第一和第二电阻状态铁磁装置之一，每个电阻状态铁磁装置具有与所述互补电阻状态存储单元的所述电阻状态铁磁装置的电阻状态互补的电阻状态，其中所述第一和第二互补电流被驱动分别通过所述第一和第二互补电阻状态存储单元的所述第一和第二电阻状态铁磁装置；以及

用于感测所述一对第一和第二互补比特线信号线上的互补比特状态信号的部件。

27.如权利要求26所述的设备，其中所述第一和第二互补电阻状态存储单元的所述第一和第二电阻状态铁磁装置中的每个电阻状态铁磁装置分别包含磁遂穿结（MTJ），并且其中多个所述比特单元布置在自旋转移扭矩随机存取存储器（STTRAM）的矩形阵列中。

28.如权利要求26所述的设备，进一步包括：

用于使用存储器控制器的读操作控制器逻辑来读所述比特单元的所述比特状态的部件，其中所述比特状态读进一步包含：分别激活所述第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管以准许所述第一和第二互补电流分别经过所述第一和第二互补电阻状态存储单元，并且激活所述比特单元的电源开关晶体管以将所述电源线耦合到所述比特单元的所述公共节点以驱动所述第一和第二互补电流分别通过所述第一和第二互补电阻状态存储单元，以使所述比特单元在所述互补比特线信号线上提供互补比特状态信号，其中读所述比特单元的所述比特状态。

29.如权利要求28所述的设备，进一步包括：用于使用所述存储器控制器的写操作控制器逻辑将比特状态写到所述比特单元的部件，其中所述比特状态写包含：

激活所述互补电阻状态存储单元的所述第一和第二存储单元开关晶体管；

将所述比特单元的所述电源开关晶体管保持为不活动，以将所述电源线从所述比特单元的所述互补电阻状态存储单元的所述公共节点解耦；以及

有选择地进行如下之一：指引第一写电流朝第一方向通过所述电阻状态存储单元以将第一比特状态写到所述比特单元，以及指引第二写电流朝与所述第一方向相反的第二方向通过所述电阻状态存储单元以将与所述第一比特状态相反的第二比特状态写到所述比特单元。

30.如权利要求28所述的设备，其中所述第一电阻状态存储单元的所述第一电阻状态铁磁装置是第一磁遂穿结（MTJ），并且所述第二电阻状态存储单元的所述第二电阻状态铁磁装置是第二磁遂穿结（MTJ）。

31.如权利要求30所述的设备，其中驱动第一和第二互补电流分别通过第一和第二互补电阻状态存储单元包含：驱动所述第一互补电流通过串行连接在所述公共节点与所述第一比特线信号线之间的所述第一MTJ和所述第一存储单元开关晶体管，以及驱动所述第二互补电流通过串行连接在所述公共节点与所述第二比特线信号线之间的所述第二MTJ和所述第二存储单元开关晶体管。

32.如权利要求26所述的设备，其中所述比特单元是布置在矩形阵列中的多个比特单元中的比特单元，并且其中所述将电源线耦合到所述比特单元的公共节点进一步包括耦合电源线的正交网格中的电源线，所述正交网格包含耦合到电源并且关于朝相对于比特单元的所述矩形阵列的第一方向布置的第一组并行间隔的电源线、和耦合到所述电源并且朝与所述第一组并行间隔的电源线的所述第一方向正交的第二方向布置的第二组并行间隔的电源线，其中所述电源线是供电电源线和接地电源线之一。

33.如权利要求28所述的设备，其中所述感测所述一对第一和第二互补比特线信号线上的互补比特状态信号包含：感测朝第一方向布置在第一组并行间隔的比特线信号线中的所述一对第一和第二互补比特线信号线上的所述互补比特状态信号；以及

其中所述激活所述第一和第二互补电阻状态存储单元的第一和第二存储单元开关晶体管包含：驱动朝与所述第一组比特线信号线的所述第一方向正交的第二方向布置在第二组并行间隔的字线信号线中的第一和第二字线信号线上的信号。

34.一种机器可读介质，所述机器可读介质上存储有指令，所述指令在被执行时促使计算装置执行根据权利要求9-16中的任一项所述的方法。

Images