CN105745716A - 偏移消除双阶段感测电路 - Google Patents

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Abstract

一种偏移消除双阶段感测方法包括在第一阶段操作中使用由电阻性存储器参考单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值。该方法还包括在电阻性存储器感测电路的第二阶段操作中使用由电阻性存储器数据单元的数据值生成的第二负载PMOS栅极电压来感测电阻性存储器参考单元的参考值。通过调整参考单元感测的工作点，偏移消除双阶段感测电路相比于常规感测电路显著地增大了感测余量。

Description

偏移消除双阶段感测电路
技术领域
本公开一般涉及磁性随机存取存储器(MRAM)。更具体而言，本公开涉及用于自旋转移矩磁性随机存取存储器(STT-MRAM)单元的感测电路。
背景
与常规的随机存取存储器(RAM)芯片技术不同，在磁性RAM(MRAM)中，数据不是作为电荷来存储的，而是取而代之通过存储元件的磁极化来存储。这些存储元件是从由隧道层分开的两个铁磁层形成的。两个铁磁层中的一个(被称为固定层或者钉扎层)具有固定在特定方向上的磁化。另一铁磁层(被称为自由层)具有可以被更改的磁化方向，从而当自由层磁化与固定层磁化反向平行时表示“1”或者当自由层磁化与固定层磁化平行时表示“0”，或者反之亦然。具有固定层、隧道层和自由层的一种此类器件是磁性隧道结(MTJ)。MTJ的电阻取决于自由层磁化和固定层磁化是彼此平行还是彼此反向平行。存储器设备(诸如MRAM)是从可个体寻址的MTJ的阵列构造的。
为了将数据写入常规MRAM，通过MTJ来施加超过临界切换电流的写电流。超过临界切换电流的写电流足以改变自由层的磁化方向。当写电流在第一方向上流动时，MTJ可被置于或者保持在第一状态，其中其自由层磁化方向和固定层磁化方向在平行取向上对齐。当写电流在与第一方向相反的第二方向上流动时，MTJ可被置于或者保持在第二状态，其中其自由层磁化和固定层磁化呈反向平行取向。
为了读取常规MRAM中的数据，读电流经由与用于将数据写入MTJ的电流路径相同的电流路径来流经该MTJ。如果MTJ的自由层和固定层的磁化彼此平行地取向，则MTJ所呈现的电阻不同于在自由层和固定层的磁化呈反向平行取向的情况下该MTJ所将呈现的电阻。在常规MRAM中，由MRAM的位单元中的MTJ的两个不同电阻定义两种相异的状态。这两个不同的电阻表示由该MTJ所存储的逻辑“0”值和逻辑“1”值。
MRAM是固有可缩放类型的存储器，因为MTJ临界切换电流(Ic)随器件面积线性地缩放。然而，随着用于写入MTJ的临界切换电流减小，用来测量MTJ的电阻以读取其逻辑状态(磁化取向)的感测电流也减小以防止读扰乱。例如，由于工艺变动，用来测量MTJ电阻的感测电流可能超过临界切换电流并改变正被读取的MTJ的逻辑状态。因此，MRAM的缩放增大导致感测余量减小。感测电流减小还可能导致MTJ的切换速度降低。
MTJ的临界切换电流在切换电流的脉冲宽度减小时急剧增大。可被用来避免读扰乱的一种技术是施加具有短脉冲宽度的感测电流来读取MTJ的状态。例如，可使用小于约10纳秒(ns)的感测电流脉冲宽度来避免读扰乱，因为临界切换电流对于此类短脉冲电流而言很高。尽管读脉冲宽度可随着工艺缩放而减小以避免读扰乱，但读脉冲宽度对于正确的感测操作而言具有约3ns的下限。因此，减小感测电流仍将随着MTJ工艺缩放增大而发生。
简要概述
根据本公开的一方面的一种感测方法包括在电阻性存储器感测电路的第一阶段操作中使用由电阻性存储器参考单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值。在电阻性存储器感测电路的第二阶段操作中，该感测方法包括使用由电阻性存储器数据单元的数据值生成的第二负载PMOS栅极电压来感测电阻性存储器参考单元的参考值。
根据本公开的另一方面的感测装置包括感测放大器电路，其包括耦合在第一输出节点与第一输入节点之间的第一开关、以及耦合在第二输出节点与第二输入节点之间的第二开关。第一开关和第二开关由感测放大器使能信号控制。
根据本公开的另一方面的感测方法包括电阻性存储器感测电路的第一阶段操作和电阻性存储器感测电路的第二阶段操作。第一阶段操作包括基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管，基于第一负载晶体管栅极电压来将第一感测电流通过第一负载晶体管施加于电阻性存储器数据单元，以及基于第一感测电流来感测电阻性存储器数据单元的数据值。第二阶段操作包括基于电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管，将第二感测电流通过第二负载晶体管施加于电阻性存储器参考单元，以及基于第二感测电流来感测电阻性存储器参考单元的参考值。
根据本公开的另一方面的一种电阻性存储器感测装备包括用于在电阻性存储器感测装备的第一阶段操作期间使用由电阻性存储器参考单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值的装置。该装备还具有用于在电阻性存储器感测装备的第二阶段操作期间使用由电阻性存储器数据单元的数据值生成的第二负载PMOS栅极电压来感测电阻性存储器参考单元的参考值的装置。
根据本公开的另一方面的电阻性存储器感测电路包括用于在电阻性存储器感测电路的第一阶段操作期间基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管的装置。该电路还具有用于在第一阶段操作期间基于第一负载晶体管栅极电压来将第一感测电流通过第一负载晶体管施加于电阻性存储器数据单元的装置。该电路还具有用于在第一阶段操作期间基于第一感测电流来感测电阻性存储器数据单元的数据值的装置。该电阻性存储器感测电路还包括用于在电阻性存储器感测电路的第一阶段操作之后的第二阶段操作期间基于电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管的装置。该电路还具有用于在第二阶段操作期间将第二感测电流通过第二负载晶体管施加于电阻性存储器参考单元的装置、和用于在第二阶段操作期间基于第二感测电流来感测电阻性存储器参考单元的参考值的装置。
这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简述
为了更全面地理解本公开，现在结合附图参阅以下描述。
图1是电阻性存储器元件的示图。
图2是电阻性存储器器件以及用于编程和读取该电阻性器件的电路系统的示图。
图3A是常规电阻性存储器感测电路的示图。
图3B是示出图3A中所示的常规电阻性存储器感测电路的电压-电流关系的图表。
图4A是根据本公开的一方面的偏移消除双阶段感测电路的示图。
图4B是根据本公开的诸方面的偏移消除双阶段感测电路中的每个操作阶段的示图。
图4C是示出图4A中所示的偏移消除双阶段感测电路的电压-电流关系的图表。
图5A是包括头开关晶体管和脚开关晶体管的常规电压电平感测放大器的示图。
图5B是排除头开关晶体管和脚开关晶体管的常规电压电平感测放大器的示图。
图6是根据本公开的一方面的电压电平感测放大器的示图。
图7是根据本公开的一方面的耦合至电压电平感测放大器的偏移消除双阶段感测电路的示图。
图8是示出根据本公开的一方面的图7中所示的偏移消除双阶段感测电路和电压电平感测放大器的定时的时序图。
图9是解说根据本公开的一方面的电阻性存储器感测方法的过程流图。
图10是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
图11是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。
详细描述
图1解说了电阻性存储器元件100，其包括耦合至存取晶体管104的磁性隧道结(MTJ)102。MTJ102的自由层110耦合到位线112。存取晶体管104耦合在MTJ102的固定层106与固定电势节点122之间。隧道势垒层114耦合在固定层106与自由层110之间。存取晶体管104包括耦合到字线118的栅极116。
可以使用合成反铁磁材料来形成固定层106和自由层110。例如，固定层106可以包括多个材料层，包括CoFeB，以及Ru层和CoFe层。举例而言，自由层110可以是反铁磁材料(诸如CoFeB)，并且隧道势垒层114可以是MgO。
图2是解说常规磁性随机存取存储器(MRAM)200的一部分的电路示意图。MRAM200被划分成数据电路260和参考电路240、210，每个电路210、240、260包括多个位单元212(仅解说单个位单元以促进理解)。在对数据电路260的位单元的读出期间，磁性隧道结的电阻与并联连接的两个参考MTJ的有效电阻相比较，其中一个参考MTJ是参考电路210的参考平行MTJ，并且另一个参考MTJ是参考电路240的参考反向平行MTJ。位单元的电阻通过施加源电压并确定流经位单元的电流量来测量。例如，在平行参考电路210的位单元中，电流源220通过读选择晶体管222、224和字线选择晶体管226被施加到磁性隧道结(MTJ)212。在每个位单元212内，MTJ包括固定层214、隧道层216、以及自由层218。当自由层218和固定层214具有基本平行对齐的磁化时，MTJ的电阻较低，并由此位单元212的电阻较低。当自由层218和固定层214具有基本反向平行对齐的磁化时，MTJ的电阻较高，并由此位单元212的电阻较高。
磁性随机存取存储器(MRAM)的位单元可被布置成包括存储器元件(例如，MRAM情形中的MTJ)模式的一个或多个阵列。自旋转移矩磁性随机存取存储器(STT-MRAM)是新兴的非易失性存储器，并且其非易失性、与动态随机存取存储器(DRAM)相当的速度、与静态随机存取存储器(SRAM)相比较小的芯片尺寸、不受限制的耐读/写性、以及低阵列漏电流的优点已向自旋转移矩磁性随机存取存储器(STT-MRAM)开放了巨大的机会作为片上系统(SoC)设计中的通用工作存储器。
参照图3A-3B描述了工艺变动对MRAM感测电路的影响。图3A是解说常规磁性随机存取存储器(MRAM)的一部分中的感测电路300的电路示意图。感测电路300包括数据电流路径302和参考电流路径304。数据电流路径302包括耦合至数据单元306的数据路径负反馈PMOS(PDD)、数据路径负载PMOS(PLD)以及数据路径钳位NMOS(NCD)。数据路径感测电路输出节点(VSA_ 数据)位于数据路径负载PMOS(PLD)与数据路径钳位NMOS(NCD)之间。参考电流路径304包括耦合至参考单元308的参考路径负反馈PMOS(PDR)、参考路径负载PMOS(PLR)以及参考路径钳位NMOS(NCR)。参考路径感测电路输出节点(VSA_REF)位于参考路径负载PMOS(PLR)与参考路径钳位NMOS(NCR)之间。参考路径感测电路输出节点(VSA_REF)耦合至数据路径负载PMOS(PLD)的栅极以及参考路径负载PMOS(PLR)的栅极。
图3B解说了数据路径钳位NMOS(NCD)、参考路径钳位NMOS(NCR)、以及参考路径负载PMOS和数据路径负载PMOS的电流-电压(I-V)曲线。针对数据单元306的数据0状态以及数据单元306的数据1状态示出了数据路径钳位NMOS(NCD)的I-V曲线。钳位NMOS与相应负载PMOS的I-V曲线之间的交点表示相应的电流路径的工作点。
在常规感测电路300中，参考路径感测电路输出节点VSA_REF处的电压被固定为参考路径工作点310。数据路径感测电路输出节点VSA_数据处的电压取决于数据单元306的逻辑状态。当数据单元306处于数据0状态时，数据路径感测电路输出节点VSA_数据处的电压为第一数据路径工作点312。当数据单元306处于数据1状态时，数据路径感测电路输出节点VSA_数据处的电压为第二数据路径工作点314。参考路径感测电路输出节点VSA_REF处的电压与数据路径感测电路输出节点VSA_数据处的电压之间的较大差异ΔV提供了对MRAM中数据的更可靠感测。
ΔV的一些变动源自于制造感测电路系统300的负载PMOS和钳位NMOS的工艺变动。导致不正确数据读取的感测失败可由导致ΔV减小的工艺变动所引起。当MRAM器件的特征尺寸减小到例如约90nm以下时，预期感测余量会由于工艺变动增大而进一步降级。
本公开的诸方面包括改进制造工艺变动的容限并减少MTJ的读扰乱的偏移消除双阶段感测电路和电压感测放大器。参照图4A-4C中的电路图描述了根据本公开的一方面的偏移消除双阶段感测电路。
图4A是解说磁性随机存取存储器(MRAM)的一部分中的偏移消除双阶段感测电路400的电路示意图。偏移消除双阶段感测电路400包括数据电流路径402和参考电流路径404。数据电流路径402包括耦合至数据单元406的数据路径负反馈PMOS(PDD)、数据路径负载PMOS(PLD)、数据路径第一阶段开关晶体管410以及数据路径钳位NMOS(NCD)。感测电路输出节点403位于数据路径负载PMOS(PLD)与数据路径钳位NMOS(NCD)之间。参考电流路径404包括耦合至参考单元408的参考路径负反馈PMOS(PDR)、参考路径负载PMOS(PLR)、参考路径第一阶段开关晶体管412以及参考路径钳位NMOS(NCR)。
可调节负载PMOS栅极节点405位于参考路径负载PMOS(PLR)与参考路径钳位NMOS(NCR)之间。可调节负载PMOS栅极节点405耦合至数据路径负载PMOS(PLD)的栅极以及参考路径负载PMOS(PLR)的栅极。均衡晶体管401耦合在感测电路输出节点403与可调节负载PMOS栅极节点405之间。数据路径第二阶段开关晶体管414耦合在数据路径钳位NMOS(NCD)与参考单元408之间。参考路径第二阶段开关晶体管416耦合在参考路径钳位NMOS(NCR)与参考单元406之间。
在偏移消除双阶段感测电路400的第一操作阶段，第一阶段使能信号(SS_1)为接通而第二阶段使能信号(SS_2)为断开。第一阶段使能信号(SS_1)导通数据路径第一阶段开关晶体管410和参考路径第一阶段开关晶体管412。在第一操作阶段早期，至均衡晶体管401的均衡信号(EQ)变为高。通过均衡感测电路输出节点403处的输出(V输出_SC)和可调节负载PMOS栅极节点405处的负载PMOS栅极电压(VG_负载)来对数据电流路径402进行快速充电。该均衡导致感测速度的改善。在第一操作阶段后期，均衡信号(EQ)变为低，这使感测电路输出节点403与可调节负载PMOS栅极节点405解耦。因此，在第一操作阶段期间，VG_负载_第一是基于Rref生成的，而VSA_数据是通过使用R数据和VG_负载_第一来生成的。
在偏移消除双阶段感测电路400的第二操作阶段，第一阶段使能信号(SS_1)为断开而第二阶段使能信号(SS_2)为接通。第二阶段使能信号(SS_2)导通数据路径第二阶段开关晶体管414和参考路径第二阶段开关晶体管416。在第二操作阶段早期，均衡信号(EQ)变为高，因此V输出_SC复位为VG_负载。该均衡导致感测速度的改善。在第二操作阶段后期，均衡信号(EQ)变为低，这使感测电路输出节点403从可调节负载PMOS栅极节点405解耦。因此，在第二操作阶段期间，VG_负载_第二是基于R数据生成的，而VSA_REF是基于Rref和VG_负载_第二生成的。
根据本公开的一方面，偏移消除双阶段感测电路400在同一节点(即，感测电路输出节点403)处生成V数据和Vref两者。这提供了偏移消除，从而改善了工艺变动的容限。根据本公开的另一方面，可调节负载PMOS栅极电压VG_ 负载_第一和VG_负载_第二提供了加倍的感测余量。
进一步参照图4B描述了根据本公开的诸方面的偏移消除双阶段感测电路400的功能。在第一操作阶段420期间，使用由Rref生成的VG_负载_第一来感测R数据(VSA_数据)。在第二操作阶段422期间，使用由R数据生成的VG_负载_第二来感测Rref(VSA_REF)。通过将VSA_数据与VSA_REF进行比较，可以消除工艺变动的影响。
MRAM感测电路的理想参考电压Vref被定义为
Vref_理想＝(V数据0_理想+V数据1_理想)/2
关于偏移消除，可以假定VG_负载_第一和VG_负载_第二是相同的。由于VSA_数据和VSA_REF受同一负载PMOS和同一钳位NMOS的影响，因此它们经受负载PMOS和钳位NMOS的相同变动。由此，第一操作阶段420期间的感测电路偏移电压VSC_OS变得与第二操作阶段422期间的感测电路偏移电压VSC_OS几乎相同。如果假定每一阶段处的VSC_OC相同，即VSC_OS_第一＝VSC_OS_第二＝VSC_OS，则，
VSA_数据＝V数据_理想+VSC_OS，
VSA_REF＝Vref_理想+VSC_OS
ΔV＝|VSA_数据–VSA_REF|
＝|V数据_理想–Vref_理想|
＝|V数据_理想–(V数据0_理想+V数据1_理想)/2|
＝|(V数据1_理想–V数据0_理想)/2|
＝ΔV理想
图4C解说了针对图4A中所示的偏移消除双阶段感测电路400的第一操作阶段和第二操作阶段的数据路径钳位NMOS(NCD)、参考路径钳位NMOS(NCR)、参考路径负载PMOS以及数据路径负载PMOS的电流-电压(I-V)曲线。钳位NMOS与相应负载PMOS的I-V曲线之间的交点表示相应操作阶段的工作点。针对数据状态0的第一阶段I-V曲线424示出了与常规感测电路中的VSA_数据0(例如，如图3B中所示)大致相同的VSA_数据0工作点425。然而，针对数据状态0的第二阶段I-V曲线426示出了为显著高于常规感测电路的电压的VSA_REF0工作点427。根据本公开的一方面，根据数据来调整第二操作阶段期间的VG_负载(VG_负载_第二)并且VSA_REF由具有参考单元的钳位NMOS和具有VG_负载_第二的负载PMOS的I-V曲线所确定。由此，偏移消除双阶段感测电路400的ΔV0432与常规感测电路相比增大了约两倍。
针对数据状态1的第一阶段I-V曲线428示出了与常规感测电路中的VSA_ 数据1(例如，如图3B中所示)大致相同的VSA_数据1工作点429。然而，针对数据状态1的第二阶段I-V曲线430示出了为显著低于常规感测电路的电压的VSA_REF1工作点431。由此，偏移消除双阶段感测电路400的ΔV1434与常规感测电路相比增大了约两倍。
图5A是解说可耦合至常规感测电路(诸如例如图3A中所示的感测电路300)的常规电压电平感测放大器(VLSA)电路500的电路示意图。常规VLSA电路500包括传输门存取晶体管502、504，以用于将Vref和V数据的电压电平分别传递到输出节点OUT和OUTB而没有阈值电压(VTH)损失。对于NMOS采取晶体管，阈值电压(VTHN)损失在输入电压高于VDD–VTHN时发生。类似地，对于PMOS采取晶体管，VTHP损失在输入电压小于|VTHP|时发生。由此，传输门采取晶体管502、504被用于避免从GND到VDD的电压范围的阈值损失。
头开关PMOS晶体管(PHEAD)和脚开关NMOS晶体管(NFOOT)被用在常规VLSA电路500中以在感测放大器使能信号(SAE)被激活之前防止将影响Vref和V数据的值的无效电流路径506发生。然而，常规VLSA电路500不能有效地耦合至图4A中所示的偏移消除双阶段感测电路400，因为Vref与V数据之间可能发生电容性耦合。
参照图5B，可通过将两个传输门开关512添加到常规VLSA电路510来防止Vref与V数据之间的电容性耦合。这些传输门开关受感测放大器使能信号SAE控制以将两个输出节点(OUT、OUTB)彼此隔离，这防止了Vref与V数据之间的电容性耦合。在VLSA电路510中，由于输入与输出节点之间的分隔，不会发生无效电流路径，诸如图5A中的电流路径506。因此，头开关晶体管和脚开关晶体管没有被包括在VLSA电路510中。
由于VLSA电路510不包括头开关晶体管和脚开关晶体管，因而其遭受了有害的静态功率耗散。此外，期望在SAE信号被激活之前均衡输出节点OUT和OUTB节点的电压。为了解决这些问题，提出了一种新感测电路。
图6是解说根据本公开的一方面可耦合至偏移消除双阶段感测电路400(图4A)的电压电平感测放大器(VLSA)电路600的电路示意图。VLSA电路600在感测放大器使能SAE信号SAE被激活之前均衡输出节点(OUT和OUTB)的电压。受感测放大器使能信号SAE控制的传输门开关602将两个输出节点(OUT、OUTB)彼此隔离，这防止了Vref与V数据之间的电容性耦合。根据本公开的一方面，VSA_REF和VSA_数据在空闲状态被预充电至接地(GND)以准备下一次感测。将输出节点(OUT和OUTB)预充电至VDD可能导致静态电流路径。根据本公开的一方面，VLSA电路包括脚开关晶体管NFOOT，以用于防止由输出节点的预充电导致的静态电流路径。在感测放大器使能信号SAE被激活之前，VSA_REF和VSA_数据存储于NMOS和PMOS晶体管的栅极电容器和扩散电容器中。在感测放大器使能信号SAE被激活之后，输出节点(OUT和OUTB)的电压变为轨对轨电压。
参照图7和图8描述了根据本公开的一方面的VLSA电路600与偏移消除双阶段感测电路400之间的协作。图8示出了施加于图7中所示的电路的各信号的时序图800。VG_存取信号是字线存取信号。SS_1信号是第一操作阶段的阶段选择信号而SS_2信号是第二操作阶段处的阶段选择信号。EQ信号是均衡信号。FSCE信号是控制传输门702的第一开关电容器使能信号。SSCE信号是控制另一传输门704的第二开关电容器使能信号。SAE信号是感测放大器使能信号，而PCE信号是预充电使能信号。PCE信号控制一对使能晶体管706、708。图8示出了FSCE和SSCE信号的脉冲宽度相比于SS_1和SS_2信号减小了约140ps以避免交叠。
图9是解说根据本公开的一方面的电阻性存储器感测方法的过程流图。方法900包括在框902，在电阻性存储器感测电路的第一阶段操作中基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管。第一负载晶体管可以是例如第一负载PMOS。在框904，该方法包括在第一阶段操作中基于第一负载晶体管栅极电压来将第一感测电流通过第一负载晶体管施加于电阻性存储器数据单元。在框906，该方法包括在第一阶段操作中基于第一感测电流来感测电阻性存储器数据单元的数据值。可使用由例如电阻性存储器单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值。
在框908，该方法包括基于电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管。该电压在第一阶段操作之后发生的电阻性存储器感测电路的第二阶段操作中被施加。第二负载晶体管可以是例如第二负载PMOS。在框910，该方法包括在第二阶段操作中将第二感测电流通过第二负载晶体管施加于电阻性存储器参考单元。在框912，该方法包括在第二阶段操作中基于第二感测电流来感测电阻性存储器参考单元的参考值。可使用由例如电阻性存储器数据单元的数据值生成的第二PMOS栅极电压来感测电阻性存储器参考单元的参考值。
根据本公开的另一方面的电阻性存储器感测电路包括用于在电阻性存储器感测电路的第一阶段操作期间基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管的装置。电阻性存储器感测电路还包括用于在第一阶段操作期间基于第一负载晶体管栅极电压来将第一感测电流通过第一负载晶体管施加于电阻性存储器数据单元的装置、和用于在第一阶段操作期间基于第一感测电流来感测电阻性存储器数据单元的数据值的装置。根据本公开的诸方面，电阻性存储器感测电路还包括用于在电阻性存储器感测电路的第一阶段操作之后的第二阶段操作期间基于电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管的装置。电阻性存储器感测电路还包括用于在第二阶段操作期间将第二感测电流通过第二负载晶体管施加于电阻性存储器参考单元的装置、和用于在第二阶段操作期间基于第二感测电流来感测电阻性存储器参考单元的参考值的装置。
用于施加第一负载晶体管栅极电压的装置、用于施加第一感测电流的装置、以及用于感测电阻性存储器数据单元的数据值的装置可包括例如如图4A中所示的均衡晶体管401和第一阶段开关晶体管410、412。用于施加第二负载晶体管栅极电压的装置、用于施加第二感测电流的装置、以及用于感测电阻性存储器参考单元的参考值的装置可包括例如如图4A中所示的均衡晶体管401和第二阶段开关晶体管414、416。
在另一配置中，前述装置可以是被配置成执行由前述装置所叙述的功能的任何模块或任何设备。尽管已阐述了特定装置，但是本领域技术人员将可领会，并非所有所公开的装置都是实践所公开的配置所必需的。此外，某些众所周知的装置未被描述，以便保持专注于本公开。
图10是示出其中可有利地采用本公开的一方面的示例性无线通信系统1000的框图。出于解说目的，图10示出了三个远程单元1020、1030和1050以及两个基站1040。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元1020、1030和1050包括包含所公开的偏移消除双阶段感测装置的IC设备1025A、1025C和1025B。将认识到，其他设备也可包括所公开的偏移消除双阶段感测装置，诸如基站、交换设备、和网络装备。图10示出从基站1040到远程单元1020、1030和1050的前向链路信号1080，以及从远程单元1020、1030和1050到基站1040的反向链路信号1090。
在图10中，远程单元1020被示为移动电话，远程单元1030被示为便携式计算机，而远程单元1050被示为无线本地环路系统中的固定位置远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装置)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图10解说了根据本公开的教导的远程单元，但本公开并不限于所解说的这些示例性单元。本公开的各方面可以合适地在包括所公开的偏移消除双阶段感测装置的许多设备中采用。
图11是解说用于半导体组件(诸如以上公开的偏移消除双阶段感测装置)的电路、布局以及逻辑设计的设计工作站的框图。设计工作站1100包括硬盘1101，该硬盘1101包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站1100还包括显示器1102以促成对电路设计1110或半导体组件1112(诸如偏移消除双阶段感测装置)的设计。提供存储介质1104以用于有形地存储电路设计1110或半导体组件1112。电路设计1110或半导体组件1112可以文件格式(诸如GDSII或GERBER)存储在存储介质1104上。存储介质1104可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站1100包括用于从存储介质1104接受输入或者将输出写到存储介质1104的驱动装置1103。
存储介质1104上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质1104上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路设计1110或半导体组件1112的设计。
对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指多种类型的长期、短期、易失性、非易失性、或者其他存储器，而并不限于特定类型的存储器或特定数目的存储器、或者记忆存储在其上的类型的介质。
如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机访问的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或者能被用来存储指令或数据结构形式的合意程序代码且能被计算机访问的其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘、以及蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。
尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，尽管SRAM和MRAM作为存储器类型来描述，但其他存储器类型也被构想到，诸如DRAM、PCRAM等。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (20)

1.一种感测方法，包括：
在电阻性存储器感测电路的第一阶段操作中，使用由电阻性存储器参考单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值；以及
在所述电阻性存储器感测电路的第二阶段操作中，使用由所述电阻性存储器数据单元的所述数据值生成的第二负载PMOS栅极电压来感测所述电阻性存储器参考单元的所述参考值。
2.如权利要求1所述的方法，其特征在于，进一步包括通过所述电阻性存储器参考单元与所述电阻性存储器数据单元之间的开关电路系统来在所述第一阶段操作与所述第二阶段操作之间切换。
3.如权利要求1所述的方法，其特征在于，进一步包括在相同节点处生成所述数据值和所述参考值。
4.如权利要求1所述的方法，其特征在于，进一步包括将所述电阻性存储器感测电路集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
5.一种感测装置，包括：
感测放大器电路，其包括耦合在第一输出节点与第一输入节点之间的第一开关、以及耦合在第二输出节点与第二输入节点之间的第二开关，所述第一开关和所述第二开关由感测放大器使能信号控制。
6.如权利要求5所述的感测装置，其特征在于，所述第一开关和所述第二开关是CMOS传输门。
7.如权利要求5所述的感测装置，其特征在于，所述感测装置被集成在移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
8.一种感测方法，包括：
在电阻性存储器感测电路的第一阶段操作中，基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管；
在所述第一阶段操作中，基于所述第一负载晶体管栅极电压来将第一感测电流通过所述第一负载晶体管施加于电阻性存储器数据单元；
在所述第一阶段操作中，基于所述第一感测电流来感测所述电阻性存储器数据单元的数据值；
在所述电阻性存储器感测电路的所述第一阶段操作之后的第二阶段操作中，基于所述电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管；
在所述第二阶段操作中，将第二感测电流通过所述第二负载晶体管施加于所述电阻性存储器参考单元；以及
在所述第二阶段操作中，基于所述第二感测电流来感测所述电阻性存储器参考单元的参考值。
9.如权利要求8所述的感测方法，其特征在于，进一步包括通过所述电阻性存储器参考单元与所述电阻性存储器数据单元之间的开关电路系统来在所述第一阶段操作与所述第二阶段操作之间切换。
10.如权利要求8所述的感测方法，其特征在于，进一步包括在相同节点处生成所述数据值和所述参考值。
11.如权利要求8所述的感测方法，其特征在于，进一步包括将所述电阻性存储器感测电路集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
12.一种电阻性存储器感测装备，包括：
用于在所述电阻性存储器感测装备的第一阶段操作期间使用由电阻性存储器参考单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值的装置；以及
用于在所述电阻性存储器感测装备的第二阶段操作期间使用由所述电阻性存储器数据单元的所述数据值生成的第二负载PMOS栅极电压来感测所述电阻性存储器参考单元的所述参考值的装置。
13.如权利要求12所述的电阻性存储器感测装备，其特征在于，所述电阻性存储器感测装置被集成在移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
14.一种电阻性存储器感测电路，包括：
用于在所述电阻性存储器感测电路的第一阶段操作期间基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管的装置；
用于在所述第一阶段操作期间基于所述第一负载晶体管栅极电压来将第一感测电流通过所述第一负载晶体管施加于电阻性存储器数据单元的装置；
用于在所述第一阶段操作期间基于所述第一感测电流来感测所述电阻性存储器数据单元的数据值的装置；
用于在所述电阻性存储器感测电路的所述第一阶段操作之后的第二阶段操作期间基于所述电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管的装置；
用于在所述第二阶段操作期间将第二感测电流通过所述第二负载晶体管施加于所述电阻性存储器参考单元的装置；以及
用于在所述第二阶段操作期间基于所述第二感测电流来感测所述电阻性存储器参考单元的参考值的装置。
15.如权利要求14所述的电阻性存储器感测电路，其特征在于，所述电阻性存储器感测电路被集成在移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
16.一种感测方法，包括以下步骤：
在电阻性存储器感测电路的第一阶段操作中，使用由电阻性存储器参考单元的参考值生成的第一负载PMOS栅极电压来感测电阻性存储器数据单元的数据值；以及
在所述电阻性存储器感测电路的第二阶段操作中，使用由所述电阻性存储器数据单元的所述数据值生成的第二负载PMOS栅极电压来感测所述电阻性存储器参考单元的所述参考值。
17.如权利要求16所述的方法，其特征在于，进一步包括通过所述电阻性存储器参考单元与所述电阻性存储器数据单元之间的开关电路系统来在所述第一阶段操作与所述第二阶段操作之间切换的步骤。
18.如权利要求16所述的方法，其特征在于，进一步包括将所述电阻性存储器感测电路集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中的步骤。
19.一种感测方法，包括以下步骤：
在电阻性存储器感测电路的第一阶段操作中，基于电阻性存储器参考单元的参考值(Rref)来将第一负载晶体管栅极电压施加于第一负载晶体管；
在所述第一阶段操作中，基于所述第一负载晶体管栅极电压来将第一感测电流通过所述第一负载晶体管施加于电阻性存储器数据单元；
在所述第一阶段操作中，基于所述第一感测电流来感测所述电阻性存储器数据单元的数据值；
在所述电阻性存储器感测电路的所述第一阶段操作之后的第二阶段操作中，基于所述电阻性存储器数据单元的数据值(R数据)来将第二负载晶体管栅极电压施加于第二负载晶体管；
在所述第二阶段操作中，将第二感测电流通过所述第二负载晶体管施加于所述电阻性存储器参考单元；以及
在所述第二阶段操作中，基于所述第二感测电流来感测所述电阻性存储器参考单元的参考值。
20.如权利要求19所述的感测方法，其特征在于，进一步包括将所述电阻性存储器感测电路集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109036481A (zh) * 2017-06-12 2018-12-18 桑迪士克科技有限责任公司 基于数据模式或不均匀性选择性提升存储器沟道中的电流
CN111316358A (zh) * 2016-09-23 2020-06-19 高通科技公司 Mos晶体管偏移消除差分电流锁存感测放大器

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691462B2 (en) * 2014-09-27 2017-06-27 Qualcomm Incorporated Latch offset cancelation for magnetoresistive random access memory
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치
US9406354B1 (en) * 2015-04-22 2016-08-02 Qualcomm Incorporated System, apparatus, and method for an offset cancelling single ended sensing circuit
US9767875B2 (en) * 2015-08-11 2017-09-19 Nxp Usa, Inc. Capacitive sensing and reference voltage scheme for random access memory
US9502091B1 (en) * 2015-09-02 2016-11-22 Qualcomm Incorporated Sensing circuit for resistive memory cells
KR101704929B1 (ko) * 2015-10-26 2017-02-09 한양대학교 산학협력단 센싱 마진을 향상시키는 메모리 셀 읽기 회로
US9773537B2 (en) 2015-10-27 2017-09-26 Nxp Usa, Inc. Sense path circuitry suitable for magnetic tunnel junction memories
KR101704933B1 (ko) * 2015-11-20 2017-02-22 한양대학교 산학협력단 오프셋 전압 상쇄를 이용한 메모리 셀 읽기 회로
US9659622B1 (en) 2016-01-22 2017-05-23 Nxp Usa, Inc. Sense amplifier
US10431278B2 (en) * 2017-08-14 2019-10-01 Qualcomm Incorporated Dynamically controlling voltage for access operations to magneto-resistive random access memory (MRAM) bit cells to account for ambient temperature
JP6937278B2 (ja) 2018-02-28 2021-09-22 株式会社東芝 磁気メモリ及びメモリシステム
US11087854B1 (en) * 2020-03-05 2021-08-10 Intel Corporation High current fast read scheme for crosspoint memory
KR20220033850A (ko) * 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치
CN114400029B (zh) * 2022-01-18 2023-07-14 长鑫存储技术有限公司 读出电路及其方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608676A (en) * 1993-08-31 1997-03-04 Crystal Semiconductor Corporation Current limited current reference for non-volatile memory sensing
US6181621B1 (en) * 1999-12-10 2001-01-30 Cypress Semiconductor Corp. Threshold voltage mismatch compensated sense amplifier for SRAM memory arrays
US7161861B2 (en) * 2004-11-15 2007-01-09 Infineon Technologies Ag Sense amplifier bitline boost circuit
CN101593547A (zh) * 2008-05-28 2009-12-02 旺宏电子股份有限公司 感测放大器电路及其数据感测方法
US8125840B2 (en) * 2009-08-31 2012-02-28 International Business Machines Corporation Reference level generation with offset compensation for sense amplifier
CN102804275A (zh) * 2009-06-17 2012-11-28 高通股份有限公司 具有电流镜射的差分读出放大器以及参考存储器单元

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412143A (en) 1981-03-26 1983-10-25 Ncr Corporation MOS Sense amplifier
JP3420133B2 (ja) * 1999-10-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6577525B2 (en) * 2001-08-28 2003-06-10 Micron Technology, Inc. Sensing method and apparatus for resistance memory device
US7046565B1 (en) * 2005-02-22 2006-05-16 International Business Machines Corporation Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention
US7764536B2 (en) 2007-08-07 2010-07-27 Grandis, Inc. Method and system for providing a sense amplifier and drive circuit for spin transfer torque magnetic random access memory
US7852665B2 (en) 2008-10-31 2010-12-14 Seagate Technology Llc Memory cell with proportional current self-reference sensing
US8488403B2 (en) 2009-04-08 2013-07-16 Manoj Sachdev Sense-amplification with offset cancellation for static random access memories
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
US8378716B2 (en) 2011-07-08 2013-02-19 National Tsing Hua University Bulk-driven current-sense amplifier and operating method thereof
WO2013043738A1 (en) 2011-09-19 2013-03-28 The Regents Of The University Of California Body voltage sensing based short pulse reading circuit
CN102543146A (zh) 2012-01-19 2012-07-04 北京大学 Flash灵敏放大器
US9076540B2 (en) 2012-08-23 2015-07-07 Infineon Technologies Ag Symmetrical differential sensing method and system for STT MRAM
US8837210B2 (en) 2012-08-23 2014-09-16 Infineon Technologies Ag Differential sensing method and system for STT MRAM
US9202543B2 (en) 2012-11-30 2015-12-01 Intel Deutschland Gmbh System and methods using a multiplexed reference for sense amplifiers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608676A (en) * 1993-08-31 1997-03-04 Crystal Semiconductor Corporation Current limited current reference for non-volatile memory sensing
US6181621B1 (en) * 1999-12-10 2001-01-30 Cypress Semiconductor Corp. Threshold voltage mismatch compensated sense amplifier for SRAM memory arrays
US7161861B2 (en) * 2004-11-15 2007-01-09 Infineon Technologies Ag Sense amplifier bitline boost circuit
CN101593547A (zh) * 2008-05-28 2009-12-02 旺宏电子股份有限公司 感测放大器电路及其数据感测方法
CN102804275A (zh) * 2009-06-17 2012-11-28 高通股份有限公司 具有电流镜射的差分读出放大器以及参考存储器单元
US8125840B2 (en) * 2009-08-31 2012-02-28 International Business Machines Corporation Reference level generation with offset compensation for sense amplifier

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111316358A (zh) * 2016-09-23 2020-06-19 高通科技公司 Mos晶体管偏移消除差分电流锁存感测放大器
CN111316358B (zh) * 2016-09-23 2023-09-22 高通科技公司 Mos晶体管偏移消除差分电流锁存感测放大器
CN109036481A (zh) * 2017-06-12 2018-12-18 桑迪士克科技有限责任公司 基于数据模式或不均匀性选择性提升存储器沟道中的电流
CN109036481B (zh) * 2017-06-12 2022-07-12 桑迪士克科技有限责任公司 具有不同阈值电压的位线钳位晶体管的感测电路

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