KR102111931B1

KR102111931B1 - 기준 셀 보수 체계

Info

Publication number: KR102111931B1
Application number: KR1020157009094A
Authority: KR
Inventors: 정필 김; 태현 김; 성률 김
Original assignee: 퀄컴 인코포레이티드
Priority date: 2012-09-13
Filing date: 2013-09-13
Publication date: 2020-05-18
Also published as: CN104620323A; JP2015528623A; WO2014043574A2; WO2014043574A3; US9147457B2; CN104620323B; US20140071738A1; JP6207610B2; KR20150054942A

Abstract

자기 랜덤 액세스 메모리(MRAM)에서, 기준 비트 셀들의 수많은 어레이들은, 이들의 각각의 비트 라인들을 병합된 기준 노드에 결합시킴으로써 함께 결합된다. 각각의 기준 비트 라인들과, 병합된 기준 노드 사이에 결합된 패스 게이트 회로소자는, 기준 비트 라인들 중 하나 또는 그 초과의 것을 병합된 기준 노드에 선택적으로 결합하고 그리고 병합된 기준 노드로부터 선택적으로 결합해제하도록 구성된다. 패스 게이트 회로소자는 패스 게이트 회로소자에 결합된 OTP(one-time programmable) 디바이스들을 프로그래밍함으로써 제어가능하다. OTP(one-time programmable) 디바이스들은, 결함있는 기준 비트 셀들의 어레이들을 병합된 기준 노드로부터 결합해제하고 또는 기준 노드로의 커플링을 위해서 기준 비트 셀들의 리던던트 어레이들 간에 선택하도록 프로그래밍될 수 있다.

Description

기준 셀 보수 체계{REFERENCE CELL REPAIR SCHEME}

[0001]본 개시물은 일반적으로 자기 랜덤 액세스 메모리(MRAM) 기준 셀 구성들에 관한 것이다. 보다 구체적으로, 본 개시물은 MRAM을 위한 병합된 기준 비트 라인을 구성하는 체계들에 관한 것이다.

[0002]종래의 RAM(random access memory) 칩 기술들과는 달리, MRAM(magnetic RAM)에서, 데이터는 전하로서 저장되지않지만, 그 대신에 저장 엘리먼트들의 자기 편극(magnetic polarization)에 의해 저장된다. 저장 엘리먼트들은터널링 층에 의해 분리된 2개의 강자성(ferromagnetic) 층들로 형성된다. 2개의 강자성 층들 중에서 고정층(fixed layer) 또는 핀층(pinned layer)으로 지칭되는 하나의 강자성 층은, 특정한 방향으로 고정된 자화를 갖는다. 자유층으로 지칭되는 다른 강자성 자기 층은, 자유층 자화가 고정층 자화에 역평행(anti-parallel)한 경우에는 "1"로 또는 자유층 자화가 고정층 자화에 평행한 경우에는 "0"으로 표현되도록 또는 그 반대로 표현되도록 변경될 수 있는 자화 방향을 갖는다. 고정층, 터널링 층, 및 자유층을 갖는 하나의 이러한 디바이스는 자기 터널 접합(MTJ;magnetic tunnel junction)이다. MTJ의 전기 저항은, 자유층 자화 및 고정층 자화가 서로 평행한지 또는 역평행한지 여부에 따른다. MRAM과 같은 메모리 디바이스는 독립적으로 어드레싱가능한 MTJ들의 어레이로부터 구축된다.

[0003] 종래의 MRAM에서 데이터를 기입하기 위해, 임계 스위칭 전류를 초과하는 기입 전류(write current)가 MTJ를 통해 인가된다. 임계 스위칭 전류를 초과하는 기입 전류는 자유층의 자화 방향을 변경하기에 충분하다. 기입 전류가 제 1 방향으로 흐르는 경우, MTJ는, 자신의 자유층 자화 방향과 고정층 자화 방향이 평행 배향으로 정렬되는 제 1 상태에 놓이거나 또는 이 제 1 상태를 유지할 수 있다. 기입 전류가 제 1 방향에 반대인 제 2 방향으로 흐르는 경우, MTJ는, 자신의 자유층 자화와 고정층 자화가 역평행 배향에 있는 제 2 상태로 놓이거나 또는 이 제 2 상태를 유지할 수 있다.

[0004]종래의 MRAM에서 데이터를 판독하기 위해, 판독 전류(read current)가 MTJ에 데이터를 기입하는데 이용된 동일한 전류 경로를 통해 MTJ를 통해서 흐를 수 있다. MTJ들의 자유층과 고정층의 자화들이 서로 평행하게 배향되면, MTJ는, 자유층과 고정층의 자화들이 역평행 배향에 있었을 경우 MTJ가 제시했었을 저항과는 상이한 저항을 제시한다. 종래의 MRAM에서, MRAM의 비트셀에서의 MTJ의 2개의 상이한 저항들에 의해 2개의 별개의 상태들이 정의된다. 이 2개의 상이한 저항들은 MTJ에 의해 저장된 로직 0 및 로직 1 값을 나타낸다.

[0005]종래의 MRAM의 데이터가 로직 1을 나타내는지 또는 로직 0을 나타내는지 결정하기 위해서, 비트셀 내 MTJ의 저항은 기준 저항과 비교된다. 종래의 MRAM 회로소자의 기준 저항은 평행 자기 배향을 지닌 MTJ와 역평행(anti-parallel) 자기 저항 배향을 지닌 MTJ의 저항 사이의 중간점 저항이다. 중간점 기준 저항을 생성하는 일 방법은 평행 자기 저항 배향을 지닌 것으로 알려진 MTJ와 역평행 자기 배향을 지닌 것으로 알려진 MTJ를 평행하게 결합시키는 것이다.

[0006]자기 랜덤 액세스 메모리의 비트셀들은 메모리 엘리먼트들(예컨대, MRAM의 경우에서는 MTJ들)의 패턴을 포함하는 하나 또는 그 초과의 어레이들로 배열될 수 있다. STT-MRAM(Spin-Transfer-Torque Magnetic Random Access Memory)은, 비-휘발성, eDRAM(Embedded Dynamic Random Access Memory)에 필적할만한 속도, eSRAM(Embedded Static Random Access Memory)과 비교하여 더 작은 칩 크기, 무제한 판독/기입 내구성, 및 낮은 어레이 누설 전류의 이점들을 갖는 신흥(emerging) 비휘발성 메모리이다.

[0007]본 개시의 양태에 따르면, 메모리 장치가 제시된다. 장치는 제 1 기준 비트 라인에 결합된 제 1 기준 자기 터널 접합(MTJ)을 포함하는 제 1 기준 셀을 포함한다. 장치는 제 2 기준 비트 라인에 결합된 제 2 기준 MTJ를 포함하는 제 2 기준 셀을 더 포함한다. 장치는 또한 제 1 기준 셀에 그리고 제 2 기준 셀에 결합된 워드 라인을 포함한다. 장치는 또한 제 1 기준 비트 라인을 병합된 기준 노드로부터 선택적으로 결합해제하도록 구성된 프로그래밍 가능한 스위칭 회로소자를 더 포함한다.

[0008]본 개시의 다른 양상에 따르면, 메모리 장치가 제시된다. 장치는 제 1 기준 비트 라인에 결합된 제 1 기준 자기 터널 접합(MTJ)을 포함하는 제 1 기준 셀을 포함한다. 장치는 또한 리던던트 기준 비트 라인에 결합된 리던던트 기준 MTJ를 포함하는 리던던트 기준 셀을 포함한다. 장치는 제 1 기준 셀에 그리고 리던던트 기준 셀에 결합된 워드 라인을 더 포함한다. 장치는 또한 제 1 기준 비트 라인을 병합된 기준 노드로부터 선택적으로 결합해제하고 리던던트 기준 비트 라인을 병합된 기준 노드에 선택적으로 결합시키도록 구성된 프로그래밍 가능한 스위칭 회로소자를 더 포함한다.

[0009]또 다른 양상에 따르면, 메모리를 재구성하기 위한 방법이 제시된다. 방법은 병합된 비트 라인 시스템의 기준 비트 라인에 결합된 결함있는 기준 셀들의 어레이를 식별하는 단계를 포함한다. 방법은 또한 결함있는 기준 셀들의 어레이를 식별하는 것에 응답하여 프로그래밍 가능한 디바이스의 프로그램된 상태를 변경하는 것을 포함한다. 방법은 변경된 프로그래밍된 상태에 응답하여 병합된 기준 노드로부터 기준 비트 라인을 결합해제하는 단계를 더 포함한다.

[0010]또 다른 양상에 따르면, 메모리 장치는 병합된 비트 라인 시스템의 기준 비트 라인에 결합된 결함있는 기준 셀들의 어레이를 식별하기 위한 수단을 구비한다. 장치는 또한 결함있는 기준 셀들의 어레이를 식별하는 것에 응답하여 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경하기 위한 수단을 포함한다. 장치는 변경된 프로그래밍된 상태에 응답하여 기준 비트 라인을 병합된 기준 노드로부터 결합해제하기 위한 수단을 더 포함한다.

[0011]다른 양상에 따르면, 컴퓨터 프로그램 물건이 제시된다. 컴퓨터 프로그램은 비일시적 프로그램 코드가 기록되어 있는 비일시적 컴퓨터 판독가능 매체를 포함한다. 프로그램 코드는 병합된 비트 라인 시스템의 기준 비트 라인에 결합된 결함있는 기준 셀들의 어레이를 식별하기 위한 프로그램 코드를 포함한다. 프로그램 코드는 또한, 결함있는 기준 셀들의 어레이를 식별하는 것에 응답하여 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경하기 위한 프로그램 코드를 포함한다. 프로그램 코드는 변경된 프로그래밍된 상태에 응답하여 기준 비트 라인을 병합된 기준 노드로부터 결합해제하기 위한 프로그램 코드를 더 포함한다.

[0012]여기서는 후술하는 상세한 설명이 더 잘 이해될 수 있게 하기 위해 본 개시물의 특징들 및 기술적 이점들을 상당히 광범위하게 서술하였다. 본 개시물의 추가적인 특징들 및 이점들이 이하 설명될 것이다. 본 개시물은 본 개시물의 동일한 목적들을 수행하기 위한 다른 구조들을 변형시키거나 또는 설계하기 위한 기초로서 용이하게 활용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 이러한 동등한 구성들이 첨부된 청구항들에서 설명된 바와 같이 본 개시물의 교시들로부터 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 개시물의 구조 및 동작의 방법 모두에 대해 본 개시물의 특성인 것으로 믿어지는 신규의 특징들은, 첨부된 도면들과 관련하여 고려될 때 이하의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각이 오직 예시 및 설명의 목적으로 제공되고, 본 개시물의 제한들의 정의로서 의도되지 않는다는 것이 명백하게 이해된다.

[0013]본 개시물의 특징들, 본질, 및 이점들은, 도면들과 함께 취해질 경우 이하에 제시된 상세한 설명으로부터 더욱 명확해질 것이다.
[0014]도 1은 자기 랜덤 액세스 메모리(MRAM) 기준 시스템을 도시한다.
[0015]도 2는 MRAM 기준 비트 라인 체계를 도시한다.
[0016]도 3은 MRAM 기준 비트라인 체계들의 다수의 블록들을 포함하는 MRAM 매크로를 도시한다.
[0017]도 4는 본 개시의 양상들에 따른 병합된 기준 비트라인 체계를 도시한다.
[0018]도 5a는 본 개시의 일 양상에 따른 보수 병합된 기준 비트라인 체계를 도시한다.
[0019]도 5b는 본 개시의 일 양상에 따른 비트 라인 선택 회로소자를 구성하기 위한 프로그래밍 가능한 회로소자를 도시한다.
[0020]도 6a는 본 개시의 다른 양상에 따른 리던던트 기준 비트라인 체계를 도시한다.
[0021]도 6b는 기준 셀들의 리던던트 어레이를 공유 기준 노드에 결합하고 기준 셀들의 다른 리던던트 어레이를 공유 기준 노드로부터 결합해제하도록 구성된 프로그래밍 가능한 회로소자를 도시한다.
[0022]도 7은 본 개시의 일 양상에 따른 메모리를 재구성하기 위한 방법을 도시하는 프로세스 흐름도이다.
[0023]도 8은 본 개시의 다른 양상에 따른 메모리를 재구성하기 위한 방법을 도시하는 프로세스 흐름도이다
[0024]도 9는 본 개시의 일 실시형태가 유리하게 채용될 수 있는 예시적인 무선 통신 시스템을 도시한다.
[0025]도 10은 본 개시의 일 양상에 따른 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 사용된 설계 워크스테이션을 도시하는 블록도이다.

[0026]첨부된 도면들과 함께 아래에 제시되는 상세한 설명은 다양한 구성들을 설명하려고 의도되는 것이며, 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들을 제시하려는 의도는 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 상세들을 포함한다. 그러나, 이러한 개념들은 그러한 특정 상세들 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 일부 예들에서, 이러한 개념들을 모호하게 하는 것을 방지하기 위해서 잘 알려진 구조들 및 컴포넌트들이 블록도의 형태로 도시된다.

[0027]종래의 RAM(random access memory) 칩 기술들과는 달리, MRAM(magnetic RAM)에서, 데이터는 전하로서 저장되는 것이 아니라, 그 대신에 저장 엘리먼트들의 자기 편극(magnetic polarization)에 의해 저장된다. 저장 엘리먼트들은 터널링 층에 의해 분리된 2개의 강자성(ferromagnetic) 층들로 형성된다. 2개의 강자성 층들 중에서 고정층(fixed layer) 또는 핀층(pinned layer)으로 지칭되는 하나의 강자성 층은, 특정한 방향으로 고정된 자화를 갖는다. 자유층으로 지칭되는 다른 강자성 자기 층은, 자유층 자화가 고정층 자화에 역평행(anti-parallel)한 경우에는 "1"로 또는 자유층 자화가 고정층 자화에 평행한 경우에는 "0"으로 표현되도록 또는 그 반대로 표현되도록 변경될 수 있는 자화 방향을 갖는다. 고정층, 터널링 층, 및 자유층을 갖는 하나의 이러한 디바이스는 자기 터널 접합(MTJ; magnetic tunnel junction)이다. MTJ의 전기 저항은, 자유층 자화 및 고정층 자화가 서로 평행한지 아니면 역평행한지여부에 따른다. MRAM과 같은 메모리 디바이스는 독립적으로 어드레싱가능한 MTJ들의 어레이로부터 구축된다.

[0028]MRAM 기준 셀은, 저항 MRAM 셀이 평행 상태(Rp), 예를 들어, "0"인지 또는 역평행 상태(Rap), 예를 들어, "1"인지 여부를 결정하기 위해서 MRAM 셀 데이터와 비교하기 위해 기준 레벨(Vref)을 생성한다. MRAM 기준 셀은 2개의 MRAM 셀들을 포함하고, 하나의 셀은 평행 상태에 있고 다른 셀은 역평행 상태에 있다.

[0029]MRAM 기준 시스템은 기준 셀들로부터 기준 레벨을 생성하기 위한 기준 셀들 및 다른 회로소자를 포함한다. 도 1은 본 개시물의 양상에 따른 MRAM 시스템(100)을 도시한다. 도 1에 도시된 바와 같이, MRAM 시스템은 Vref를 전달하는 Vref 라인(102), 전압을 제한하기 위한 클램프 전압(VCLAMP) 라인(106), 및 판독 선택 라인들(RSEL;read selection lines)(104), 및 워드 라인(WL;word line)(108)을 포함한다. 도 1의 MRAM 시스템은 MRAM 기준 셀(110)과 MRAM 데이터 셀(112)을 더 포함한다.

[0030]MRAM 기준 셀(110)은 평행 상태를 위한 판독 비트 라인(120)(RBLp; read bit line for the parallel state)과 평행 상태를 위한 판독 소스 라인(122)(RSLp; read source line for the parallel state) 사이에 결합된 평행 상태의 제 1 기준 MTJ(114)(Rp)를 포함한다. MRAM 기준 셀(110)은 또한, 역평행 상태를 위한 판독 비트 라인(124)(RBLap; read bit line for the anti-parallel state)과 역평행 상태를 위한 판독 소스 라인(126)(RSLap; read source line for the anti-parallel state) 사이에 결합된 역평행 상태의 제 2 기준 MTJ(116)(Rap)를 포함한다. MRAM 데이터 셀은 비트 라인(128)(BL)과 소스 라인(130)(SL) 사이에 결합된 MTJ(118)(Rmtj)를 포함한다. 최종적으로, MRAM 시스템은 데이터 라인(134)과 Vref 라인(102)에 결합된 감지 증폭기(132)를 포함한다.

[0031]도 2는 데이터 셀들의 제 1 어레이(204)와 데이터 셀들의 제 2 어레이(206)를 포함하는 MRAM 기준 비트 라인 체계(200)의 예를 도시한다. 데이터 셀들의 제 1 어레이(204)가 비트 라인들의 제 1 세트(208), 제 1 감지 증폭기 회로소자(216), 제 1 기록 드라이버 회로소자(214) 및 제 1 비트 라인 멀티플렉서 회로소자(212)에 결합된다. 데이터 셀들의 제 2 어레이(206)가 비트 라인들의 제 2 세트(209), 제 2 감지 증폭기 회로소자(217), 제 2 기록 드라이버 회로소자(215) 및 제 2 비트 라인 멀티플렉서 회로소자(213)에 결합된다.

[0032]MRAM 기준 비트 라인 체계(200)는 또한 한 쌍의 기준 비트 라인들(218)에 그리고 기준 셀 기록 드라이버 회로소자(214)에 결합된 기준 셀들(211)의 어레이를 포함한다. 한 쌍의 기준 비트 라인들(218) 중 하나가 각각의 기준 셀 내의 평행 상태(Rp)의 기준 셀들에 결합된다. 한 쌍의 기준 비트 라인들(218) 중 다른 하나가 각각의 기준 셀(211)에서 역평행 상태(Rap)의 기준 셀들에 결합된다. 데이터 셀들의 제 1 어레이(204), 데이터 셀들의 제 2 어레이(206) 및 기준 셀들의 어레이(211)가 워드 라인들(WL0-WL511)에 결합된다. 본 실시예에서, 512개의 워드 라인들(207)이 데이터 셀들의 제 1 어레이(204), 데이터 셀들의 제 2 어레이(206) 및 기준 셀들의 어레이(211)에 결합된다. 물론 더 적거나 더 많은 워드 라인들이 제공될 수 있다.

[0033]도 2에 도시된 바와 같이, 각각의 기준 MTJ에 대한 비트 라인(210)이 선택된다. 즉, 판독 전압이 워드 라인(WL2)에 인가될 수 있고 감지 전압 또한 각각의 비트 라인(210) 및 각각의 기준 비트 라인(218)에 인가될 수 있다. 각각의 활성화된 비트 라인(210)과 각각의 기준 비트 라인(218)을 통해 흐르는 전류는 각각의 감지 증폭기(216, 217)에 의해 비교되어, 각각의 감지 증폭기(216, 217)가 2개의 전류들을 판독하고 하나의 비트를 출력한다. 보다 구체적으로, 도 2는 활성화된 워드 라인(WL2)의, 데이터 셀들의 제 1 어레이(204) 및 데이터 셀들의 제 2 어레이(206)를 위한 비트 라인들(210)과 기준 비트 라인들(218)과의 교차를 도시한다.

[0034]MRAM 기준 비트 라인 체계(200)에서, 기준 셀은 2 이상의 데이터 셀에 의해 사용될 수 있다. 예를 들어, 워드 라인에 결합된 데이터 셀들 중 임의의 것이, 그 동일한 워드 라인에 결합되는 Rp 기준 셀 및 Rap 기준 셀과 함께 워드 라인에 의해 활성화될 수 있다. MRAM 기준 비트 라인 체계의 이 예에서, 각각의 기준셀은 16개의 데이터 셀들 사이에서 공유되며, 16개의 데이터 셀들 중 8개는 데이터 셀들의 제 1 어레이(204)에 있고 16개 데이터 셀들 중 8개는 데이터 셀들의 제 2 어레이(206)에 있다.

[0035]MRAM 기준 비트 라인 체계의 워드 라인들(WL0-WL511)은 대형 MRAM 매크로를 형성하기 위해서 데이터 셀들의 추가 어레이들에 결합될 수 있다. 예를 들어, MRAM 기준 비트 라인 체계(200)는 125 kilobit(Kb) MRAM 매크로를 형성하기 위해서 512개의 워드 라인들(WL0-WL511)을 따라 16회 복제될 수 있다. 도 3은, 각각의 125Kb 블록(302)이 도 2에 도시된 16개의 MRAM 기준 비트 라인 체계들(200)을 포함하는 0.5Mb MRAM 매크로(300)의 예를 도시한다. 이와 같이, 0.5Mb MRAM 매크로(300)의 각각의 125 Kb 블록(302)은 각각 8개의 데이터 비트 라인들을 갖는 데이터 셀들의 32개의 어레이들 및 512개의 워드 라인들을 따라 각각이 결합된 2개의 기준 비트 라인들을 갖는 기준 셀들의 16개의 어레이를 포함한다. 물론, 다른 사이즈의 메모리들이 고려될 수 있고, 본 개시는 이 구성으로 제한되지 않는다.

[0036]도 4는 본 개시의 양상들에 따른 병합된 기준 비트 라인 체계를 도시한다. 병합된 기준 비트 라인 체계는 도 2에 도시된 MRAM 기준 비트 라인 체계들(200) 4개를 포함한다. MRAM 기준 비트 라인 체계들(200)에서 기준 셀들(211)의 4개의 어레이들이, 병합된 기준 레벨을 제공하도록 함께 결합된다. 이 구성에서, RP 기준 셀들에 결합되는 기준 셀들(211)의 어레이들 각각에서의 기준 비트 라인들은, 병합된 RP 기준 레벨을 제공하기 위해서 함께 결합될 수 있다. Rap 기준 셀들에 결합되는 기준 비트 라인들은 병합된 Rap 기준 레벨을 생성하기 위해서 함께 결합될 수 있다. 예시의 명료함을 위해서, 각각의 기준 셀 어레이에서의 2개의 기준 비트 라인들(406) 중 하나만이, 병합된 기준 노드(402)에 결합된 것으로 도시된다. 병합된 기준 레벨들이 데이터 셀 어레이들(204, 206)의 임의의 데이터 셀 어레이에서 데이터 셀들과 함께 사용될 수 있다. 병합된 셀들의 개선된 통계적 변화로 인해 기준 셀들을 병합함으로써 수율이 개선된다.

[0037]병합된 기준 비트 라인 체계에서, 예를 들어, 병합된 기준 레벨은, 기준 비트 라인들(406) 중 하나에 결합된 불량한(bad) 기준 셀로 인해 결함이 생기거나 무효화될 수 있다. 본 개시물의 양상들에 따르면, 결함이 있는 MRAM 기준 셀들이 기준 비트 라인 선택 회로소자(404)에 의해, 병합된 기준 비트 라인 체계로부터 선택적으로 결합해제될 수 있다. 기준 비트 라인 선택 회로소자(404)는 각각의 병합된 기준 노드(402)와 각각의 대응하는 기준 비트 라인(406) 사이에 결합된 패스 게이트를 포함한다. 본 개시물의 일 양상에 따르면, 기준 셀 어레이 내 Rap 기준 셀들에 결합된 기준 비트 라인과 기준 셀 어레이 내 Rp 기준 셀들에 결합된 기준 비트 라인은 둘 모두가 패스 게이트를 턴 오프시킴으로써 병합된 기준 셀로부터 선택적으로 결합해제될 수 있다. 본 개시의 양상에 따르면, 비트 라인 선택 회로 소자는, 예를 들어, 비트 라인 선택 회로소자(404)의 이네이블(enable) 노드(REN0-REN3)에 결합된 내부 또는 외부 OTP(one time programmable) 디바이스들 또는 퓨즈들에 의해 프로그램가능하게 구성된다.

[0038]도 5a는, 예를 들어, 어레이 기준 셀들(211') 중 하나가 하나 또는 그보다 많은 결함이 있는 MRAM 기준 셀들(미도시)을 포함하기 때문에 어레이 기준 셀들(211') 중 하나에 결함이 발생하는(이는 병합된 기준 노드(402) 상의 기준 레벨을 왜곡시킬 수 있음), 병합된 기준 비트 라인 체계를 도시한다. 본 개시의 양상들에 따르면, 기준 셀들의 결함이 있는 어레이(211')를 병합된 기준 노드(402)로부터 결합해제하는 한편 병합된 기준 노드(402)에 결합된 기준 셀들의 양호한 어레이들(211) 3개는 그대로 두도록 비트 라인 선택 회로소자(404')가 구성된다. 결함이 있는 기준 셀들의 어레이(211')가, 예를 들어, 비트 라인 선택 회로소자(404') 내 패스 게이트를 턴 오프함으로써 병합된 기준 노드(402)로부터 결합해제될 수 있다. 이 구성은, 병합된 기준 비트 라인 체계로 하여금 나머지 양호한 기준 셀들의 어레이들(211)을 사용함으로써 동작가능한 상태를 유지하게 허용한다. 데이터 셀들의 어레이들(204' 및 206')이 병합된 기준 노드(402)에 결합된 상태로 있을 수 있고 기준 셀들의 양호한 어레이들(211)에 의해 제공된 병합된 기준 레벨을 이용함으로써 동작가능한 상태로 유지될 수 있다.

[0039]본 개시의 양상들에 따르면, 비트 라인 선택 회로소자는, 예를 들어, 비트 라인 선택 회로소자(404, 404')의 이네이블 노드(REN0-REN3)에 결합된 내부 또는 외부 OTP(one time programmable) 디바이스들 또는 퓨즈들에 의해 프로그램가능하게 구성된다. 도 5b는 본 개시물의 양상에 따른 비트 라인 선택 회로소자(404, 404')를 구성하기 위한 프로그래밍 가능한 회로소자(500)를 도시한다. 프로그래밍 가능한 회로소자(500)는 각각의 AND 게이트(504, 504')의 입력에 각각 결합되는 퓨즈들(502, 502')를 포함한다. 각각의 퓨즈(502, 502')는, 이것이 블로우된 상태(blown)가 아닌 경우, 즉, 폐쇄된 경우 그의 각각의 AND 게이트(504, 504')에 로직 레벨 1을 입력하고, 이것이 블로우된 상태인 경우, 즉, 개방된 경우 그의 각각의 AND 게이트(504, 504')에 로직 레벨 0을 입력하도록 구성된다. 본 개시물의 이 양상이 퓨즈들(502, 502')에 대하여 설명되었지만, 다양한 다른 프로그래밍 가능한 엘리먼트들, 예를 들어, OTP(one time programmable) MTJ 디바이스들과 같은 다양한 다른 프로그래밍 가능한 엘리먼트들로 퓨즈들(502, 502')이 대체될 수 있고, 본 개시의 이러한 양상에 따른 로직 레벨 0 또는 로직 레벨 1을 AND 게이트들로 입력하도록 구성될 수 있다는 것을 이해해야 한다. 병합된 기준 노드를 이네이블하기 위한 블록 이네이블 노드(VREFEN)가 AND 게이트들(504, 504')의 각각의 다른 입력에 결합된다. AND 게이트들(504, 504') 각각으로부터의 출력이 비트 라인 선택 회로소자(404)의 각각의 이네이블 노드(REN0-REN3)에 결합된다.

[0040]블록 이네이블 노드(VRFEN)에 어서트되는 이네이블 신호, 예를 들어, 로직 레벨 1이, 대응하는 퓨즈(502)가 블로우되지 않은 AND 게이트들(504)에 의해 각각의 대응하는 이네이블 노드(REN0-REN2)로 전달된다. 대응하는 퓨즈(502')가 블로우되는 AND 게이트(504')에 의해 각각의 대응하는 이네이블 노드(REN3)에 이네이블 신호는 전달되지 않는데, 예를 들어, 로직 레벨 0이 전달된다. 따라서, 대응하는 퓨즈(502')가 블로우되는 경우, 기준 비트 라인 선택 회로소자(404')가 이네이블되지 않음으로써, 결함있는 기준 셀들의 어레이(211')가 병합된 기준 노드(402)로부터 결합해제된다. 예를 들어, 기준 셀들(211, 211')의 어레이들 중 임의의 것을 선택적으로 결합해제하는 것은 적절한 퓨즈들 또는 프로그램 OTP 디바이스들을 블로우하도록 프로그래밍 프로세스에서 수행될 수 있다.

[0041]도 5a 및 도 5b에 대하여 본원에서 상술된 바와 같이 불량한 기준 비트 라인들을 결합해제하는 능력은 기준 셀들의 리던던트 어레이들과 대응하는 리던던트 기준 비트 라인들의 사용을 용이하게 한다. 기준 셀들 및 리던던트 비트 셀들의 리던던트 어레이들은 결함있는 기준 비트 셀들의 어레이를 대체하기 위해서 선택적으로 사용될 수 있다.

[0042]본 개시의 다른 양상에 따른 리던던트 기준 비트 라인 방식(600)이 도 6a에 도시된다. 리던던트 기준 시스템 비트 라인 체계(600)는 하나의 MRAM 기준 비트 라인 체계들(200), 및 대응하는 리던던트 MRAM 기준 비트 라인 체계(200'')를 포함한다. MRAM 기준 비트 라인 체계(200)의 기준 비트 라인들(406) 및 리던던트 MRAM 기준 비트 라인 체계(200')의 기준 비트 라인들(406'')이 각각의 기준 비트 라인 선택 회로소자(404, 404'')에 결합된다. 기준 비트 라인 선택 회로소자(404, 404'')는 공유된 기준 라인(602)에 결합된다. 데이터 셀 어레이들(204, 204'', 206, 206'')이 또한 제공된다.

[0043]도 6b를 참고하면, 프로그래밍 가능한 회로소자(604)는, 기준 셀들의 어레이(211)의 비트 라인들(406)을 공유된 기준 라인(602)에 선택적으로 결합시키고 기준 셀의 리던던트 어레이(211'')의 비트 라인들(406'')을 공유 기준 라인(602)로부터 선택적으로 결합해제시키도록 구성되고, 그 역의 경우도 마찬가지로 성립된다. 프로그래밍 가능한 회로소자(604)는, 프로그래밍 가능한 이네이블 노드(610)와 인버팅된 프로그래밍 가능한 이네이블 노드(612)를 제공하도록 인버터(608)에 결합되는, 퓨즈 또는 OTP MTJ 디바이스와 같은 프로그래밍 가능한 디바이스(606)를 포함한다. 프로그래밍 가능한 이네이블 노드(610)가 제 1 OR 게이트(614)의 입력에 결합되고 인버팅된 프로그래밍 가능한 이네이블 노드(612)가 제 2 OR 게이트(616)의 입력에 결합된다. 블록 이네이블 노드(VREFEN)가 제 1 OR 게이트(614)와 제 2 OR 게이트(616)의 다른 입력에 결합된다.

[0044]블록 이네이블 노드(VRFEN)에 어서트되는 이네이블 신호, 예를 들어, 로직 레벨 1이 기준 셀들의 어레이(211)의 이네이블 노드(REN)로 또는 기준 셀들의 리던던트 어레이(211'')의 이네이블 노드(RREN)로 전달된다. 프로그래밍 가능한 디바이스(606)가 로직 레벨 1을 출력하도록 구성되는 경우, 블록 이네이블 노드의 로직 레벨 1이 기준 셀들의 어레이(211)의 이네이블 노드(REN)로 전달되고 로직 레벨 0이 기준 셀들의 리던던트 어레이(211'')의 이네이블 노드(RREN)로 전달된다. 프로그래밍 가능한 디바이스(606)가 로직 레벨 0을 출력하도록 구성되는 경우, 블록 이네이블 노드 상의 로직 레벨 1이 기준 셀들의 리던던트 어레이(211'')의 이네이블 노드(RREN)에 전달되고 로직 레벨 0이 기준 셀들의 어레이(211)의 이네이블 노드(REN)로 전달된다. 이와 같이, 예를 들어, 퓨즈, 내부 OTP 디바이스 또는 외부 OTP 디바이스일 수 있는 프로그래밍 가능한 디바이스(606)를 프로그래밍함으로써 기준 셀들(211'')의 리던던트 어레이가 공유 기준 라인(602)으로 결합될 수 있음과 동시에 결함있는 기준 셀들의 어레이(211)가 공유 기준 라인(602)으로부터 결합해제될 수 있다.

[0045]본 개시의 양상에 따른 메모리를 재구성하기 위한 방법이 도 7을 참고로 하여 설명된다. 블록 702에서, 방법은 병합된 비트 라인 시스템에서 기준 비트 라인에 결합된 결함있는 기준 셀들의 어레이를 식별하는 단계를 포함한다. 블록 704에서, 방법은 결함있는 어레이를 식별하는 것에 응답하여 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경시키는 단계를 포함한다. 블록 706에서, 방법은 변경된 프로그램된 상태에 응답하여 병합된 기준 노드로부터 기준 비트 라인을 결합해제하는 단계를 포함한다.

[0046]본 개시에 따른 다른 양상에 따라 메모리를 재구성하기 위한 방법이 도 8을 참고로 하여 설명된다. 블록 802에서, 방법은 병합된 비트 라인 시스템에서 기준 비트 라인에 결합된 결함있는 기준 셀들의 어레이를 식별하는 단계를 포함한다. 블록 804에서, 방법은 결함있는 어레이를 식별하는 것에 응답하여 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경시키는 단계를 포함한다. 블록 806에서, 방법은 변경된 프로그래밍된 상태에 응답하여 기준 비트 라인을 병합된 기준 노드로부터 결합해제하고 리던던트 기준 비트 라인을 병합된 기준 노드에 결합시키는 것을 포함한다. 리던던트 기준 비트 라인이 기준 셀들의 리던던트 어레이에 결합된다.

[0047]일 구성에서, 메모리 장치는 병합된 비트 라인 시스템의 기준 비트 라인에 결합된 결함있는 기준 셀들의 어레이를 식별하기 위한 수단을 포함한다. 이 수단은 식별하는 수단에 의해 인용된 기능들을 수행하도록 구성된 MRAM 기준 비트 라인 체계(200)의 기준 비트 라인 선택 회로(404), 프로그래밍 가능한 회로소자(500), 및/또는 프로그래밍 가능한 디바이스(606)일 수 있다.

[0048]메모리 장치는 결함있는 기준 셀들의 어레이를 식별하는 것에 응답하여 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경하기 위한 수단을 더 포함한다. 이 수단은 변경하는 수단에 의해 인용된 기능들을 수행하도록 구성된 MRAM 기준 비트 라인 체계(200)의 기준 비트 라인 선택 회로소자(404), 프로그래밍 가능한 회로소자(500), 프로그래밍 가능한 회로소자(604) 및/또는 프로그래밍 가능한 디바이스(606)일 수 있다.

[0049]메모리 장치는 또한, 변경된 프로그래밍된 상태에 응답하여 병합된 기준 노드로부터 기준 비트 라인을 결합해제하기 위한 수단을 더 포함한다. 이 수단은 결합해제 수단에 의해 인용된 기능들을 수행하도록 구성된 MRAM 기준 비트 라인 체계(200)의 기준 비트 라인 선택 회로소자(404), 프로그래밍 가능한 회로소자(500), 프로그래밍 가능한 회로소자(604) 및/또는 프로그래밍 가능한 디바이스(606)일 수 있다.

[0050]다른 양상에서, 앞서 언급된 수단은 앞서 언급된 수단에 의해 인용되는 기능들을 수행하도록 구성된 임의의 모듈 또는 임의의 장치일 수 있다.

[0051]도 9는, 본 개시물의 실시형태가 유리하게 채용될 수 있는 예시적인 무선 통신 시스템을 나타내는 블록도이다. 예시의 목적으로, 도 9는 3개의 원격 유닛들(920, 930, 및 950), 및 2개의 기지국들(940)을 나타낸다. 무선 통신 시스템들이 더욱 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(920, 930, 및 950)은 본 개시의 양상들에 따른 프로그래밍 가능한 병합된 기준 비트 라인 체계를 포함하는 MRAM(925A, 925B 및 925C)을 포함한다. 도 9는 기지국(940)으로부터 원격 유닛들(920, 930, 및 950)로의 순방향 링크 신호들(980) 및 원격 유닛들(920, 930, 및 950)로부터 기지국들(940)로의 역방향 링크 신호들(990)을 나타낸다.

[0052]도 9에서, 원격 유닛(920)은 모바일 전화로서 도시되고, 원격 유닛(930)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(950)은 무선 로컬 루프 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 휴대폰들, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스들, 휴대 정보 단말기(personal data assistant)들과 같은 휴대용 데이터 유닛들, 또는 계기 검침 장비와 같은 고정 위치 데이터 유닛들일 수 있다. 도 9가 본 개시물의 교시들에 따른 프로그래밍 가능한 병합된 기준 비트 라인 체제를 포함하는 MRAM(925A, 925B, 925C)를 사용할 수 있는 원격 유닛들을 예시하지만, 본 개시물은 이러한 예시적인 예시된 유닛들로 제한되지 않는다. 예를 들어, 본원에 개시된 병합된 기준 비트 라인 체계들 중 하나 또는 그 초과의 것을 포함하는 MRAM이 임의의 디바이스에 적절하게 채용될 수 있다.

[0053]도 10은, 상술된 MRAM 병합된 기준 비트 라인 체계들 중 하나 또는 그 초과의 것과 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 이용된 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(1000)은, 오퍼레이팅 시스템 소프트웨어, 지원 파일들, 및 설계 소프트웨어, 예컨대, Cadence 또는 OrCAD를 포함하는 하드 디스크(1001)를 포함한다. 설계 워크스테이션(1000)은 또한, 회로(1010) 또는 반도체 컴포넌트(1012), 이를 테면, MRAM 병합된 기준 비트 라인 체계들 중 하나 또는 그 초과의 것의 설계를 가능하게 하기 위한 디스플레이(1002)를 포함한다. 회로 설계(1010) 또는 반도체 컴포넌트(1012)를 유형으로(tangibly) 저장하기 위한 저장 매체(1004)가 제공된다. 회로 설계(1010) 또는 반도체 컴포넌트(1012)는 GDSII 또는 GERBER과 같은 파일 포맷으로 저장 매체(1004)에 저장될 수 있다. 저장 매체(1004)는, CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 게다가, 설계 워크스테이션(1000)은 저장 매체(1004)로부터의 입력을 수용하거나 또는 저장 매체(1004)에 출력을 기입하기 위한 드라이브 장치(1003)를 포함한다.

[0054]저장 매체(1004)에 기록된 데이터는, 로직 회로 구성들, 포토리소그래피 마스크들을 위한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 직렬 기입 툴(serial write tool)들을 위한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 관련된 통신망 회로들 또는 타이밍 도면들과 같은 로직 검사 데이터를 추가로 포함할 수 있다. 저장 매체(1004)에 데이터를 제공하면 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(1010) 또는 반도체 컴포넌트(1012)의 설계가 용이해진다.

[0055]특정 회로소자들이 설명되었지만, 개시된 실시형태들을 실행하기 위해 개시된 모든 회로소자가 요구되는 것은 아니라는 것이 당업자들에게 인식될 것이다. 더욱이, 본 개시물에 대한 포커스를 유지하기 위해, 특정한 잘 알려진 회로들은 설명되지 않았다.

[0056]본원에 설명된 방법론들은 응용에 따라 다양한 수단에 의해 구현될 수 있다. 예를 들어, 이러한 방법론들은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 하드웨어 구현의 경우, 프로세싱 유닛들은 하나 또는 그보다 많은 ASIC(application specific integrated circuit)들, DSP(digital signal processor)들, DSPD(digital signal processing device)들, PLD(programmable logic device)들, FPGA(field programmable gate array)들, 프로세서들, 컨트롤러들, 마이크로-컨트롤러들, 마이크로프로세서들, 전자 디바이스들, 본원에 설명된 기능들을 수행하도록 설계된 다른 전자 유닛들, 또는 이들의 조합 내에서 구현될 수 있다.

[0057]펌웨어 및/또는 소프트웨어 구현을 위해, 방법론들이 본원에 설명된 기능들을 수행하는 모듈들(예컨대, 절차들, 기능들 등)로 구현될 수 있다. 명령들을 유형으로 구현하는 임의의 머신 또는 컴퓨터 판독가능 매체는 본원에 설명된 방법론들을 구현하는데 이용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장될 수 있고 프로세서 유닛에 의해 실행될 수 있다. 프로세서에 의해 실행되는 경우, 실행 소프트웨어 코드는 본원에 제시된 교시들의 상이한 양상들의 다양한 방법론들 및 기능들을 구현하는 운영 환경을 생성한다. 메모리는 프로세서 유닛 내에서 구현될 수 있거나 또는 프로세서 유닛 외부에서 구현될 수 있다. 본원에 이용된 것과 같은, 용어 "메모리"는 장기간, 단기간, 휘발성, 비휘발성, 또는 다른 유형들의 메모리를 지칭하고, 메모리의 특정한 유형 또는 메모리들의 수, 또는 메모리가 저장되는 매체의 유형으로 제한되지 않는다.

[0058]본원에 설명된 방법론들 및 기능들을 정의하는 소프트웨어 코드를 저장하는 머신 또는 컴퓨터 판독가능 매체는 물리적인 컴퓨터 저장 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용가능한 매체일 수 있다. 한정이 아닌 예로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장부 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 이용될 수 있는 다른 매체를 포함할 수 있다. 본원에 이용되는 바와 같은, 디스크(disk) 및/또는 디스크(disc)는 콤팩트 디스크(CD; compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 자기적으로 데이터를 재생하는 반면에 디스크(disc)들은 레이저들을 통해 데이터를 광학적으로 재생한다. 전술한 것들의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.

[0059]컴퓨터 판독가능 매체 상의 저장부뿐만 아니라, 통신 장치에 포함된 송신 매체 상의 신호들로서 명령들 및/또는 데이터가 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 나타내는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 또는 그 초과의 프로세서들이 청구항들에 개략된 기능들을 구현하게 하도록 구성된다.

[0060]본 교시들 및 그의 이점들이 상세하게 설명되었지만, 다양한 변화들, 대안들 및 변경들이 첨부된 청구범위에 의해 정의된 바와 같이 교시들의 기술로부터 벗어나지 않고 본원에서 이루어질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는, 상세한 설명에 설명된 프로세스, 머신, 제조, 재료의 조성, 수단, 방법들 및 단계들의 특정한 양상들로 제한하도록 의도되지 않는다. 당업자가 본 개시물로부터 용이하게 인식할 수 있는 것과 같이, 본원에 설명된 대응하는 양상들과 동일한 기능을 실질적으로 수행하거나 또는 동일한 결과를 실질적으로 달성하는, 현재 존재하거나 또는 나중에 개발될 프로세스들, 머신들, 제조, 재료의 조성들, 수단들, 방법들, 또는 단계들이 본 교시들에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 재료의 조성들, 수단들, 방법들, 또는 단계들과 같은 그들의 범위 내에 포함되는 것으로 의도된다.

Claims

메모리 장치로서,
기준 셀들의 제 1 어레이(array)의 제 1 기준 셀 ―상기 제 1 기준 셀은 제 1 기준 비트 라인에 결합된, 반대로 배향되어 있는 기준 MTJ(magnetic tunnel junction)들의 제 1 쌍을 포함함―;
기준 셀들의 제 2 어레이의 제 2 기준 셀 ―상기 제 2 기준 셀은 제 2 기준 비트 라인에 결합된, 반대로 배향되어 있는 기준 MTJ들의 제 2 쌍을 포함함―;
상기 제 1 기준 셀에 그리고 상기 제 2 기준 셀에 결합된 워드 라인; 및
상기 반대로 배향되어 있는 기준 MTJ들의 제 1 쌍을 병합된 기준 노드로부터 선택적으로 결합해제하고 그리고 대안으로 상기 반대로 배향되어 있는 기준 MTJ들의 제 1 쌍과 상기 반대로 배향되어 있는 기준 MTJ들의 제 2 쌍을 상기 병합된 기준 노드에 동시에 결합하여 상기 병합된 기준 노드 상에 병합된 기준 레벨을 생성하도록 구성된 프로그래밍 가능한 스위칭 회로소자를 포함하는, 메모리 장치.
제 1 항에 있어서,
상기 병합된 기준 노드에 결합된 제 1 감지 증폭기 회로소자;
상기 워드 라인에 그리고 제 1 데이터 비트 라인에 결합된 제 1 데이터 MTJ를 포함하는 제 1 데이터 셀;
상기 워드 라인에 그리고 제 2 데이터 비트 라인에 결합된 제 2 데이터 MTJ를 포함하는 제 2 데이터 셀; 및
상기 제 1 데이터 비트 라인에 그리고 상기 제 2 데이터 비트 라인에 결합된 제 1 멀티플렉서 회로소자 ―상기 제 1 멀티플렉서 회로소자는 상기 제 1 데이터 비트 라인 또는 상기 제 2 데이터 비트 라인을 상기 제 1 감지 증폭기 회로소자에 선택적으로 결합시키도록 구성됨―을 더 포함하는, 메모리 장치.
제 2 항에 있어서,
상기 병합된 기준 노드에 결합된 제 2 감지 증폭기 회로소자;
상기 워드 라인에 그리고 제 3 데이터 비트 라인에 결합된 제 3 MTJ를 포함하는 제 3 데이터 셀;
상기 워드 라인에 그리고 제 4 데이터 비트 라인에 결합된 제 4 데이터 MTJ를 포함하는 제 4 데이터 셀; 및
상기 제 3 데이터 비트 라인에 그리고 상기 제 4 데이터 비트 라인에 결합된 제 2 멀티플렉서 회로소자 ―상기 제 2 멀티플렉서 회로소자는 상기 제 3 데이터 비트 라인 또는 상기 제 4 데이터 비트 라인을 상기 제 2 감지 증폭기 회로소자에 선택적으로 결합시키도록 구성됨―을 더 포함하는, 메모리 장치.
제 1 항에 있어서,
상기 프로그래밍 가능한 스위칭 회로소자는,
상기 제 1 기준 비트 라인과 상기 병합된 기준 노드 사이에 결합된 패스 게이트; 및
상기 패스 게이트를 이네이블(enable) 또는 디세이블(disable)하도록 구성된 프로그래밍 가능한 디바이스를 더 포함하는, 메모리 장치.
제 4 항에 있어서,
상기 프로그래밍 가능한 디바이스와 상기 패스 게이트 사이에 결합된 로직 회로소자; 및
상기 로직 회로소자에 결합된 블록 이네이블 노드를 더 포함하고,
상기 로직 회로소자는, 상기 프로그래밍 가능한 디바이스의 프로그래밍된 상태에 응답하여 상기 블록 이네이블 노드 상에서 패스 게이트 이네이블 신호를 전달하거나 또는 인버팅하도록 구성되는, 메모리 장치.
제 4 항에 있어서,
상기 프로그래밍 가능한 디바이스는,
내부 OTP(one time programmable) MTJ 디바이스 또는 외부 OTP MTJ 디바이스, 또는 퓨즈 엘리먼트를 더 포함하는, 메모리 장치.
제 1 항에 있어서,
모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 헨드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛에 통합되는, 메모리 장치.
메모리 장치로서,
기준 셀들의 제 1 어레이의 제 1 기준 셀 ―상기 제 1 기준 셀은 제 1 기준 비트 라인에 결합된, 반대로 배향되어 있는 기준 MTJ(magnetic tunnel junction)들의 제 1 쌍을 포함함―;
기준 셀들의 제 2 어레이의 리던던트 기준 셀 ―상기 리던던트 기준 셀은 리던던트 기준 비트 라인에 결합된, 반대로 배향되어 있는 기준 MTJ들의 리던던트 쌍을 포함함―;
상기 제 1 기준 셀에 그리고 상기 리던던트 기준 셀에 결합된 워드 라인; 및
상기 반대로 배향되어 있는 기준 MTJ들의 제 1 쌍을 병합된 기준 노드로부터 선택적으로 결합해제하고 그리고 상기 리던던트 기준 비트 라인을 상기 병합된 기준 노드로 선택적으로 결합시키고 그리고 대안으로 상기 반대로 배향되어 있는 기준 MTJ들의 제 1 쌍과 상기 반대로 배향되어 있는 기준 MTJ들의 리던던트 쌍을 상기 병합된 기준 노드에 동시에 결합하여 상기 병합된 기준 노드 상에 병합된 기준 레벨을 생성하도록 구성된 프로그래밍 가능한 스위칭 회로소자를 포함하는, 메모리 장치.
제 8 항에 있어서,
상기 병합된 기준 노드에 결합된 제 1 감지 증폭기 회로소자;
상기 워드 라인에 그리고 제 1 데이터 비트 라인에 결합된 제 1 데이터 MTJ를 포함하는 제 1 데이터 셀;
상기 워드 라인에 그리고 제 2 데이터 비트 라인에 결합된 제 2 데이터 MTJ를 포함하는 제 2 데이터 셀; 및
상기 제 1 데이터 비트 라인에 그리고 상기 제 2 데이터 비트 라인에 결합된 제 1 멀티플렉서 회로소자 ―상기 제 1 멀티플렉서 회로소자는 상기 제 1 데이터 비트 라인 또는 상기 제 2 데이터 비트 라인을 상기 제 1 감지 증폭기 회로소자에 선택적으로 결합시키도록 구성됨―를 더 포함하는, 메모리 장치.
제 9 항에 있어서,
상기 병합된 기준 노드에 결합된 제 2 감지 증폭기 회로소자;
상기 워드 라인에 그리고 제 3 데이터 비트 라인에 결합된 제 3 MTJ를 포함하는 제 3 데이터 셀;
상기 워드 라인에 그리고 제 4 데이터 비트 라인에 결합된 제 4 데이터 MTJ를 포함하는 제 4 데이터 셀; 및
상기 제 3 데이터 비트 라인에 그리고 상기 제 4 데이터 비트 라인에 결합된 제 2 멀티플렉서 회로소자 ―상기 제 2 멀티플렉서 회로소자는 상기 제 3 데이터 비트 라인 또는 상기 제 4 데이터 비트 라인을 상기 제 2 감지 증폭기 회로소자에 선택적으로 결합시키도록 구성됨― 를 더 포함하는, 메모리 장치.
제 8 항에 있어서,
상기 프로그래밍 가능한 스위칭 회로소자는,
상기 제 1 기준 비트 라인과 상기 병합된 기준 노드 사이에 결합된 제 1 패스 게이트;
상기 리던던트 기준 비트 라인과 상기 병합된 기준 노드 사이에 결합된 제 2 패스 게이트; 및
상기 제 2 패스 게이트를 디세이블하는 동안 상기 제 1 패스 게이트를 디세이블하도록 구성된 프로그래밍 가능한 디바이스를 더 포함하는, 메모리 장치.
제 11 항에 있어서,
상기 프로그래밍 가능한 디바이스와 상기 제 1 패스 게이트 및 상기 제 2 패스 게이트 사이에 결합된 로직 회로소자; 및
상기 로직 회로소자에 결합된 블록 이네이블 노드를 더 포함하고,
상기 로직 회로소자는, 상기 프로그래밍 가능한 디바이스의 제 1 프로그래밍된 상태에 응답하여, 이네이블 신호를 상기 블록 이네이블 노드로부터 상기 제 1 패스 게이트로 전달하고 그리고 상기 이네이블 신호를 상기 블록 이네이블 노드로부터 상기 제 2 패스 게이트로 인버팅시키도록 구성되고;
상기 로직 회로소자는 추가로, 상기 프로그래밍 가능한 디바이스의 제 2 프로그래밍된 상태에 응답하여, 상기 이네이블 신호를 상기 블록 이네이블 노드로부터 상기 제 1 패스 게이트로 인버팅하고 그리고 상기 이네이블 신호를 상기 블록 이네이블 노드로부터 상기 제 2 패스 게이트로 전달하도록 구성되는, 메모리 장치.
제 11 항에 있어서,
상기 프로그래밍 가능한 디바이스는,
내부 OTP(one time programmable) MTJ 디바이스 또는 외부 OTP MTJ 디바이스, 또는 퓨즈 엘리먼트를 더 포함하는, 메모리 장치.
제 8 항에 있어서,
모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 헨드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛에 통합되는, 메모리 장치.
메모리를 재구성하기 위한 방법으로서,
병합된 비트 라인 시스템의 기준 비트 라인에 결합된 기준 셀들의 결함있는 어레이를 식별하는 단계 ―상기 병합된 비트 라인 시스템은 상기 기준 셀들의 결함있는 어레이의 반대로 배향된 기준 MTJ(magnetic tunnel junction)들의 제 1 쌍 및 병합된 기준 노드에 동시에 결합된 기준 셀들의 추가적인 어레이의 반대로 배향된 기준 MTJ들의 제 2 쌍을 포함함―;
상기 기준 셀들의 결함있는 어레이를 식별하는 것에 응답하여, 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경하는 단계; 및
변경된 프로그래밍된 상태에 응답하여, 상기 반대로 배향된 기준 MTJ들의 제 1 쌍을 상기 병합된 기준 노드로부터 결합해제하는 단계를 포함하는, 메모리를 재구성하기 위한 방법.
제 15 항에 있어서,
상기 프로그래밍된 상태를 변경하는 단계는,
내부 OTP(one time programmable) MTJ(magnetic tunnel junction) 디바이스 또는 외부 OTP MTJ 디바이스, 또는 퓨즈 엘리먼트를 프로그래밍하는 단계를 포함하는, 메모리를 재구성하기 위한 방법.
제 15 항에 있어서,
상기 변경된 프로그래밍된 상태에 응답하여, 리던던트 기준 비트 라인을 상기 병합된 기준 노드에 결합시키는 단계를 더 포함하고,
상기 리던던트 기준 비트 라인은 기준 셀들의 리던던트 어레이에 결합되는, 메모리를 재구성하기 위한 방법.
제 15 항에 있어서,
상기 메모리를 모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 헨드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, 메모리를 재구성하기 위한 방법.
메모리 장치로서,
병합된 비트 라인 시스템의 기준 비트 라인에 결합된 기준 셀들의 결함있는 어레이를 식별하기 위한 수단 ―상기 병합된 비트 라인 시스템은 상기 기준 셀들의 결함있는 어레이의 반대로 배향된 기준 MTJ(magnetic tunnel junction)들의 제 1 쌍 및 병합된 기준 노드에 동시에 결합된 기준 셀들의 적어도 하나의 추가적인 어레이의 반대로 배향된 기준 MTJ들의 제 2 쌍을 포함함―;
상기 기준 셀들의 결함있는 어레이를 식별하는 것에 응답하여, 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경하기 위한 수단; 및
변경된 프로그래밍된 상태에 응답하여, 상기 반대로 배향된 기준 MTJ들의 제 1 쌍을 상기 병합된 기준 노드로부터 결합해제하기 위한 수단을 포함하는, 메모리 장치.
제 19 항에 있어서,
상기 메모리 장치는 모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 헨드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛에 통합되는, 메모리 장치.
메모리를 재구성하기 위한 컴퓨터-판독가능 저장 매체로서,
상기 컴퓨터-판독가능 저장 매체는 기록된 프로그램 코드를 갖고,
상기 프로그램 코드는,
병합된 비트 라인 시스템의 기준 비트 라인에 결합된 기준 셀들의 결함있는 어레이를 식별하기 위한 프로그램 코드 ―상기 병합된 비트 라인 시스템은 상기 기준 셀들의 결함있는 어레이의 반대로 배향된 기준 MTJ(magnetic tunnel junction)들의 제 1 쌍 및 병합된 기준 노드에 동시에 결합된 기준 셀들의 추가적인 어레이의 반대로 배향된 기준 MTJ들의 제 2 쌍을 포함함―;
상기 기준 셀들의 결함있는 어레이를 식별하는 것에 응답하여, 프로그래밍 가능한 디바이스의 프로그래밍된 상태를 변경하기 위한 프로그램 코드; 및
변경된 프로그래밍된 상태에 응답하여, 상기 반대로 배향된 기준 MTJ들의 제 1 쌍을 상기 병합된 기준 노드로부터 결합해제하기 위한 프로그램 코드를 포함하는, 컴퓨터-판독가능 저장 매체.
제 21 항에 있어서,
상기 메모리를, 모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 헨드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 또는 고정 위치 데이터 유닛에 통합시키는 것을 더 포함하는, 컴퓨터-판독가능 저장 매체.
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