CN111316358B - Mos晶体管偏移消除差分电流锁存感测放大器 - Google Patents

Mos晶体管偏移消除差分电流锁存感测放大器 Download PDF

Info

Publication number
CN111316358B
CN111316358B CN201780058407.1A CN201780058407A CN111316358B CN 111316358 B CN111316358 B CN 111316358B CN 201780058407 A CN201780058407 A CN 201780058407A CN 111316358 B CN111316358 B CN 111316358B
Authority
CN
China
Prior art keywords
voltage
input
supplemental
data
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780058407.1A
Other languages
English (en)
Other versions
CN111316358A (zh
Inventor
那太辉
宋炳圭
郑成煜
金俊培
康相赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yanshi University Industrial Foundation
Qualcomm Technologies Inc
Original Assignee
Yanshi University Industrial Foundation
Qualcomm Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yanshi University Industrial Foundation, Qualcomm Technologies Inc filed Critical Yanshi University Industrial Foundation
Publication of CN111316358A publication Critical patent/CN111316358A/zh
Application granted granted Critical
Publication of CN111316358B publication Critical patent/CN111316358B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

提供了用于感测差分电压的金属氧化物半导体(MOS)晶体管偏移消除(OC)零感测(ZS)死区电流锁存感测放大器(SA)(CLSA)(OCZS‑SA)。OCZS‑SA被配置为利用较小的感测放大器偏移电压来放大所接收的差分数据和参考输入电压，以在存储器位单元的不同存储状态之间提供较大的感测裕度。OCZS‑SA被配置为消除输入和补充输入晶体管的偏移电压，并且在感测阶段保持输入和补充输入晶体管处于其激活状态，使得当它们的栅极到源极电压(Vgs)低于它们各自的阈值电压时，不会在它们的“死区”中执行感测。在其他方面，感测放大器电容器被配置为在电压捕获阶段期间直接存储输入和补充输入晶体管的栅极处的数据和参考输入电压，以避免否则将利用附加感测电容器电路消耗的附加布局面积。

Description

MOS晶体管偏移消除差分电流锁存感测放大器
相关申请的交叉引用
本申请要求于2016年9月23日提交的题为“METAL-OXIDE SEMICONDUCTOR(MOS)TRANSISTOR OFFSET-CANCELLING(OC),ZERO-SENSING(ZS)DEAD ZONE,CURRENT-LATCHEDSENSE AMPLIFIERS(SAs)(CLSAs)(OCZS-SAs)FOR SENSING DIFFERENTIAL VOLTAGES”的美国专利申请序列号15/274,034的优先权，其全部内容通过引用并入本文。
技术领域
本公开的技术总体上涉及磁性随机存取存储器(MRAM)，该磁性随机存取存储器(MRAM)包括用于根据磁隧道结(MTJ)存储元件的磁极化来存储数据的MRAM位单元，并且更具体地涉及用于作为读取操作的一部分来感测MRAM位单元的存储状态的感测电路系统。
背景技术
半导体存储设备用于电子设备中的集成电路(IC)中以提供数据存储。半导体存储设备的一个示例是磁性随机存取存储器(MRAM)。MRAM是非易失性存储器，其中通过将磁隧道结(MTJ)编程为MRAM位单元的一部分来存储数据。与传统的随机存取存储器(RAM)芯片技术不同，在MRAM中，数据不是作为电荷进行存储，是通过存储元件的磁极化进行存储。因此，MRAM的一个优点在于，即使在电源关闭时，MRAM位单元也可以保留所存储的信息。存储元件由通过隧道层隔开的两个铁磁层形成。两个铁磁层中被称为固定层或被钉扎层的一个铁磁层具有固定在特定方向上的磁化。被称为自由层的另一铁磁层具有如下磁化方向：当自由层磁化反向平行(AP)于固定层磁化时，该磁化方向可以改变以表示“1”，或者当自由层磁化平行(P)于固定层磁化时，该磁化方向可以改变以表示“0”，或反之亦然。具有固定层、隧道层和自由层的一种这样的器件是MTJ。MTJ的电阻取决于自由层磁化和固定层磁化是彼此平行还是反向平行。因此，MRAM可以从可单独寻址的MTJ阵列构建作为电阻性存储器件。
MTJ器件的最新发展涉及自旋转移扭矩(STT)MRAM器件。在STT-MRAM器件中，载流子电子的自旋极化而不是磁场的脉冲被用于对存储在MTJ中的状态(即，“0”或“1”)进行编程。图1示出了MTJ 100。MTJ 100被提供作为MRAM位单元102的一部分以存储非易失性数据。提供金属氧化物半导体(通常为n型MOS，即NMOS)存取晶体管104以控制对MTJ 100的读取和写入。存取晶体管104的漏极(D)耦合到MTJ 100的底部电极106，底部电极106耦合到具有固定磁化方向的被钉扎层108。字线(WL)耦合到存取晶体管104的栅极(G)。存取晶体管104的源极(S)通过源极线(SL)耦合到电压源(Vs)。电压源(Vs)在源极线(SL)上提供电压(Vsl)。位线(BL)耦合到MTJ 100的顶部电极110，顶部电极110耦合到例如自由层112。被钉扎层108和自由层112由隧道势垒114分开。
继续参考图1，当将数据写入MRAM位单元102时，通过激活字线(WL)来激活存取晶体管104的栅极(G)。施加位线(BL)上的电压(Vbl)与源极线(SL)上的电压(Vsl)之间的电压差。结果，在存取晶体管104的漏极(D)和源极(S)之间产生写入电流(I)。如果MTJ 100的磁取向将从AP改变为P，则生成从自由层112流到被钉扎层108的写入电流(IAP-P)。这在自由层112处引起STT以相对于被钉扎层108将自由层112的磁取向改变为P。如果磁取向将从P改变为AP，则产生从被钉扎层108流到自由层112的电流(IP-AP)，这在自由层112处引起STT以相对于被钉扎层108将自由层112的磁取向改变为AP。为了从MRAM位单元102读取数据，经由用于写入数据的相同电流路径，通过MTJ 100生成读取电流。如果MTJ 100的自由层112和被钉扎层108的磁化彼此平行(P)取向，则MTJ 100呈现的电阻不同于如果自由层112和被钉扎层108的磁化处于反向平行(AP)取向时MTJ 100呈现的电阻。两个不同的电阻表示存储在MTJ100中的逻辑“0”和逻辑“1”。
图2是示出可以包括诸如图1中的MRAM位单元102的存储器位单元的传统MRAM 200的一部分的电路示意图。MRAM 200被分成数据电路202和参考电路204、206。数据电路202和参考电路204、206包括相应的存储器位单元208、210、212，存储器位单元208、210、212包括相应的数据MTJ 214和参考MTJ 216、218以提供电阻性存储器元件(仅示出了单个位单元以便于理解)。在数据电路202的存储器位单元208的感测期间，将数据MTJ 214的电阻与并联连接的两个参考MTJ 216、218的有效电阻进行比较，其中一个参考MTJ 216是参考电路206的参考平行MTJ并且另一参考MTJ 218是参考电路204的参考反向平行MTJ。存储器位单元208-212的电阻通过施加源电压并且确定流过存储器位单元208-212的电流量来测量。例如，在参考电路206的存储器位单元212中(例如，平行)，电流源220通过读取选择晶体管222、224和字线选择晶体管226被施加到参考MTJ218。作为示例，如使用存储器位单元212所示，存储器位单元208-212中的每个的相应数据和参考MTJ 214-218包括固定或被钉扎层228、隧道层230和自由层232。当自由层232和被钉扎层228具有基本上平行对准的磁化时，参考MTJ 218的电阻以及因此存储器位单元212的电阻较低。当自由层232和被钉扎层228具有基本上反向平行对准的磁化时，参考MTJ 218的电阻以及因此存储器位单元212的电阻较高。
再次参考图1，作为示例，需要在MRAM位单元102的位线(BL)与源极线(SL)之间生成以改变自由层112的磁取向的写入电流(I)可以是五十(50)到三百(300)微安(μA)。MRAM是固有可缩放类型的存储器，因为MTJ临界切换电流(Ic)随着器件面积而线性缩放。随着制造工艺允许节点的尺寸进一步缩小以减小针对给定芯片或封装件尺寸的面积，由于针对芯片中的金属互连件可用的横截面面积减小，金属互连电阻增加。因此，例如，如果随着节点尺寸缩小而在给定芯片或封装件中保持图1中的MRAM位单元102的尺寸，则由于针对给定电源电压(Vs)的位线(BL)和源极线(SL)中的电阻增加，跨越MTJ 100生成的写入电流(I)的量将下降(即，写入电流(I)＝(Vsl-Vbl)/电阻)。因此，MTJ 100的写入电流(I)裕度减小，这可能导致MRAM位单元102的写入性能降低和产量损失。
为了解决由于节点尺寸缩小而导致的MRAM位单元102中的电阻增加的问题，可以增加由外围电路提供的电压(Vb1和Vsl)以将写入电流(I)保持在MRAM位单元102中执行写入操作所需要的电流电平。然而，增加电源电压(Vs)会增加功耗，这可能是不希望的。这种增加的功耗可能是MRAM阵列尺寸的限制因素。但是在很多芯片设计中，可能无法增加电源电压(Vs)，因为电源电压(Vs)会根据通常的半导体技术扩展而降低，例如，以保持栅极介电完整性并且降低由MTJ 100存储的芯片中的总功耗。因此，当用于写入MTJ 100的临界切换电流减小时，用于测量MTJ 100的电阻以便读取其逻辑状态(磁化方向)的感测电流也减小以防止读取干扰。例如，由于工艺变化，用于测量MTJ 100的电阻的感测电流可以超过临界切换电流并且改变正在读取的MTJ 100的逻辑状态。
因此，所增加的MRAM的缩放导致感测裕度降低。感测电流的减小还可能导致MTJ100的切换速度降低。因为当切换电流的脉冲宽度减小时，MTJ 100的临界切换电流急剧增加，所以一种用于防止MRAM位单元102中的读取干扰的技术涉及向MTJ 100施加具有短脉冲宽度的感测电流。例如，具有脉冲宽度小于约十(10)纳秒(ns)的感测电流可以用于测量MTJ100的电阻。感测电流脉冲宽度可以减小到具有可靠感测的约为三(3)ns的下限。然而，随着技术扩展，MTJ 100的切换电流将继续减小。因此，随着感测电流脉冲宽度随着MTJ 100缩放的增加而接近其下限，仍然应当减小感测电流以防止读取干扰。
发明内容
本公开的各方面包括用于感测差分电压的金属氧化物半导体(MOS)晶体管偏移消除(OC)零感测(ZS)死区电流锁存感测放大器(SA)(CLSA)(OCZS-SA)。例如，OCZS-SA可以是用于针对读取操作从存储器阵列读取数据的存储器系统中的存储器读取电路系统的一部分。OCZS-SA可以被配置为从电阻性存储器系统中的感测电路接收指示存储器位单元的存储状态的差分数据和参考输入电压。OCZS-SA被配置为利用较小的感测放大器偏移电压来放大所接收的差分数据和参考输入电压，以在存储器位单元的不同存储状态之间提供较大的感测裕度。在本文中公开的示例性方面中，OCZS-SA被配置为将输入和补充输入晶体管的栅极预充电到它们相应的阈值电压以消除输入和补充输入晶体管的偏移电压。此外，将输入和补充输入晶体管的栅极预充电到相应的输入和补充输入晶体管阈值电压使输入和补充输入晶体管在感测阶段期间保持在其激活状态，使得当它们的栅极到源极电压(Vgs)低于它们相应的阈值电压时，不会在它们的“死区”中执行感测。输入和补充输入晶体管的栅极还被配置为在将输入和补充输入晶体管的栅极预充电到相应的输入和补充输入晶体管阈值电压以用于放大数据和参考输入电压之间的所感测的差分电压电平之后，在电压捕获阶段接收数据和参考输入电压。
在本文中公开的另外的示例性方面中，为了避免需要在输入阶段期间提供两个感测电容器电路以存储数据和参考输入电压并且然后在电压捕获阶段期间将感测放大器电容器分开以存储输入和补充输入晶体管的栅极处的数据和参考输入电压，OCZS-SA被配置为在电压捕获阶段接收数据和参考输入电压之前，将输入和补充输入晶体管的栅极预充电到供电节点。然后，在电压捕获阶段之前的放电阶段，在接收数据和参考输入电压并且将接收数据和参考输入电压其存储在耦合到输入和补充输入晶体管的相应栅极的感测放大器电容器中的同时，输入和补充输入晶体管的栅极从供电节点放电到它们相应的输入和补充输入晶体管的阈值电压以消除它们的偏移电压。以这种方式，避免了否则将利用附加感测电容器电路消耗的附加布局面积。此外，OCZS-SA中用于存储数据和参考输入电压的感测放大器电容器可以更小，从而引起OCZS-SA消耗甚至更少的布局面积，因为OCZS-SA仍然可以实现期望的偏移变化电压。
在这方面，在一个示例性方面，提供了一种感测放大器。感测放大器包括锁存电路。锁存电路包括被配置为接收数据输入电压的输入节点。锁存电路还包括被配置为接收参考输入电压的补充输入节点。锁存电路被配置为响应于感测放大器阶段信号，基于差分电压来在输出节点上生成经放大的数据输出电压并且在补充输出节点上生成经放大的补充输出电压，该差分电压基于数据输入电压和参考输入电压。感测放大器包括被配置为存储来自感测电路的数据输入电压的数据感测放大器电容器电路。感测放大器还包括被配置为存储来自感测电路的参考输入电压的参考感测放大器电容器电路。感测放大器还包括输入晶体管，输入晶体管包括耦合到数据感测放大器电容器电路的栅极，输入晶体管被配置为响应于感测放大器阶段信号，基于存储在数据感测放大器电容器电路中的数据输入电压来将输入节点耦合到参考节点。感测放大器还包括补充输入晶体管，补充输入晶体管包括耦合到参考感测放大器电容器电路的栅极，补充输入晶体管被配置为响应于感测放大器阶段信号，基于存储在参考感测放大器电容器电路中的参考输入电压来将补充输入节点耦合到参考节点。感测放大器还包括耦合到输入晶体管和补充输入晶体管的参考开关电路。参考开关电路被配置为响应于放电阶段信号，将输入晶体管的栅极处的电压调节到输入晶体管的输入阈值电压并且将补充输入晶体管的栅极处的电压调节到补充输入晶体管的补充输入阈值电压，以消除输入晶体管和补充输入晶体管的偏移电压。感测放大器还包括耦合到数据感测放大器电容器电路的数据输入电路。数据输入电路被配置为响应于第一电压捕获阶段信号，将数据输入电压直接传递到数据感测放大器电容器电路。感测放大器还包括耦合到参考感测放大器电容器电路的参考输入电路。参考输入电路被配置为响应于第二电压捕获阶段信号，将参考输入电压直接传递到参考感测放大器电容器电路。
在这方面，在一个方面，提供了一种感测放大器。感测放大器包括锁存装置。锁存装置包括用于接收数据输入电压的装置。锁存装置还包括用于接收参考输入电压的装置。锁存装置包括用于响应于感测放大器阶段信号而基于差分电压来在输出节点上生成经放大的数据输出电压并且在补充输出节点上生成经放大的补充输出电压的装置，该差分电压基于数据输入电压和参考输入电压。感测放大器还包括用于存储来自感测电路的数据输入电压的装置。感测放大器还包括用于存储来自感测电路的参考输入电压的装置。感测放大器还包括耦合到用于存储数据输入电压的装置的输入装置，输入装置用于基于存储在用于存储数据输入电压的装置中的数据输入电压来将用于接收数据输入电压的装置耦合到参考节点。感测放大器还包括耦合到用于存储参考输入电压的装置的补充输入装置，补充输入装置用于包括耦合到参考感测放大器电容器电路的栅极，补充输入装置用于基于存储在用于存储参考输入电压的装置中的参考输入电压来将用于接收参考输入电压的装置耦合到参考节点。感测放大器还包括耦合到输入装置和补充输入装置的用于放电的装置，用于放电的装置用于响应于放电阶段信号而放电输入装置并且放电补充输入装置，以消除输入装置和补充输入装置的偏移电压。感测放大器还包括耦合到用于存储数据输入电压的装置的数据输入装置，数据输入装置用于响应于电压捕获阶段信号而将数据输入电压直接传递到用于存储数据输入电压的装置。感测放大器还包括耦合到用于存储参考输入电压的装置的参考输入装置，参考输入装置用于响应于电压捕获阶段信号而将参考输入电压直接传递到用于存储参考输入电压的装置。
在另一方面，提供了一种感测数据输入电压和参考输入电压的差分电压的方法。该方法包括响应于放电阶段信号而将输入晶体管的栅极放电到输入晶体管的输入阈值电压并且将补充输入晶体管的栅极放电到补充输入晶体管的补充输入阈值电压，以消除输入晶体管和补充输入晶体管的偏移电压。该方法还包括将所接收的数据输入电压直接存储在耦合到输入晶体管的栅极的数据感测放大器电容器和耦合到补充输入晶体管的栅极的参考感测放大器电容器中。该方法还包括响应于第一电压捕获阶段信号，将输入晶体管的栅极和补充输入晶体管的栅极处的电压调节到输入阈值电压加上数据输入电压。该方法还包括响应于第一电压捕获阶段信号而将锁存电路的输出节点和补充输出节点预充电到供电节点处的电源电压。该方法还包括响应于第二电压捕获阶段信号而将所接收的参考输入电压直接存储在参考感测放大器电容器中。该方法还包括响应于第二电压捕获阶段信号，将补充输入晶体管的栅极处的电压调节到输入阈值电压加上参考输入电压。该方法还包括基于差分电压来在输出节点上生成经放大的数据输出电压并且在补充输出节点上生成经放大的补充输出电压，该差分电压基于数据输入电压和参考输入电压。
在另一方面，提供了一种电阻性存储器感测系统。电阻性存储器感测系统包括存储器阵列，存储器阵列包括多个电阻性存储器位单元，每个电阻性存储器位单元包括数据电阻性存储器元件和参考电阻性存储器元件。多个电阻性存储器位单元中的每个的存储状态基于数据电阻性存储器元件与参考电阻性存储器元件之间的差分电阻。电阻性存储器感测系统还包括耦合到存储器阵列的感测电路。感测电路被配置为响应于读取操作而在多个电阻性存储器位单元中选择电阻性存储器位单元。感测电路还被配置为基于所选择的电阻性存储器位单元的数据电阻性存储器元件的电阻来生成数据输入电压。感测电路还被配置为基于所选择的电阻性存储器位单元的参考电阻性存储器元件的电阻来生成参考输入电压。电阻性存储器感测系统还包括感测放大器。感测放大器被配置为响应于放电阶段信号，将输入晶体管的栅极放电到输入晶体管的输入阈值电压并且将补充输入晶体管的栅极放电到补充输入晶体管的补充输入阈值电压，以消除输入晶体管和补充输入晶体管的偏移电压。感测放大器还被配置为将来自感测电路的数据输入电压直接存储在耦合到输入晶体管的栅极的数据感测放大器电容器和耦合到补充输入晶体管的栅极的参考感测放大器电容器中。感测放大器还被配置为响应于电压捕获阶段信号，将输入晶体管的栅极和补充输入晶体管的栅极处的电压都调节到输入阈值电压加上数据输入电压。感测放大器还被配置为响应于第一电压捕获阶段信号，将锁存电路的输出节点和补充输出节点预充电到供电节点处的电源电压。感测放大器还被配置为响应于第二电压捕获阶段信号，将从感测电路接收的参考输入电压直接存储在参考感测放大器电容器中。感测放大器还被配置为响应于第二电压捕获阶段信号，将补充输入晶体管的栅极处的电压调节到输入阈值电压加上参考输入电压。感测放大器还被配置为基于差分电压来在输出节点上生成经放大的数据输出电压并且在补充输出节点上生成经放大的补充输出电压，该差分电压基于数据输入电压和参考输入电压。
附图说明
图1是采用磁隧道结(MTJ)元件的示例性磁性随机存取存储器(MRAM)位单元的示意图，其中MRAM位单元可以在集成电路(IC)中的MRAM阵列中提供；
图2是用于写入和读取电阻性存储器位单元的电阻性存储器电路的示意图；
图3是包括感测电路的感测系统，感测电路被配置为提供表示电阻性存储器位单元的被感测的状态的差分数据和参考输入电压作为感测放大器的输入数据和参考输入电压，其中感测放大器被配置为生成指示数据和参考输入电压之间的经放大的差异的经放大的输出电压信号作为电阻性存储器位单元的存储状态的指示；
图4是用于在数据和参考输入电压之间进行感测来作为电阻性存储器位单元的存储状态的指示的传统电压锁存感测放大器(VLSA)的示意图，并且示出了数据和参考输入电压之间的电容性耦合；
图5A是用于在数据和参考输入电压之间进行感测来作为电阻性存储器位单元的存储状态的指示的传统电流锁存感测放大器(CLSA)的示意图；
图5B是作为CLSA中输入晶体管的输入电压的函数的图5A中的CLSA的偏移变化电压的标准偏差的曲线图，用于示出当输入电压低于输入晶体管的阈值电压时CLSA中的感测死区；
图6是用于感测电阻性存储器位单元的存储状态的示例性感测系统的示意图，其中感测系统包括图3中的感测电路和N型(N)金属氧化物半导体(MOS)晶体管偏移消除(OC)电流锁存(CL)感测放大器(SA)(CLSA)(NOC-CLSA)，NOC-CLSA被配置为消除从感测电路接收输入数据和参考输入电压的输入晶体管的偏移电压，同时提供NOC-CLSA的零感测死区；
图7A-7D示出了用于在数据和参考输入电压之间进行感测来作为电阻性存储器位单元的存储状态的指示的图6中的NOC-CLSA的不同操作阶段；
图8是示出作为NOC-CLSA中的感测电容器电路的宽度的函数的图6中的NOC-CLSA中的感测放大器电容器的宽度的曲线图；
图9是包括感测电路的另一示例性感测系统的图，感测电路被配置为将表示电阻性存储器位单元的存储状态的输入数据和参考输入电压提供给偏移消除零感测死区电流锁存CLSA(OCZS-SA)，OCZS-SA被配置为消除从感测电路接收输入数据和参考输入电压的输入晶体管的偏移电压，同时提供OCZS-SA的零感测死区，其中OCZS-SA还被配置为将来自感测电路的数据输入电压和参考输入电压直接存储到感测放大器电容器中，不需要提供单独的感测放大器电容器；
图10是示出图9中的OCZS-SA的示例性操作步骤的流程图；
图11A-11D示出了图9中的OCZS-SA的不同操作阶段，用于在数据和参考输入电压之间进行感测来作为直接存储到感测放大器电容器中而不需要提供单独的感测放大器电容器的来自感测电路的数据和参考输入电压的电阻性存储器位单元的存储状态的指示；
图12A和12B分别是图6和图9中的感测系统的示意图，用于示出其中提供的NOC-CLSA与OCZS-SA之间的示例性电路差异；
图13A和13B分别是示出图6和图9中的感测系统的组件的示例性布局的图，用于示出其中提供的NOC-CLSA与OCZS-SA之间的示例性布局差异；
图14是示出作为其中提供的感测放大器电容器的宽度的函数的图6中的NOC-CLSA和图9中的OCZS-SA的偏移变化的标准偏差的曲线图；
图15是用于感测电阻性存储器位单元的存储状态的示例性感测系统，其中感测系统包括被配置为提供表示图9中的OCZS-SA中的电阻性存储器位单元的存储状态的数据和参考输入电压的偏移消除(OC)双级(DS)(OCDS)感测电路(SC)(OCDS-SC)；以及
图16是可以包括OCZS-SA的示例性的基于处理器的系统的框图，OCZS-SA被配置为将来自感测电路的数据输入电压和参考输入电压直接存储到感测放大器电容器中，不需要提供单独的感测放大器电容器，包括但不限于图9中的OCZS-SA。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。
本公开的各方面包括用于感测差分电压的金属氧化物半导体(MOS)晶体管偏移消除(OC)零感测(ZS)死区电流锁存感测放大器(SA)(CLSA)(OCZS-SA)。例如，OCZS-SA可以是用于针对读取操作从存储器阵列读取数据的存储器系统中的存储器读取电路系统的一部分。OCZS-SA可以被配置为从电阻性存储器系统中的感测电路接收指示存储器位单元的存储状态的差分数据和参考输入电压。OCZS-SA被配置为利用较小的感测放大器偏移电压来放大所接收的差分数据和参考输入电压，以在存储器位单元的不同存储状态之间提供较大的感测裕度。在本文中公开的示例性方面中，OCZS-SA被配置为将输入和补充输入晶体管的栅极预充电到它们相应的阈值电压以消除输入和补充输入晶体管的偏移电压。此外，将输入和补充输入晶体管的栅极预充电到相应的输入和补充输入晶体管阈值电压使输入和补充输入晶体管在感测阶段期间保持在其激活状态，使得当它们的栅极到源极电压(Vgs)低于它们各自的阈值电压时，不会在它们的“死区”中执行感测。输入和补充输入晶体管的栅极还被配置为在将输入和补充输入晶体管的栅极预充电到相应的输入和补充输入晶体管阈值电压以放大数据和参考输入电压之间的感测的差分电压电平之后，在电压捕获阶段接收数据和参考输入电压。
在本文中公开的另外的示例性方面中，为了避免需要在输入阶段期间提供两个感测电容器电路以存储数据和参考输入电压，并且然后在电压捕获阶段期间将感测放大器电容器分开以存储输入和补充输入晶体管的栅极处的数据和参考输入电压，OCZS-SA被配置为在电压捕获阶段接收数据和参考输入电压之前，将输入和补充输入晶体管的栅极预充电到供电节点。然后，在电压捕获阶段之前的放电阶段，输入和补充输入晶体管的栅极从供电节点放电到它们相应的输入和补充输入晶体管的阈值电压，以在接收数据和参考输入电压并且将其存储在耦合到输入和补充输入晶体管的相应栅极的感测放大器电容器中的同时消除它们的偏移电压。以这种方式，避免了否则将由附加感测电容器电路消耗的附加布局面积。此外，OCZS-SA中用于存储数据和参考输入电压的感测放大器电容器可以更小，从而引起OCZS-SA消耗甚至更少的布局面积，因为OCZS-SA仍然可以实现期望的偏移变化电压。
在从图9开始讨论被配置为将来自感测电路的数据输入电压和参考输入电压直接存储到感测放大器电容器中而不需要提供单独的感测放大器电容器的OCZS-SA的示例之前，下面首先讨论图3-8。
图3是包括感测电路302的感测系统300，感测电路302可以在传统磁性随机存取存储器(MRAM)304中提供，用于响应于读取操作而感测(即，读取)电阻性存储器位单元306的存储状态。图3包括一个电阻性存储器位单元306用于说明目的，但是注意，MRAM 304可以包括电阻性存储器位单元306的阵列。感测电路302被配置为以表示电阻性存储器位单元306的所感测的存储状态的电压数据Vsa_data和参考输入电压Vsa_ref的形式来提供差分电压。例如，电阻性存储器位单元306包括数据电阻性存储器元件308D(Rdata)和参考电阻性存储器元件308R(Rref)，数据电阻性存储器元件308D(Rdata)和参考电阻性存储器元件308R(Rref)的电阻随着磁化状态的变化而变化。例如，数据电阻性存储器元件308D(Rdata)可以是磁隧道结(MTJ)器件，参考电阻性存储器元件308R(Rref)可以是固定电阻。当要访问电阻性存储器位单元306时，字线(WL)被激活以激活存取晶体管310D、310R。电流被引导通过数据电阻性存储器元件308D(Rdata)和参考电阻性存储器元件308R(Rref)以生成数据和参考输入电压Vdata、Vref。数据电压Vdata是数据电阻性存储器元件308D(Rdata)的存储状态的函数。例如，数据电阻性存储器元件308D(Rdata)可以是MTJ，其电阻是磁化状态的函数。参考输入电压Vref是参考电阻性存储器元件308R(Rref)的电阻的函数。因此，数据和参考输入电压Vdata、Vref表示指示电阻性存储器位单元306的存储状态的差分电压。感测电路302被配置为感测这些数据和参考输入电压Vdata、Vref。例如，感测电路302可以被配置为在第一感测阶段(SS1)期间感测数据电压Vdata并且在第二感测阶段(SS2)期间感测参考输入电压Vref，如图3中的定时图312所示。感测电路302生成数据输入电压Vsa_data和参考输入电压Vsa_ref，数据输入电压Vsa_data和参考输入电压Vsa_ref是来自电阻性存储器位单元306的感测数据和参考输入电压Vdata、Vref的函数。作为示例，感测电路302可以是其全部内容通过引用并入本文的美国专利No.9,165,630中的N型(N)MOS偏移消除(OC)电流锁存(CL)感测放大器(SA)(NOC-CLSA)。
继续参考图3，感测系统300中还提供有感测放大器(SA)314。感测放大器314被配置为从感测电路302接收输入电压Vsa_data和参考输入电压Vsa_ref。例如，提供例如传输门形式的数据输入电路314D和参考输入电路314R以控制感测放大器314从感测电路302接收数据输入电压Vsa_data和参考输入电压Vsa_ref的定时。如图3所示，数据输入电路314D被配置为在第一感测阶段(SS1)期间传递数据输入电压Vsa_data。参考输入电路314R被配置为在第二感测阶段(SS2)期间传递参考输入电压Vsa_ref。感测放大器314被配置为基于它们之间的差分电压来感测数据输入电压Vsa_data和参考输入电压Vsa_ref，以在输出节点316上生成指示电阻性存储器位单元306的存储状态的放大的数据输出电压Vout。例如，可能期望提供感测放大器314以生成经放大的数据输出电压Vout，该经放大的数据输出电压Vout在“0”存储状态与“1”存储状态之间具有大的电压差以提供更大的感测裕度，以在读取操作期间避免或减轻读取干扰误差。
图4是示出可以用作图3中的感测电路302的传统电压电平感测放大器(VLSA)400的示意图。传统VLSA 400包括被配置为分别向输出节点OUT和OUTB传输数据输入电压Vsa_data和参考输入电压Vsa_ref的电压电平而没有阈值电压Vth损耗的传输门存取晶体管402、404。对于NMOS存取晶体管，当输入电压高于电源电压Vdd-Vthn时，发生阈值电压Vth损耗。类似地，对于PMOS存取晶体管，当输入电压低于Vthn时，发生阈值电压Vth损耗。因此，传输门存取晶体管402、404用于避免从GND到Vdd的电压范围的阈值损耗。在传统的VLSA 400中使用头开关PMOS晶体管406和脚开关NMOS晶体管408，以防止在感测放大器阶段信号(SAE，SAEB)被激活之前出现会影响数据输入电压Vsa_data和参考输入电压Vsa_ref的值的无效电流路径410。然而，传统的VLSA电路400不能有效地耦合到图3所示的NOC-CLSA的感测电路302，因为在参考输入电压Vsa_ref与数据输入电压Vsa_data之间在第一和第二感测阶段(SS1，SS2)可以发生电容耦合，如图4所示。
图5A是可以用作图3中的感测电路302以避免与VLSA的电容耦合问题的传统的电流锁存感测放大器(CLSA)500的示例。但是，如图5A所示，由于输入和补充输入晶体管MN4、MN3，CLSA 500是感测死区。当数据输入电压Vsa_data或参考输入电压Vsa_ref分别低于输入和补充输入晶体管MN4、MN3的阈值电压Vthn时，发生CLSA 500的感测死区，因为输入和补充输入晶体管MN4、MN3在数据输入电压Vsa_data或参考输入电压Vsa_ref低于阈值电压Vth时不导通。该死区如图5B所示，图5B是图5A中的CLSA 500的以毫伏(mV)为单位的偏移变化电压(σsa_os)的标准偏差的曲线图502，偏移变化电压(σsa_os)的标准偏差作为提供给输入和补充输入晶体管MN4、MN3作为参考输入电压Vsa_ref和数据输入电压Vsa_data的以伏特(V)为单位的输入电压的函数。
为了避免用作如图4所示的感测放大器的VLSA中的电容耦合的问题以及用作如图5A所示的感测放大器的CLSA中的感测死区的问题，图6中的NMOS偏移消除电流锁存感测放大器(NOC-CLSA)600可以用在图3中的感测系统300中。图3的感测电路302和电阻性存储器位单元306也在图6中示出，并且因此将不能重新描述。NOC-CLSA 600克服了图4中VLSA 400的电容耦合缺陷以及对输入晶体管偏移的敏感性。因此，NOC-CLSA 600可以用作图3中的感测系统300中的感测放大器314。
参考图6，NOC-CLSA 600在相应的四(4)个操作阶段期间响应于四个阶段信号P1、P2、P3、P4的序列。在作为预充电阶段的第一操作阶段P1，标记为P1的NOC-CLSA 600的节点被激励。在作为偏移消除阶段的第二操作阶段P2，标记为P2的NOC-CLSA 600的节点被激励。在作为电压捕获阶段的第三操作阶段P3，标记为P3的NOC-CLSA 600的节点被激励。在作为比较阶段的第四操作阶段P4，标记为P4的NOC-CLSA 600的节点被激励。当标记为P1的节点未被激励时，标记为的NOC-CLSA 600的节点被激励，当标记为P2的节点未被激励时，标记为/>的NOC-CLSA 600的节点被激励，当标记为P3的节点未被激励时，标记为/>的NOC-CLSA 600的节点被激励，并且当标记为P4的节点未被激励时，标记为/>的NOC-CLSA600的节点被激励。
继续参考图6，偏移电压主要由输入NMOS晶体管602、604确定。输入NMOS晶体管602、604耦合到锁存电路606，锁存电路606包括锁存NMOS晶体管608、610和锁存PMOS晶体管612、614。根据该示例，输入NMOS晶体管602、604不是锁存电路606的一部分，是选择性地耦合在锁存电路606与第一固定电压之间。例如，通过提供避免锁存电路606的输入路径，与图4中的VLSA 400相比，NOC-CLSA 600显著地减小了输入电容。第一固定电压在本文中描述为地节点(GND)；然而，本公开的各方面可以包括其中第一固定电压不一定是地节点(GND)的配置。如下面更详细地讨论的，NOC-CLSA 600在预充电操作阶段P1和偏移消除操作阶段P2期间消除输入NMOS晶体管602、604的阈值电压Vth失配。
用于NOC-CLSA 600的预充电操作阶段P1参考图7A来描述。在预充电阶段P1期间，输入NMOS晶体管602、604的相应栅极被预充电到第二固定电压。第二固定电压被描述为电源电压Vdd。来自NOC-CLSA 600的输出616提供存储在第一隔离感测电容器电路(Csc)618中的数据输入电压Vsa_data。
用于NOC-CLSA 600的偏移消除操作阶段P2参考图7B来描述。在偏移消除阶段P2期间，输入NMOS晶体管602、604的相应栅极从电源电压Vdd去耦合并且被放电到它们相应的阈值电压Vth。因此，消除了输入NMOS晶体管602、604的偏移。在偏移消除阶段P2期间，来自NOC-CLSA 600的输出616提供存储在第二隔离感测电容器电路Csc 620中的参考输入电压Vsa_ref。
用于NOC-CLSA 600的电压捕获操作阶段P3参考图7C来描述。在电压捕获阶段P3，数据输入电压Vsa_data从第一隔离感测电容器电路(Csc)618提供到第一感测放大器电容器电路(Csa)622以被存储。数据输入电压Vsa_data在第一输入NMOS晶体管602的栅极处被捕获。类似地，参考输入电压Vsa_ref从第二隔离感测电容器电路(Csc)620提供到第二感测放大器电容器电路(Csa)624以被存储。参考输入电压Vsa_ref在第二输入NMOS晶体管604的栅极处被捕获。因为确定输入NMOS晶体管602、604的驱动电流的过驱动电压(Vgs-Vth)不依赖于阈值电压Vth变化，所以实现了输入NMOS晶体管602、604的偏移消除，同时避免了感测死区。
用于NOC-CLSA 600的比较操作阶段P4参考图7D来描述。当数据输入电压Vsa_data在比较阶段(P4)大于参考输入电压Vsa_ref时，锁存电路606的第一输出节点(OUT)626耦合到电源电压Vdd，并且第二输出节点(OUTB)628耦合到地节点(GND)以提供表示电阻性存储器位单元306的第一存储状态的经放大的数据输出电压。当参考输入电压Vsa_ref在比较阶段(P4)高于数据输入电压Vsa_data时，第一输出节点(OUT)626耦合到地节点(GND)，并且第二输出节点(OUTB)628耦合到电源电压Vdd以提供表示电阻性存储器位单元306的与第一存储状态相反的第二存储状态的经放大的参考输出电压。
图8是示出作为感测电容器电路(Csc)618、620的宽度的函数的图6中的NOC-CLSA600中的感测放大器电容器电路(Csa)622、624的宽度的曲线图800。如图所示，用于感测电容器电路(Csc)618、620和感测放大器电容器电路(Csa)622、624的尺寸非常大(例如，WCSA＝20μm/LCSA＝0.2μm，WCSC＝10μm/LCSC＝0.2μm)以实现6-7mV的偏移变化电压(σsa_os)。这是因为，通过在感测电容器电路(Csc)618、620与感测放大器电容器电路(Csa)622、624之间使用电荷共享，将数据输入电压Vsa_data和参考输入电压Vsa_ref传送到输入NMOS晶体管602、604的栅极。因此，因为需要四(4)个大电容器(即，两(2)个感测电容器电路(Csc)618、620和两个(2)感测放大器电容器电路(Csa)622、624)，这导致用于在存储器系统(诸如图3中的MRAM 304)中提供图6中的NOC-CLSA 600的显著的布局面积开销。
在这方面，为了避免需要附加的电容器电路，诸如OCZS-SA中的两个(2)感测电容器电路(Csc)618、620，在图9中提供了备选的OCZS-SA 900。作为示例，OCZS-SA 900可以在集成电路(IC)901中提供，IC 901还可以包括存储器系统。如下面将更详细地描述的，OCZS-SA 900被配置为在电压捕获阶段接收数据输入电压Vsa_data和参考输入电压Vsa_ref之前，将输入和补充输入晶体管902、904的栅极(G)预充电到供电节点906上的电源电压Vdd。作为示例，输入和补充输入晶体管902、904可以是NMOS晶体管，如图所示。然后，在电压捕获阶段之前的放电阶段，在接收数据输入电压Vsa_data和参考输入电压Vsa_ref并且将其存储在耦合到输入和补充输入晶体管902、904的相应栅极(G)的感测放大器电容器(Csa)908、910中的同时，输入和补充输入晶体管902、904的栅极(G)从供电节点906放电到它们相应的输入和补充输入晶体管902、904的阈值电压Vth，以消除它们的偏移电压。以这种方式，避免了否则将由附加感测电容器电路消耗的附加布局面积。此外，OCZS-SA 900中用于分别存储数据输入电压Vsa_data和参考输入电压Vsa_ref的感测放大器电容器(Csa)908、910可以更小，从而引起OCZS-SA 900消耗甚至更少的布局面积，因为OCZS-SA 900仍然可以实现期望的偏移变化电压。在图10处开始描述OCZS-SA 900的阶段操作之前，首先参考图9描述OCZS-SA 900的组件和元件。
在这方面，OCZS-SA 900包括锁存电路912。锁存电路912包括被配置为在感测阶段期间接收数据输入电压Vsa_data的输入节点914。锁存电路912还包括被配置为在感测阶段期间接收参考输入电压Vsa_ref的补充输入节点916。锁存电路912被配置为响应于感测放大器阶段信号(SAE)922，基于基于数据输入电压Vsa_data和参考输入电压Vsa_ref的差分电压，在输出节点(OUT)918上生成经放大的数据输出电压Vout并且在补充输出节点(OUTB)920上生成经放大的补充输出电压Voutb，也如图9中的定时图924所示。在该示例中，锁存电路912包括第一反相器926，第一反相器926包括作为补充输出节点(OUTB)920的第一反相器输入节点928。第一反相器926被配置为将第一反相器输入节点928上的信号反相到补充输出节点(OUTB)920。锁存电路912还包括第二反相器930，第二反相器930包括第二反相器输入节点932和作为输出节点(OUT)918的输出节点。补充输出节点(OUTB)920耦合到第二反相器输入节点932，并且输出节点(OUT)918耦合到第一反相器输入节点928，使得第一反相器926和第二反相器928交叉耦合。第二反相器930被配置为将第二反相器输入节点932上的信号反相到输出节点(OUT)918。
继续参考图9，可以是如图所示的NMOS头开关晶体管的供电开关电路934耦合在供电节点906与锁存电路912之间，以向第一和第二反相器926、930提供电源电压Vdd。可以是如图所示的NMOS脚开关晶体管的参考开关电路936耦合在输入和补充输入晶体管902、904的源极(S)之间，输入和补充输入晶体管902、904的漏极(D)耦合到锁存电路912。供电开关电路934和参考开关电路936响应于感测放大器阶段信号(SAE)922而被使能，以引起锁存电路912锁存数据输入电压Vsa_data和参考输入电压Vsa_ref，并且基于指示电阻性存储器位单元306的所感测的存储状态的(OUTB)920，在输出节点(OUT)918上生成经放大的数据输出电压Vout并且在补充输出节点上生成经放大的补充输出电压Voutb。
继续参考图9，OCZS-SA 900还包括数据感测放大器电容器电路(Csa_data)938和参考感测放大器电容器电路(Csa_ref)940。数据感测放大器电容器电路(Csa_data)938被配置为在电压捕获阶段期间直接存储来自感测电路302的数据输入电压Vsa_data。参考感测放大器电容器电路(Csa_ref)被配置为在电压捕获阶段期间存储来自感测电路302的参考输入电压Vsa_ref。数据感测放大器电容器电路(Csa_data)938和参考感测放大器电容器电路(Csa_ref)940都可以包括电容器，电容器可以被提供作为晶体管，诸如所示的PMOS晶体管。以这种方式，来自感测电路302的数据输入电压Vsa_data和参考输入电压Vsa_ref可以被提供给输入和补充输入晶体管902、904。输入晶体管902包括耦合到数据感测放大器电容器电路(Csa_data)938的栅极(G)。输入晶体管902被配置为响应于感测放大器阶段信号(SAE)922，基于存储在数据感测放大器电容器电路(Csa_data)938中的数据输入电压Vsa_data来将输入节点914耦合到参考节点942。补充输入晶体管904包括耦合到参考感测放大器电容器电路(Csa_ref)940的栅极(G)。补充输入晶体管904被配置为响应于感测放大器阶段信号(SAE)922，基于存储在参考感测放大器电容器电路(Csa_ref)940中的参考输入电压Vsa_ref来将补充输入节点916耦合到参考节点942。
继续参考图9，OCZS-SA 900还包括耦合到输入晶体管902和补充输入晶体管904的参考开关电路936。参考开关电路936被配置为响应于放电阶段信号(P1)944，将输入晶体管902的栅极(G)处的电压调节到输入晶体管902的输入阈值电压Vth，并且将补充输入晶体管904的栅极(G)处的电压调节到补充输入晶体管904的补充输入阈值电压Vth，以消除输入晶体管902和补充输入晶体管904的偏移电压。OCZS-SA 900还包括耦合到数据感测放大器电容器电路(Csa_data)938的数据输入电路946，数据输入电路946可以是传输门。数据输入电路946被配置为响应于第一电压捕获阶段信号(P2)948，将数据输入电压Vsa_data直接传递到数据感测放大器电容器电路(Csa_data)938。OCZS-SA 900还包括耦合到参考感测放大器电容器电路(Csa_ref)940的参考输入电路950，参考输入电路950可以是传输门。参考输入电路950被配置为响应于第二电压捕获阶段信号(P4)952，将参考输入电压Vsa_ref直接传递到参考感测放大器电容器电路(Csa_ref)940。如下面将更详细地讨论的，参考输入电路950也被配置为响应于第一电压捕获阶段信号(P2)948，将数据输入电压Vsa_data直接传递到参考感测放大器电容器电路(Csa_ref)940。
继续参考图9，OCZS-SA 900还包括耦合到预充电电路954的预充电电路953，预充电电路954耦合到输入晶体管902的栅极(G)。预充电电路953可以被提供作为PMOS晶体管，如图9所示。预充电电路954可以以传输门的形式提供，如图9所示。预充电电路953被配置为响应于预充电阶段信号(PRE)956，将电源电压Vdd耦合到预充电电路954。预充电电路954被配置为响应于预充电阶段信号(PRE)956和放电阶段信号(P1)944，将输入晶体管902的栅极(G)预充电到供电节点906上的电源电压Vdd。OCZS-SA 900还包括耦合到补充预充电电路958的补充预充电电路957，补充预充电电路958耦合输入晶体管902的栅极(G)。补充预充电电路957可以被提供作为PMOS晶体管，如图9所示。补充预充电电路958可以以传输门的形式提供，如图9所示。补充预充电电路9537被配置为响应于预充电阶段信号(PRE)956，将电源电压Vdd耦合到补充预充电电路958。补充预充电电路958被配置为响应于预充电阶段信号(PRE)956和放电阶段信号(P1)944，将补充输入晶体管904的栅极(G)预充电到供电节点906上的电源电压Vdd。
如下面将更详细地讨论的，输入晶体管902和补充输入晶体管904的栅极(G)的预充电允许在感测期间将输入晶体管902和补充输入晶体管904置于激活状态，以避免零感测死区。如下面将更详细地讨论的，输入晶体管902和补充输入晶体管904的栅极(G)到电源电压Vdd的预充电也允许在放电阶段响应于放电阶段信号(P1)944而对输入晶体管902和补充输入晶体管904的栅极(G)处的电压放电，使得输入晶体管902和补充输入晶体管904的阈值电压Vth消除它们的偏移电压，同时仍然保持输入晶体管902和补充输入晶体管904处于激活状态以避免零感测死区。
继续参考图9，OCZS-SA 900还包括耦合在数据感测放大器电容器电路(Csa_data)938与地节点(GND)之间的放电电路960。放电电路960可以以NMOS晶体管的形式提供，如图9所示。放电电路960被配置为响应于预充电阶段信号(PRE)956和放电阶段信号(P1)944，将数据感测放大器电容器电路(Csa_data)938放电到地节点(GND)。类似地，OCZS-SA 900还包括耦合在参考感测放大器电容器电路(Csa_ref)940与地节点(GND)之间的补充放电电路962。补充放电电路962可以以NMOS晶体管的形式提供，如图9所示。补充放电电路962被配置为响应于预充电阶段信号(PRE)956和放电阶段信号(P1)944，将参考感测放大器电容器电路(Csa_ref)940放电到地节点(GND)。继续参考图9，OCZS-SA 900还包括耦合到输出节点(OUT)918的锁存放电电路964。锁存放电电路964可以被提供作为NMOS晶体管，如图所示。锁存放电电路964被配置为响应于预充电阶段信号(PRE)956和放电阶段信号(P1)944，将输出节点(OUT)918放电到地节点(GND)。OCZS-SA 900还包括耦合到补充输出节点(OUTB)920的补充锁存放电电路966。补充锁存放电电路966可以被提供作为NMOS晶体管，如图所示。补充锁存放电电路966被配置为响应于预充电阶段信号(PRE)956和放电阶段信号(P1)944，将输出节点(OUT)920放电到地节点(GND)。
继续参考图9，OCZS-SA 900还包括耦合到输出节点(OUT)918的锁存预充电电路970和耦合到补充输出节点(OUTL)920的补充锁存预充电电路972。锁存预充电电路970被配置为响应于第一电压捕获信号(P2)948、阶段信号(P3)968和第二电压捕获信号(P4)952，将输出节点(OUT)918预充电到电源电压Vdd。补充锁存预充电电路972被配置为响应于第一电压捕获信号(P2)948、阶段信号(P3)968和第二电压捕获信号(P4)952，将补充输出节点(OUTB)920预充电到电源电压Vdd。以这种方式，输出节点(OUT)918和补充输出节点(OUTB)920都响应于感测放大器阶段信号(SAE)922，在感测放大器阶段被预充电以准备锁存电路912以评估数据输入电压Vsa_data与参考输入电压Vsa_data之间的差分电压。继续参考图9，OCZS-SA 900响应于在对应的五(5)个操作阶段期间的五(5)个阶段信号的序列：预充电阶段信号(PRE)956、放电阶段信号(P1)944、第一电压捕获阶段信号(P2)948、阶段信号(P3)968、第二电压捕获阶段信号(P4)952和感测放大器阶段信号(SAE)922。然而，这五(5)个阶段可以针对相同的第一和第二感测阶段(SS1，SS2)执行，例如图6中的NOC-CLSA 600，使得在NOC-CLSA 600之上没有性能损失。在由预充电阶段信号(PRE)956指示的预充电阶段，标记为PRE的OCZS-SA 900的节点被激励。在由放电阶段信号(P1)944指示的放电阶段，标记为P1的OCZS-SA 900的节点被激励。在由第一电压捕获阶段信号(P2)948指示的第一电压捕获阶段，标记为P2的OCZS-SA 900的节点被激励。在由阶段信号(P3)968指示的阶段，标记为P3的OCZS-SA 900的节点被激励。在由第二电压捕获阶段信号(P4)952指示的第二电压捕获阶段，标记为P4的OCZS-SA 900的节点被激励。当标记为PRE的节点未被激励时，标记为的OCZS-SA 900的节点被激励。当标记为P1的节点未被激励时，标记为/>的OCZS-SA 900的节点被激励。当标记为P2的节点未被激励时，标记为/>的OCZS-SA 900的节点被激励。当标记为P3的节点未被激励时，标记为/>的OCZS-SA 900的节点被激励。当标记为P4的节点未被激励时，标记为/>的OCZS-SA 900的节点被激励。
图10是示出图9中的OCZS-SA 900的示例性操作过程1000的流程图。将结合图11A-图11D讨论图10中的过程1000。图11A-图11D示出了图9中的OCZS-SA 900的不同操作阶段，用于在数据和参考输入电压Vsa_data、Vsa_ref之间进行感测，作为直接存储到数据和参考感测放大器电容器(Csa_data，Csa_ref)中而不需要提供单独的感测放大器电容器的来自感测电路302的数据和参考输入电压Vsa_data、Vsa_ref的电阻性存储器位单元306的存储状态的指示。
在这方面，如图11A所示，在通过生成预充电阶段信号(PRE)956而控制的预充电阶段，预充电电路954和补充预充电电路958被激活，以将输入晶体管902和补充输入晶体管904的栅极(G)预充电到电源电压Vdd。预充电电路953和补充预充电电路957也响应于预充电阶段信号(PRE)956而被激活，以将电源电压Vdd耦合到预充电电路954和补充预充电电路958。然后，也如图11A所示，在通过生成放电阶段信号(P1)944而控制的下一放电阶段，输入晶体管902的栅极(G)被放电到输入晶体管902的输入阈值电压Vth1，并且补充输入晶体管904的栅极(G)被放电到补充输入晶体管904的补充输入阈值电压Vth2(图10中的框1002)。这响应于放电阶段信号(P1)944，消除了输入晶体管902和补充输入晶体管904的偏移电压。这还使得输入晶体管902和补充输入晶体管904保持激活以在稍后的感测阶段期间避免感测死区。
如图11B中接下来所示，在通过生成第一电压捕获阶段信号(P2)948而控制的第一电压捕获阶段，数据输入电路946和参考输入电路950被激活(图10中的框1004)。这使得所接收的数据输入电压Vsa_data直接存储在耦合到输入晶体管902的栅极(G)的数据感测放大器电容器电路(Csa_data)938中(图10中的框1004)。所接收的数据输入电压Vsa_data也直接存储在耦合到补充输入晶体管904的栅极(G)的参考感测放大器电容器电路(Csa_ref)940中，因为所接收的数据输入电压Vsa_data由感测电路302在第一感测阶段(SS1)期间生成。数据感测放大器电容器(Csa_data)938和参考感测放大器电容器(Csa_ref)940中存储的所接收的数据输入电压Vsa_data使得输入晶体管902和补充输入晶体管904的栅极(G)处的电压被调节(即，添加)到栅极(G)处的阈值电压(Vth1，Vth2)，以使输入晶体管902的栅极(G)处的电压为Vth1+Vsa_data并且补充输入晶体管904的栅极(G)处的电压为Vth2+Vsa_ref(图10中的框1006)。锁存电路912的输出节点(OUT)918和补充输出节点(OUTB)920被预充电到电源电压Vdd，以准备感测阶段(图10中的框1008)。
因此，因为输入晶体管902和补充输入晶体管904两者的栅极(G)处的电压高于其阈值电压(Vth1，Vth2)，所以不存在死区感测问题。然而，有必要稍后将所接收的参考输入电压Vsa_ref存储在参考感测放大器电容器电路(Csa_ref)940中，以提供给补充输入晶体管904的栅极(G)，以使得锁存电路912能够执行差分电压比较。
同样，响应于第一电压捕获阶段信号(P2)948的生成，锁存预充电电路970和补充锁存预充电电路972被激活以分别将输出节点(OUT)918和补充输出节点(OUTB)920预充电到电源电压Vdd。以这种方式，输出节点(OUT)918和补充输出节点(OUTB)920都响应于感测放大器阶段信号(SAE)922，被预充电以在感测放大器阶段准备锁存电路912以评估数据输入电压Vsa_data与参考输入电压Vsa_data之间的差分电压。
在这方面，在通过生成阶段信号(P3)968而控制的下一阶段，如图11C所示，OCZS-SA 900等待由感测电路302在第二感测阶段(SS2)生成并且接收参考输入电压Vsa_ref。锁存电路912的输出节点(OUT)918和补充输出节点(OUTB)920继续被预充电到电源电压Vdd以准备感测阶段。同样，响应于阶段信号(P3)968的生成，锁存预充电电路970和补充锁存预充电电路972继续被激活以分别将输出节点(OUT)918和补充输出节点(OUTB)920预充电到电源电压Vdd。
接下来，在通过生成第二电压捕获阶段信号(P4)952而控制的第二电压捕获阶段，如图11D所示，参考输入电路950被激活。这使得所接收的参考输入电压Vsa_ref直接存储在耦合到补充输入晶体管904的栅极(G)的参考感测放大器电容器电路(Csa_ref)940中(图10中的框1010)。在参考感测放大器电容器电路(Csa_ref)940中存储的所接收的参考输入电压Vsa_ref使得补充输入晶体管904的栅极(G)处的电压被调节(即，相加)到栅极(G)处的阈值电压Vth2，以使得补充输入晶体管902的栅极(G)处的电压为Vth2+Vsa_ref(图10中的框1012)。锁存电路912的输出节点(OUT)918和补充输出节点(OUTB)920继续被预充电到电源电压Vdd以准备感测阶段。同样，响应于第二电压捕获阶段信号(P4)952的生成，锁存预充电电路970和补充锁存预充电电路972继续被激活以分别将输出节点(OUT)918和补充输出节点(OUTB)920预充电到电源电压Vdd。
此后，在通过生成感测放大器阶段信号(SAE)922而控制的感测阶段，锁存电路912被配置为基于差分电压来在输出节点(OUT)918上生成经放大的数据输出电压(Vout)并且在补充输出节点(OUTB)920上生成经放大的补充输出电压(Voutb)(图10中的框1014)，差分电压基于数据输入电压Vsa_data和参考输入电压Vsa_ref的。输出节点(OUT)918上的经放大的数据输出电压(Vout)或补充输出节点(OUTB)920上的经放大的补充输出电压(VOUTB)中的任一个可以被提供给另一电路，以指示电阻性存储器位单元306的所感测的存储状态。
仅出于示例性比较的目的，图12A在图12B中的OCZS-SA 900旁边示出了图6中的NOC-CLSA 600。如图所示，NOC-CLSA 600包括未在OCZS-SA 900中提供的被隔离的感测电容器电路(Csc)618、620。锁存放电电路964和补充锁存放电电路966分别被提供并且耦合到输出节点(OUT)918和补充输出节点(OUTB)920，以在预充电阶段和放电阶段信号(P1)944期间将输出节点(OUT)918和补充输出节点(OUTB)920放电到地节点(GND)。然而，OCZS-SA 900的布局面积基本上小于NOC-CLSA 600的布局面积，如图13A和图13B所示。图13A示出了NOC-CLSA 600的示例性布局。图13B示出了OCZS-SA 900的示例性布局。在OCZS-SA 900中仅包括数据和参考感测放大器电容器(Csa_data，Csa_ref)908、910。此外，数据和参考感测放大器电容器(Csa_data，Csa_ref)908、910可以小于NOC-CLSA 600的布局中的数据和参考感测放大器电容器(Csa_data，Csa_ref)622、624。如图14中的曲线图1400中所示，图6中的NOC-CLSA 600和图9中的OCZS-SA 900的偏移变化的标准偏差是其中提供的相应感测放大器电容器的宽度的函数。
参考图14，线1402示出了对于给定宽度尺寸的数据和参考感测放大器电容器(Csa_data，Csa_ref)622、624的图6中的NOC-CLSA600的偏移变化的示例性标准偏差。线1404示出了对于给定宽度尺寸的数据和参考感测放大器电容器(Csa_data，Csa_ref)908、910的图9中的OCZS-SA 900的偏移变化的示例性标准偏差。例如，对于为一(1)微米(μm)的电容器宽度，输入节点914上的数据输入电压Vsa_data与补充输入节点916上的参考输入电压Vsa_ref之间的偏移电压变化可以相差大于约6-7毫伏(mV)。因此，如图14所示，NOC-CLSA600中的数据和参考感测放大器电容器(Csa_data，Csa_ref)622、624的电容器宽度可以是二十(20)μm，以实现与使用具有约为两(2)μm的宽度的数据和参考感测放大器电容器(Csa_data，Csa_ref)908、910在图9中的OCZS-SA 900中实现的相同的偏移电压变化。在这方面，作为示例，OCZS-SA 900中提供的数据和参考感测放大器电容器(Csa_data，Csa_ref)908、910的宽度可以各自设置在约一(1)到五(5)μm之间。作为另一示例，输入节点914上的数据输入电压Vsa_data与补充输入节点916上的参考输入电压Vsa_ref之间的偏移电压变化可以为约四(4)到九(9)毫伏(mV)。
图15是用于感测电阻性存储器位单元306的存储状态的示例性感测系统300'，其中感测系统300'包括如美国专利No.9,165,630中提供的偏移消除(OC)双级(DS)(OCDS)感测电路(SC)(OCDS-SC)302'，以向OCZS-SA 900提供表示电阻性存储器位单元306的存储状态的数据和参考输入电压Vsa_data、Vsa_ref。如图15所示，OCDS-SC302'包括数据电流路径1502和参考电流路径1504。数据电流路径1502包括耦合到电阻性存储器位单元306的数据电阻性存储器元件Rdata的数据路径退化PMOS(PDd)、数据路径负载PMOS(PLd)、数据路径第一阶段切换晶体管1506和数据路径钳位NMOS(NCd)。感测电路输出节点1508位于数据路径负载PMOS(PLd)与数据路径钳位NMOS之间(NCD)。参考电流路径1504包括耦合到电阻性存储器位单元306的参考电阻性存储器元件Rref的参考路径退化PMOS(PDr)、参考路径负载PMOS(PLr)、参考路径第一级切换晶体管1510和参考路径钳位NMOS(NCr)。
可调负载PMOS栅极节点1512位于参考路径负载PMOS(PLr)与参考路径钳位NMOS(NCr)之间。可调负载PMOS栅极节点1512耦合到数据路径负载PMOS(PLd)的栅极(G)和参考路径负载PMOS(PLr)的栅极(G)。均衡晶体管1514耦合在感测电路输出节点1516与可调负载PMOS栅极节点1512之间。数据路径第二级切换晶体管1518耦合在数据路径钳位NMOS(NCd)与参考电阻性存储器元件Rref之间。参考路径第二级切换晶体管1520耦合在参考路径钳位NMOS(NCr)与数据电阻性存储器元件Rdata之间。
在OCDS-SC 302'的第一操作阶段，第一级使能信号(SS1)打开，并且第二级使能信号(SS2)关闭。第一级使能信号(SS1)导通数据路径第一级切换晶体管1506和参考路径第一级切换晶体管1510。在第一操作阶段的早期，到均衡晶体管1514的均衡信号(EQ)变为高。通过均衡感测电路输出节点1516处的输出(VOUT_SC)和可调负载PMOS栅极节点1512处的负载PMOS栅极电压(VG_load)来快速对数据电流路径1502充电。这种均衡引起感测速度的提高。在第一操作阶段的后期，均衡信号(EQ)变为低，这使感测电路输出节点1516和可调负载PMOS栅极节点1512去耦合。因此，在第一操作阶段期间，基于Rref生成VG_load_1st，并且VSA_data是通过使用Rdata和VG_load_1st生成。
在OCDS-SC 302'的第二操作阶段，第一级使能信号(SS1)关闭，并且第二级使能信号(SS2)打开。第二级使能信号(SS2)导通数据路径第二级切换晶体管1518和参考路径第二级切换晶体管1520。在第二操作阶段的早期，均衡信号(EQ)变为高，因此VOUT_SC复位到VG_load。这种均衡引起感测速度的提高。在第二操作阶段的后期，均衡信号(EQ)变为低，这将感测电路输出节点1516与可调负载PMOS栅极节点1512去耦合。因此，在第二操作阶段期间，基于Rdata生成VG_load_2nd，并且基于Rref和VG_load_2nd生成VSA_REF。
OCDS-SC 302'在同一节点(即，感测电路输出节点1516)处生成数据输入电压Vsa_data和参考输入电压Vsa_ref。这提供了偏移消除，改善了工艺变化的容限。根据另一示例，可调负载PMOS栅极电压VG_load_1st和VG_load_2nd提供双倍的感测裕度。
被配置为将来自感测电路的数据输入电压和参考输入电压直接存储到感测放大器电容器中而不需要提供单独的感测放大器电容器(包括但不限于图9中的OCZS-SA 900)的OCZS-SA被提供或集成到任何基于处理器的设备中。非限制性地，示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板电脑、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、显示器、计算机显示器、电视、调谐器、收音机、卫星广播设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。
在这方面，图16示出了基于处理器的系统1600的示例，其可以包括感测系统1602，感测系统1602包括OCZS-SA 1604(包括但不限于图9中的OCZS-SA 900)，OCZS-SA 1604被配置为将来自感测电路的数据输入电压和参考输入电压直接存储到感测放大器电容器中，不需要提供单独的感测放大器电容器。OCZS-SA 1604可以在基于处理器的系统1600中的任何组件中提供。在该示例中，基于处理器的系统1600包括CPU 1606，CPU 1606包括一个或多个处理器1608(1)-1608(N)。CPU 1606可以具有由CPU 1608(1)-1608(N)可访问以用于快速访问临时存储的数据的共享高速缓冲存储器1610。作为一个示例，具有OCZS-SA 1604的感测系统1602可以被包括在高速缓冲存储器1610中用于感测高速缓冲存储器1610中的存储器位单元的存储状态。
CPU 1606耦合到系统总线1612，并且可以相互耦合基于处理器的系统1600中包括的主设备和从设备。众所周知，CPU 1606由通过系统总线1612交换地址、控制和数据信息来与这些其他设备通信。尽管未在图16中示出，但是可以提供多个系统总线1612，其中每个系统总线1612构成不同的结构。例如，CPU 1606可以将总线事务请求传送到作为从设备的示例的存储器系统1614。存储器系统1614可以包括控制对存储器阵列1618的访问的存储器控制器1616。存储器阵列1618可以包括电阻性存储器位单元1620和感测系统1602，感测系统1602包括用于感测存储器阵列1618中的存储器位单元的存储状态的OCZS-SA 1604。因此，存储器系统1614可以是MRAM的示例。
其他主设备和从设备可以连接到系统总线1612。如图16所示，这些设备可以包括存储器系统1614、一个或多个输入设备1622、一个或多个输出设备1624、一个或多个网络接口设备1626和一个或多个显示控制器1628。(多个)输入设备1622可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备1624可以包括任何类型的输出设备，包括但不限于音频、视频、其他可视指示符等。网络接口设备1626可以是被配置为允许与网络1630进行数据交换的任何设备。网络1630可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和互联网。网络接口设备1626可以被配置为支持期望的任何类型的通信协议。
CPU 1606还可以被配置为通过系统总线1612访问显示控制器1628以控制发送到一个或多个显示器1632的信息。(多个)显示控制器1628向(多个)显示器1632发送信息以经由一个或多个视频处理器1634进行显示，视频处理器1634将要显示的信息处理成适合于(多个)显示器1632的格式。(多个)显示器1632可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。处理器可以是微处理器，但是在备选方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置。
本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在备选方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在备选方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
还应当注意，描述在本文中的任何示例性方面中描述的操作步骤以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、比特、符号和芯片可以用电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。
提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本发明不旨在限于本文中描述的示例和设计，是与符合本文中公开的原理和新颖特征相一致的最宽范围。

Claims (15)

1.一种用于感测电路的感测放大器，包括：
锁存电路，包括输入节点、补充输入节点、输出节点和补充输出节点；
数据感测放大器电容器电路；
参考感测放大器电容器电路；
数据输入电路，将所述数据感测放大器电容器电路耦合到所述感测电路；
参考输入电路，将所述参考感测放大器电容器电路耦合到所述感测电路；
输入晶体管，包括被耦合到所述数据感测放大器电容器电路的栅极；
补充输入晶体管，包括被耦合到所述参考感测放大器电容器电路的栅极；
参考开关电路，被耦合到所述输入晶体管和所述补充输入晶体管；
其中所述感测放大器被配置为使得：
所述输入晶体管的所述栅极被放电至所述输入晶体管的输入阈值电压，并且补充输入晶体管的所述栅极被放电至所述补充输入晶体管的补充输入阈值电压，以响应于放电阶段信号消除所述输入晶体管和所述补充输入晶体管的偏移电压；然后，所述数据感测放大器电容器电路存储所述输入阈值电压；以及
所述参考感测放大器电容器电路存储所述补充输入阈值电压；
所述数据输入电路响应于第一电压捕获阶段信号将数据输入电压施加到所述数据感测放大器电容器电路的第一电极，并且所述参考输入电路响应于所述第一电压捕获阶段信号将所述数据输入电压施加到所述参考感测放大器电容器电路的第一电极；
响应于所述第一电压捕获阶段信号，所述输入晶体管的所述栅极处的电压被调节为所述输入阈值电压加上所述数据输入电压，并且响应于所述第一电压捕获阶段信号，所述补充输入晶体管的所述栅极处的电压被调节为所述补充输入阈值电压加上所述数据输入电压；
响应于所述第一电压捕获阶段信号，所述锁存电路的所述输出节点和所述补充输出节点被预充电至供电节点处的电源电压；
响应于第二电压捕获阶段信号，所述参考输入电路将参考输入电压施加到所述参考感测放大器电容器电路的所述第一电极；
响应于所述第二电压捕获阶段信号，所述补充输入晶体管的所述栅极处的电压被调节为所述补充输入阈值电压加上所述参考输入电压；以及
基于所述数据输入电压与所述输入阈值电压之和并且基于所述参考输入电压与所述补充输入阈值电压之和，所述锁存电路基于所述输入晶体管和所述补充输入晶体管的所述栅极处的所述电压之间的差分电压而在所述输出节点上生成经放大的数据输出电压，并在所述补充输出节点上生成经放大的补充输出电压。
2.根据权利要求1所述的感测放大器，其中在所述数据输入电路与所述数据感测放大器电容器电路之间没有附加电容器被耦合，并且在所述参考输入电路与所述参考感测放大器电容器电路之间没有附加电容器被耦合。
3.根据权利要求1所述的感测放大器，被配置为在所述第一电压捕获阶段信号之后接收所述第二电压捕获阶段信号。
4.根据权利要求1所述的感测放大器，还包括：
锁存放电电路，被耦合到所述输出节点，所述锁存放电电路被配置为响应于预充电阶段信号和所述放电阶段信号，将所述输出节点放电到地节点；以及
补充锁存放电电路，被耦合到所述补充输出节点，所述补充锁存放电电路被配置为响应于所述预充电阶段信号和所述放电阶段信号，将所述补充输出节点放电到所述地节点。
5.一种感测数据输入电压和参考输入电压的差分电压的方法，包括：
响应于放电阶段信号，将输入晶体管的栅极放电到所述输入晶体管的输入阈值电压、并且将补充输入晶体管的栅极放电到所述补充输入晶体管的补充输入阈值电压，以消除所述输入晶体管和所述补充输入晶体管的偏移电压；
将所述输入阈值电压存储在耦合到所述输入晶体管的所述栅极的数据感测放大器电容器中，并将所述补充输入阈值电压存储在耦合到所述补充输入晶体管的所述栅极的参考感测放大器电容器中；
响应于第一电压捕获阶段信号，将所述数据输入电压施加到所述数据感测放大器电容器的第一电极并施加到所述参考感测放大器电容器的第一电极；
响应于第一电压捕获阶段信号，将所述输入晶体管的所述栅极处的电压调节到所述输入阈值电压加上所述数据输入电压，并且响应于第一电压捕获阶段信号，将所述补充输入晶体管的所述栅极处的电压调节到所述补充输入阈值电压加上所述数据输入电压；
响应于所述第一电压捕获阶段信号，将锁存电路的输出节点和补充输出节点预充电到供电节点处的电源电压；
响应于第二电压捕获阶段信号，将所接收的参考输入电压施加到在所述参考感测放大器电容器的所述第一电极；
响应于所述第二电压捕获阶段信号，将所述补充输入晶体管的所述栅极处的电压调节到所述补充输入阈值电压加上所述参考输入电压；以及
基于所述数据输入电压与所述输入阈值电压之和并且基于所述参考输入电压与所述补充输入阈值电压之和，基于所述输入晶体管和所述补充输入晶体管的所述栅极处的所述电压之间的差分电压来在所述输出节点上生成经放大的数据输出电压并且在所述补充输出节点上生成经放大的补充输出电压。
6.根据权利要求5所述的方法，还包括不将所述数据输入电压和所述参考输入电压存储在另一电容器电路中。
7.根据权利要求5所述的方法，包括在接收到所述第一电压捕获阶段信号之后接收所述第二电压捕获阶段信号。
8.根据权利要求5所述的方法，还包括响应于预充电阶段信号，将所述输入晶体管的所述栅极和所述补充输入晶体管的所述栅极预充电到来自所述供电节点的所述电源电压。
9.根据权利要求5所述的方法，还包括响应于感测放大器阶段信号，将所述锁存电路的所述输出节点和所述补充输出节点预充电到所述供电节点处的所述电源电压。
10.根据权利要求8所述的方法，还包括：
响应于所述预充电阶段信号和所述放电阶段信号，将所述数据感测放大器电容器放电到地节点；以及
响应于所述预充电阶段信号和所述放电阶段信号，将所述参考感测放大器电容器放电到所述地节点。
11.根据权利要求8所述的方法，还包括：
响应于所述预充电阶段信号和所述放电阶段信号，将所述输出节点放电到参考节点；以及
响应于所述预充电阶段信号和所述放电阶段信号，将所述补充输出节点放电到所述参考节点。
12.根据权利要求8所述的方法，还包括：
响应于所述第一电压捕获信号和所述第二电压捕获信号，将所述输出节点预充电到所述电源电压；以及
响应于所述第一电压捕获信号和所述第二电压捕获信号，将所述补充输出节点预充电到所述电源电压。
13.根据权利要求5所述的方法，还包括响应于感测放大器阶段信号，将所述电源电压耦合到所述锁存电路并且将所述输入晶体管和所述补充输入晶体管耦合到参考节点。
14.一种电阻性存储器感测系统，包括：
根据权利要求1所述的感测放大器；
存储器阵列，包括多个电阻性存储器位单元，所述多个电阻性存储器位单元中的每个电阻性存储器位单元包括数据电阻性存储器元件和参考电阻性存储器元件，所述多个电阻性存储器位单元中的每个电阻性存储器位单元的存储状态基于所述数据电阻性存储器元件与所述参考电阻性存储器元件之间的差分电阻；
所述感测电路，被耦合到所述存储器阵列，所述感测电路被配置为：
响应于读取操作，在所述多个电阻性存储器位单元中选择电阻性存储器位单元；
基于所选择的电阻性存储器位单元的所述数据电阻性存储器元件的电阻，来生成所述数据输入电压；以及
基于所选择的电阻性存储器位单元的所述参考电阻性存储器元件的电阻，来生成所述参考输入电压。
15.根据权利要求14所述的电阻性存储器感测系统，其中所述多个电阻性存储器位单元中的每个位单元包括所述数据电阻性存储器元件和所述参考电阻性存储器元件，所述数据电阻性存储器元件包括数据磁隧道结MTJ器件，并且所述参考电阻性存储器元件包括参考MTJ器件。
CN201780058407.1A 2016-09-23 2017-09-18 Mos晶体管偏移消除差分电流锁存感测放大器 Active CN111316358B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/274,034 2016-09-23
US15/274,034 US9852783B1 (en) 2016-09-23 2016-09-23 Metal-oxide semiconductor (MOS) transistor offset-cancelling (OC), zero-sensing (ZS) dead zone, current-latched sense amplifiers (SAs) (CLSAs) (OCZS-SAs) for sensing differential voltages
PCT/US2017/052068 WO2018057460A1 (en) 2016-09-23 2017-09-18 Mos transistor offset-cancelling differential current-latched sense amplifier

Publications (2)

Publication Number Publication Date
CN111316358A CN111316358A (zh) 2020-06-19
CN111316358B true CN111316358B (zh) 2023-09-22

Family

ID=59969283

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780058407.1A Active CN111316358B (zh) 2016-09-23 2017-09-18 Mos晶体管偏移消除差分电流锁存感测放大器

Country Status (7)

Country Link
US (1) US9852783B1 (zh)
EP (1) EP3516654B1 (zh)
KR (1) KR102511912B1 (zh)
CN (1) CN111316358B (zh)
AU (2) AU2017332696A1 (zh)
BR (1) BR112019005755B1 (zh)
WO (1) WO2018057460A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US10535413B2 (en) * 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US9997239B1 (en) * 2017-05-02 2018-06-12 Everspin Technologies, Inc. Word line overdrive in memory and method therefor
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US11309005B2 (en) * 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction
US10726917B1 (en) * 2019-01-23 2020-07-28 Micron Technology, Inc. Techniques for read operations
US10658022B1 (en) 2019-02-13 2020-05-19 International Business Machines Corporation High gain sense amplifier with offset cancellation for magnetoresistive random access memory
US11910723B2 (en) * 2019-10-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with electrically parallel source lines
KR102239742B1 (ko) * 2020-03-02 2021-04-12 인천대학교 산학협력단 읽기 오류의 제거가 가능한 비휘발성 플립플롭의 데이터 복원 모드에서의 동작 방법
US11353909B2 (en) * 2020-03-27 2022-06-07 Synaptics Incorporated Operational amplifier, integrated circuit, and method for operating the same
US11087800B1 (en) * 2020-04-10 2021-08-10 Sandisk Technologies Llc Sense amplifier architecture providing small swing voltage sensing
US11018687B1 (en) * 2020-05-13 2021-05-25 Qualcomm Incorporated Power-efficient compute-in-memory analog-to-digital converters
CN113160859B (zh) * 2021-03-31 2021-12-14 珠海博雅科技有限公司 灵敏放大器及存储器
CN113419200B (zh) * 2021-07-09 2022-05-10 福州大学 探测Bi2Te3表面态六角翘曲的电流诱导自旋极化的方法
KR102652188B1 (ko) * 2023-09-08 2024-03-28 연세대학교 산학협력단 전류 래치 센스 앰프 및 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072244B1 (en) * 2010-08-31 2011-12-06 National Tsing Hua University Current sensing amplifier and method thereof
CN102547151A (zh) * 2010-11-29 2012-07-04 三星电子株式会社 偏移消除电路、采样电路以及图像传感器
WO2015123069A1 (en) * 2014-02-12 2015-08-20 Qualcomm Incorporated Nmos-offset canceling current-latched sense amplifier
CN105393308A (zh) * 2013-07-22 2016-03-09 高通股份有限公司 使用在锁存器中存储的测试码的感测放大器偏移电压减小
CN105745716A (zh) * 2013-08-30 2016-07-06 高通股份有限公司 偏移消除双阶段感测电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2885597B2 (ja) * 1993-03-10 1999-04-26 株式会社東芝 半導体メモリ
US6396733B1 (en) 2000-07-17 2002-05-28 Micron Technology, Inc. Magneto-resistive memory having sense amplifier with offset control
US6803794B2 (en) 2003-02-26 2004-10-12 Raytheon Company Differential capacitance sense amplifier
US7649559B2 (en) * 2006-08-30 2010-01-19 Aptina Imaging Corporation Amplifier offset cancellation devices, systems, and methods
US8233342B2 (en) * 2008-03-14 2012-07-31 International Business Machines Corporation Apparatus and method for implementing write assist for static random access memory arrays
JP5412639B2 (ja) * 2008-10-31 2014-02-12 国立大学法人東京工業大学 比較器及びアナログデジタル変換器
US8521500B2 (en) * 2010-08-24 2013-08-27 International Business Machines Corporation Method and device for measuring integrated circuit power supply noise and calibration of power supply noise analysis models
US9384792B2 (en) * 2014-04-09 2016-07-05 Globalfoundries Inc. Offset-cancelling self-reference STT-MRAM sense amplifier
US20150341023A1 (en) * 2014-05-22 2015-11-26 Spansion Llc Methods, Circuits, Devices and Systems for Comparing Signals
US9711206B2 (en) * 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9691462B2 (en) * 2014-09-27 2017-06-27 Qualcomm Incorporated Latch offset cancelation for magnetoresistive random access memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072244B1 (en) * 2010-08-31 2011-12-06 National Tsing Hua University Current sensing amplifier and method thereof
CN102547151A (zh) * 2010-11-29 2012-07-04 三星电子株式会社 偏移消除电路、采样电路以及图像传感器
CN105393308A (zh) * 2013-07-22 2016-03-09 高通股份有限公司 使用在锁存器中存储的测试码的感测放大器偏移电压减小
CN105745716A (zh) * 2013-08-30 2016-07-06 高通股份有限公司 偏移消除双阶段感测电路
WO2015123069A1 (en) * 2014-02-12 2015-08-20 Qualcomm Incorporated Nmos-offset canceling current-latched sense amplifier

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
M.B. Leslie,R.J. Baker.Noise-shaping sense amplifier for MRAM cross-point arrays.《 IEEE Journal of Solid-State Circuits》.2006,第41卷(第3期),第699-704页. *
张丽.磁隧道结模型及自旋转移力矩磁随机存储器设计技术研究.《中国博士学位论文全文数据库 (信息科技辑)》.2015,(第01期),第I137-7页. *

Also Published As

Publication number Publication date
KR102511912B1 (ko) 2023-03-17
AU2017332696A1 (en) 2019-03-07
CN111316358A (zh) 2020-06-19
BR112019005755B1 (pt) 2024-02-06
WO2018057460A1 (en) 2018-03-29
EP3516654B1 (en) 2020-10-21
AU2022209322A1 (en) 2022-09-01
KR20190053854A (ko) 2019-05-20
US9852783B1 (en) 2017-12-26
BR112019005755A2 (pt) 2019-06-11
EP3516654A1 (en) 2019-07-31

Similar Documents

Publication Publication Date Title
CN111316358B (zh) Mos晶体管偏移消除差分电流锁存感测放大器
US10224368B2 (en) Voltage-switched magneto-resistive random access memory (MRAM) employing separate read operation circuit paths from a shared spin torque write operation circuit path
TWI699765B (zh) 用於記憶體裝置的升壓產生器與電壓產生器
US10157655B2 (en) Memory device
US9728259B1 (en) Non-volatile (NV)-content addressable memory (CAM) (NV-CAM) cells employing differential magnetic tunnel junction (MTJ) sensing for increased sense margin
EP3039684B1 (en) Offset canceling dual stage sensing circuit
US9984730B2 (en) Negative supply rail positive boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods
US10431277B2 (en) Memory device
TW201711030A (zh) 具有非揮發性保存性的鐵電式記憶胞
US9583171B2 (en) Write driver circuits for resistive random access memory (RAM) arrays
US9672885B2 (en) MRAM word line power control scheme
RU2681344C1 (ru) Полупроводниковое запоминающее устройство
JP7173594B2 (ja) 抵抗変化型素子を備えた記憶回路及びセンスアンプ
US9502106B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
US10192603B2 (en) Method for controlling a semiconductor memory device
US9496314B1 (en) Shared source line magnetic tunnel junction (MTJ) bit cells employing uniform MTJ connection patterns for reduced area
JP2004220759A (ja) 半導体記憶装置
CN107851451A (zh) 阻变型存储器
US9773538B2 (en) Nonvolatile semiconductor memory
US20230402080A1 (en) Semiconductor device
JP2010186559A (ja) 薄膜磁性体記憶装置
KR20120118783A (ko) 센스 앰프

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant