JP7173594B2 - 抵抗変化型素子を備えた記憶回路及びセンスアンプ - Google Patents

抵抗変化型素子を備えた記憶回路及びセンスアンプ Download PDF

Info

Publication number
JP7173594B2
JP7173594B2 JP2019558314A JP2019558314A JP7173594B2 JP 7173594 B2 JP7173594 B2 JP 7173594B2 JP 2019558314 A JP2019558314 A JP 2019558314A JP 2019558314 A JP2019558314 A JP 2019558314A JP 7173594 B2 JP7173594 B2 JP 7173594B2
Authority
JP
Japan
Prior art keywords
circuit
voltage
resistance
data
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019558314A
Other languages
English (en)
Other versions
JPWO2019112068A1 (ja
Inventor
洋紀 小池
哲郎 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Publication of JPWO2019112068A1 publication Critical patent/JPWO2019112068A1/ja
Application granted granted Critical
Publication of JP7173594B2 publication Critical patent/JP7173594B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Description

この発明は、抵抗変化型素子をメモリセルとして備える記憶回路と、センスアンプと、に関する。
抵抗変化型素子から構成されるメモリセルから記憶データを読み出す場合、メモリセルに記憶されたデータに応じてビット線の電圧を変化させ、これを基準電圧と比較して、記憶データを判別する。
このため、基準電圧を生成する回路の構成及び動作が重要となる。このような観点から、リファレンス回路を備える抵抗変化型素子をメモリセルとする記憶回路が多数提案されている。
例えば、特許文献１は、抵抗変化型のメモリセルと、メモリセルの抵抗値をデータ電圧に変換する回路と、低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、リファレンス回路の抵抗値を基準電圧に変換する回路と、データ電圧と基準電圧との差を増幅及びラッチすることにより、読み出したデータを判別するセンスアンプと、から構成された記憶回路、を開示する。
国際公開第２０１６／１８６０８６号 国際公開第２０１５／０８３７５４号
特許文献１に開示されたリファレンス回路の構成では、メモリセルの複数の行に１行のリファレンスセルの行が配置されている。このため、読み出し対象のメモリセルが属す行毎に、信号のセンスアンプのまでの伝達距離が異なり、読み出し時間に差が生じてしまう。換言すると、メモリセルからセンスアンプまでの読み出し信号の伝達時間は、行毎に異なる。このため、読み出し速度は、センスアンプから最も遠い行のメモリセルからの長い読み出し時間に律速されてしまう。
このため、特許文献１に開示された記憶装置は、読み出し速度の高速化の観点においては、改善の余地がある。
また、読み出し速度の高速化のためには、センスアンプ自体の高速化も必要となるが、特許文献１には、センスアンプ自体の高速化については触れられていない。また、特許文献２の図１３には、ビット線及びリファレンス線をドレインで受ける構成を持つセンスアンプが開示されている。しかし、このような回路構成では、ビット線、リファレンスビット線上の全ての抵抗及び容量がラッチ回路の負荷となってしまう。このため、負荷の駆動に時間がかかってしまい、センスアップの動作が遅い。
本発明は、こうした実情に鑑みてなされたものであり、高速読み出しが可能な、抵抗変化型素子を備えた記憶回路を提供することを目的とする。
また、本発明は、高速動作可能なセンスアンプを提供することを目的とする。
上記目的を達成するために、本発明の第１の観点に係る記憶回路は、
抵抗変化型素子から構成され、ｍ行ｎ列（ｍとｎは自然数、ｍとｎの少なくとも一方は２以上）にマトリクス状に配列されたメモリセルと、
前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記メモリセルを構成する抵抗変化型素子と同一構成で、低抵抗に設定された抵抗変化型素子と固定抵抗との直列回路から構成され、ｍ行１列に配列されたリファレンス回路と、
前記抵抗電圧変換回路と同一の構成を有し、前記リファレンス回路の抵抗値を基準電圧に変換する基準電圧変換回路と、
各列に配置され、対応する列の抵抗電圧変換回路から出力された前記データ電圧と前記基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される。
上記目的を達成するために、本発明の第２の観点に係るセンスアンプは、
抵抗変化型素子から構成されたメモリセルと、前記メモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、前記データ電圧のレベルを判定するための基準電圧を生成するリファレンス回路と、を備える記憶回路の前記メモリセルに記憶されたデータを読み出すためのセンスアンプであって、
前記記憶回路から出力される前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のＭＯＳトランジスタと、
前記ＭＯＳトランジスタの電流路に接続され、ＣＭＯＳ回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするＣＭＯＳラッチと、
を備える。
本発明の記憶回路は、センスアンプを列毎に備える。このため、高速な読み出し動作が可能となる。
また、本発明のセンスアンプは、データ電圧と基準電圧をゲートに受ける一対の同一導電型のＭＯＳトランジスタと、データ電圧と基準電圧との差を増幅してラッチするＣＭＯＳラッチを備える。これにより、高速な読み出しが可能となる。
本発明の実施の形態に係る記憶回路のブロック図である。 （ａ）は磁気トンネル接合（ＭＴＪ）素子の構成を示した図であり、（ｂ）は高抵抗状態の磁気トンネル接合（ＭＴＪ）素子の構成を示した図であり、（ｃ）は低抵抗状態のＭＴＪ素子の構成を示した図である。 図１に示したリファレンスセルの構成を示す図である。 （ａ）～（ｇ）は、図１に示す記憶回路の読み出し動作を説明するためのタイミングチャートである。 図１に示すＲＷ回路に含まれているセンスアンプの回路図である。 図１に示すＲＷ回路に含まれている書き込み回路の回路図である。 図６に示すレベルシフト回路の回路図である。 図６に示すビット線ドライバの回路図である。 図６に示すソース線ドライバの回路図である。 （ａ）～（ｅ）は、図５に示すセンスアンプの動作を説明するためのタイミングチャートである。 センスアンプの動作電流を説明するためのタイミングチャートである。 （ａ）、（ｂ）は、センスアンプの動作速度を説明するためのタイミングチャートであり、（ａ）は、ドレインにビット線が接続されたセンスアンプの例、（ｂ）は、実施形態のセンスアンプの例である。 （ａ）は、増幅加速回路を備えないセンスアンプの構成例を示す回路図、（ｂ）は、（ａ）に示すセンスアップの読み出し動作のタイミングチャート、（ｃ）は、実施形態のセンスアンプのタイミングチャートである。 （ａ）～（ｅ）は、センスアンプの動作の変形例を説明するためのタイミングチャートである。 （ａ）、（ｂ）は、変形例に係るセンスアンプの回路図である。 （ａ）～（ｃ）は、他の変形例に係るセンスアンプの回路図である。 図１６（ａ）～（ｃ）に示すセンスアンプの動作を説明するためのタイミングチャートである。 変形例に係るセンスアンプの回路図である。 変形例に係る記憶回路の回路構成を説明するための図である。
以下、図面を参照して本発明の実施の形態に係る記憶回路を説明する。
図１に示すように、本実施の形態に係る記憶回路１１は、メモリセルアレー２１と、リファレンスセルアレー２２と、ＲＷ回路アレー２３と、ローデコーダ３１と、コラムデコーダ３２と、リード／ライトコントローラ３３とを有する。
メモリセルアレー２１は、ｍ行ｎ列のマトリクス状に配列されたメモリセルＭＣij（ｉ＝１～ｍ、ｊ＝１～ｎ）から構成されている。ｍとｎはそれぞれ、自然数である。
リファレンスセルアレー（リファレンス回路）２２は、メモリセルアレー２１に隣接して配置されている。リファレンスセルアレー２２は、ｍ行１列のマトリクス状に配列されたリファレンスセルＲＣi（i＝１～ｍ）と共通の固定抵抗ＦＲとから構成される。
メモリセルＭＣijとリファレンスセルＲＣiは、抵抗変化型素子の一例であるＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子から構成されている。メモリセルＭＣijとリファレンスセルＲＣiは互いに同一の構成と特性を有する。その詳細は図２を参照して後述する。
第ｉ行のメモリセルＭＣijとリファレンスセルＲＣiの、半導体基板上の行方向の位置は互いに等しく設定されている。
ＲＷ回路アレー２３は、１行ｎ列に配列されたＲＷ回路２３j（ｊ＝１～ｎ）から構成されている。各ＲＷ回路２３jは、リード機能とライト機能、即ち、ｉ）リード動作時に、同一列のメモリセルＭＣijの記憶データを読み出すセンスアンプ機能と、読み出したデータを元のメモリセルに書き戻す（ライトバックする）機能と、ii）ライト動作時に、同一列のメモリセルＭＣijに書き込みデータを書き込む機能とを兼ね備える。ＲＷ回路２３jの詳細は後述する。なお、以下の説明で、ＲＷ回路２３jを総称して、ＲＷ回路２３と呼ぶことがある。
各メモリセルＭＣijの一端には、選択トランジスタＳＴijの電流路（ソース・ドレインパス）の一端が接続されている。また、各リファレンスセルＲＣiの一端には、選択トランジスタＡＴiの電流路の一端が接続されている。
選択トランジスタＳＴijと選択トランジスタＡＴiとは、それぞれ、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor field-effect）トランジスタ（以下、ＮＭＯＳトランジスタ）から構成され、そのドレインがメモリセルＭＣij又はリファレンスセルＲＣiの一端に接続されている。
第ｊ列のメモリセルＭijの他端は、第ｊ列に配置されたビット線ＢＬjに共通に接続されている。第ｊ列のビット線ＢＬjの一端は第ｊ列のＲＷ回路２３jのビット線端子ＴＢに接続されている。
リファレンスセルＲＣiの他端は、リファレンスビット線ＢＬRに共通に接続されている。リファレンスビット線ＢＬRの一端はＲＷ回路２３1～２３nのリファレンスビット線端子ＴＲに共通に接続されている。
また、リファレンスビット線ＢＬRの、第ｍ行のリファレンスセルＲＣmとの接続ノードと、後述するリファレンス負荷トランジスタＲＴRとの接続ノードとの間に、固定抵抗ＦＲが挿入されている。
以下の説明では、区別のため、リファレンスビット線ＢＬRのうち、i)リファレンス負荷トランジスタＲＴRとの接続ノードよりもリファレンスメモリセルＲＣi側の部分を第１のリファレンスビット線ＢＬR1、ii)リファレンス負荷トランジスタＲＴRとの接続ノードよりもＲＷ回路アレー２３側の部分を第２のリファレンスビット線ＢＬR2、と呼ぶ。
第１のリファレンスビット線ＢＬR1の材質、厚さ、幅は、ビット線ＢＬjと等しい。一方、第２のリファレンスビット線ＢＬR2の断面積（厚さと幅の積）は、第１のリファレンスビット線ＢＬR1の断面積よりも大きく形成され、第２のリファレンスビット線ＢＬR2の単位長さ当たりの抵抗値は、第１のリファレンスビット線ＢＬR1の単位長さあたりの抵抗値よりも小さい。
第ｊ列の選択トランジスタＳＴijの電流路の他端は、第ｊ列に配置されたソース線ＳＬjに共通に接続されている。ソース線ＳＬjの一端は、接地用ＮＭＯＳトランジスタＲＱjの電流路を介して接地されている。また、ソース線ＳＬjの他端は、ＲＷ回路２３jのソース線端子ＴＳに接続されている。接地用ＮＭＯＳトランジスタＲＱjのゲートには、ローアクティブのリードイネーブル信号／ＲＥがインバータＩＮＶを介して印加されている。
負荷トランジスタＲＴj、ビット線ＢＬj、選択トランジスタＳＴij、ソース線ＳＬj、接地用ＮＭＯＳトランジスタＲＱjは、協働して、第ｊ列のメモリセルＭＣijの抵抗値をデータ電圧Ｖbjに変換する抵抗電圧変換回路の一例として機能する。
選択トランジスタＡＴiの電流路の他端は、リファレンスソース線ＳＬRに共通に接続されている。リファレンスソース線ＳＬRの一端は、接地用ＮＭＯＳトランジスタＲＱRの電流路を介して接地されている。接地用ＮＭＯＳトランジスタＲＱRのゲートはプルアップされている。接地用ＮＭＯＳトランジスタＲＱjとＲＱRとは、同一の構成と特性を有する。
リファレンス負荷トランジスタＲＴR、リファレンスビット線ＢＬR、選択トランジスタＡＴij、リファレンスソース線ＳＬR、接地用ＮＭＯＳトランジスタＲＱRは、協働して、リファレンスセルＲＣiの抵抗値を基準電圧Ｖrefに変換する基準電圧変換回路の一例として機能する。
第ｉ行の選択トランジスタＳＴijと選択トランジスタＡＴiのゲートは、第ｉ行のワード線ＷＬiに共通に接続されている。
第ｊ列のビット線ＢＬjには、負荷トランジスタＲＴjの電流路の一端が接続されている。負荷トランジスタＲＴjの電流路の他端には、読み出し電圧ＶＲが印加されている。負荷トランジスタＲＴjは、ＮＭＯＳトランジスタから構成され、データ読み出し時に、負荷として機能する。
リファレンスビット線ＢＬRには、リファレンス負荷トランジスタＲＴRの電流路の一端が接続されている。リファレンス負荷トランジスタＲＴRの電流路の他端には、読み出し電圧ＶＲが印加されている。リファレンス負荷トランジスタＲＴRは、データ読み出し時に、負荷として機能し、負荷トランジスタＲＴ1～ＲＴnと同一の構成と特性を有する。なお、前述のように、リファレンス負荷トランジスタＲＴRとの接続ノードが、第１のリファレンスビット線ＢＬR1と第２のリファレンスビット線ＢＬR2、との境界となる。
ローデコーダ３１は、図示せぬ上位装置からのローアドレスをデコードして、アクセス対象のメモリセルＭＣijが属す行のワード線ＷＬiの電圧をハイレベルとする。
コラムデコーダ３２は、上位装置からのコラムアドレスをデコードする。また、コラムデコーダ３２は、リード／ライト制御信号に従って、ｉ）読み出し対象のメモリセルＭＣijが属す列のＲＷ回路２３jにハイアクティブな読み出しコラム選択信号ＣＬＲjを出力し、ii）書き込み対象のメモリセルＭＣijが属す列のＲＷ回路２３jにハイアクティブな書き込みコラム選択信号ＣＬＷjを出力する。
リード／ライトコントローラ３３は、図示せぬ上位装置からのリード／ライト制御信号に従って、読み出し動作時に、ローアクティブなリードイネーブル信号／ＲＥを負荷トランジスタＲＴjのゲートに共通に出力し、また、リードイネーブル信号／ＲＥを、インバータＩＮＶを介して、接地用ＮＭＯＳトランジスタＲＱjのゲートに出力し、さらに、ローアクティブなセンスアンプ活性化信号を全てのＲＷ回路２３jに出力し、また、リード／ライトコントローラ３３は、図示せぬ上位装置からのリード／ライト制御信号に従って、書き込み動作時に、ローアクティブなライトイネーブル信号／ＷＥを全てのＲＷ回路２３jに出力する。
各ＲＷ回路２３jは、ビット線端子ＴＢと、リファレンスビット線端子ＴＲと、ソース線端子ＴＳと、データ端子ＴＤとを備える。ビット線端子ＴＢは、同一列のビット線ＢＬjに接続されている。リファレンスビット線端子ＴＲは、第２のリファレンスビット線ＢＬR2に接続されている。ソース線端子ＴＳは、同一列のソース線ＳＬjに接続されている。データ端子ＴＤは、バス２４に接続されている。
また、各ＲＷ回路２３jには、コラムデコーダ３２より読み出しコラム選択信号ＣＬＲjと書き込みコラム選択信号ＣＬＷjが、リード／ライトコントローラ３３より、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥ、センスアンプイネーブル信号／ＳＡＥが供給される。
第ｊ列のＲＷ回路２３jは、メモリセルＭＣijからのデータの読み出し時に、読み出しコラム選択信号ＣＬＲjとセンスアンプイネーブル信号／ＳＡＥとに応答して、ビット線端子ＴＢにビット線ＢＬjから供給されるデータ電圧Ｖbjとリファレンスビット線端子ＴＲに第２のリファレンスビット線ＢＬR2から供給される基準電圧Ｖrefとを差動増幅し、増幅結果をラッチし、データ端子ＴＤから出力する。
具体的には、ＲＷ回路２３jは、データ電圧Ｖbjが基準電圧Ｖrefよりも高ければ、データ「１」をラッチし、「１」を示すデータＤＡＴＡjをデータ端子ＴＤから出力し、また、データ電圧Ｖbjが基準電圧Ｖrefよりも低ければ、データ「０」をラッチし、「０」を示すデータＤＡＴＡjをデータ端子ＴＤから出力する。ＲＷ回路２３jは、データをラッチした後に、ライトイネーブル信号／ＷＥがローレベルになることに応答して、ビット線ＢＬjとソース線ＳＬjとの間に、ラッチしたデータに対応する電圧を印加して、読み出したデータをメモリセルＭＣijにライトバックする。
また、第ｊ列のＲＷ回路２３jは、書き込みコラム選択信号ＣＬＷjに応答して、データ端子ＴＤにバス２４を介して供給された書き込みデータ「１」又は「０」に対応する電圧を、ビット線ＢＬjとソース線ＳＬjとの間に印加することにより、データを書き込み対象のメモリセルＭＣijに書き込む。
以上のように構成されているため、第ｊ列ｉ行のメモリセルＭＣijと対応するリファレンスセルＲＣiに注目すると、データ読み出し時には、負荷トランジスタＲＴj→ビット線ＢＬj→メモリセルＭＣij→選択トランジスタＳＴij→ソース線ＳＬj→接地用ＮＭＯＳトランジスタＲＱj→接地というルートで読み出し電流が流れる。同様に、リファレンス負荷トランジスタＲＴR→第１のリファレンスビット線ＢＬR1→固定抵抗ＦＲ→リファレンスセルＲＣi→選択トランジスタＡＴi→リファレンスソース線ＳＬR→接地用ＮＭＯＳトランジスタＲＱR→接地というルートで読み出し電流が流れる。ここで、負荷トランジスタＲＴjのオン時の電流路の抵抗とリファレンス負荷トランジスタＲＴRのオン時の電流路の抵抗は互いにほぼ等しい。また、負荷トランジスタＲＴjの一端（ビット線ＢＬjとの接続点）から接地に至る電流ルートの配線の抵抗（メモリセルＭＣijの抵抗値を含まない）と、リファレンス負荷トランジスタＲＴRの一端（第１ビット線ＢＬR1との接続点）から接地に至る電流ルートの配線の抵抗（リファレンスセルＲＣiと固定抵抗ＦＲの抵抗値を含まない）とも互いにほぼ等しい。
次に、メモリセルＭＣijについて図２を参照して説明する。
メモリセルＭＣijは、１つの２端子型のＭＴＪ素子Ｍから構成される。ＭＴＪ素子は、図２（ａ）に示すように、ピン（固定）層ＭＰ、絶縁層ＭＩ、フリー（自由）層ＭＦの３層から構成される。
ピン層ＭＰとフリー層ＭＦは強磁性体、(例えばCoFeB)、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi）等の材料から形成される。
ピン層ＭＰの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。
一方、フリー層ＭＦの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。
絶縁層ＭＩは、ピン層ＭＰとフリー層ＭＦとの間に設けられた薄膜である。絶縁層ＭＩは、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から構成される。
フリー層ＭＦの磁化の方向がピン層ＭＰの磁化の方向に対して相対的に変化すると、ＭＴＪ素子Ｍの一端Ｔ１と他端Ｔ２との間の抵抗値が変化する。
図１の記憶回路１１では、ｉ行ｊ列のメモリセルＭＣijのフリー層ＭＦは同一列のビット線ＢＬjに接続され、ピン層ＭＰは選択トランジスタＳＴijに接続されている。
図２（ｂ）に示すように、ピン層ＭＰとフリー層ＭＦの磁化の方向（白抜き矢印で示す）が揃っていない状態（平行で向きが反対の状態）は、反平行状態と呼ばれる。一方、図２（ｃ）に示すように、ピン層ＭＰとフリー層ＭＦの磁化の方向が同一状態は、平行状態と呼ばれる。
ＭＴＪ素子Ｍの反平行状態にあるときの抵抗値Ｒapは、平行状態にあるときの抵抗値Ｒpよりも大きい。反平行状態にあるＭＴＪ素子Ｍの抵抗状態を高抵抗状態、平行状態にあるＭＴＪ素子Ｍの抵抗状態を低抵抗状態と呼ぶ。
本実施形態では、ＭＴＪ素子Ｍの高抵抗状態をデータ「１」に、低抵抗状態をデータ「０」に対応付けている。
本実施形態では、ＭＴＪ素子Ｍは、ピン層ＭＰからフリー層ＭＦへ電流閾値以上の書き込み電流Ｉが流れた場合に高抵抗状態になり、フリー層ＭＦからピン層ＭＰに電流閾値以上の書き込み電流Ｉが流れた場合に低抵抗状態になるものとする。従って、メモリセルＭＣijにデータ「１」を書き込むためには、ピン層ＭＰからフリー層ＭＦに、即ち、ソース線ＳＬjから選択トランジスタＳＴijとメモリセルＭＣijを介してビット線ＢＬjに電流を流し、メモリセルＭＣijにデータ「０」を書き込むためには、フリー層ＭＦからピン層ＭＰに、即ち、ビット線ＢＬjからメモリセルＭＣijと選択トランジスタＳＴijとを介してソース線ＳＬjに電流を流す。
次に、基準電圧Ｖrefを生成するリファレンス回路について図３を参照して説明する。
リファレンス回路は、リファレンスセルＲＣiとこれらに共通の固定抵抗ＦＲを備える。
リファレンスセルＲＣiは、メモリセルＭＣijを構成するＭＴＪ素子Ｍと同一の構造（材質、サイズ、不純物濃度等）を有する。ただし、図２（ｃ）に示すように、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている低抵抗状態（平行状態）に設定されている。なお、同一の構成とは、完全な同一を意味しない。両ＭＴＪ素子が実質的に同一の機能と作用を達成できるならば、わずかな構造上の差異は問題なく、同一の範囲に含まれると解釈されるべきものである。
固定抵抗ＦＲは、高精度の線形抵抗である。固定抵抗ＦＲの抵抗値Ｒoffsetは、０より大きく、且つ、Ｒap－Ｒp（＝Ｒp×ＭＲ比）より小さい値に設定される。また、固定抵抗ＦＲの抵抗値Ｒoffsetは、メモリセルＭＣから記憶データを読み出す時に、ＲＷ回路２３のビット線端子ＴＢに伝達されるデータ電圧Ｖbと負入力端子に印加される基準電圧Ｖrefとの差が、ＲＷ回路２３の分解能以上となる値に設定される。
次に、上記構成を有する、記憶回路１１の動作を説明する。
まず、読み出し動作について図４のタイミングチャートを参照して説明する。
ここでは、理解を容易にするため、データの読み出しを、同一行の複数のメモリセルＭＣの記憶データを順番に読み出すページモードを例に説明する。
読み出し対象の行を第１行とし、第１行第１列のメモリセルＭＣ11→第１行第２列のメモリセルＭＣ12→・・・→第１行第ｎ列のメモリセルＭＣ1nの順に記憶データを読み出すものとする。
まず、読み出しを行うため、リード／ライトコントローラ３３は、図４（ａ）に示すように、リードイネーブル信号／ＲＥをアクティブレベルであるローレベルとする。
リードイネーブル信号／ＲＥがローレベルになったことに応答して、全ての負荷トランジスタＲＴ1～ＲＴnと、リファレンス負荷トランジスタＲＴRがオンする。また、リードイネーブル信号／ＲＥがインバータＩＮＶにより反転されて、接地用ＮＭＯＳトランジスタＲＱ1～ＲＱnのゲートに供給され、接地用ＮＭＯＳトランジスタＲＱ1～ＲＱnが全てオンする。また、全てのＲＷ回路２３1～２３nがリードモードとなる。これにより、図４（ｄ）、（ｅ）に示すように、全てのビット線ＢＬ1～ＢＬnjとリファレンスビット線ＢＬRが読み出し電圧ＶＲにチャージされる。
続いて、第１行のメモリセルＭＣ1jをアクセスするため、図４（ｂ）に示すように、ローデコーダ３１がワード線ＷＬ1の電圧をハイレベルとし、他のワード線ＷＬの電圧をローレベルに維持する。ワード線ＷＬ1の電圧がハイレベルになることにより、第１行の選択トランジスタＳＴ11～ＳＴ1n、ＡＴ1がオンする。
すると、各列で、負荷トランジスタＲＴj→ビット線ＢＬj→メモリセルＭＣ1j→選択トランジスタＳＴ1j→ソース線ＳＬj→接地用ＮＭＯＳトランジスタＲＱj→接地 と電流が流れ、図４（ｄ）に示すように、ビット線ＢＬjにメモリセルＭＣ1jの抵抗値に応じたデータ電圧Ｖｂjが発生する。データ電圧Ｖｂjが、ＲＷ回路２３jに到達するタイミングは、全列でほぼ同一である。
同様に、リファレンス負荷トランジスタＲＴR→リファレンスビット線ＢＬR→リファレンスセルＲＣ1→選択トランジスタＡＴ1→リファレンスソース線ＳＬR→接地用ＮＭＯＳトランジスタＲＱR→接地 と電流が流れ、図４（ｅ）に示すように、第１のリファレンスビット線ＢＬR1にリファレンスセルＲＣ1の抵抗値と固定抵抗ＦＲの抵抗値との和（合成抵抗）に応じた基準電圧Ｖrefが発生する。この基準電圧は、読み出し動作の間、一定であり、ＲＷ回路２３jに並行して印加されている。
このため、第ｊ列のＲＷ回路２３jのビット線端子ＴＢにはデータ電圧Ｖｂjが、リファレンスビット線端子ＴＲには基準電圧Ｖrefが印加される。
ここで、リード／ライトコントローラ３３が、図４（ｃ）に示すように、センスアンプイネーブル信号／ＳＡＥをローレベル（アクティブ）とする。
ＲＷ回路２３jは、センスアンプイネーブル信号／ＳＡＥの立ち下がりに応答して、データ電圧Ｖｂjと基準電圧Ｖrefとを差動増幅し、さらに増幅したデータをラッチする。
コラムデコーダ３２は、コラムアドレスをデコードし、また、リード／ライト制御信号に従って、図４（ｆ）に示すように、読み出しコラム選択信号ＣＬＲ1からＣＬＲnを順番にハイレベルにする。
これにより、図４（ｇ）に示すように、ＲＷ回路２３1～２３nが内部にラッチしていたデータＤＡＴＡ1～ＤＡＴＡnが、順番に、バス２４に出力される。バス２４は、出力されたデータＤＡＴＡ1～ＤＡＴＡnを上位装置に伝達する。
データＤＡＴＡ1～ＤＡＴＡnの伝達が完了したタイミングで、コラムデコーダ３２は、書き込みコラム選択信号ＣＬＷ1～ＣＬＷnをハイレベルとし、リード／ライトコントローラ３３は、リードイネーブル信号／ＲＥをハイレベルとし、ライトイネーブル信号／ＷＥをローレベルとする。
これらの信号に応答して、ＲＷ回路２３jは、ラッチしているデータが「１」の場合は、ソース線ＳＬjの電圧をハイレベルに、ビット線ＢＬjの電圧をローレベルに設定する。これにより、書き込み電流Ｉが、ＲＷ回路２３jのソース線端子ＴＳ→ソース線ＳＬj→選択トランジスタＳＴij→メモリセルＭＣij→ビット線ＢＬij→ＲＷ回路２３jのビット線端子ＴＢと流れ、メモリセルＭＣijにデータ「１」が書き込まれる。一方、ＲＷ回路２３jは、ラッチしているデータが「０」の場合は、ビット線ＢＬjの電圧をハイレベルに、ソース線ＳＬjの電圧をローレベルに設定する。これにより、書き込み電流Ｉが、ＲＷ回路２３jのビット線端子ＴＢ→ビット線ＢＬj→メモリセルＭＣij→選択トランジスタＳＴij→ソース線ＳＬj→ＲＷ回路２３jのソース線端子ＴＳと流れて、メモリセルＭＣijにデータ「０」が書き込まれる。
このようにして、メモリセルＭＣijから読み出された各データが、元のメモリセルＭＣijに書き込まれる。このため、読み出しによるデータの破壊が防止される。
以上説明したように、本実施の形態に係る記憶回路１１は、行アドレスを変更せず、列アドレスを順次変更しながら、記憶データを読み出す所謂ページモードでの読み出しが可能となる。しかも、第１列から第ｎ列まで、ＲＷ回路２３でのセンス処理とラッチ処理を並列に行って、以後、コラムを切り替えてデータを読み出すことが可能であり、高速読み出しが可能となる。
以後、読み出し対象のメモリセルＭＣのローアドレスとコラムアドレスに応じて、同様の動作が繰り返される。
なお、ページモードに限定されず、ローアドレスとコラムアドレスを順次切り替えて、メモリセルＭＣをアクセスして、記憶データを読み出すことも可能である。
上記構成においては、ｉ）メモリセルＭＣijとリファレンスセルＲＣjとは構成が同一であり、ii）メモリセルＭＣijがｍ行ｎ列に配置され、リファレンスセルＲＣjはｍ行１列に配置され、iii）抵抗電圧変換回路がメモリセルＭＣijの各列に配置され、一方、基準電圧変換回路が、リファレンスセルＲＣjの列に配置され、さらに、iv)センスアンプを包含するＲＷ回路２３jが、メモリセルＭＣijの各列に配置される。このため、読み出し対象のメモリセルＭＣの位置によらず、適切なデータ電圧Ｖbjと基準電圧Ｖrefとを生成することが可能となる。また、データ電圧Ｖbjと基準電圧ＶrefとがＲＷ回路２３jに到達するまでの伝達遅延の差を小さく抑えることができ、その分、センスアンプを高速動作させることが可能となる。
さらに、上記構成においては、各列にセンスアンプを包含するＲＷ回路２３が配置される。これにより、行アドレスを変更せず（換言すると同一行のメモリセルに対して）、列アドレスを順次変更しながら、記憶データを読み出す所謂ページモードでの読み出しが可能となる。すなわち、第１列から第ｎ列まで、ＲＷ回路２３でのセンス処理とラッチ処理を並列に行って、以後、コラム選択トランジスタを切り替えてデータを読み出すことにより、同一行内のメモリセルに対してさらなる高速読み出し動作が可能となる。
この効果をより詳細に説明すると、上記構成においては、ｉ）読み出し対象のメモリセルＭＣijとリファレンスセルＲＣjの構成が同一であり、ii）選択トランジスタＳＴijと選択トランジスタＡＴiの構成が同一であり、iii）読み出し対象のメモリセルＭＣijから負荷トランジスタＲＴjまでのビット線ＢＬの長さと、アクセス対象のリファレンスセルＲＣiからリファレンス負荷トランジスタＲＴRまでの第１のリファレンスビット線ＢＬR1の長さが等しく、ビット線ＢＬjと第１のリファレンスビット線ＢＬR1の構成が同一であり、第２のリファレンスビット線ＢＬR2は、比較的太く、さらに、流れる電流が小さいため、第２のリファレンスビット線ＢＬR2での電圧降下は小さく、iv)負荷トランジスタＲＴjとリファレンス負荷トランジスタＲＴRが同一の構成を有し、ｖ）読み出し対象のメモリセルＭＣijに接続された選択トランジスタＳＴijから接地用ＮＭＯＳトランジスタＲＱjまでのソース線ＳＬjの長さと、アクセス対象のリファレンスセルＲＣiから接地用ＮＭＯＳトランジスタＲＱRまでのリファレンスソース線ＳＬRの長さが等しく、ソース線ＳＬjとリファレンスソース線ＳＬRの構成が同一であり、vi)接地用ＮＭＯＳトランジスタＲＱjと接地用ＮＭＯＳトランジスタＲＱRが同一の構成を有する。従って、アクセス対象のメモリセルＭＣの位置によらず、適切な基準電圧Ｖrefを生成することが可能である。
次に、書き込み動作を説明する。ここでは、メモリセルＭＣijにデータを書き込むとする。
まず、リード／ライトコントローラ３３は、リード／ライト制御信号に従って、ライトイネーブル信号／ＷＥをローレベルとする。
ローデコーダ３１は、ローアドレスをデコードし、書き込み対象のメモリセルＭＣijが属す第ｉ行のワード線ＷＬiの電圧をハイレベルとする。
また、コラムデコーダ３２は、コラムアドレスをデコードし、書き込み対象のメモリセルＭＣijが属す第ｊ列のＲＷ回路２３jに書き込みコラム選択信号ＣＬＷjを供給する。
また、バス２４上に書き込みデータ、「１」又は「０」が出力される。このデータは、ＲＷ回路２３jに伝達される。
ＲＷ回路２３jは、ローレベルのライトイネーブル信号／ＷＥとハイレベルの書き込みコラム選択信号ＣＬＷjとに応答して、ライト動作を実行し、供給された書き込みデータが「１」の場合は、ソース線ＳＬjの電圧をハイレベルに、ビット線ＢＬjの電圧をローレベルに設定する。これにより、書き込み電流Ｉが、ＲＷ回路２３jのソース線端子ＴＳ→ソース線ＳＬj→選択トランジスタＳＴij→メモリセルＭＣij→ビット線ＢＬij→ＲＷ回路２３jのビット線端子ＴＢと流れ、メモリセルＭＣijにデータ「１」が書き込まれる。
一方、ＲＷ回路２３jは、供給された書き込みデータが「０」の場合は、ビット線ＢＬjの電圧をハイレベルに、ソース線ＳＬjの電圧をローレベルに設定する。これにより、書き込み電流Ｉが、ＲＷ回路２３jのビット線端子ＴＢ→ビット線ＢＬj→メモリセルＭＣij→選択トランジスタＳＴij→ソース線ＳＬj→ＲＷ回路２３jのソース線端子ＴＳと電流が流れて、メモリセルＭＣijにデータ「０」が書き込まれる。
このようにして、本実施の形態に係る記憶回路１１により、ＭＴＪをメモリセルとし、適切な基準電圧の生成、記憶データの高速読み出し、読み出しデータのライトバック及びデータの書き込みが可能となる。
上記構成において、高速読み出しのためには、ＲＷ回路２３jの動作速度が大きな問題となる。そこで、以下、ＲＷ回路２３の好適な構成について説明する。
ＲＷ回路２３jは、図５に示すセンスアンプと図６に示す書き込み回路とを備える。
図５に示すように、センスアンプは、ラッチ本体１１１と、増幅スピード加速回路１１２と、リセット回路１１３と、出力回路１１４と、書き込み入力回路１１５とを備える。なお、書き込み入力回路１１５は、図６に示す書き込み回路１１６の一部である。
ラッチ本体１１１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ１～Ｐ５と、ＮＭＯＳトランジスタＮ１～Ｎ２とから構成される。ラッチ本体１１１は、機能的に、ゲート受けトランジスタ回路１１１Ａと、ＣＭＯＳ(Complementary MOS)ラッチ１１１Ｂと、ラッチ活性化回路１１１Ｃとを備える。
ゲート受けトランジスタ回路１１１Ａは、そのゲート端子に入力信号が供給されるトランジスタであり、ＰＭＯＳトランジスタＰ１とＰ２から構成される。ＰＭＯＳトランジスタＰ１のゲートには、対応するビット線ＢＬjが接続され、そのソースはＰＭＯＳトランジスタＰ５のドレインに接続され、そのドレインはＰＭＯＳトランジスタＰ３のソースに接続されている。
ＰＭＯＳトランジスタＰ２のゲートには、第２のリファレンスビット線ＢＬR2を介して基準電圧Ｖrefが供給され、そのソースはＰＭＯＳトランジスタＰ５のドレインに接続され、そのドレインはＰＭＯＳトランジスタＰ４のソースに接続されている。
ＣＭＯＳラッチ１１１Ｂは、ＰＭＯＳトランジスタＰ３とＰ４とＮＭＯＳトランジスタＮ１，Ｎ２を含むＣＭＯＳ回路から構成される。ＰＭＯＳトランジスタＰ３のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは接地されている。ＰＭＯＳトランジスタＰ４のドレインは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地されている。
ラッチ活性化回路１１１Ｃは、ＰＭＯＳトランジスタＰ５から構成される。ＰＭＯＳトランジスタＰ５のソースには、読み出し電圧ＶＤＤＲが印加され、そのゲートには、センスアンプイネーブル信号／ＳＡＥが印加されている。
ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ１のゲートと、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２の接続ノードとは、相互に接続されている。
また、ＰＭＯＳトランジスタＰ４のゲートとＮＭＯＳトランジスタＮ２のゲートと、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１の接続ノードとは、相互に接続されている。
増幅スピード加速回路１１２は、ＰＭＯＳトランジスタＰ６～Ｐ８から構成され、機能的に、ＰＭＯＳラッチ１１２Ａとラッチ活性化回路１１２Ｂとを備える。
ＰＭＯＳラッチ１１２Ａは、同一導電型のＰＭＯＳトランジスタＰ６とＰ７から構成される、ＣＭＯＳラッチ１１１Ｂに対する第２のラッチである。ＰＭＯＳトランジスタＰ６のソースはＰＭＯＳトランジスタＰ８のドレインに接続され、ゲートは、ＰＭＯＳトランジスタＰ３のゲート、ＮＭＯＳトランジスタＮ１のゲート、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２の接続ノードに接続されている。
ＰＭＯＳトランジスタＰ７のソースはＰＭＯＳトランジスタＰ８のドレインに接続され、ゲートは、ＰＭＯＳトランジスタＰ４のゲート、ＮＭＯＳトランジスタＮ２のゲート、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１の接続ノードに接続されている。
ラッチ活性化回路１１２Ｂは、ＰＭＯＳトランジスタＰ８から構成され、ＣＭＯＳラッチ１１１Ｂの増幅動作開始後、一定時間経過後に、ＰＭＯＳラッチ１１２Ａを活性化する回路である。
ＰＭＯＳトランジスタＰ８のソースには読み出し電圧ＶＤＤＲが印加され、そのゲートには、遅延センスアンプイネーブル信号／ＳＡＥ２が印加されている。なお、遅延センスアンプイネーブル信号／ＳＡＥ２は、センスアンプイネーブル信号／ＳＡＥがローレベル（アクティブレベル）になってから、所定期間経過後にローレベル（アクティブレベル）にされ、ＰＭＯＳラッチ１１２Ａを活性化するための信号である。
遅延センスアンプイネーブル信号／ＳＡＥ２がローレベルとなるタイミングは、ＣＭＯＳラッチ１１１Ｂが入力信号をある程度増幅（例えば、全増幅の３０～７０％）するタイミングである。
遅延センスアンプイネーブル信号／ＳＡＥ２は、例えば、センスアンプイネーブル信号／ＳＡＥを一定時間遅延させることにより生成される。リード／ライトコントローラ３３が遅延センスアンプイネーブル信号／ＳＡＥ２を生成しても、ＲＷ回路２３が遅延センスアンプイネーブル信号／ＳＡＥ２を生成してもいずれでもよい。
リセット回路１１３は、ＮＭＯＳトランジスタＮ３とＮ４から構成され、このセンスアンプをリセットする。
ＮＭＯＳトランジスタＮ３の電流路（ソース・ドレインパス）の一端は、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ１のドレインの接続ノードＬＡ１に接続され、電流路の他端は接地されている。
ＮＭＯＳトランジスタＮ４の電流路の一端は、ＰＭＯＳトランジスタＰ４のドレインとＮＭＯＳトランジスタＮ２のドレインの接続ノードＬＡ２に接続され、電流路の他端は接地されている。
さらに、ＮＭＯＳトランジスタＮ３とＮ４のゲートには、センスアンプリセット信号ＳＡＲＥＳＥＴが印加されている。センスアンプリセット信号ＳＡＲＥＳＥＴは、通常時はハイレベルに維持されて、このセンスアンプＳＡをリセット状態（ノードＬＡ１，ＬＡ２が共に接地レベル）に維持し、センスアンプが動作する際にローレベルになる信号である。
出力回路１１４は、ＮＭＯＳトランジスタＮ５～Ｎ８から構成されている。
ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１の接続ノードＬＡ１は、ＮＭＯＳトランジスタＮ５のゲートに接続されている。ＮＭＯＳトランジスタＮ５の電流路の一端は接地され、他端はＮＭＯＳトランジスタＮ７の電流路の一端に接続されている。ＮＭＯＳトランジスタＮ７の電流路の他端は、プルアップされ、出力データＤＬＲＴjを出力する。
ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２の接続ノードＬＡ２は、ＮＭＯＳトランジスタＮ６のゲートに接続されている。ＮＭＯＳトランジスタＮ６の電流路の一端は接地され、他端はＮＭＯＳトランジスタＮ８の電流路の一端に接続されている。ＮＭＯＳトランジスタＮ８の電流路の他端は、プルアップされ、反転出力データＤＬＲＮjを出力する。反転出力データＤＬＲＮjは出力データＤＬＲＴjの反転信号に相当する。
従って、出力データは、ＤＬＲＴjとその相補データＤＬＲＮjの対となる。
ＮＭＯＳトランジスタＮ７とＮＭＯＳトランジスタＮ８のゲートには、読み出しコラム選択信号ＣＬＲjが供給される。
書き込み入力回路１１５は、ＮＭＯＳトランジスタＮ９とＮ１０から構成されている。
書き込みデータは、ＤＬＷＴjとその相補データＤＬＷＮjの対でバス２４を介して提供される。
ＮＭＯＳトランジスタＮ９の電流路の一端は接続ノードＬＡ１に接続され、他端には、バス２４から書き込みデータＤＬＷＴjが供給される。ＮＭＯＳトランジスタＮ１０の電流路の一端は接続ノードＬＡ２に接続され、他端には、バス２４から書き込みデータＤＬＷＮが供給される。書き込みデータＤＬＷＮjは、書き込みデータＤＬＷＴjの反転信号に相当する。
ＮＭＯＳトランジスタＮ９とＮ１０のゲートには、書き込みコラム選択信号ＣＬＷjが供給される。
本例では、バス２４は、正データ用と反転データ用の２本のデータ線対とが、それぞれ書き込み用（ＤＬＷＴj, ＤＬＷＮj）、読み出し用（ＤＬＲＴj, ＤＬＲＮj）が別々に用意されている。ＤＬＷＴjには、ＮＭＯＳトランジスタＮ９の電流路の他端が接続され、ＤＬＷＮjには、ＮＭＯＳトランジスタＮ１０の電流路の他端が接続され、ＤＬＲＴjには、ＮＭＯＳトランジスタＮ７の電流路の他端が接続され、ＤＬＲＮjには、ＮＭＯＳトランジスタＮ８の電流路の他端が接続されている。
書き込み回路１１６は、データをメモリセルＭＣに書き込む回路であり、図６に示すように、レベルシフト回路１１７と、ビット線ドライバ１１８と、ソース線ドライバ１１９を備える。
図７に示すように、レベルシフト回路１１７は、ＰＭＯＳトランジスタＰ１１～Ｐ１４と、ＮＭＯＳトランジスタＮ１１～Ｎ１４から構成されている。
図５に示す接続ノードＬＡ１は、図７に示すＮＭＯＳトランジスタＮ１１のゲートに接続されている。ＮＭＯＳトランジスタＮ１１の電流路の一端は接地され、他端はＰＭＯＳトランジスタＰ１１のゲートとＰＭＯＳトランジスタＰ１２の電流路の一端（ドレイン）に接続されている。
図５に示す接続ノードＬＡ２は、図７に示すＮＭＯＳトランジスタＮ１２のゲートに接続されている。ＮＭＯＳトランジスタＮ１２の電流路の一端は接地され、他端はＰＭＯＳトランジスタＰ１２のゲートと、ＰＭＯＳトランジスタＰ１１の電流路の一端（ドレイン）と、ＮＭＯＳトランジスタＮ１３の電流路の一端（ドレイン）と、プッシュプル型のインバータを構成するＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４のゲートに接続されている。ＮＭＯＳトランジスタＮ１２の電流路の他端は接地されている。
ＰＭＯＳトランジスタＰ１１とＰ１２のソースは、ＰＭＯＳトランジスタＰ１３のドレインに接続され、ＰＭＯＳトランジスタＰ１３とＰ１４のソースには、書き込み電圧ＶＤＤＷが印加されている。
ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３のゲートには、書き込みコラム選択信号ＣＬＷjの反転信号／ＣＬＷjが印加される。／ＣＬＷjは、図９に示すソース線ドライバ１１９により生成される信号である。
図８に示すビット線ドライバ１１８は、ＰＭＯＳトランジスタＰ２１～Ｐ２４と、ＮＭＯＳトランジスタＮ２１～Ｎ２４から構成されている。
図７のＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とから構成されるインバータから出力されたデータＷＤＡＴＡjは、インバータを構成するＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１のゲートに供給される。
ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とから構成されるインバータの出力は、ＰＭＯＳトランジスタＰ２２のゲートに印加される。ＰＭＯＳトランジスタＰ２２のソースには、書き込み電圧ＶＤＤＷが印加されている。
ＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２２，Ｎ２３の電流路は直列に接続されている。
ＰＭＯＳトランジスタＰ２２のドレインは、ＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２２の接続ノードに接続され、ライトイネーブル信号ＷＥ２がＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２２のゲートに供給され、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１から構成されるインバータの出力がＮＭＯＳトランジスタＮ２３のゲートに印加されている。ライトイネーブル信号ＷＥ２は、メモリセルＭＣへの書き込みを行う際にハイレベルとされ、書き込みを許可しないときには、ローレベルとされる信号であり、ライトイネーブル信号／ＷＥの反転信号に相当する。
ＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２２，Ｎ２３の出力は、ライトイネーブル信号ＷＥ２がハイレベルのときには、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１から構成されるインバータの出力の反転出力となり、ライトイネーブル信号ＷＥ２がローレベルのときには、ハイレベルに固定される。
ＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２２の接続点は、インバータを構成するＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ２４のゲートに供給される。トランジスタＰ２４とＮ２４が構成するインバータの出力端は対応するビット線ＢＬjに接続される。
図９に示すソース線ドライバ１１９は、ＰＭＯＳトランジスタＰ３１～Ｐ３８と、ＮＭＯＳトランジスタＮ３１～Ｎ３８から構成されている。
図６の書き込み回路１１６で生成されたデータＷＤＡＴＡjは、ＰＭＯＳトランジスタＰ３１とＰ３６、ＮＭＯＳトランジスタＮ３３とＮ３６のゲートに印加されている。
ＰＭＯＳトランジスタＰ３１のソースには、書き込み電圧ＶＤＤＷが印加され、そのドレインは、ＰＭＯＳトランジスタＰ３２とＰ３３のドレインとＰＭＯＳトランジスタＰ３８のゲートに接続されている。
ＰＭＯＳトランジスタＰ３２のソースには、書き込み電圧ＶＤＤＷが印加され、そのドレインと接地との間には、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３の電流が直列に接続されている。
ＰＭＯＳトランジスタＰ３３のソースには、書き込み電圧ＶＤＤＷが印加される。
ＰＭＯＳトランジスタＰ３４のソースには、書き込み電圧ＶＤＤＷが印加され、そのドレインは、ＰＭＯＳトランジスタＰ３５とＮＭＯＳトランジスタＮ３４の電流路を介して接地されている。
ＰＭＯＳトランジスタＰ３６のソースは、ＰＭＯＳトランジスタＰ３４のドレインとＰＭＯＳトランジスタＰ３５のソースの接続ノードに接続され、そのドレインは、ＰＭＯＳトランジスタＰ３５のドレインとＮＭＯＳトランジスタＮ３４のドレインの接続ノードに接続されている。
ＰＭＯＳトランジスタＰ３７のソースには書き込み電圧ＶＤＤＷが印加され、ドレインは、ＮＭＯＳトランジスタＮ３７のドレインに接続され、そのソースは接地されている。
ＰＭＯＳトランジスタＰ３８とＮＭＯＳトランジスタＮ３８とはプッシュプル型のインバータを構成し、その出力は対応するソース線ＳＬに接続されている。
書き込みコラム選択信号ＣＬＷjが、ＮＭＯＳトランジスタＮ３１とＮ３７のゲート、ＰＭＯＳトランジスタＰ３３とＰ３７のゲートに供給されている。
また、ライトイネーブル信号ＷＥ２が、ＮＭＯＳトランジスタＮ３２とＮ３５のゲート、ＰＭＯＳトランジスタＰ３２とＰ３５のゲートに供給されている。ライトイネーブル信号ＷＥ２は、データをメモリセルＭＣに書き込み可能となったときにハイレベルとされる信号である。
また、ＰＭＯＳトランジスタＰ３７とＮＭＯＳトランジスタＮ３７から構成されるインバータの出力が、ＰＭＯＳトランジスタＰ３４と、ＮＭＯＳトランジスタＮ３４のゲートに接続され、さらに、書き込みコラム選択信号ＣＬＷjの反転信号／ＣＬＷjとして出力される。
次に、図５～図９を示す構成を有するＲＷ回路２３jの動作を説明する。
このＲＷ回路２３jが配置された第ｊ列のメモリセルＭＣijの読み出し時には、読み出しコラム選択信号ＣＬＲjをハイレベルとして、ＮＭＯＳトランジスタＮ７とＮ８をオンする。次に、図１０（ａ）に示すように、センスアンプリセット信号ＳＡＲＥＳＥＴをローレベルとし、ＮＭＯＳトランジスタＮ３とＮ４をオフする。
続いて、図１０（ｂ）に示すようにセンスアンプイネーブル信号／ＳＡＥをローレベルとして、ラッチ活性化回路１１１Ｃを構成するＰＭＯＳトランジスタＰ５をオンする。すると、ラッチ本体が稼働を開始する。ここで、図１０（ｄ）に例示するようにビット線ＢＬjから供給されるデータ電圧Ｖｂが、第２のリファレンスビット線ＢＬR2から基準電圧Ｖrefが供給されているとする。ラッチ本体の差動増幅動作により、図１０（ｅ）に示すように、ノードＬＡ１の電圧は電源電圧方向に、ノードＬＡ２の電圧はグランド方向に徐々に変化する。
続いて、図１０（ｃ）に示すように、遅延センスアンプイネーブル信号／ＳＡＥ２がローレベルになる。すると、ＰＭＯＳトランジスタＰ８がオンし、増幅スピード加速回路１１２が動作を開始し、ＰＭＯＳラッチ１１２Ａが、ノードＬＡ１とＬＡ２の電圧差を差動増幅する。即ち、データ電圧Ｖｂと基準電圧Ｖrefをラッチ本体１１１で差動増幅し、その出力端に相当するノードＬＡ１とＬＡ２の電圧を増幅スピード加速回路１１２が正帰還増幅する。このため、遅延センスアンプイネーブル信号／ＳＡＥ２がローレベルに変化した後は、図１０（ｅ）に示すように、ノードＬＡ１及びＬＡ２の電圧が高速に増幅され、固定される。
例えば、Ｖbj＞Ｖrefとすると、増幅動作開始後、ノードＬＡ１の電圧＜ノードＬＡ２の電圧となり、ノードＬＡ１の電圧がＰＭＯＳトランジスタＰ４のゲートとＮＭＯＳトランジスタＮ２のゲートに印加され、ノードＬＡ２の電圧がＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ１のゲートに印加されることで、レベル差が増幅され且つ保持される。その結果、ＮＭＯＳトランジスタＮ５がオフし、Ｎ６はオンする。読み出しコラム選択信号ＣＬＲjによりオンしているＮＭＯＳトランジスタＮ７の出力信号ＤＬＲＴはハイレベルとなり、Ｎ８の出力信号ＤＬＲＮはローレベルとなる。
また、例えば、Ｖbj＜Ｖrefとすると、増幅動作開始後、ノードＬＡ１の電圧＞ノードＬＡ２の電圧となり、ノードＬＡ１の電圧がＰＭＯＳトランジスタＰ４のゲートとＮＭＯＳトランジスタＮ２のゲートに印加され、ノードＬＡ２の電圧がＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ１のゲートに印加されることで、レベル差が増幅され且つ保持される。その結果、ＮＭＯＳトランジスタＮ５がオンし、Ｎ６はオフする。読み出しコラム選択信号ＣＬＲjによりオンしているＮＭＯＳトランジスタＮ７の出力信号ＤＬＲＴはローレベルとなり、Ｎ８の出力信号ＤＬＲＮはハイレベルとなる。
さらに、ノードＬＡ１、ＬＡ２の読み出し電圧は、レベルシフト回路１１７により電圧レベルが読み出し電圧レベルから書き込み電圧レベルに変換され、データＷＤＡＴＡjとして、ビット線ドライバ１１８とソース線ドライバ１１９とに供給される。例えば、ノードＬＡ１の電圧＜ノードＬＡ２の電圧であれば、データＷＤＡＴＡjはハイレベルとなり、ノードＬＡ１の電圧＞ノードＬＡ２の電圧ならば、データＷＤＡＴＡjはローレベルとなる。
以上で読み出しフェーズは終了する。読み出したデータをメモリセルＭＣにライトバックする場合には、ライトイネーブル信号／ＷＥをローレベルとする。すると、その反転信号であるライトイネーブル信号ＷＥ２がハイレベルとなる。レベルシフト回路１１７は、読み出したデータに対応するデータＷＤＡＴＡjを出力する。ビット線ドライバ１１８は、ビット線ＢＬjを、データＷＤＡＴＡjに対応する電圧に設定する。例えば、データＷＤＡＴＡjがハイレベルならば、ビット線ＢＬjの電圧をローレベルに設定し、また、データＷＤＡＴＡjがローレベルならば、ビット線ＢＬjの電圧をハイレベルに設定する。
一方、ソース線ドライバ１１９は、ソース線ＳＬjの電圧を、データＷＤＡＴＡjに対応する電圧に設定する。例えば、データＷＤＡＴＡjがハイレベルならば、ソース線ＳＬjの電圧をハイレベルに設定し、また、データＷＤＡＴＡjがローレベルならば、ソース線ＳＬjの電圧をローレベルに設定する。
これにより、メモリセルＭＣijがデータ「１」を記憶している場合には、Ｖbj＞Ｖref → ノードＬＡ１＜ノードＬＡ２ → ＷＤＡＴＡj＝ハイレベル → ビット線ＢＬj＝ローレベル且つソース線ＳＬj＝ハイレベルとなって、メモリセルＭＣijのピン層ＭＰからフリー層ＭＦに電流が流れ、メモリセルＭＣijに「１」が書き込まれる。また、メモリセルＭＣijがデータ「０」を記憶している場合には、Ｖbj＜Ｖref → ノードＬＡ１＞ノードＬＡ２ → ＷＤＡＴＡj＝ローレベル → ビット線ＢＬj＝ハイレベル且つソース線ＳＬj＝ローレベルとなって、メモリセルＭＣijのフリー層ＭＦからピン層ＭＰに電流が流れ、「０」が書き込まれる。これにより、リードデスターブ現象の発生を予防することができる。
次に、書き込み動作を説明する。
データ書き込み時には、書き込みコラム選択信号ＣＬＷjがハイレベルになることにより、ＮＭＯＳトランジスタＮ９とＮ１０がオンする。
また、データ「１」を書き込む場合には、ＤＬＷＴ＜ＤＬＷＮ、データ「０」を書き込む場合には、ＤＬＷＴ＞ＤＬＷＮとなる書き込みデータがバスを介して供給される。
ＮＭＯＳトランジスタＮ９とＮ１０がオンしているため、バス２４から供給された書き込みデータＤＬＷＴとＤＬＷＮにより、ノードＬＡ１とＬＡ２の電圧が設定される。以後、ライトバック時と同様の動作によりメモリセルにデータが書き込まれる。即ち、書き込みデータが「１」の場合、即ち、ＤＬＷＴ＜ＤＬＷＮの場合、ビット線ＢＬjがローレベル、ソース線ＳＬjがハイレベルとなって、メモリセルＭＣijのピン層ＭＰからフリー層ＭＦに書き込み電流Ｉが流れ、「１」が書き込まれる。一方、書き込みデータが「０」の場合、即ち、ＤＬＷＴ＞ＤＬＷＮの場合には、ビット線ＢＬjがハイレベル、ソース線ＳＬjがローレベルとなって、メモリセルＭＣijのフリー層ＭＦからピン層ＭＰに書き込み電流Ｉが流れ、「０」が書き込まれる。
図５に示す構成のセンスアンプは、ゲート受けトランジスタ回路１１１ＡのＰＭＯＳトランジスタＰ１，Ｐ２のゲートが、ビット線ＢＬj、リファレンスビット線ＢＬRに接続されているという構成を有する。この構成では、電流でなく電圧をセンスアンプに印加すればよいため、センスアンプ台数分の電流を必要とせず、省電力の記憶回路を実現できる。
これに対し、例えば、特許文献２の図１３のセンスアンプ２５に示されるような一般の回路構成では、ビット線は、センスアンプを構成するトランジスタのドレイン又はソースに接続されている。しかし、前述のように、このような回路構成では、ビット線、リファレンスビット線上の全ての抵抗及び容量がラッチ回路の負荷となってしまう。このため、負荷の駆動に時間がかかってしまう。これに対し、図５に示す構成では、ＭＯＳトランジスタのゲートにビット線とリファレンスビット線が接続される。このため、ＣＭＯＳラッチ１１１Ｂの負荷は、ラッチ本体１１１の内部ノードとなり、負荷が軽くなり、高速化が可能となる。
本実施形態のセンスアンプの動作電流のシミュレーション結果を図１１に示す。
図１１に示すシミュレーション結果は、列数を２５６としたときの例であり、定常状態では、平均０．８μAの電流で足りている。これに対し、従来技術のセンスアンプの動作電流はおおよそ１０ｍＡ（＝１０，０００μＡ）である。従って、ほぼ１０ｍＡの動作電流を削減できる。
図１１をより詳細に説明する。センスアンプを構成するＣＭＯＳラッチを構成するトランジスタのチャネル幅及びビット線の線幅は、４０ｎｍＣＭＯＳ世代における典型的な値とし、メモリセルを１つのＭＴＪと１つのＮＭＯＳトランジスタから形成される構成とした。図１１に示すように、リードイネーブル信号／REがローレベルとなり、読み出し電圧VRによるビット線BLjのプリチャージが始まった時点で、電源から接地に電流が流れる。しかし、ワード線ＷＬiの電圧がハイレベルになると、電流は急激に減少し、センスアンプイネーブル信号／ＳＡＥがアクティブなローレベルになった時点では、定常状態となり、このシミュレートでは、0.8μAの電流しか流れていない。
次に、特許文献２の図１３に開示されているビット線をドレインで受ける一般的構成を持つ従来のセンスアンプと本実施形態のセンスアンプの動作速度の比較例を図１２に示す。
図１２は、センスの開始から、データ出力が０のときと１のときとで、センスアンプの出力の差が８０ｍＶとなるまでの時間を示す。（ａ）は従来のビット線がドレインに接続されるタイプのセンスアンプの検出速度の例、（ｂ）は実施形態のセンスアンプの検出速度である。なお、ＣＭＯＳラッチを構成するトランジスタのチャネル幅及びビット線の線幅は、４０ｎｍＣＭＯＳ世代における典型的な値とし、メモリセルを１つのＭＴＪと１つのＮＭＯＳトランジスタから形成される構成とした。図示するように、センス時間が７１０ｐｓから４３０ｐｓに短縮されており、本実施の形態のＰＭＯＳトランジスタのゲートにビット線が接続される構成が有効であることが確認された。
また、センスアンプの入力端がＭＯＳトランジスタのゲートであるとしても、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートの２通りが考えられる。
仮に、ＮＭＯＳトランジスタのゲートを入力端とする場合、ＣＭＯＳラッチの増幅動作の際、ビット線ＢＬの電圧が入力端を構成するＮＭＯＳゲート端子に出力されると、ＣＭＯＳラッチ内の各ノードを、まず、電源電圧にプリチャージし、その後、センスアンプ活性化信号によりラッチ増幅動作を開始し、ノードＬＡ１，ＬＡ２のいずれかをグランドに引き抜くという動作が必要となる。
これに対し、図５に示す構成のセンスアンプでは、ＣＭＯＳラッチ１１１Ｂは、データ電圧ＶbがＰＭＯＳトランジスタＰ１のゲートに、基準電圧ＶrefがＰＭＯＳトランジスタＰ２のゲートにそれぞれ出力され、続いて、センスアンプイネーブル信号／ＳＡＥがハイレベルになると、即座に増幅及びラッチ増幅を開始し、ノードＬＡ１，ＬＡ２のいずれかの電圧を電源電圧側に引き上げる。このため、高速化が可能である。
また、図５のセンスアンプは、増幅スピード加速回路１１２を備える。仮に、増幅スピード加速回路１１２が存在しないと仮定すると、センス増幅動作時に、ＰＭＯＳトランジスタＰ１，Ｐ２のゲート－ソース間電圧が低くなると（特に、ビット線ＢＬにハイレベルの電圧が読み出されたとき）、ＰＭＯＳトランジスタＰ１、Ｐ２のソース・ドレイン間電流が小さくなり、ノードＬＡ１とＬＡ２の充電に時間がかかり、ノードＬＡ１とＬＡ２の電圧の引き上げ時間が長くなる。
これに対し、図５の回路構成では、増幅スピード加速回路１１２は、ＣＭＯＳラッチ１１１Ｂでの増幅がある程度進んだ頃合いで、遅延センスアンプイネーブル信号／ＳＡＥ２がローレベルとなることより活性化する。増幅スピード加速回路１１２には、ＰＭＯＳトランジスタＰ１，Ｐ２に相当する構成が配置されていない。このため、ソース・ドレイン間電圧の不足による電流減少の影響がなく、ノードＬＡ１，ＬＡ２を高速に充電することができる。
図１３（ａ）は、増幅スピード加速回路を配置していない、比較例のセンスアンプの回路例である。（ｂ）は、図１３（ａ）に示すセンスアンプの動作速度、（ｃ）は、図５に示すセンスアンプの動作速度を示す。図示するように、本実施の形態のセンスアンプは、増幅スピード加速回路１１２の作用により、高速に読み出しが可能となることが、確認された。
本発明は、上記実施の形態に限定されず、種々の変形及び応用が可能である。
例えば、読み出し動作時の、信号シーケンスを適宜変更可能である。
例えば、通常は、まず、センスアンプリセット信号ＳＡＲＥＳＥＴを立ち下げ（リセット解除）、続いて、センスアンプイネーブル信号／ＳＡＥを立ち下げる（アンプ活性化）という順番を取るが、図１４（ａ）、（ｂ）に示すように、センスアンプイネーブル信号／ＳＡＥを先に立ち下げ、続いて、センスアンプリセット信号ＳＡＲＥＳＥＴを立ち下げるという順番としてもよい。
なお、センスアンプリセット信号ＳＡＲＥＳＥＴの立ち上がり、センスアンプイネーブル信号／ＳＡＥの立ち上がりの順番は、どちらが先でも、あるいは同時でもよい。
また、各回路も、実施形態の構成に限定されず、同様の機能を実現できるならば、適宜変更が可能である。
例えば、図１５（ａ）、（ｂ）に例示するように、図５に示す回路の各機能部分の配置を変更してもよい。
また、図７に例示したレベルシフト回路１１７も、信号レベルを、読み出し電圧レベルから書き込み電圧レベルにレベルシフトできるならば、その構成は任意である。
また、図８と図９に示したビット線ドライバ１１８とソース線ドライバ１１９は、ライトイネーブル信号ＷＥ２と書き込みコラム選択信号ＣＬＷjがアクティブの時、データＷＤＡＴＡjに対応する書き込み電圧をビット線ＢＬjとソース線ＳＬjとの間に印加し、ライトイネーブル信号ＷＥ２又は書き込みコラム選択信号ＣＬＷjがインアクティブの時は、ビット線ＢＬjとソース線ＳＬjとの間の電圧差をメモリセルに書き込みが行われる閾値電流が流れる電圧以下とできるならば、どのような構成でもよい。
また、ゲート受け回路としては、ＰＭＯＳトランジスタを使用することが、高速化の観点からは望ましいが、ＮＭＯＳトランジスタでも、図１６（ａ）～（ｃ）に例示する回路により実現可能である。この場合のタイミングチャートは、例えば、図１７に示すようになる。
基本的には、センスアンプリセット信号ＳＡＲＥＳＥＴＢ, センスアンプイネーブル信号／ＳＡＥと遅延センスアンプイネーブル信号／ＳＡＥ２は、ＰＭＯＳ構成の場合と逆相となる。
なお、センスアンプリセット信号ＳＡＲＥＳＥＴＢの立ち上がりとセンスアンプイネーブル信号／ＳＡＥの立ち上がりの順番は、どちらが先でも、あるいは同時でもよい。センスアンプリセット信号ＳＡＲＥＳＥＴＢの立ち下がり、センスアンプイネーブル信号／ＳＡＥの立ち下がりの順番についても、どちらが先でも、あるいは同時でもよい。
例えば、上記実施の形態においては、複数のリファレンスセルＲＣiに共通の固定抵抗ＦＲを配置したが、低抵抗状態に設定されたＭＴＪ素子と固定抵抗ＦＲを１つのリファレンスセルＲＣiとすることも可能である。
また、第１のリファレンスビット線ＢＬR1に挿入している固定抵抗ＦＲをリファレンスソース線ＳＬRに配置することも可能である。
上記実施の形態においては、読み出し動作では、選択された行の全てのメモリセルＭＣの記憶データを並列的に読み出して判別している。この発明は、このような形態に限定されず、ローアドレスとコラムアドレスで指定されたメモリセルのみをリードアクセスしてデータ電圧Ｖbを読み出し、記憶データを判別するように構成してもよい。
また、上記実施の形態では、読み出し動作終了後に、読み出したデータを自動的にライトバックする例を示したが、ライトバックの実行の可否、ライトバックの対象とするメモリセル、行、列等を特定するようにしてもよい。この場合には、各センスアンプＳＡに、ライトバックのイネーブル／デスエイブルを指示する信号を供給し、この信号により、ライトバック機能をオン・オフすればよい。
上記実施の形態では、ＭＴＪ素子の低抵抗にデータ「０」を、高抵抗にデータ「１」を割り当てたが、ＭＴＪ素子の低抵抗にデータ「１」を、高抵抗にデータ「０」を割り当ててもよい。
また、図１の構成において、選択トランジスタＳＴijをメモリセルＭＣijよりもソース線ＳＬj側に配置したが、配置の順番は任意である。同様に、図１の構成において、選択トランジスタＡＴiをリファレンスセルＲＣiよりもリファレンスソース線ＳＬR側に配置したが、配置の順番は任意である。
上記実施の形態では、ビット線ＢＬjに読み出し電圧信号を生成し、ビット線ＢＬjをセンスアンプの入力端（図５のＰＭＯＳトランジスタＰ１のゲート端子）に接続する回路構成を示した。この発明は、これに限定されず、ソース線ＳＬjに読み出し電圧信号を生成し、図１９に例示するように、ソース線ＳＬjをセンスアンプの入力端（図１８のＰＭＯＳトランジスタＰ１のゲート端子）に接続する構成でもよい。この場合、図１７に示すように、負荷トランジスタＲＴjのドレインはビット線ＢＬjでなくＳＬjに接続され、接地用ＮＭＯＳトランジスタＲＱjのドレインは、ソース線ＳＬjではなく、ビット線ＢＬjに接続される。
また、リファレンスソース線ＳＬRに固定抵抗ＦＲが挿入され、リファレンス負荷トランジスタＲＴRのドレインはリファレンスビット線ＢＬRでなくリファレンスソース線ＳＬR1とＳＬR2の接続ノードに接続され、接地用ＮＭＯＳトランジスタＲＱRのドレインは、リファレンスソース線ＳRではなく、リファレンスビット線ＢＬRに接続される。リファレンスソース線ＳＬR2が図１６に示すように、センスアンプ回路のＰＭＯＳトランジスタＰ２のゲートに接続される。
その他、書き込みデータを書き込む記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型の記憶素子であればよい。この場合も、リファレンス回路を構成する抵抗変化型素子をメモリセルを構成する抵抗変化型素子と同一の構成とし低抵抗ＲＬに設定し、さらに、固定抵抗ＦＲの抵抗値を、０より大きく、抵抗変化型素子の高抵抗ＲＨと低抵抗ＲＬとの差より小さくする。特に、（α／１００）×ＲＬに実質的に等しいことが望ましい。ここでαは、この記憶回路に用いられるセンスアンプの分解能（正入力端子の電圧と負入力端子の電圧との差を検出できる最小値）から許容される抵抗変化型素子の抵抗値ばらつき上限値（％）である。この場合も、図１に示すようにリファレンスセル毎に固定抵抗を配置する構成も、複数のリファレンスセル（抵抗変化型素子）に１つの固定抵抗を配置する（共用する）構成も可能である。
以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
本出願は、２０１７年１２月８日に出願された、日本国特許出願特願２０１７－２３６５２４号に基づく。本明細書に日本国特許出願特願２０１７－２３６５２４号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。また、国際公開第２０１６／１８６０８６号と国際公開第２０１５／０８３７５４号の内容も本明細書に参照として取り込むものとする。
１１ 記憶回路
２１ メモリセルアレー
２２ リファレンスセルアレー
３１ ローデコーダ
３２ コラムデコーダ
３３ リード／ライトコントローラ
１１１ ラッチ本体
１１１Ａ ゲート受けトランジスタ回路
１１１Ｂ ＣＭＯＳラッチ
１１１Ｃ ラッチ活性化回路
１１２ 増幅スピード加速回路
１１２Ａ ＰＭＯＳラッチ
１１２Ｂ ラッチ活性化回路
１１３ リセット回路
１１４ 出力回路
１１５ 書き込み入力回路
１１６ 書き込み回路
１１７ レベルシフト回路
１１８ ビット線ドライバ
１１９ ソース線ドライバ
ＣＬＲ 読み出しコラム選択信号
ＣＬＷ 書き込みコラム選択信号
ＷＬ1～ＷＬm ワード線
ＢＬ1～ＢＬn ビット線
ＢＬR リファレンスビット線
ＢＬR1 第１のリファレンスビット線
ＢＬR2 第２のリファレンスビット線
ＳＴ11～ＳＴmn 選択トランジスタ
ＡＴR 選択トランジスタ
ＳＬ1～ＳＬn ソース線
ＳＬR リファレンスソース線
ＲＴ1～ＲＴn 負荷トランジスタ
ＲＴR リファレンス負荷トランジスタ
ＲＱ1～ＲＱn、ＲＱR 接地用ＮＭＯＳトランジスタ
Ｖb データ電圧
Ｖref 基準電圧

Claims (15)

  1. 抵抗変化型素子から構成され、ｍ行ｎ列（ｍとｎは自然数、ｍとｎの少なくとも一方は２以上）にマトリクス状に配列されたメモリセルと、
    前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
    前記メモリセルを構成する抵抗変化型素子と同一構成で、低抵抗に設定された抵抗変化型素子と固定抵抗との直列回路から構成され、ｍ行１列に配列されたリファレンス回路と、
    前記抵抗電圧変換回路と同一の構成を有し、前記リファレンス回路の抵抗値を基準電圧に変換する基準電圧変換回路と、
    各列に配置され、対応する列の抵抗電圧変換回路から出力された前記データ電圧と前記基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
    から構成される記憶回路。
  2. 前記抵抗電圧変換回路は、同一列のメモリセルに接続されたビット線と、該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
    前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
    前記基準電圧変換回路は、
    前記リファレンスセルに接続されたリファレンスビット線と、
    前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
    アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
    各前記センスアンプは、自己と同一列の前記ビット線のデータ電圧と前記リファレンスビット線の基準電圧とを比較する、
    請求項１に記載の記憶回路。
  3. 前記抵抗電圧変換回路は、同一行の異なる列のメモリセルの抵抗値をデータ電圧に並行して変換し、
    複数の前記センスアンプが並行して判別した複数のデータを順次出力する手段をさらに備え、当該手段により複数のデータを順次読み出すページモードの動作を可能とした請求項１又は２に記載の記憶回路。
  4. 前記センスアンプは、
    前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のＭＯＳ（Metal-Oxide-Semiconductor field-effect）トランジスタと、
    前記ＭＯＳトランジスタの電流路に接続され、ＣＭＯＳ(Complementary MOS)回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするＣＭＯＳラッチと、
    を備える、請求項１から３の何れか１項に記載の記憶回路。
  5. 前記一対の同一導電型のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタから構成されている、
    請求項４に記載の記憶回路。
  6. 前記ＣＭＯＳラッチの出力を増幅してラッチする第２のラッチを備える、請求項４又は５に記載の記憶回路。
  7. 抵抗変化型素子から構成されたメモリセルと、前記メモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、前記データ電圧のレベルを判定するための基準電圧を生成するリファレンス回路と、を備える記憶回路の前記メモリセルに記憶されたデータを読み出すためのセンスアンプであって、
    前記記憶回路から出力される前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のＭＯＳ（Metal-Oxide-Semiconductor field-effect）トランジスタと、
    前記ＭＯＳトランジスタの電流路に接続され、ＣＭＯＳ（Complementary MOS）回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするＣＭＯＳラッチと、
    を備え、
    前記ＣＭＯＳラッチの出力を増幅してラッチする第２のラッチを備えるセンスアンプ。
  8. 前記一対の同一導電型のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタから構成されている、請求項７に記載のセンスアンプ。
  9. 前記第２のラッチを活性化する活性化回路を備え、
    前記活性化回路は、前記ＣＭＯＳラッチの増幅動作開始後、所定期間経過後に、前記第２のラッチを活性化する、
    請求項７又は８に記載のセンスアンプ。
  10. 前記メモリセルは、ｍ行ｎ列（ｍとｎは自然数、ｍとｎの少なくとも一方は２以上）にマトリクス状に配列され、
    前記抵抗電圧変換回路は、前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換し、
    前記リファレンス回路は、
    前記メモリセルを構成する抵抗変化型素子と同一構成でｍ行１列に配列されたリファレンスセルと、
    前記リファレンスセルに直接に接続される固定抵抗と、
    前記抵抗電圧変換回路と実質的に同一の構成を有し、前記リファレンスセルと固定抵抗の合成抵抗の抵抗値を基準電圧に変換する基準電圧変換回路と、
    を備え、
    前記メモリセルの各列に配置され、対応する列の抵抗電圧変換回路から出力されたデータ電圧と前記リファレンス回路から提供される基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別する、
    請求項７から９の何れか１項に記載のセンスアンプ。
  11. 抵抗変化型素子から構成されたメモリセルと、前記メモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、前記データ電圧のレベルを判定するための基準電圧を生成するリファレンス回路と、を備える記憶回路の前記メモリセルに記憶されたデータを読み出すためのセンスアンプであって、
    前記記憶回路から出力される前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のＭＯＳトランジスタと、
    前記ＭＯＳトランジスタの電流路に接続され、ＣＭＯＳ回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするＣＭＯＳラッチと、
    を備え、
    前記メモリセルは、ｍ行ｎ列（ｍとｎは自然数、ｍとｎの少なくとも一方は２以上）にマトリクス状に配列され、
    前記抵抗電圧変換回路は、前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換し、
    前記リファレンス回路は、
    前記メモリセルを構成する抵抗変化型素子と同一構成でｍ行１列に配列されたリファレンスセルと、
    前記リファレンスセルに直接に接続される固定抵抗と、
    前記抵抗電圧変換回路と実質的に同一の構成を有し、前記リファレンスセルと固定抵抗の合成抵抗の抵抗値を基準電圧に変換する基準電圧変換回路と、
    を備え、
    前記メモリセルの各列に配置され、対応する列の抵抗電圧変換回路から出力されたデータ電圧と前記リファレンス回路から提供される基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別する、
    センスアンプ。
  12. 前記一対の同一導電型のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタから構成されている、請求項１１に記載のセンスアンプ。
  13. 前記ＣＭＯＳラッチの出力を増幅してラッチする第２のラッチを備える請求項１１又は１２に記載のセンスアンプ。
  14. 前記第２のラッチを活性化する活性化回路を備え、
    前記活性化回路は、前記ＣＭＯＳラッチの増幅動作開始後、所定期間経過後に、前記第２のラッチを活性化する、
    請求項１３に記載のセンスアンプ。
  15. 前記抵抗電圧変換回路は、
    同一列のメモリセルに接続されたビット線と、
    該ビット線に接続された負荷トランジスタと、
    アクセス対象のメモリセルを選択する手段と、から構成され、
    前記基準電圧変換回路は、
    前記リファレンスセルに接続されたリファレンスビット線と、
    前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
    アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、
    から構成され、
    自己と同一列の前記ビット線のデータ電圧と前記リファレンスビット線の基準電圧とを比較する、
    請求項１０から１４の何れか１項に記載のセンスアンプ。
JP2019558314A 2017-12-08 2018-12-10 抵抗変化型素子を備えた記憶回路及びセンスアンプ Active JP7173594B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017236524 2017-12-08
JP2017236524 2017-12-08
PCT/JP2018/045354 WO2019112068A1 (ja) 2017-12-08 2018-12-10 抵抗変化型素子を備えた記憶回路及びセンスアンプ

Publications (2)

Publication Number Publication Date
JPWO2019112068A1 JPWO2019112068A1 (ja) 2020-12-17
JP7173594B2 true JP7173594B2 (ja) 2022-11-16

Family

ID=66751471

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019558314A Active JP7173594B2 (ja) 2017-12-08 2018-12-10 抵抗変化型素子を備えた記憶回路及びセンスアンプ

Country Status (3)

Country Link
US (1) US11514964B2 (ja)
JP (1) JP7173594B2 (ja)
WO (1) WO2019112068A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11514964B2 (en) 2017-12-08 2022-11-29 Tohoku University Storage circuit provided with variable resistance elements, reference voltage circuit and sense amplifier
CN113496729A (zh) * 2020-03-18 2021-10-12 上海磁宇信息科技有限公司 磁性随机存储器的读出电路
US11705176B2 (en) * 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device
CN113422601B (zh) * 2021-08-23 2021-11-16 上海灵动微电子股份有限公司 基于磁性隧道结的电压转换高电平隔离单元
CN113707200B (zh) * 2021-09-08 2024-03-15 上海集成电路装备材料产业创新中心有限公司 存储器及其读、写、擦除方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007323706A (ja) 2006-05-30 2007-12-13 Toshiba Corp センスアンプ
WO2008044300A1 (fr) 2006-10-12 2008-04-17 Renesas Technology Corp. Circuit intégré à semi-conducteurs
WO2016186086A1 (ja) 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768143B2 (ja) 2000-11-09 2006-04-19 三洋電機株式会社 磁気メモリ装置
JP3920565B2 (ja) 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP3866621B2 (ja) * 2001-12-28 2007-01-10 株式会社東芝 磁気ランダムアクセスメモリ
US6791885B2 (en) 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP4450538B2 (ja) 2002-03-26 2010-04-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4071531B2 (ja) 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US20030218905A1 (en) 2002-05-22 2003-11-27 Perner Frederick A. Equi-potential sensing magnetic random access memory (MRAM) with series diodes
JP4242117B2 (ja) 2002-07-11 2009-03-18 株式会社ルネサステクノロジ 記憶装置
JP2004103202A (ja) 2002-07-18 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置
JP4083173B2 (ja) * 2005-01-05 2008-04-30 富士通株式会社 半導体メモリ
US8737151B2 (en) * 2007-07-26 2014-05-27 Unity Semiconductor Corporation Low read current architecture for memory
JP5135609B2 (ja) 2008-03-27 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
JP5308972B2 (ja) * 2009-09-16 2013-10-09 株式会社日立製作所 半導体装置
JP2011204287A (ja) 2010-03-24 2011-10-13 Sony Corp 記憶装置
JP5929268B2 (ja) 2012-02-06 2016-06-01 凸版印刷株式会社 不揮発性メモリセルアレイ、および不揮発性メモリ
JP5498526B2 (ja) * 2012-04-05 2014-05-21 株式会社東芝 キャッシュシステム
JP5444414B2 (ja) 2012-06-04 2014-03-19 株式会社東芝 磁気ランダムアクセスメモリ
US20140050010A1 (en) * 2012-08-15 2014-02-20 Kabushiki Kaisha Toshiba Semiconductor memory device and file memory system
JP5492324B1 (ja) 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム
JP6275427B2 (ja) 2013-09-06 2018-02-07 株式会社東芝 メモリ制御回路およびキャッシュメモリ
US9633708B2 (en) 2013-12-05 2017-04-25 Tohoku University Semiconductor storage device using STT-MRAM
US20160078915A1 (en) 2014-09-11 2016-03-17 Akira Katayama Resistance change memory
JP2017168173A (ja) 2016-03-17 2017-09-21 株式会社東芝 集積回路
US10210931B2 (en) * 2016-11-14 2019-02-19 Samsung Electronics Co., Ltd. Nonvolatile memory device including reference memory cell with fixed state
US11514964B2 (en) 2017-12-08 2022-11-29 Tohoku University Storage circuit provided with variable resistance elements, reference voltage circuit and sense amplifier

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007323706A (ja) 2006-05-30 2007-12-13 Toshiba Corp センスアンプ
WO2008044300A1 (fr) 2006-10-12 2008-04-17 Renesas Technology Corp. Circuit intégré à semi-conducteurs
WO2016186086A1 (ja) 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路

Also Published As

Publication number Publication date
US11514964B2 (en) 2022-11-29
WO2019112068A1 (ja) 2019-06-13
JPWO2019112068A1 (ja) 2020-12-17
US20200381032A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
JP7173594B2 (ja) 抵抗変化型素子を備えた記憶回路及びセンスアンプ
US10453532B1 (en) Resistive memory device including reference cell and method of operating the same
CN111316358B (zh) Mos晶体管偏移消除差分电流锁存感测放大器
KR102169681B1 (ko) 감지 증폭기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 센싱 방법
US6807088B2 (en) Magnetic random access memory and reading method thereof
JP5643230B2 (ja) スピン注入トルク磁気抵抗ランダムアクセスメモリでのビットラインの電圧制御
JP4859835B2 (ja) 事前充電回路を有するｍｒａｍセンス増幅器及び検知方法
US7102945B2 (en) Read circuit of semiconductor and read method using a self-reference sensing technique
US10431277B2 (en) Memory device
TWI475560B (zh) 讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構
US9245609B2 (en) Semiconductor storage device
JP5190499B2 (ja) 半導体記憶装置
JP2004103104A (ja) 薄膜磁性体記憶装置
JP2004164766A (ja) 不揮発性記憶装置
KR20100080935A (ko) 스핀 전달 토크 자기저항 랜덤 액세스 메모리 내에서의 판독 동작을 위한 접지 레벨 프리차지 비트 라인 방식
US9754664B2 (en) Semiconductor memory
US9502106B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
JP5603895B2 (ja) 半導体記憶装置の駆動方法および半導体記憶装置
US9773538B2 (en) Nonvolatile semiconductor memory
TWI790497B (zh) 半導體記憶裝置
CN114187945A (zh) 用于写入数据的电阻式存储器装置及其操作方法
US11342036B2 (en) Memory device for write operation including verification and operating method thereof
TW202249012A (zh) 記憶體設備
JP2007226898A (ja) 差動増幅回路および不揮発性記憶装置
JP2009117034A (ja) 差動増幅回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221025

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221027

R150 Certificate of patent or registration of utility model

Ref document number: 7173594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150