TWI475560B - 讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構 - Google Patents

讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構 Download PDF

Info

Publication number
TWI475560B
TWI475560B TW101117180A TW101117180A TWI475560B TW I475560 B TWI475560 B TW I475560B TW 101117180 A TW101117180 A TW 101117180A TW 101117180 A TW101117180 A TW 101117180A TW I475560 B TWI475560 B TW I475560B
Authority
TW
Taiwan
Prior art keywords
memory cell
reading
mram
read
sensing
Prior art date
Application number
TW101117180A
Other languages
English (en)
Other versions
TW201314684A (zh
Inventor
Kai Chun Lin
Hung Chang Yu
Yue Der Chih
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201314684A publication Critical patent/TW201314684A/zh
Application granted granted Critical
Publication of TWI475560B publication Critical patent/TWI475560B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Read Only Memory (AREA)

Description

讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構
本發明係有關於一種記憶體裝置之讀取架構，特別是有關於一種磁阻式隨機存取記憶體(Magnetic Random Access Memory，MRAM)之讀取架構。
磁阻式隨機存取記憶體(Magnetic Random Access Memory，MRAM)是一種非揮發記憶體，其將資料儲存在磁性儲存媒體中。在普通的架構中，每一儲存胞具有兩個磁性板，每一磁性板可以維持一個磁場，且此兩磁場藉由一薄隔離層而彼此分離。兩磁性板中的一磁性板是一個永久磁鐵，其設定為一選擇極性；而另一磁性板的磁場可改變以配合一外部磁場，藉此儲存一位元。根據這些磁場，記憶胞處於以邏輯”1”表示之低阻抗(low resistive，RL)狀態或者是以邏輯”0”表示之高阻抗(high resistive，RH)狀態。
由於製程的變異，記憶陣列中的各個MRAM記憶胞可具有相異的RH值(當編程為RH時)以及相異的RL值(當編程為RL時)。第1圖係表示在整個MRAM記憶胞陣列中，高阻抗(RH)與低阻抗(RL)值的分佈與數量。製程的變異會使得高阻抗(RH)狀態與低阻抗(RL)狀態的阻抗值重疊，導致讀取錯誤。此阻抗值重疊係定義於阻抗值RHmin 與RLmin之間。習知的感測放大器無法應付製程變異。
本發明提供一種讀取架構，用以讀取隨機存取記憶體(random access memory，RAM)記憶胞。此讀取架構包括多階感測放大器、儲存模組、以及決定模組。多階感測放大器包括複數感測放大器，且每一感測放大器具有各自之感測臨界值以及各自之感測輸出。儲存模組耦接多階感測放大器，用以儲存多階感測放大器之上述複數感測輸出。存模組儲存對應一RAM記憶胞之第一讀取的第一組感測輸出以及儲存對應此AM記憶胞之第二讀取的第二組感測輸出。決定模組比較第一組感測輸出以及第二組感測輸出，且根據比較結果來判斷RAM記憶胞之資料狀態。
本發明更提供一種讀取隨機存取記憶體(random access memory，RAM)記憶胞之方法。此RAM記憶胞可編程為高阻抗狀態以及低阻抗狀態。此讀取RAM記憶胞之方法包括：在相異之複數感測臨界值上執行RAM記憶胞之第一讀取，以提供第一組感測輸出；將RAM記憶胞寫入至低阻抗狀態；在相異之上述複數感測臨界值上執行RAM記憶胞之第二讀取，以提供第二組感測輸出；比較第一組感測輸出與第二組感測輸出；以及根據比較步驟來提供關於RAM記憶胞之資料輸出。
本發明另提供一種讀取磁阻式隨機存取記憶體(Magnetic Random Access Memory，MRAM)記憶胞之非破壞性方法。此MRAM可編程為高阻抗狀態以及低阻抗狀態。此讀取MRAM記憶胞之非破壞性方法包括：提供第一觸發至MRAM記憶胞，以產生第一位元線電量；自第一位元線電量擷取一參考量；連續地提供複數額外觸發至 MRAM記憶胞，以產生複數對應位元線電量；連續地比較參考量與上述複數對應位元線電量，以產生複數對應輸出值，其中，複數對應輸出值表示比較結果；以及檢查複數對應輸出值，且輸出一感測輸出，其中，此感測輸出表示MRAM記憶胞之編程狀態的判斷。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
以下將說明多階電流感測放大器之實施例，以判斷正被讀取之一MRAM記憶胞是被編程為低阻抗(low resistive，RL)值或者是高阻抗(high resistive，RH)值。在一些實施例中，MRAM記憶胞為一自旋轉移力矩隨機存取記憶體(spin transfer torque，STT)MRAM記憶胞。STT MRAM使用自旋校直(spin-aligned)或偏極化電子流來與旋轉固定磁性板相關之非固定磁性板。當兩磁性板的極化平行時，這結果是RL狀態，由邏輯”1”表示。當兩磁性板的極化非平行時，這結果是RH狀態，由邏輯”0”表示。總體來說，與習知MRAM或反覆式MRAM(toggle MRAM)比較起來，STT MRAM需要較少的寫入電流。
第2圖係表示根據此處所述多階感測放大器之實施例的一些概念。如同第1圖，第2圖呈現記憶胞位元數量與阻抗值。參閱第2圖之上半部，在低阻抗(RL)值與高阻抗(RH)值之間具有定義於阻抗值RHmin 與RLmax 之間的重疊區域，其中，阻抗值RHmin 是指在記憶胞陣列中一 MRAM記憶胞處於RH狀態的最小期望值，而阻抗值RLmax 是指在記憶胞陣列中一MRAM記憶胞處於RL狀態的最大期望值。出現於第2圖下半部的數值△表示對於一特定記憶胞而言介於RH狀態與RL狀態之間的差。第2圖表示出在一特定感測電流下對於相異的記憶胞言，數值△是固定不變的，即使記憶胞陣列之各個記憶胞具有相異的阻抗值RH與RL。以下將透過第38圖來進一步詳細描述多階感測放大器。在一些實施例中，多階感測放大器使用具有相異之感測比率(例如參考點，如第2圖之比率A至E)之放大器，這些相異感測比例定義了不同的阻抗決定點(或臨界點)，其中，這些比率A至E依序地以小於△/2之增加量來彼此間隔開。感測放大器群組之輸出可被分析來決定各個記憶胞是以阻抗值RH或阻抗值RL來編程(即分別是以低邏輯”0”或高邏輯”1”來編程)。在一些實施例中，多階感測放大器可能使用至少四個比率，包括在高於阻抗值RLmax 之兩阻抗決定點上的兩個比率以及在低於阻抗值RHmin 之兩阻抗決定點上的兩個比率。
第3圖係表示使用一多階感測放大器讀取一記憶胞之方法。此方法係關於記憶胞的破壞性讀取(destructive read)，因此，在某些情況下，資料必須被重新寫入至記憶胞。在此例子中，多階感測放大器必須具有n個感測放大器。
在步驟10中，透過多階感測放大器中的每一感測放大器來讀取記憶胞，且儲存感測輸出結果A[n：0]，其n大於3。
在步驟12中，將低阻抗(RL)狀態寫入至記憶胞。
在步驟14中，再次讀取記憶胞，且儲存感測輸出結果B[n：0]。
在步驟16中，比較儲存的感測輸出結果A與B，以判斷記憶胞原始是編程為RH狀態或RL狀態。假使在輸出結果A[n：0]與B[n：0]之間有兩個或兩個以上的改變，則判斷出被讀取的記憶胞的阻抗為RH(步驟20)。反之，則判斷出被讀取的記憶胞的阻抗為RL(步驟18)。
在步驟22中，假使在步驟20中判斷出讀取的阻抗為RH，接著，由於在步驟12中記憶胞被寫入RL狀態，因此將RH重新寫入至記憶胞。假使步驟18中的判斷為記憶胞被編成為RL狀態，則不需要將資料重新寫入至記憶胞。
第4圖係表示用來說明上述讀取方法的四個可能資料樣態30至60。假設在第一個樣態30中，記憶胞被編程為阻抗值H1，其中，阻抗值H1大於由所有感測比率A至E所設定的臨界值。在第一讀取操作下(步驟10)，由於阻抗值H1大於每一感測放大器之感測點，每一感測放大器之輸出將指示一高阻抗值。在步驟12中，一低阻抗值寫入至記憶胞。此阻抗值係以△偏移於阻抗值H1。假設此阻抗值為L1，且落於比率C與D的臨界值之間的任何一處。在步驟14，此記憶胞再次被讀取，這導致三個高阻抗輸出(來自在比率A、B、與C之感測放大器)以及兩個低阻抗輸出(來自在比率D與E之感測放大器)。由於在讀出之資料(即來自對應比率D與E之感測放大器之輸出)中具有至少兩個變化，在步驟16中決定了此記憶胞係被編程為 RH。注意到，由於步驟12之低阻抗寫入，因此記憶胞將需要被再次編程。藉由具有大於RLmax 且因此專落於RH分佈內之至少兩個感測比率D與E，此方式能確保即使記憶胞被編程為RHmax ，接著此記憶胞再次編程至其對應之RL阻抗值係跨越專落於RH分佈內之至少兩個比率。應注意到，這些比率之間隔小於△/2，這表示由RH移動至RL(即△之移動)跨越至少兩個感測比率。
假設在第二個樣態40中，記憶胞被編程為H2之阻抗值，而阻抗值H2落於比率D與E之間的任何一處。在第一讀取操作中(步驟10)，由於H2大於前四個感測放大器之每一者的感測點，此前四個感測放大器之輸出將指示一高阻抗值，但是由於H2低於最後一個感測放大器之感測點，此最後一個感測放大器之輸出將指示一低邏輯值。在步驟12中，低阻抗值寫入至記憶胞。此阻抗值以△偏移於阻抗值H2，使得阻抗值的移動跨至少兩個感測比率點(即，由於間隔必須小於△/2)。假設此阻抗值是L2，且落於比率A之臨界值之下。在步驟14中，此記憶胞再次被讀取，這導致五個低邏輯輸出。由於在讀出的資料中具有至少兩個變化，在步驟16中決定了此記憶胞係被編程為RH。注意到，由於步驟12之低阻抗寫入，此記憶胞將需要被再次編程。
假設在第三個資料樣態50中，記憶胞被編程為阻抗值L3，此阻抗值L3剛好落在比率C。在此情況下，由於這落在RH/RL重疊區域且落在一感測比率上，傳統的感測放大器不會提供決定性的資料輸出。在第一讀取操作中(步驟 10)，由於L3大於前兩個感測放大器之每一者的感測點，此前兩個感測放大器之輸出將指示一高阻抗值。由於太接近實際比率，第三個感測放大器之輸出為不確定，因此第三個感測放大器可讀取阻抗值H。由於L3低於第四個與第五個感測放大器之感測點，第四個與第五個感測放大器將讀取低阻抗值。在步驟12中，一低阻抗值被寫入記憶胞。注意到，由於原記憶胞被編程為低阻抗，因此不具有自原始阻抗值L3之偏移。阻抗值維持在L3。在步驟14中，記憶胞再次被讀取，這導致只有一個資料變化，其對應於第三個感測放大器之輸出。即是，此時的感測放大器讀取輸出為低阻抗。由於在讀取資料中僅具有一個變化，在步驟16中決定了此記憶胞係被編程為RL。注意到，由於記憶胞之資料狀態不被步驟12之低阻抗寫入而改變，因此記憶胞將不需要再次被編程。也注意到，這無關於在第一與第二讀取操作中第三個感測放大器讀取到甚麼阻抗值。最多可具有單一資料變化，且有時當阻抗值正落在感測點上時，可能不具有資料變化。
在最後一個例子樣態中，假設在第四個樣態60中，記憶胞被編程為H4之阻抗值，而阻抗值H4落在或接近於阻抗值RHmin 且在比率B與C之間的任何一處。在此情況下，由於這落在RH/RL重疊區域，因此傳統感測放大器不會提供決定性的資料輸出。在第一讀取操作中(步驟10)，由於H4大於前兩個感測放大器之每一者的感測點，此前兩個感測放大器之輸出將指示一高阻抗值，但是由於H4低於最後三個感測放大器之臨界值，此最後三個感測放大器 之輸出將指示一低邏輯值。在步驟12中，低阻抗值寫入至記憶胞。此阻抗值以△偏移於阻抗值H4，使得阻抗值的移動跨至少兩個感測比率點(即，由於間隔必須小於△/2)。假設此阻抗值是L4，且落於比率A之臨界值之下。在步驟14中，此記憶胞再次被讀取，這導致五個低邏輯輸出。由於在讀出的資料中具有至少兩個變化，在步驟16中決定了此記憶胞係被編程為RH。注意到，由於步驟12之低阻抗寫入，此記憶胞將需要被再次編程。
根據上述，應可得知，多階感測放大器係配置來反應當編程為RH之記憶胞被讀取、被編程為位準RL，且接著再次被讀取時的至少兩個資料變化。由於在感測臨界值間的增量係設定為小於△/2且已知對記憶胞由RH至RL的再次編程將以數值△來改變記憶胞之阻抗，因此發生至少兩個資料變化。如此一來，假使原編程為RH，再次編程操作能確保將阻抗值跨越至少兩臨界點而向下移動。因此，多階感測放大器能讀取落於RHmin 與RLmax 間之灰色重疊區域的記憶胞。
如上所述，在此實施例中，多階感測放大器係有關於高於RLmax 之至少兩個比率以及低於RHmin 之至少兩個比率。此方法係說明兩個最糟情況樣態。在第一個樣態中，記憶胞被編程為RH，且當其再次被編程為較低阻抗值RL時，此阻抗值RL落於RLmax 。將至少兩個比率設定為高於RLmax 能確保至少兩放大器之輸出即將變化。在第二個樣態中，記憶胞被編程為RHmin 。由於比率之間的間隔設定為低於△/2，因此，具有至少兩個低於RHmin 之比率能保證假使 記憶胞被編程為RH，在記憶胞被編程為RL後，將具有至少兩個資料狀態變化。
第5圖係表示在一實施例中，利用多階感測放大器之讀取架構100實施例以實現上述的讀取手段。此架構包括被編程為RL或RH之MRAM記憶胞104。提供一參考電流源106，其可以是一MRAM記憶胞或電流源。記憶胞104與參考電流源106耦接複數感測放大器庫102，其中每一感測放大器設置在一差動比率下。具體來說，感測放大器102A設置在比率A，感測放大器102B設置在比率B，感測放大器102C設置在比率C，感測放大器102D設置在比率D，感測放大器102E設置在比率E。每一感測放大器具有各自的輸出，其耦接電路模組108以儲存每一放大器之感測輸出。此架構也包括決定模組110，以查對感測放大器輸出，並根據來自第一讀取至第二讀取之感測放大器輸出上的變化(假使有)來判斷RH或RL狀態是否已自記憶胞讀出。舉例來說，假使模組110判斷出已讀取一高阻抗，感測輸出SO則設定為邏輯0；而假使模組判斷出已讀出一低阻抗，則感測輸出設定為邏輯1。應可理解，第5圖所表示之架構100僅表示正被讀取之單一記憶胞，此基本架構能適合使用記憶體領域中傳統的選擇與多路傳輸手段來讀取記憶胞陣列中的多個記憶胞。
應能瞭解，實施讀取手段並提供任何必要控制信號以及讀取與寫入控制信號給模組之控制邏輯可實現於MRAM陣列之記憶體控制器內。當然，也可使用額外的積體電路控制器來控制陣列。
對於選擇感測放大器之感測比率的一種方式於下文敘法。此方法開始進行於最糟情況記憶胞，即具有處於RHmin 之RH的記憶胞以及處於RHmax之RL的記憶胞。
穿隧式磁阻(Tunneling Magnetoresistance，TMR)比率是STT-MRAM記憶胞之主要效能標準中的一個。一記憶胞之TMR比率第一為(RH-RL)/RL。假設，最小TMR比率為66%(0.66)，且位元線電壓VBL為0.2V。根據0.66之比率，可知RH=1.66*RL。也可知VBL=Icell *Rcell。假設RLmax 為4800ohm(歐姆)。在RLmax 之記憶胞將具有7968ohm(=1.66*4800ohm)之RH。處於RLmax 之記憶胞的電流等於41.6μA(=0.2V/4800ohm)，而處於RH之記憶胞的電流等於25μA(=0.2V/7968ohm)。在此情況下，具有16.6μA(41.6μA-25μA)之差異電流(delta current)。而差異電流之一半為8.3μA。
假設RHmin 為3800ohm。在此RHmin 之記憶胞將具有2289ohm(=3800ohm/1.66)之阻抗值RL。處於RHmin 之記憶胞的電流為52.6μA(=0.2V/3800ohm)，而處於RL之記憶胞的電流為87.37μA(=0.2V/2289ohm)。因此，對於此記憶胞而言，具有34.77μA(=87.37μA-52.6μA)之差異電流。此差異電流之一半為17.4μA。總結來說，對於處於RLmax 之任何記憶胞而言，由RL至RH時具有8.3μA之一半差異電流，而對於處於RHmin 之任何記憶胞而言，由RH至RL時具有17.4μA之一半差異電流。然而，實際上，由於讀取方法僅需要確保初始編程為RH而之後再次被寫入至RL之記憶胞跨越兩個比率，因此由RLmax 至RH之樣態並非重要 的。即是，可假設初始寫入至RL而後再次寫入至RL之記憶胞將不會跨越任何比率(或假使其阻抗值處於感測比率點時至少跨越一比率)。因此，選擇17.4μA之一半差異電流。由於此一半差異電流的選擇，因此可設計或選擇比率。
首先，選擇介於RLmax (4800ohm)與RHmin (3800ohm)之間的參考阻抗。在此例子中，選擇4188ohm之參考阻抗。
再者，選擇比率，以使得藉由兩相鄰感測點之增量維持在少於一半差異電流(即少於17.4μA)。舉例來說，以下的比率可被選擇：X1.3、X1.2、X1、X0.8、以及X0.7。一簡單的計算可證實這些比率符合一半差異電流之要求。如上所述參考阻抗(X1)設定為4188ohm。在此阻抗值下的記憶胞電流為47.755μA(=0.2V/4188ohm)。具有感測比率X1.2之感測放大器對應3508ohm之阻抗感測臨界值(即47.755μA＊ 1.2=57μA，0.2V/57μA=3508ohm)。具有感測比率X1.3之感測放大器對應3220ohm之阻抗感測臨界值(即47.755μA＊ 1.3=62.1μA，0.2V/62.1μA=3220ohm)。具有感測比率X0.8之感測放大器對應5235ohm之阻抗感測臨界值(即47.755μA＊ 0.8=38.204μA，0.2V/38.204μA=5235ohm)。最後，具有感測比率X0.7之感測放大器對應5983ohm之阻抗感測臨界值(即47.755μA＊ 0.7=33.4285μA，0.2V/33.4285μA=5983ohm)。每一比率與一相鄰比率之間具有小於一半差異電流(即小於17.4μA)的間隔：62.1μA、57μA、47.775μA、38.4285μA、33.4285μA。此外，具有小於RHmin (3800ohm)的兩個必要比率(即分別處於3508ohm與3220ohm之比率X1.2與X1.3)，且具有大於RLmax (4800ohm)的兩個必要比率(即分別處於5983ohm與5235ohm之比率X0.7與X0.8)。
第6圖係表示在本發明第一實施例，可使用第5圖架構之多階感測放大器200的電路圖。多階感測放大器200包括參考部分202，其包括編程為阻抗值RL之參考記憶胞206以及編程為阻抗值RH之參考記憶胞208。參考部份202還包括接箝制電壓Vclamp之NMOS電晶體N2與N4以及耦接控制信號Ref mux之選擇電晶體N1與N3。箝制電壓Vclamp用來箝制位元線電壓。舉例來說，箝制電壓Vclamp可以設定為0.7V。假使臨界電壓為0.5V，則位元線電壓為0.2V。
參考部分202產生參考電流Iref ，其等於IrefH +IrefL 。多階感測放大器200也包括五個感測放大器，以提供五個感測輸出SOA、SOB、SOC、SOD、與SOE。電晶體對P1/P4、P1/P5、P1/P6、P1/P7、與P1/P8提供電流鏡，以將參考電流Iref 鏡反射至此五個感測放大器。PMOS電晶體P4、P5、P6、P7、與P8依照其尺寸來提供上述討論之感測比率。舉例來說，使用上述感測比率1.3、1.2、1、0.8、與0.7，PMOS電晶體之尺寸為：PMOS電晶體P4之尺寸設計為所提供的電流IrefA 等於IrefH 與IrefL 間的平均值或中點值(即Iref/2)乘上1.3倍；PMOS電晶體P5之尺寸設計為所提供的電流IrefB 等於1.2×Iref /2；PMOS電晶體P6之尺寸設計為所提供的電流IrefC 等於Iref /2；PMOS電晶體P7之尺寸設計為所提供的電流IrefD 等於0.8×Iref /2；PMOS電晶體P8之尺寸設計為所提供的電流IrefE 等於0.7×Iref /2。
記憶胞電流Icell 係記憶胞204根據位元線箝制電壓而產生的，且根據記憶胞是否被編程至RH或RL而處於一位準。記憶胞電流Icell 係藉由電流鏡對PMOS電晶體P2/P3並透過NMOS電流鏡對N7/N8、N7/N9、N7/N10、與N7/N11而被鏡反射。PMOS電晶體P4以及NMOS電晶體N8一起耦接至反向器INV1，其提供輸出SOA。PMOS電晶體P5以及NMOS電晶體N9一起耦接至反向器INV2，其提供輸出SOB。PMOS電晶體P6以及NMOS電晶體N10一起耦接至反向器INV3，其提供輸出SOC。PMOS電晶體P7以及NMOS電晶體N11一起耦接至反向器INV4，其提供輸出SOD。PMOS電晶體P8以及NMOS電晶體N12一起耦接至反向器INV5，其提供輸出SOE。
此架構將參考電流以及記憶胞電流鏡反射至多階感測放大器的每一分支。在一示範分支中，假使參考電流大於記憶胞電流，在此分支的PMOS與NMOS電晶體間的電壓將更高。假使參考電流少於記憶胞電流，在此分支的PMOS與NMOS電晶體間的電壓將會更低。可使用如第6圖所示一反向器或其他架構(即一簡單電壓放大器)來將此更高之電壓對應至邏輯值”1”且將此更低之電壓對應至邏輯值”0”。
第6A圖係表示在本發明之一交替實施例中的多階感測放大器200A。第6A圖之多階感測放大器200A大致上相同於第6圖之多階感測放大器200，相異之處在於多階感測放大器200A使用了參考部分202A。參考部分202A確保來自固定阻抗(R)207(例如多晶矽電阻、偏壓於三 極區之MOSFET)之參考電流Iref 。
第7圖係表示在本發明一實施例中，耦接第6A圖之多階感測放大器200A之感測輸出SOA至SOE的儲存與決定邏輯210。輸出SOA至SOE耦接多工器庫212，其包括分別耦接感測輸出SOA至SOE之多工器212A、212B、212C、212D、與212E。多工器包括兩個輸出R1與R2,此兩輸出耦接至資料儲存模組214之一對資料儲存節點。在此實施例中，每一資料儲存模組係由一對資料栓鎖器所組成，以維持住輸出自所對應耦接之多工器的資料。栓鎖器對214A耦接多工器212A之輸出；栓鎖器對214B耦接多工器212B之輸出；栓鎖器對214C耦接多工器212C之輸出；栓鎖器對214D耦接多工器212D之輸出；栓鎖器對214E耦接多工器212E之輸出。來自記憶體控制器之一控制信號被提供至這些多工器，以控制各個多工器是否將感測輸出傳送至各自栓鎖器對的第一或第二栓鎖器。即是，栓鎖器對中兩栓鎖器之一者接收第一讀取操作(第3圖之步驟10)之結果，而另一栓鎖器則接收第二讀取操作(第3圖之步驟14)之結果。互斥或(XOR)閘庫216耦接資料儲存模組214。具體來說，栓鎖器對214A耦接XOR閘216A之輸入；栓鎖器對214B耦接XOR閘216B之輸入；栓鎖器對214C耦接XOR閘216C之輸入；栓鎖器對214D耦接XOR閘216D之輸入；栓鎖器對214E耦接XOR閘216E。XOR邏輯函數可總結為一者或另一者，而不會是兩者。因此，假使在儲存於一栓鎖器對之兩栓鎖器間具有任何變化，XOR閘將輸出高邏輯”1”。相反地，XOR閘將輸 出低邏輯”0”。XOR閘216A至216E之輸出耦接決定邏輯模組220，其判斷讀取輸出變化之數量(例如變化之數量是符合改變之最小數量(即2)以判斷記憶胞被編程為RH)，且根據判斷結果輸出感測輸出SO。
第8圖係表示在本發明一實施例中，第7圖所示的決定邏輯模組220。應可理解有很多邏輯組合可以用來判斷讀取輸出變化的數量並根據判斷結果來輸出感測輸出OS，而第8圖僅係表示一示範例。此外，也可使用類比方式或類比與數位方式的結合，例如其電壓位準係表示資料變化數量的一儲存電容器、一輸出反向器等等。
在此實施例中，反向器庫232係用來將來自XOR閘216之輸出SOA’至SOE’進行反向，以分別提供反向輸出SOA’_B至SOE’_B。一系列之邏輯閘也被提供來實施以下邏輯：假使SOA’至SOE’中沒有任一個或僅有一個為邏輯1(表示在MRAM記憶胞之第一與第二讀取之間僅有一個或更少的資料變化)，輸出SO為邏輯”1”(即MRAM記憶胞被編程為低阻抗值)；否則輸出邏輯”0”(即MRAM記憶胞被編程為高阻抗值)。在此實施例中，此邏輯透過第一反或(NOR)閘庫222、耦接NOR閘之輸出的第一反及(NAND)閘庫224、耦接第一NAND閘庫224之輸出的第二NAND閘庫226、耦接第二NAND閘庫226之一NOR閘228、以及耦接NOR閘228之輸出的一反向器230來實現。
第9-12D圖係說明在本發明一交替實施例中，MRAM記憶胞讀取架構與方法之實施例以及基本的概念。此交替 實施例本質上是非破壞性的，意思是在讀取之後，資料不需被重新寫入至讀取的記憶胞。此方法在讀取延遲(read latency)以及功率消耗方面具有優點之處。
第9圖係表示單電晶體磁性穿隧接面(magnetic tunneling junction，MTJ)STT-MRAM記憶胞架構。在位元線BL與源極線SL之間，一MTJ與一NMOS選擇電晶體串聯耦接。字元線WL耦接NMOS選擇電晶體之閘極。如第9圖所示，MTJ可以塑造為一可變電阻器。如上所述以及第9圖所示，MTJ包括兩個強磁性層以及一氧化柵層，例如MgO。假使此兩強磁性層之磁化方向為平行的，MTJ處於低阻抗狀態(RL)；而假使磁化方向非平行，則MTJ處於高阻抗狀態(RH)。
第10圖係表示MRAM記憶胞之磁性穿隧接面(MTJ)之R-I拂掠曲線。當一正電壓提供至第9圖之9B點時，MTJ進入至第10圖之正電壓區域，且由高阻抗狀態(RH)切換至低阻抗狀態(RL)。當一正電壓提供至第9圖之9A點時，MTJ進入至第10圖之負電壓區域，且由低阻抗狀態(RL)切換至高阻抗狀態(RH)。
在傳統之讀取架構中，提供讀取電流IR以產生位元線電壓VBL。假使MTJ處於低阻抗狀態，VBL=IR(RL+RNMOS)，其中RNMOS為NMOS選擇電晶體之阻抗。假使MTJ處於高阻抗狀態，VBL=IR(RH+RNMOS)。位元線電壓VBL與參考電壓VREF進行比較也讀取MTJ阻抗狀態，其中，參考電壓VREF係介於電壓VBL,L(即在低阻抗狀態RL之字元線電壓VBL)與電壓VBL,H(即 在高阻抗狀態RH之字元線電壓VBL)。當參考電壓VREF給予多個STT-MRAM記憶胞使用，參考電壓VREF必須設定為介於最大預計電壓VBL,L與最小預計電壓VBL,H之間，但此設定並非總是合適的，這是因為由於MTJ阻抗逐位元的大變化，而使得在整個陣列中此設定會高於或低於或介於RH與RL之間的阻抗值(參閱第1圖)。
由第10圖可看出，MTJ之高與低阻抗狀態的電流相依性。即是，關於一示範記憶胞之RH相依性的斜率大於記憶胞RL相依性。參閱第11圖，提出一讀取架構，其使用一多階感測放大器(例如使用多讀取電流IRA至IRD之多階感測放大器)，以做出MRAM記憶胞是被編程至RH(大斜率)或RL(小斜率)的決定。此讀取方法包括採取記憶胞之初始讀取以及建立一感測參考，而此感測參考係根據此初始讀取而在進一步得讀取中使用。此感測參考偏移於初始讀取。此偏移設計來識別在第10與11圖之封閉曲線(house curve)中RH與RL之間斜率上的明顯差異，使得額外讀取的輸出將顯示出MRAM記憶胞是被編程為RH或RL。即是，假使記憶胞之阻抗值明顯地降低，則判斷MRAM記憶胞被編程為RH；假使記憶胞之阻抗值較不明顯地降低且會預期是編程為RH之記憶胞，則判斷MRAM記憶胞被編程為RL。此讀取架構與方法將藉由第12至12D圖來進一步詳細說明。
第12圖係表示在本發明一實施例中的非破壞性讀取架構300。此架構左邊所示的曲線為跨越一感測電流範圍之MTJ RH與RL曲線。具體來說，所示之兩個標示點係 表示在第一感測電流IBLA上的RH與RL阻抗值。此讀取架構包括MRAM記憶胞302，其具有一選擇電晶體與一MTJ結合之結構。舉例來說，MRAM記標302可以是STT-MRAM記憶胞或栓扣型(toggle mode)MRAM記憶胞，此兩者可呈現第9、11、與12圖所示之阻抗斜率特徵。在一示範例中，此讀取架構包括四個電流源304A、304B、304C、與304D，用以提供電流IBLA、IBLB、IBLC、與IBLD，其中，IBLA<IBLB<IBLC<IBLD。在一實施例中，電流源方塊304可提供作為一系列電流鏡。此架構也包括開關SA、SA1、SB、SC、與SD。儲存元件與參考產生器306(之後稱為參考產生器306)耦接電壓偏移元件308。在此實施例中，感測放大器310以一電壓感測放大器來表示，其第一輸入耦接參考產生器306之輸出。參考產生器306提供一電壓參考(以下以VBLA-offset來表示)至感測放大器10之第一輸入。感測放大器之第二輸入選擇性地透過開關SB、SC、與SD來耦接記憶胞302。感測放大器310之輸出分別透過開關SB、SC、與SD提供輸出SAOB、SAOC、與SAOD至決定電路312，這將於下文詳細說明。
在實施例中，感測放大器310可以是電流感測放大器。對於此架構之潤飾修改例如包括提供元件304作為電流源，且提供來自參考產生器306之參考做為參考電流。
此讀取架構所執行之第一操作是產生參考電壓。首先開關SA開啟(合上)，而在此架構300中的其他開關則關閉(斷開)。電流源304A透過開關SA提供感測電流IBLA至MRAM記憶胞302，這產生了位元線電壓VBLA。根據 MRAM記憶胞是編程為RH或RL，位元線電壓VBLA是等於IBLA×RH(IBLA) 或IBLA×RL(IBLA) ，其中，RH(IBLA) 為當特定記憶胞編程為RH且提供感測電流IBLA時此特定記憶胞之阻抗值，RL(IBLA) 為當特定記憶胞編程為RL且提供感測電流IBLA時此特定記憶胞之阻抗值。
參閱第12A圖，開關SA維持開啟，且開關SA1開啟。其他開關則關閉。參考產生器306儲存一電壓值，而此電壓值等於VBLA減去一些由電壓偏移元件308所決定之偏移電壓。此電壓值可稱為VBLA-offset。參考產生器306輸出此電壓值至感測放大器310以作為感測臨界值來使用。
VBLA-offset電壓可看作為設定一參考阻抗Rref (標示於第12A圖)，其偏移於在低感測電流IBLA下MRAM記憶胞之初始阻抗值。換句話說，根據MRAM記憶胞是否編程為RH或RL，參考阻抗Rref 之值可以是RH(IBLA) -△或RL(IBLA) -△。在實施例中，也可選擇差異值(△)，使得RH(IBLA) >Rref >RL(IBLA) 。在較佳實施例中，也可選擇差異值(△)，使得RH(IBLA) >RL(IBLA) >Rref 。或者，至少必須選擇差異值使得當考慮所有的感測輸出時，在來自編程為RH之MRAM記憶胞與編程為RL之MRAM記憶胞的輸出之間具有清楚明顯的差異。
接續參閱第12B圖，在下一操作中，開關SA與SA1關閉，開關SB現在開啟，而開關SC與SD關閉。此配置將電流源304B耦接至記憶胞302以提供感測電流IBLB。這產生了電壓VBLB，其等於IBLB×RH(IBLB) 或IBLB×RL(IBLB) 。再次說明，感測電流IBLB大於IBLA，且MRAM記憶胞之阻抗隨著感測電流的增加而減少。也再次說明，假使記憶胞被編程為RH，由阻抗值RH(IBLA) 下降至RH(IBLB) 的量將大於由阻抗值RL(IBLA) 下降至RL(IBLB) 的量。如此一來，與被編程為RL比較起來，被編程為RH之記憶胞之阻抗值比較接近於Rref 。不論如何，以在此例子中所提出為了IBLB而設定之值為例，RH(IBLB) 與RL(IBLB) 都大於Rref ，這表示VBLB大於VBLA-offset。因此，感測放大器310輸出邏輯”1”作為SAOB，其儲存在決定電路312以作後續分析。
接續參閱第12C圖，在下一操作中，開關SA、SA1、與SB關閉，開關SC現在開啟，而開關SD關閉。此配置將電流源304C耦接至記憶胞302，以提供感測電流IBLC。這產生了電壓VBLC，其等於IBLC×RH(IBLC) 或IBLC×RL(IBLC) 。再次說明，感測電流IBLC大於IBLB，且MRAM記憶胞之阻抗隨著感測電流的增加而減少。也再次說明，假使記憶胞被編程為RH，由阻抗值RH(IBLB) 下降至RH(IBLC) 的量將大於由阻抗值RL(IBLB) 下降至RL(IBLC) 的量。如此一來，如電路300左側之圖式所示，當記憶胞被編程為RH時記憶胞之阻抗值實際上低於Rref ，但當記憶胞被編程為RL時記憶胞之阻抗值仍大於Rref 。假使MRAM記憶胞被編程為RH，VBLC低於VBLA-offset；假使MRAM記憶胞被編程為RL，VBLC高於VBLA-offset。因此，假使記憶胞被編程為RH，感測放大器310輸出邏輯”0”作為SAOC；假使記憶胞被編程為RL，感測放大器310輸出邏輯”1”作 為SAOC。
最後參閱第12D圖，在下一操作中，開關SA、SA1、SB、與SC關閉，而開關SD現在開啟。此配置將電流源304D耦接至記憶胞302，以提供感測電流IBLD。這產生了電壓VBLD，其等於IBLD×RH(IBLD) 或IBLD×RL(IBLD) 。再次說明，感測電流IBLD大於IBLC，且MRAM記憶胞之阻抗隨著感測電流的增加而減少。也再次說明，假使記憶胞被編程為RH，由阻抗值RH(IBLC) 下降至RH(IBLD) 的量將大於由阻抗值RL(IBLC) 下降至RL(IBLD) 的量。如此一來，如電路300左側之圖式所示，當記憶胞被編程為RH時記憶胞之阻抗值再次低於Rref ，且當記憶胞被編程為RL時記憶胞之阻抗值明顯地仍大於Rref 。假使MRAM記憶胞被編程為RH，VBLD低於VBLA-offset；假使MRAM記憶胞被編程為RL，VBLD高於VBLA-offset。因此，假使記憶胞被編程為RH，感測放大器310輸出邏輯”0”作為SAOD；假使記憶胞被編程為RL，感測放大器310輸出邏輯”1”作為SAOD。
此偏移△之值以及感測電流之數量(從而包括資料點的數量)與其間隔可以選擇以提供資料，以供最後決定記憶胞之編程狀態。在實施例中，至少使用四個感測電流，其族以產生參考電壓以及三個資料點SAOB、SAOC、與SAOD，且可選擇這些數值以使得將具有至少兩個資料點在編程為RH之記憶胞與編程為RL之記憶胞之間具有差異。至少兩相異處為視為較佳的，以避免RH值落在或接近Rref 。在此示範例中，RH可以輸出[100]來表示，而RL可 以輸出[111]來表示。
決定電路312配置來分析輸出SAOB、SAOC、與SAOD等等，且輸出感測輸出SO，其依據資料而為高邏輯”1”或低邏輯”0”。此電路可以任何方式來配置以做成此判斷。舉例來說，在此一情況下(假設按慣例RH係對應邏輯”0”)。此電路可查對以察看是否具有足夠的處於邏輯低之SAO輸出，以做出記憶胞被編程為RH之判斷並輸出邏輯”0’。由於製程變異可能稍微地影響了RH與RL的斜率，對於每一檢查的記憶胞而言，可能無法預料相同的輸出資料樣態。這藉由謹慎地選擇差異值(△)、感測電流之數量(從而包括資料點)、以及兩資料點間之間隔來負責改善。不論如何，應可採用一些數值，以使得與讀取編程為RH之記憶胞比較起來，在讀取編程為RL之記憶胞高時的輸出資料點的數量應可總是較多。
雖然上文以敘述讀取架構係與根據VBLA(其係使用低參考電流IBLA所產生的)減去偏移電壓來設定感測臨界電壓有關，但是此系統本質上可轉換(flipped)，意思是感測臨界電壓可建立在將偏移電壓加上VBLD(其係使用高參考電流IBLD所產生的)。在取代VBLA-offset的情況下，電壓VBLA、VBLB、與VBLC會與此電壓臨界值VBLD-offset進行比較。
此外，如上所述電流源304可以電壓原來取代。在讀取架構之實施例中，讀取架構根本地在相同方式下操作，但是使用電流感測放大器(而不是電壓感測放大器)以及電流參考(而不是電壓參考)。
在實施例中，上述的參考產生器可配置為一簡單的電容器，以儲存電壓值VBLA-offset，其係藉由將電壓VBLA連接電壓偏移元件308而產生。在實施例中，可利用習知技術中使用切換電容器之傳統電荷共享技術。電壓VBLA儲存在第一電容器，且第一電容器耦接一第二電容器(較小的電容器)以與第二電容器之間發生電荷共享。因此，在第二電容器中由較小電荷產生一較小電壓。差異值可簡單地透過電容器的尺寸大小來控制。
第13與14圖係表示在一交替實施例中，與第12至12D圖相關聯之讀取架構與方法。在此方法中，為了改善感測邊限，在連續讀取中偏移(△)向上與向下移動。參閱第13圖，第13圖表示使用參考電流IBLA、IBLB、IBLC、與IBLD之週期。在上文中，具有關於第12至12D圖的四個週期。可從第13圖得知，在週期B，參考臨界值Rref 降低變為RrefB 。在週期C，參考臨界值Rref 提高變為RrefC 。最後，在週期D，參考臨界值Rref 降低變為RrefD ，而RrefD 低於原始的Rref 。這些不同的參考值可以各種方式來產生。舉例來說，可使用一分壓器或電流鏡來提供不同的差異值以提供不同的參考臨界值。
在週期B中，上述的移動偏移擴大了RH/RL與Rref 之間的差異這增加了讀取RH與讀取RL時的讀取邊限。在週期C，減少偏移以提高臨界點擴大了讀取RH的感測放大器邊限，但減縮小了讀取RL之邊限。
差異值的改變可根據感測放大器之特徵而定。舉例來說，對於一些感測放大器能較容易地讀取RL或RH，因此 偏移可轉變為不同目的。例如，一些感測放大器(或感測架構)之邊限傾向於讀取RL但不讀取RH，在此情況下，需維持較大的邊限來讀取RH。
第14圖表示在一實施例中，非破壞性讀取方法的流程圖。在步驟400，產生偏移電壓(隨著各種情況而可以是電流)。在步驟402中，在MRAM記憶胞上施加第一感測電流IBLA。在步驟404中，儲存結果位元線電壓(或電流)加上所產生之偏移以做為參考臨界值。在步驟406，在記憶胞施加下一感測電流(或電流)，且儲存感測結果。在步驟408中，例如藉由改變偏移電壓(或電流)來改變感測放大器之感測比率。步驟406可隨著下一感測電流而重複。步驟406與408可重複直到使用了全部的感測電流。在步驟410中，檢查所儲存的感測輸出以察看多少個輸出為低邏輯(或者，根據所選擇之方法而可以是高邏輯)假使步驟410之結果為否定，在步驟412中判斷出記憶胞係被編程為RL；反之，在步驟414中判斷出記憶胞係被編程為RH。
應可理解上述的破壞性讀取架構與方法係藉由與MRAM記憶胞(例如STT-MRAM記憶胞)之間的關聯係來解釋，而此述之方法可應用來讀取其他類型之記憶胞，在這些其他類型之記憶胞具有製程變異可能導致高邏輯與低邏輯記憶胞特性分佈的重疊的問題，意思是單一感測臨界值可能無法一直提供正確的結果。同樣地，應可理解，非破壞性讀取架構與方法不限定於STT-MRAM記憶胞，其也可用在其他的MRAM記憶胞。
如上所述，在讀取隨機存取記憶體(random access memory，RAM)記憶胞之讀取架構的一實施例中架構包括一多階感測放大器，而此多階感測放大器包括複數感測放大器，每一感測放大器具有一各自的感測臨界值以及各自的感測輸出。此架構還包括耦接多階感測放大器之一儲存模組，其儲存多階感測放大器之多個感測輸出。儲存模組儲存對應RAM記憶胞之第一讀取的第一組感測輸出，且儲存對應RAM記憶胞之第二讀取的第二組感測輸出。此架構也包括一決定單元，以比較第一組感測輸出與第二組感測輸出，且根據比較結果來判斷RAM記憶胞之資料狀態。
在如上所述，讀取磁阻式隨機存取記憶體(Magnetic Random Access Memory，MRAM)記憶胞之方法包括以下步驟：在複數相異感測臨界值之每一者上執行MRAM記憶胞的第一讀取，以提供第一組感測輸出；將MRAM記憶胞寫入至低阻抗狀態；在上述複數相異感測臨界值之每一者上執行MRAM記憶胞的第二讀取，以提供第二組感測輸出；比較第一組感測輸出與第二組感測輸出；以及根據比較步驟來提供關於MRAM記憶胞之資料輸出。
在讀取MRAM記憶胞之非破壞性方法之實施例中，此方法包括以下步驟：提供第一觸發至MRAM記憶胞以產生第一位元線電量；自第一位元線電量擷取一參考量；連續地提供複數額外觸發至MRAM記憶胞以產生複數對應位元線電量；連續地比較參考量與上述複數位元線電量以產生複數對應輸出值以表示比較結果；以及檢查上述複數對應輸出值，且輸出一感測輸出以表示MRAM記憶胞之編程 狀態的判斷。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、12、14、16、18、20、22‧‧‧方法步驟
30、40、50、60‧‧‧資料樣態
102‧‧‧感測放大器庫
102A、102B、102C、102D、102E‧‧‧感測放大器
104‧‧‧記憶胞
106‧‧‧參考電流源
108‧‧‧電路模組/儲存模組
110‧‧‧決定模組
200‧‧‧多階感測放大器
202、202A‧‧‧參考部分
204‧‧‧記憶胞
206、208‧‧‧參考記憶胞
207‧‧‧固定阻抗
212‧‧‧多工器庫
212A、212B、212C、212D、212E‧‧‧多工器
214‧‧‧資料儲存模組
214A、214B、214C、214D、214E‧‧‧栓鎖器對
216‧‧‧互斥或(XOR)閘庫
216A、216B、216C、216D、216E‧‧‧XOR閘
220‧‧‧決定邏輯模組
222‧‧‧反或(NOR)閘庫
224‧‧‧第一反及(NAND)閘庫
226‧‧‧第二反及(NAND)閘庫
228‧‧‧NOR閘
230‧‧‧反向器
232‧‧‧反向器庫
300‧‧‧非破壞性讀取架構
304A、304B、304C、304D‧‧‧電流源
306‧‧‧參考產生器
308‧‧‧電壓偏移元件
310‧‧‧感測放大器
312‧‧‧決定電路
400、402、404、406、408、410、412、414‧‧‧方法步驟
A、B、C、D、E‧‧‧比率
BL‧‧‧位元線
H、H1、H2、H4‧‧‧阻抗值
Icell ‧‧‧記憶胞電流
IBLA、IBLB、IBLC、IBLD‧‧‧感測電流
INV1、INV2、INV3、INV4、INV5‧‧‧反向器
IR、IRA、IRB、IRC、IRD、IRE‧‧‧讀取電流
IrefA 、IrefB 、IrefC 、IrefD 、IrefE 、IrefH 、IrefL ‧‧‧電流
L、L1、L2、L3、L4‧‧‧阻抗值
N1...N12‧‧‧NMOS電晶體
P1...P8‧‧‧NMOS電晶體
R1、R2‧‧‧多工器之輸出
Ref mux‧‧‧控制信號
RH‧‧‧高阻抗
RHmin ‧‧‧阻抗值
RH(IBLA) 、RH(IBLB) 、RH(IBLC) 、RH(IBLD) 、RH(IBLA) ‧‧‧阻抗值
RL‧‧‧低阻抗
RLmax ‧‧‧阻抗值
RL(IBLA) 、RL(IBLB) 、RL(IBLC) 、RL(IBLD) ‧‧‧阻抗值
Rref 、RrefB 、RrefC 、RrefD ‧‧‧參考阻抗/參考臨界值
SA、SA1、SB、SC、SD‧‧‧開關
SL‧‧‧源極線
SO、SOA、SOB、SOC、SOD、SOE‧‧‧感測輸出
SOA’、SOB’、SOC’、SOD’、SOE’‧‧‧感測輸出
SOA’_B、SOB’_B、SOC’_B、SOD’_B、SOE’_B‧‧‧反向感測輸出
VBLA‧‧‧位元線電壓
Vclamp‧‧‧箝制電壓
WL‧‧‧字元線
△‧‧‧差異值
第1圖是製程變異所導致而關於MRAM記憶胞陣列的高阻抗與低阻抗的分佈圖示；第2圖是關於MRAM記憶胞陣列之阻抗的另一分佈圖示；第3圖是根據本發明一實施例之讀取MRAM記憶胞之方法流程圖；第4圖表示與阻抗分佈圖有關之地3圖的方法；第5圖表示根據本發明一實施例之MRAM記憶胞的讀取架構；第6圖表示根據本發明一實施例，於第5圖之讀取架構中所使用之多階感測放大器；第6A圖表示根據本發明另一實施例，於第5圖之讀取架構中所使用之多階感測放大器；第7圖表示第5圖之讀取架構的一示範例；第8圖表示根據本發明一實施例，於第7圖之讀取架構中所使用之決定邏輯；第9圖表示MRAM記憶胞之電路架構；第10圖是所謂的封閉曲線(house curve)，其表示 MRAM磁性穿隧接面阻抗隨著感測電流之變化而改變；第11圖是另一封閉曲線；第12-12D圖表示根據本發明一實施例，用來讀取MRAM記憶胞之非破壞性讀取架構；第13圖表示根據本發明另一實施例之非破壞性讀取架構；以及第14圖是根據本發明一實施例，第13圖之非破壞性讀取方法的流程圖。
100‧‧‧讀取架構
102‧‧‧感測放大器庫
102A、102B、102C、102D、102E‧‧‧感測放大器
104‧‧‧記憶胞
106‧‧‧參考電流源
108‧‧‧電路模組/儲存模組
110‧‧‧決定模組
SO‧‧‧感測輸出

Claims (16)

  1. 一種讀取架構，用以讀取隨機存取記憶體(random access memory，RAM)記憶胞，包括：一多階感測放大器，包括複數感測放大器，每一該感測放大器具有各自之一感測臨界值以及各自之一感測輸出；一儲存模組，耦接該多階感測放大器，用以儲存該多階感測放大器之該等感測輸出，其中，該存模組儲存對應一RAM記憶胞之一第一讀取的一第一組感測輸出以及儲存對應該RAM記憶胞之一第二讀取的一第二組感測輸出；以及一決定模組，用以比較該第一組感測輸出以及該第二組感測輸出，且根據比較結果來判斷該RAM記憶胞之一資料狀態。
  2. 如申請專利範圍第1項所述之讀取架構，其中，該RAM記憶胞可編程為一高阻抗狀態以及一低阻抗狀態，且為了該第二讀取，該RAM記憶胞被編程為該低阻抗狀態。
  3. 如申請專利範圍第2項所述之讀取架構，其中，該等感測臨界值可被選擇，以使得當為了該第一讀取而該RAM記憶胞被編程為該高阻抗狀態時，至少兩個該等感測輸出在該第一讀取與該第二讀取之間變化。
  4. 如申請專利範圍第2項所述之讀取架構，其中，該等感測放大器之該等感測臨界值彼此間隔開，以使得相鄰之該等臨界值彼此以一數值來間隔開，且該數值小於該高阻抗狀態與該低阻抗狀態之阻抗值間之差異的一半。
  5. 如申請專利範圍第4項所述之讀取架構，其中，該RAM記憶胞為一RAM記憶胞陣列之一部分，該RAM記憶胞陣列具有複數高阻抗狀態值以及複數低阻抗狀態值之分佈；其中，該多階感測放大器包括其感測臨界值低於該等高阻抗狀態值中最小者的至少兩感測放大器，以及包括其感測臨界值高於該等高阻抗狀態值中最大者的至少兩感測放大器。
  6. 如申請專利範圍第1項所述之讀取架構，其中，該多階感測放大器包括：一參考電路，用以提供一參考電流，其中，每一該感測放大器在一相異電流比率來鏡反射該參考電流；以及在該RAM記憶胞內建立一記憶胞電流之裝置；其中，每一該感測放大器反應於該記憶胞電流以及各自之一鏡反射參考電流，以提供各自之該感測輸出，且各自之該感測輸出係指示該記憶胞電流是否高於或低於各自之該鏡反射參考電流。
  7. 如申請專利範圍第6項所述之讀取架構，其中，該參考電路包括一參考電阻器，用以設定該參考電流之值。
  8. 如申請專利範圍第1項所述之讀取架構，其中，該儲存模組包括：一第一組資料栓鎖器，用以儲存該第一組感測輸出；一第二組資料栓鎖器，用以儲存該第二組感測輸出；以及一多工器電路，用以選擇性地將該第一組感測輸出以 及該第二組感測輸出分別輸出至該第一組資料栓鎖器以及該第二組資料栓鎖器。
  9. 如申請專利範圍第1項所述之讀取架構，其中，該決定模組包括一組互斥或閘，用以比較該第一組感測輸出與該第二組感測輸出。
  10. 如申請專利範圍第1項所述之讀取架構，其中，該RAM記憶胞為一磁阻式隨機存取記憶體(Magnetic Random Access Memory，MRAM)記憶胞。
  11. 一種讀取磁阻式隨機存取記憶體(Magnetic Random Access Memory，MRAM)記憶胞之非破壞性方法，其中，該MRAM可編程為一高阻抗狀態以及一低阻抗狀態，此讀取MRAM記憶胞之非破壞性方法包括：提供一第一觸發至該MRAM記憶胞，以產生一第一位元線電量；自該第一位元線電量擷取一參考量；連續地提供複數額外觸發至該MRAM記憶胞，以產生複數對應位元線電量；連續地比較該參考量與該等對應位元線電量，以產生複數對應輸出值，其中，該等對應輸出值表示該比較結果；以及檢查該等對應輸出值，且輸出一感測輸出，其中，該感測輸出表示該MRAM記憶胞之一編程狀態的判斷。
  12. 如申請專利範為第11項所述之讀取MRAM記憶胞之非破壞性方法，其中，該第一觸發以及該等額外觸發為複數記憶胞偏壓電流，該第一位元線電量以及該等對應位 元線電量為複數位元線電壓，該參考量為一參考電壓，且該比較步驟係由一電壓感測放大器來執行；或者其中，該第一觸發以及該等額外觸發為複數記憶胞偏壓電壓，該第一位元線電量以及該等對應位元線電量為複數位元線電流，該參考量為一參考電流，且該比較步驟係由一電流感測放大器來執行。
  13. 如申請專利範為第11項所述之讀取MRAM記憶胞之非破壞性方法，其中，該參考量係以一既定偏移值來偏移自該第一位元線電量；其中，該既定偏移值被選擇，以使得與該MRAM記憶胞被編程為該低阻抗狀態比較起來，當該MRAM記憶胞被編程為該高阻抗狀態時，較多數量之該等對應位元線電量低於該參考量。
  14. 如申請專利範為第11項所述之讀取MRAM記憶胞之非破壞性方法，更包括：在比較該參考量與該等對應位元線電量中至少一者之前，改變該參考量。
  15. 如申請專利範為第11項所述之讀取MRAM記憶胞之非破壞性方法，其中，該MRAM記憶胞為一自旋轉移力矩隨機存取記憶體(spin transfer torque，STT)MRAM記憶胞或一反覆式(toggle mode)MRAM記憶胞。
  16. 如申請專利範為第11項所述之讀取MRAM記憶胞之非破壞性方法，其中，該等額外觸發為相異之複數記憶胞偏壓電流或複數記憶胞偏壓電壓。
TW101117180A 2011-09-20 2012-05-15 讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構 TWI475560B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/237,282 US8509003B2 (en) 2011-09-20 2011-09-20 Read architecture for MRAM

Publications (2)

Publication Number Publication Date
TW201314684A TW201314684A (zh) 2013-04-01
TWI475560B true TWI475560B (zh) 2015-03-01

Family

ID=47751499

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101117180A TWI475560B (zh) 2011-09-20 2012-05-15 讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構

Country Status (4)

Country Link
US (1) US8509003B2 (zh)
KR (1) KR101334424B1 (zh)
DE (1) DE102012209035B4 (zh)
TW (1) TWI475560B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759141B (zh) * 2021-01-15 2022-03-21 台灣積體電路製造股份有限公司 積體電路與操作相變記憶體的方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666246B2 (en) * 2013-09-11 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dynamic reference current sensing
US8891326B1 (en) * 2013-09-11 2014-11-18 Avalanche Technology, Inc. Method of sensing data in magnetic random access memory with overlap of high and low resistance distributions
KR102212750B1 (ko) 2014-07-23 2021-02-05 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법
US10242736B2 (en) 2014-07-29 2019-03-26 Hewlett Packard Enterprise Development Lp Reference currents for input current comparisons
US9543041B2 (en) * 2014-08-29 2017-01-10 Everspin Technologies, Inc. Configuration and testing for magnetoresistive memory to ensure long term continuous operation
US9767875B2 (en) 2015-08-11 2017-09-19 Nxp Usa, Inc. Capacitive sensing and reference voltage scheme for random access memory
KR102007068B1 (ko) * 2016-01-15 2019-08-05 한양대학교 산학협력단 Stt-mram을 포함하는 메모리 시스템 및 그 구축 방법
US9514810B1 (en) 2016-02-08 2016-12-06 Freescale Semiconductor, Inc. Resistive non-volatile memory cell and method for programming same
US9659623B1 (en) 2016-03-28 2017-05-23 Nxp Usa, Inc. Memory having a plurality of resistive non-volatile memory cells
US9923553B2 (en) 2016-07-18 2018-03-20 Nxp Usa, Inc. Systems and methods for non-volatile flip flops
US9847127B1 (en) 2016-11-21 2017-12-19 Nxp Usa, Inc. Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory
DE102018121817A1 (de) 2017-09-15 2019-03-21 Samsung Electronics Co., Ltd. Resistive Speichervorrichtung mit einer Referenzzelle und Verfahren zum Steuern einer Referenzzelle
DE102018122826A1 (de) 2017-09-21 2019-03-21 Samsung Electronics Co., Ltd. Vorrichtung zum Unterstützen eines Fehlerkorrekturcodes und Testverfahren dafür
US10878928B2 (en) 2018-09-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. One-time-programmable (OTP) implementation using magnetic junctions
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
FR3089681B1 (fr) * 2018-12-10 2021-08-06 Proton World Int Nv Mémoire à lecture unique
FR3089680B1 (fr) 2018-12-10 2022-12-23 Proton World Int Nv Mémoire à lecture unique
US11575387B2 (en) 2019-12-10 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Symmetry unary code encoder
CN116312679B (zh) * 2023-04-13 2023-12-12 深圳亘存科技有限责任公司 Mram读出电路及其信号输出方法和装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069821A (en) * 1998-11-26 2000-05-30 Hyundai Electronics Industries Co., Ltd. Device for sensing data in a multi-bit memory cell using a multistep current source
US6134138A (en) * 1999-07-30 2000-10-17 Honeywell Inc. Method and apparatus for reading a magnetoresistive memory
US6807088B2 (en) * 2003-02-17 2004-10-19 Kabushiki Kaisha Toshiba Magnetic random access memory and reading method thereof
US20060083052A1 (en) * 2002-03-27 2006-04-20 The Regents Of The University Of California Self reverse bias low-power high-performance storage circuitry and related methods
TWI271738B (en) * 2004-08-05 2007-01-21 Taiwan Semiconductor Mfg Multiple stage method and system for sensing outputs from memory cells
US20090251952A1 (en) * 2008-04-08 2009-10-08 Micron Technology, Inc. State machine sensing of memory cells

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973957A (en) * 1997-09-16 1999-10-26 Intel Corporation Sense amplifier comprising a preamplifier and a differential input latch for flash memories
KR100301652B1 (ko) * 1997-11-28 2001-10-27 김영환 반도체메모리의멀티비트센스앰프
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US6999366B2 (en) * 2003-12-03 2006-02-14 Hewlett-Packard Development Company, Lp. Magnetic memory including a sense result category between logic states
US7706176B2 (en) * 2008-01-07 2010-04-27 Qimonda Ag Integrated circuit, cell arrangement, method for manufacturing an integrated circuit and for reading a memory cell status, memory module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069821A (en) * 1998-11-26 2000-05-30 Hyundai Electronics Industries Co., Ltd. Device for sensing data in a multi-bit memory cell using a multistep current source
US6134138A (en) * 1999-07-30 2000-10-17 Honeywell Inc. Method and apparatus for reading a magnetoresistive memory
US20060083052A1 (en) * 2002-03-27 2006-04-20 The Regents Of The University Of California Self reverse bias low-power high-performance storage circuitry and related methods
US6807088B2 (en) * 2003-02-17 2004-10-19 Kabushiki Kaisha Toshiba Magnetic random access memory and reading method thereof
TWI271738B (en) * 2004-08-05 2007-01-21 Taiwan Semiconductor Mfg Multiple stage method and system for sensing outputs from memory cells
US20090251952A1 (en) * 2008-04-08 2009-10-08 Micron Technology, Inc. State machine sensing of memory cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759141B (zh) * 2021-01-15 2022-03-21 台灣積體電路製造股份有限公司 積體電路與操作相變記憶體的方法

Also Published As

Publication number Publication date
DE102012209035B4 (de) 2017-02-09
US20130070519A1 (en) 2013-03-21
KR20130031186A (ko) 2013-03-28
DE102012209035A1 (de) 2013-03-21
TW201314684A (zh) 2013-04-01
KR101334424B1 (ko) 2013-11-29
US8509003B2 (en) 2013-08-13

Similar Documents

Publication Publication Date Title
TWI475560B (zh) 讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構
US9640239B2 (en) Sense circuits, semiconductor devices, and related methods for resistance variable memory
US8203899B2 (en) Memory cell with proportional current self-reference sensing
US9299411B2 (en) Hybrid read scheme for spin torque MRAM
US7881094B2 (en) Voltage reference generation for resistive sense memory cells
JP5502692B2 (ja) 自己参照型ｍｒａｍセルを検知するための調節可能なタイミング信号を発生するための回路
US8395924B2 (en) Non-volatile memory device and method for programming the same
TWI582764B (zh) Memory circuit
US9047967B2 (en) Data-masked analog and digital read for resistive memories
JP2004164766A (ja) 不揮発性記憶装置
US9502106B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
US7203088B2 (en) Magnetoresistive random access memory and driving method thereof
US9991000B2 (en) Memory with margin current addition and related methods
US20180068721A1 (en) Memory with Margin Current Addition and Related Methods
US6903989B2 (en) Data sensing circuits and methods for magnetic memory devices
US6826094B1 (en) Magnetic memory cell sensing with first and second currents
JP4863157B2 (ja) 半導体記憶装置及び半導体記憶装置の動作方法
JP2008217842A (ja) 不揮発性記憶装置
US11521665B2 (en) Non-volatile memory having write detect circuitry
Li et al. Emerging non-volatile memory technologies: From materials, to device, circuit, and architecture
CN112542189B (zh) 磁性存储器及其编程控制方法、读取方法、磁性存储装置
JP2012069222A (ja) 半導体装置