DE102012209035A1

DE102012209035A1 - Lesearchitektur für einen MRAM

Info

Publication number: DE102012209035A1
Application number: DE102012209035A
Authority: DE
Inventors: Kai-Chun Lin; Hung-Chang Yu; Yue-Der Chih
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2011-09-20
Filing date: 2012-05-30
Publication date: 2013-03-21
Anticipated expiration: 2032-05-31
Also published as: US8509003B2; DE102012209035B4; KR20130031186A; KR101334424B1; TWI475560B; TW201314684A; US20130070519A1

Abstract

Eine Lesearchitektur zum Lesen einer Speicherzelle mit wahlfreiem Zugriff (RAM-Zelle), umfasst einen Multilevel-Erfassungsverstärker, der mehrere Erfassungsverstärker aufweist, wobei jeder Erfassungsverstärker eine jeweilige Erfassungsschwelle und einen jeweiligen Erfassungsausgang umfasst, und ein Speichermodul, das mit dem Multilevel-Erfassungsverstärker zum Speichern der Erfassungsausgänge des Multilevel-Erfassungsverstärkers verbunden ist. Das Speichermodul speichert einen ersten Satz von Erfassungsausgängen entsprechend einem ersten Lesevorgang einer RAM-Zelle und einen zweiten Satz von Erfassungsausgängen entsprechend einem zweiten Lesevorgang der RAM-Zelle. Die Architektur umfasst auch ein Entscheidungsmodul zum Vergleichen des ersten und des zweiten Satzes von Erfassungsausgängen und zum Bestimmen eines Datenzustands der RAM-Zelle basierend auf dem Vergleich.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine Lesearchitektur für Speichervorrichtungen und insbesondere Lesearchitekturen für magnetoresistive Speicher mit wahlfreiem Zugriff (magnetoresistive random access memory (MRAM)).
Hintergrund
Magnetoresistive Speicher mit wahlfreiem Zugriff (MRAM) sind nicht-flüchtige Speicher, in denen Daten in magnetischen Speicherelementen gespeichert werden. In einfachen Konfigurationen weist jede Zelle zwei ferromagnetische Platten auf, von denen jede ein magnetisches Feld aufweist, und die durch eine dünne Isolationsschicht getrennt sind. Eine der Platten ist ein Permanentmagnet, dessen Polarität auf eine ausgewählte Polarität festgelegt ist, und das Feld der anderen Platte kann so geändert werden, dass es an ein externes Feld angepasst wird, um ein Bit zu Speichern. In Abhängigkeit des Feldes befindet sich die Zelle entweder in einem Niedrig(RL)-Widerstandszustand, der eine logische ”1” repräsentieren kann, oder einem Hoch(RH)-Widerstandszustand, der eine logische ”0” repräsentieren kann.
Aufgrund von Prozessvariationen können einzelne MRAM-Zellen in einem Array verschiedene RH-Werte (wenn sie mit RH programmiert sind) und verschiedene RL-Werte (wenn sie mit RL programmiert sind) aufweisen. 1 ist ein Graph, der die Verteilung oder die Anzahl von Hochwiderstands(RH)- und Niedrigwiderstands(RL)-Werten über ein Array von MRAM-Zellen zeigt. Prozessvariationen können zu einem Überlapp in den Widerstandswerten für die Hoch(RH)- und Niedrig(RL)-Zustände führen, was zu Lesefehlern führen kann. Dieser Überlapp ist zwischen RHmin und RLmax definiert. Herkömmliche Erfassungsverstärker können diesen Prozessvariationen nicht Rechnung tragen.
Kurze Beschreibung der Zeichnungen
1 ist ein Graph, der die Niedrig- und Hochwiderstandsverteilung für MRAM-Zellen in einem Array aufgrund von Prozessvariationen zeigt.
2 ist ein anderer Graph, der eine Widerstandsverteilung für MRAM-Zellen in einem Array zeigt.
3 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Lesen einer MRAM-Zelle zeigt.
4 zeigt das Verfahren der 3 in Verbindung mit einem Widerstandsverteilungsgraph.
5 zeigt eine Ausführungsform einer Lesearchitektur für eine MRAM-Zelle.
6 zeigt eine Ausführungsform eines Multilevel-Erfassungsverstärkers für die Verwendung in der Lesearchitektur der 5.
6A zeigt eine alternative Ausführungsform des Mulitlevel-Erfassungsverstärkers für eine Verwendung in der Lesearchitektur der 5
7 zeigt eine Ausführungsform der Lesearchitektur der 5.
8 zeigt eine Ausführungsform einer Entscheidungslogik für die Verwendung in der Lesearchitektur der 7.
9 zeigt eine MRAM-Zelle in einer Schaltkreisdarstellung.
10 zeigt eine so genannte Hauskurve, die magnetische Tunnelübergangs(mangnetic tunneling junction, MTJ)-Widerstandsänderungen bei Änderungen im Erfassungsstrom zeigt.
11 zeigt eine andere Hauskurve.
12A bis 12D zeigen eine Ausführungsform einer nicht-destruktiven Lesearchitektur zum Lesen einer MRAM-Zelle.
13 zeigt eine alternative Ausführungsform eines nicht-destruktiven Leseverfahrens.
14 ist ein Flussdiagramm, das die alternative Ausführungsform eines nicht-destruktiven Leseverfahrens der 13 zeigt.
Detaillierte Beschreibung
Diese Beschreibung der beispielhaften Ausführungsformen ist beabsichtigt, um in Verbindung mit den angehängten Zeichnungen gelesen zu werden, die als Teil der gesamten schriftlichen Beschreibung angesehen werden. In der Beschreibung beziehen sich Ausdrücke, die eine Verbindung und Ähnliches betreffen, wie ”verbunden”, ”gekoppelt” und ”miteinander verbunden” auf eine Beziehung, wo Strukturen entweder direkt miteinander kommunizieren oder indirekt durch zwischengeschaltete Strukturen, solange es nicht ausdrücklich anderweitig beschrieben ist.
Beschreiben sind Ausführungsformen eines Mulitlevel-Stromerfassungsverstärkers zum Bestimmen, ob eine MRAM-Zelle, die gelesen wird, mit einem RH- oder RL-Wert programmiert ist. In einigen Ausführungsformen ist die MRAM-Zelle ein Spin-Transfer-Torque(STT)-MRAM. Ein STT-MRAM verwendet einen Spin-ausgerichteten oder polarisierten Elektronenfluss, um die freie magnetische Schicht bezüglich der gepinnten magnetischen Schicht zu drehen. Wenn die Polarisationen der Schichten parallel sind, ergibt sich der Niedrig(RL)-Widerstandszustand, der eine logische ”1” repräsentieren kann. Wenn die Polarisationen der Schichten antiparallel sind, ergibt sich der Hoch(RH)-Widerstandszustand, der eine logische „0” repräsentieren kann. Insgesamt erfordert der STT-MRAM weniger Schreibstrom als herkömmliche oder Flipflop(toggle)-MRAMs.
2 ist eine grafische Illustration, die einige Konzepte zeigt, auf denen bestimmte Ausführungsformen eines hier beschriebenen Multilevel-Erfassungsverstärkers basieren. Wie 1 zeigt 2 eine Zellenbitzahl als Funktion der Widerstandswerte. Wie aus der oberen Hälfte der 2 gesehen werden kann, gibt es einen Überlappbereich zwischen den Niedrigwiderstandswerten RL und den Hochwiderstandswerten RH, der zwischen RHmin, was der niedrigste erwartete Wert für RH für eine MRAM-Zelle in einem Array von Zellen ist, und RLmax, was der höchste erwartete Wert für RL für eine MRAM-Zelle in einem Array von Zellen ist, definiert ist. Der Wert delta (Δ), der in der unteren Hälfte der 2 dargestellt ist, zeigt die Differenz zwischen RH und RL für eine gegebene Zelle. Es stellt sich heraus, dass dieser Wert über verschiedene Zellen (wie in 2 gezeigt) bei einem gegebenen Erfassungsstrom konsistent ist, auch wenn einzelne Zellen des Arrays verschiedene RH- und RL-Werte aufweisen. Der Multilevel-Erfassungsverstärker wird untenstehend in Verbindung mit den 3 bis 8 detailliert beschrieben. In den Ausführungsformen verwendet der Multilevel-Erfassungsverstärker Erfassungsverstärker, die verschiedene Erfassungsverhältnisse (also Referenzpunkte) (in 2 als Verhältnisse A bis E gezeigt), die verschiedene Widerstandsentscheidungspunkte (oder Schwellen) definieren, wo die Verhältnisse in Schritten von weniger als Δ/2 beabstandet sind, aufweisen. Die Ausgänge der Gruppe von Erfassungsverstärkern können analysiert werden, um zu bestimmen, ob eine einzelne Zelle mit einem Widerstand von RH oder RL programmiert ist (also ob sie mit einem logischen Tief (0) oder einem logischen Hoch (1) programmiert ist). In den Ausführungsformen sollte der Multilevel-Erfassungsverstärker wenigstens vier Verhältnisse verwenden, umfassend zwei Verhältnisse an Punkten, die höher als der Wert von RLmax sind, und zwei Verhältnisse, die niedriger als der Wert von RHmin sind.
3 ist ein Flussdiagramm, das ein Verfahren zum Lesen einer Zelle unter Verwendung eines Mulitlevel-Erfassungsverstärkers zeigt. Dieses Verfahren verwendet ein destruktives Lesen der Zelle, und deshalb müssen in bestimmten Situationen Daten wieder in die Zelle eingeschrieben werden. In diesem Beispiel weist der Multilevel-Erfassungsverstärker eine Anzahl von ”n” Erfassungsverstärkern auf.
Bei Schritt 10 wird die Zelle mit jedem Erfassungsverstärker des Multilevel-Erfassungsverstärkers gelesen, und die Erfassungsausgangsergebnisse A[n:0] werden gespeichert, wobei n größer als 3 ist.
Bei Schritt 12 wird der Niedrigwiderstands(RL)-Zustand in die MRAM-Zelle geschrieben.
Bei Schritt 14 wird die Zelle wieder gelesen und das Erfassungsausgangsergebnis B[n:0] gespeichert.
Bei Schritt 16 werden die gespeicherten Ausgänge A und B verglichen, um zu bestimmen, ob die Zelle ursprünglich mit RH oder RL programmiert war. Wenn es zwei oder mehr Änderungen zwischen den gespeicherten Ausgängen A[n:0] und B[n:0] gibt, wird bestimmt, dass der Widerstand der gelesenen Zelle RH war (Schritt 20). Andererseits wird bestimmt, dass der Widerstand der gelesenen Zelle RL war (Schritt 18).
Bei Schritt 22, wenn in Schritt 20 bestimmt wurde, dass der gelesene Wert RH war, wird RH wieder in die Zelle geschrieben, da die Zelle im Schritt 12 mit „Niedrig” beschrieben wurde. Es ist nicht erforderlich, Daten in die Zelle wieder einzuschreiben, wenn die Bestimmung bei Schritt 18 war, dass die Zelle mit RL programmiert war.
4 zeigt vier mögliche Datenszenarien 30 bis 60, um das oben beschriebene Leseverfahren weiter zu illustrieren. Es wird angenommen, dass in einem ersten Szenario 30 die Zelle mit einem Widerstandswert H1 programmiert ist, der größer als die Schwelle ist, die durch alle Erfassungsverhältnisse A bis E festgelegt ist. Im ersten Lesevorgang (Schritt 10) wird der Ausgang jedes Erfassungsverstärkers einen Hochwert anzeigen, da H1 größer als der Erfassungspunkt eines jeden Erfassungsverstärkers ist. Bei Schritt 12 wird ein Niedrigwert in die Zelle geschrieben. Dieser Wert ist vom Wert H1 um Δ versetzt. Es wird angenommen, dass dieser Wert L1 ist und irgendwo zwischen die Schwelle der Verhältnisse C und D fällt. Bei Schritt 14 wird die Zelle wieder gelesen, was zu drei hohen Ausgängen (von den Erfassungsverstärkern bei den Verhältnissen A, B und C) und zwei niedrigen Ausgängen (von den Erfassungsverstärkern bei den Verhältnissen D und E) führt. Da wenigstens zwei Änderungen in den gelesenen Daten vorhanden sind (also von den Ausgängen der Erfassungsverstärker entsprechend den Verhältnissen D und E), wird bei Schritt 16 entschieden, dass die Zelle mit RH programmiert war. Es wird angemerkt, dass die Zelle aufgrund des Beschreibens mit ”Niedrig” bei Schritt 12 reprogrammiert werden muss. Da wenigstens zwei Erfassungsverhältnisse D und E vorhanden sind, die größer als RLmax sind, und dementsprechend ausschließlich in die RH-Verteilung fallen, garantiert diese Herangehensweise, dass, auch wenn die Zelle mit RHmax programmiert ist, das Reprogrammieren der Zelle zu ihrem entsprechenden RL-Wert wenigstens zwei Verhältnisse kreuzt, die ausschließlich in die RH-Verteilung fallen. Es sollte angemerkt werden, dass der Abstand der Verhältnisse weniger als Δ/2 ist, was bedeutet, dass die Bewegung von RH zu RL, was eine Bewegung um Δ ist, wenigstens zwei Erfassungsverhältnisse kreuzt.
Im zweiten Szenario 40 wird angenommen, dass die Zelle mit einem Widerstandswert H2 programmiert ist, der irgendwo zwischen die Verhältnisse D und E fällt. Im ersten Lesevorgang (Schritt 10) werden die Ausgänge der ersten vier Erfassungsverstärker einen hohen Wert anzeigen, da H2 größer als der Erfassungspunkt jeder dieser Erfassungsverstärker ist, aber der Ausgang des letzten Erfassungsverstärkers wird einen niedrigen Wert anzeigen, da H2 kleiner als der Erfassungspunkt des letzten Erfassungsverstärkers ist. Bei Schritt 12 wird ein Niedrigwert in die Zelle geschrieben. Dieser Wert ist vom Wert H2 um Δ versetzt, so dass sich der Widerstandswert über wenigstens zwei Erfassungsverhältnispunkte bewegt (also da der Abstand geringer als Δ/2 sein muss). Es wird angenommen, dass dieser Wert L2 ist und unter die Schwelle des Verhältnisses A fällt. Bei Schritt 14 wird die Zelle wieder gelesen, was zu fünf Niedrigausgängen führt. Da wenigstens zwei Änderungen in den gelesenen Daten vorhanden sind, wird bei Schritt 16 die Entscheidung getroffen, dass die Zelle mit RH programmiert war. Es wird angemerkt, dass es erforderlich sein wird, die Zelle aufgrund des Beschreibens mit „Niedrig” bei Schritt 12 zu reprogrammieren.
Im dritten Szenario 50 wird angenommen, dass die Zelle mit einem Widerstandswert L3 programmiert ist, der gerade auf das Verhältnis C fällt. Herkömmliche Erfassungsverstärker würden keinen definitiven Datenausgang in dieser Situation liefern, da sie in den RH/RL-Überlappbereich fällt, und da sie auf ein Erfassungsverhältnis fällt. Im ersten Lesevorgang (Schritt 10) werden die Ausgänge der ersten zwei Erfassungsverstärker einen Hochwert anzeigen, da L3 größer als der Erfassungspunkt eines jeden dieser Erfassungsverstärker ist. Der dritte Erfassungsverstärker kann einen Wert H lesen, da der Ausgang unbestimmbar ist, da er zu nahe an das jeweilige Verhältnis fällt. Der vierte und der fünfte Erfassungsverstärker werden Niedrigwerte lesen, da L3 kleiner als der Erfassungspunkt der letzten beiden Erfassungsverstärker ist. Bei Schritt 12 wird ein Niedrigwert in die Zelle geschrieben. Es wird angemerkt, dass kein Versatz vom ursprünglichen Wert L3 vorhanden ist, da die ursprüngliche Zelle mit einem Niedrigwiderstand programmiert war. Der Wert verbleibt bei L3. Bei Schritt 14 wird die Zelle wieder gelesen, was zu nur einer Datenänderung entsprechend dem Ausgang des dritten Erfassungsverstärkers führt. Das heißt, dass der Ausgang des Erfasssungsverstärkers dieses Mal als „Niedrig” gelesen wird. Da es nur eine Änderung in den gelesenen Daten gibt, wird bei Schritt 16 die Entscheidung getroffen, dass die Zelle mit RL programmiert war. Es wird angemerkt, dass die Zelle nicht reprogrammiert werden muss, da ihr Datenzustand durch den Schritt 12 mit dem Schreiben des „Niedrig” nicht geändert wurde. Es wird auch angemerkt, dass es keinen Unterschied macht, welcher Wert durch den dritten Erfassungsverstärker im ersten und zweiten Lesevorgang gelesen wird. Allenfalls kann nur eine Änderung in den Daten vorhanden sein und manchmal, wenn die Widerstandswerte auf den Erfassungspunkt fallen, kann keine Datenänderung vorhanden sein.
In einem letzten Beispiel wird im vierten Szenario 60 angenommen, dass die Zelle mit einem Widerstandswert H4 programmiert ist, der auf oder nahe an den RHmin-Wert und irgendwo zwischen die Verhältnisse B und C fällt. Herkömmliche Erfassungsverstärker würden keinen definitiven Datenausgang in dieser Situation liefern, da sie in den RH/RL-Überlappbereich fällt. Im ersten Lesevorgang (Schritt 10) werden die Ausgänge der ersten zwei Erfassungsverstärker einen Hochwert anzeigen, da H4 größer als der Erfassungspunkt eines jeden dieser Erfassungsverstärker ist, aber die Ausgänge der letzten drei Erfassungsverstärker werden einen Niedrigwert anzeigen, da H4 kleiner als deren jeweilige Erfassungsschwellen ist. Bei Schritt 12 wird ein Niedrigwert in die Zelle geschrieben. Dieser Wert ist vom Wert H4 um Δ versetzt, so dass sich der Widerstandswert über wenigstens zwei Erfassungsverhältnispunkte bewegt (d. h., da der Abstand kleiner als Δ/2 sein muss). Es wird angenommen, dass dieser Wert L4 ist und unter die Schwelle des Verhältnisses A fällt. Bei Schritt 14 wird die Zelle wieder gelesen, was in fünf Niedrigausgängen resultiert. Da es wenigstens zwei Änderungen in den gelesenen Daten gibt, wird bei Schritt 16 die Entscheidung getroffen, dass die Zelle mit RH programmiert war. Es wird angemerkt, dass es aufgrund des Schreibens mit „Niedrig” bei Schritt 12 erforderlich ist, die Zelle zu reprogrammieren.
Durch das Vorangegangene sollte offensichtlich sein, dass der Multilevel-Erfassungsverstärker ausgelegt ist, um wenigstens zwei Datenänderungen zu reflektieren, wenn eine mit RH programmierte Zelle gelesen, mit einem Level RL programmiert und dann wieder gelesen wird. Wenigstens zwei Datenänderungen treten auf, da die Schritte zwischen den Erfassungsschwellen auf weniger als Δ/2 festgelegt sind und es bekannt ist, dass das Reprogrammieren der Zelle von RH zu RL den Widerstand der Zelle um den Wert Δ ändern wird. Der Reprogrammiervorgang garantiert das Bewegen des Widerstandswerts hinunter über wenigstens zwei Schwellpunkte, wenn die ursprüngliche Programmierung RH ist. Deshalb kann der Multilevel-Erfassungsverstärker auch Zellen lesen, die in den grauen Überlappbereich zwischen RHmin und RLmax fallen.
Wie oben erwähnt, betreffen die Ausführungsformen einen Multilevel-Erfassungsverstärker bezüglich wenigstens zwei Verhältnissen, die höher als RLmax sind und bezüglich wenigstens zwei Verhältnissen, die kleiner als RHmin sind. Diese Herangehensweise trägt zwei „worst case”-Szenarien Rechnung. Im ersten Szenario ist eine Zelle mit RH programmiert und wenn sie mit dem Niedrigwert RL reprogrammiert wird, fällt dieser Wert RL auf RLmax. Das Festlegen von wenigstens zwei Verhältnissen, die höher als RLmax sind, garantiert, dass sich wenigstens die Ausgänge dieser zwei Verstärker ändern. In einem zweiten Szenario ist die Zelle mit RHmin programmiert. Durch das Vorsehen von wenigstens zwei Verhältnissen, die kleiner als RHmin sind, ist sichergestellt, dass, wenn die Zelle mit RH programmiert ist, wenigstens zwei Datenzustandsänderungen nach dem Programmieren dieser Zelle mit RL vorhanden sind, da der Abstand zwischen Verhältnissen kleiner als Δ/2 ist.
5 zeigt eine Ausführungsform einer Lesearchitektur 100, die einen Multilevel-Erfassungsverstärker zum Ausführen der oben beschriebenen Lesetechnik verwendet. Die Architektur umfasst eine MRAM-Zelle 104, die entweder mit RL oder RH programmiert ist. Eine Referenzstromquelle 106 ist vorgesehen, die eine MRAM-Zelle oder eine Stromquelle sein kann. Die Zelle 104 und die Referenz 106 sind mit einer Bank 102 von Erfassungsverstärkern verbunden, die jeweils mit einem anderen Verhältnis ausgelegt sind. Insbesondere ist Erfassungsverstärker 102A mit einem Verhältnis A ausgelegt; Erfassungsverstärker 102B ist mit einem Verhältnis B ausgelegt; Erfassungsverstärker 102C ist mit einem Verhältnis C ausgelegt; Erfassungsverstärker 102D ist mit einem Verhältnis D ausgelegt; und Erfassungsverstärker 102E ist mit einem Verhältnis E ausgelegt. Jeder Erfassungsverstärker 102 weist einen entsprechenden Ausgang auf, der mit einem Schaltkreismodul 108 zum Speichern des Erfassungsausgangs jedes Verstärkers verbunden ist. Die Architektur umfasst auch ein Entscheidungsmodul 110 zum Prüfen der Erfassungsverstärkerausgänge und zum Bestimmen, ob eine RH- oder RL-Bedingung von der Zelle gelesen wurde, basierend auf den Änderungen (falls vorhanden) in den Erfassungsverstärkerausgängen vom ersten Lesevorgang zum zweiten Lesevorgang. Beispielsweise, wenn das Modul 110 bestimmt, dass ein hoher Widerstand gelesen wurde, wird der Erfassungsausgang SO auf eine logische 0 festgelegt, und wenn das Modul 110 bestimmt, dass ein niedriger Widerstand gelesen wurde, dann wird der Erfassungsausgang SO auf eine logische 1 festgelegt. Es ist zu verstehen, dass, während die in 5 gezeigte Architektur 100 nur eine zu lesende Zelle zeigt, die Basisarchitektur aber ausgelegt ist, um mehrere Zellen in einem Array von Zellen unter Verwendung herkömmlicher, im Stand der Technik verwendeter, Auswahl- und Multiplextechniken zu lesen.
Es sollte offensichtlich sein, dass die Steuerlogik zum Realisieren der Lesetechnik, zum Liefern aller erforderlicher Steuersignale für die Module und der Lese- und Schreibsteuersignale, in der Speichersteuerung des MRAM-Arrays realisiert sein kann. Selbstverständlich kann eine zusätzliche integrierte Schaltungssteuerung zum Steuern des Arrays verwendet werden.
Eine Vorgehensweise zum Auswählen der Erfassungsverhältnisse der Erfassungsverstärker ist unten beschrieben. Diese Vorgehensweise beginnt mit einer Betrachtung der „worst case”-Zellen, also derjenigen mit RH bei RHmin und RL bei RLmax.
Ein TMR(Tunneling Magneto Resistance)-Verhältnis ist eines der wichtigsten Leistungskriterien von SST-MRAM-Zellen. Das TMR-Verhältnis für eine Zelle ist definiert als (RH-RL)/RL). Es wird angenommen, dass das minimale TMR-Verhältnis 66% (0,66) ist, und dass die Bitleitungsspannung VBL 0,2 Volt ist. Mit einem Verhältnis von 0,66 ist bekannt, dass RH = 1,66·RL ist. Es ist auch bekannt, dass VBL = Icell·Rcell ist. Es wird angenommen, dass RLmax 4800 Ohm ist. Eine Zelle mit diesem RLmax wird RH von 1,66·4800 = 7968 Ohm aufweisen. Der Strom der Zelle bei RLmax ist gleich 0,2 Volt/4800 Ohm = 41,6 μA und der Zellenstrom bei RH ist gleich 0,2 Volt/7968 Ohm = 25 μA. In dieser Situation gibt es einen Deltastrom von 41,6 µA – 25 µA = 16,6 µA. Die Hälfte dieses Deltastroms ist 8,3 µA.
Es wird angenommen, dass RHmin 3800 Ohm ist. Eine Zelle mit diesem RHmin wird einen RL-Wert aufweisen, der 3800/1,66, also 2289 Ohm ist. Der Strom der Zelle bei RHmin ist 0,2 V/3800 Ohm, also 52,6 µA, und der Zellenstrom der Zelle bei RL ist 0,2 V/2289 Ohm, also 87,37 µA. Deshalb gibt es für diese Zelle einen Deltastrom von 87,37 µA – 52,6 µA = 34,77 µA. Die Hälfte dieses Deltastroms ist 17,4 µA. Zusammengefasst gibt es für jede Zelle bei RLmax einen halben Deltastrom von 8,3 µA von RL zu RH, und für jede Zelle bei RHmin gibt es einen halben Deltastrom von 17,4 µA von RH zu RL. Das RLmax zu RH-Szenario ist jedoch nicht von Bedeutung, da die Lesevorangehensweise nur sicherstellen soll, dass eine Zelle, die anfänglich mir RH programmiert ist und dann mit RL beschrieben wird (also Schritt 2 der 3), zwei Verhältnisse kreuzt. Es kann also angenommen werden, dass eine Zelle, die anfänglich mit RL beschrieben ist und dann zu RL umgeschrieben wird, kein Verhältnis kreuzt (oder wenn überhaupt eines, wenn ihr Widerstandswert einen Erfassungsverhältnispunkt streift). Also wird das halbe Delta von 17,4 µA ausgewählt. Ausgehend von dieser Auswahl können die Verhältnisse ausgelegt oder ausgewählt werden.
Zuerst wird ein Referenzwiderstand zwischen RLmax (4800 Ohm) und RHmin (3800 Ohm) ausgewählt. In diesem Beispiel wird ein Referenzwiderstand von 4188 Ohm ausgewählt.
Zum Zweiten werden Verhältnisse ausgewählt, die die Schritte zwischen benachbarten Erfassungspunkten bei weniger als dem halten Delta halten (also weniger als 17,4 µA). Beispielsweise können die folgenden Verhältnisse ausgewählt werden: X1,3, X1,2, X1, X0,8 und X0,7. Eine einfache Rechnung kann belegen, dass diese Verhältnisse das Erfordernis bezüglich des halben Deltas erfüllen. Wie oben erwähnt, war die Referenz X1 auf 4188 Ohm festgelegt. Der Zellenstrom bei diesem Widerstand ist 0,2 V/4188 Ohm = 47,755 µA. Der Erfassungsverstärker mit einem Erfassungsverhältnis X1,2 entspricht einer Widerstandserfassungsschwelle von 3508 Ohm, also 47,755 µA·1,2 = 57 µA; 0,2 V/57 µA = 3508 Ohm. Der Erfassungsverstärker mit einem Erfassungsverhältnis X1,3 entspricht einer Widerstandserfassungsschwelle von 3220 Ohm, also 47,755 µA·1,3 = 62,1 µA; 0,2 V/62,1 µA = 3220 Ohm. Der Erfassungsverstärker mit einem Erfassungsverhältnis X0,8 entspricht einer Widerstandserfassungsschwelle von 5235 Ohm, also 47,755 µA·0,8 = 38,204 µA; 0,2 V/38,204 µA = 5235 Ohm. Zuletzt entspricht der Erfassungsverstärker mit einem Erfassungsverhältnis X0,7 einer Widerstandserfassungsschwelle von 5983 Ohm, also 47,755 µA·0,7 = 33.4285 µA; 0,2 V/33,4285 µA = 5983 Ohm. Jedes Verhältnis ist von einem benachbarten Verhältnis um weniger als ein halbes Delta beabstandet (also weniger als 17,4 µA): 62,1 µA; 57 µA; 47,775 µA; 38,4285 µA; und 33,4285 µA. Es gibt auch die zwei unerlässlichen Verhältnisse mit weniger als RHmin (3800 Ohm) (also X1,2 und X1,3, die entsprechend 3508 Ohm und 3220 Ohm sind), und es gibt zwei unerlässliche Verhältnisse, die größer als RLmax sind (4800 Ohm) (also X0,7 und X0,8, die entsprechend 5983 und 5235 Ohm sind).
6 zeigt ein Schaltkreisdiagramm einer ersten Ausführungsform eines Multilevel-Erfassungsverstärkers 200, der in der in 5 gezeigten Architektur verwendet werden kann. Der Multilevel-Erfassungsverstärker 200 umfasst einen Referenzabschnitt 202 mit einer Referenzzelle 206, die mit einem RL-Wert programmiert ist, und einer Referenzzelle 208, die mit einem RH-Wert programmiert ist. Der Referenzabschnitt 202 umfasst NMOS N2 und N4, die an eine Klemmspannung Vclamp gebunden sind, und Auswahltransistoren N1 und N3, die an ein Steuersignal Ref mux gebunden sind. Die Klemmspannung Vclamp wird verwendet, um die Bitleitungsspannung zu begrenzen. Beispielsweise kann Vclamp auf 0,7 V festgelegt sein. Wenn die Schwellspannung 0,5 V ist, ist die Bitleitungsspannung 0,2 V.
Der Referenzabschnitt 202 erzeugt einen Referenzstrom Iref, der gleich IrefH + IrefL ist. Der Multilevel-Erfassungsverstärker umfasst auch fünf Erfassungsverstärker zum Bereitstellen der fünf Erfassungsausgänge SOA, SOB, SOC, SOD und SOE. Transistorpaare P1/P4, P1/P5, P1/P6, P1/P7 und P1/P8 bilden Stromspiegel zum Spiegeln des Referenzstroms Iref zu den fünf Erfassungsverstärkern. Die Transistoren P4, P5, P6, P7 und P8 sind in der Größe so bemessen, um die oben beschriebenen Erfassungsverhältnisse bereitszustellen. Beispielsweise sind die PMOS unter Verwendung der obigen beispielhaften Erfassungsverhältnisse von 1,3, 1,2, 1, 0,8 und 0,7 wie folgt in der Größe bemessen: PMOS P4 ist bemessen, um einen Strom IrefA zu liefern, der gleich dem Mittel oder Mittelpunkt zwischen IrefH und IrefL (also Iref/2) mal 1,3 ist; PMOS P5 ist bemessen, um einen Strom IrefB zu liefern, der gleich 1,2 × (Iref/2) ist; PMOS P6 ist bemessen, um einen Strom IrefC zu liefern, der gleich Iref/2 ist; PMOS P7 ist bemessen, um einen Strom IrefD zu liefern, der gleich 0,8 × (Iref/2) ist; und PMOS P8 ist bemessen, um einen Strom IrefE zu liefern, der gleich 0,7 × (Iref/2) ist.
Der Zellenstrom Icell wird von der Zelle 204 als Antwort auf die Bitleitungsklemmspannung erzeugt und bei einem Level, das davon abhängt, ob die Zelle mit RH oder RL programmiert ist. Der Zellenstrom Icell wird über Stromspiegelpaar PMOS P2/P3 und durch NMOS Spiegelpaare N7/N8, N7/N9, N7/N10 und N7/N11 gespiegelt. PMOS P4 und NMOS N8 sind zusammen mit Inverter INV1 verbunden, der den Ausgang SOA bereitstellt. PMOS P6 und NMOS N9 sind zusammen mit Inverter INV2 verbunden, der den Ausgang SOB bereitstellt. PMOS P6 und NMOS N10 sind zusammen mit Inverter INV3 verbunden, der den Ausgang SOC bereitstellt. PMOS P7 und NMOS N11 sind zusammen mit Inverter INV4 verbunden, der den Ausgang SOD bereitstellt. PMOS P8 und NMOS N12 sind zusammen mit Inverter INV5 verbunden, der den Ausgang SOE bereitstellt.
Dieser Aufbau spiegelt den Referenzstrom und den Zellenstrom zu jedem Zweig des Multilevel-Erfassungsverstärkers. In einem gegebenen Zweig, wenn der Referenzstrom größer als der Zellenstrom ist, ist die Spannung zwischen PMOS und NMOS-Transistoren des Zweiges höher. Wenn der Referenzstrom kleiner als der Zellenstrom ist, dann ist die Spannung zwischen den PMOS- und NMOS-Transistoren des Zweiges kleiner. Ein Inverter, wie er in 5 gezeigt ist, oder ein anderer Aufbau (z. B. ein einfacher Spannungsverstärker) kann verwendet werden, um die höhere Spannung mit einem logischen Wert von „1” gleichzusetzen und die untere Spannung mit einem logischen Wert von „0”.
6A zeigt eine alternative Ausführungsform eines Multilevel-Erfassungsverstärker 200A. Der Erfassungsverstärker 200A der 6 ist identisch zum Erfassungsverstärker 200 der 6 mit Ausnahme davon, dass er einen modifizierten Referenzabschnitt 202A verwendet. Der Referenzabschnitt 202A erzeugt einen Referenzstrom Iref aus einem konstanten Widerstand 207 (z. B. Polysiliziumwiderstände, einen im Triodenbereich vorgespannten MOSFE, usw.).
7 zeigt eine Ausführungsform der Speicher- und Entscheidungslogik 210, die mit den Erfassungsausgängen SOA bis SOE des Multilevel-Erfassungsverstärkers 200A der 6A verbunden ist. Die Ausgänge SOA bis SOE sind mit einer Multiplexerbank 212 verbunden, die Multiplexer 212A, 212B, 212C, 212D und 212D umfasst, die mit den jeweiligen Erfassungsausgängen SOA bis SOE verbunden sind. Der Multiplexer umfasst zwei Ausgänge, die mit einem Paar von Datenspannungsknoten eines Datenspeichermoduls 214 verbunden sind. In der gezeigten Ausführungsform ist jedes Datenspeichermodul aus einem Paar von Datenspeichern L für das Halten von Daten, die von ihren jeweiligen verbundenen Multiplexern ausgegeben werden, gebildet. Speicherpaar 214A ist mit dem Ausgang des Multiplexers 212A verbunden; Speicherpaar 214B ist mit dem Ausgang des Multiplexers 212B verbunden; Speicherpaar 214C ist mit dem Ausgang des Multiplexers 212C verbunden; Speicherpaar 214D ist mit dem Ausgang des Multiplexers 212D verbunden; und Speicherpaar 214E ist mit dem Ausgang des Multiplexers 212E verbunden. Die Speichersteuerung liefert an die Multiplexer ein Steuersignal, um zu steuern, ob die einzelnen Multiplexer die erfassten Ausgänge entweder zum ersten oder zweiten Speicher des jeweiligen Speicherpaars durchlassen. Das heißt, einer der Speicher des Speicherpaars empfängt das Ergebnis des ersten Lesevorgangs (Schritt 10 der 3), und der anderer Speicher empfängt das Ergebnis des zweiten Lesevorgangs (Schritt 14 der 3). Eine Bank 216 von ausschließlich ODER(XOR)-Gattern ist mit dem Datenspeichermodul 214 verbunden. Insbesondere ist Speicherpaar 214A mit den Eingängen des XOR-Gatters 216A verbunden; Speicherpaar 214B ist mit den Eingängen des XOR-Gatters 216B verbunden; Speicherpaar 214C ist mit den Eingängen des XOR-Gatters 216C verbunden; Speicherpaar 214D ist mit den Eingängen des XOR-Gatters 216D verbunden; und Speicherpaar 214E ist mit den Eingängen des XOR-Gatters 216E verbunden. Die logische Funktion des XOR-Gatters kann zusammengefasst werden als „die eine oder die andere, aber nicht beide”. Wenn es also einen Unterschied zwischen den in den Speichern des Speicherpaars gespeicherten Daten gibt, gibt das XOR-Gatter ein logisches „Hoch” (1) aus. Andererseits gibt das XOR-Gatter ein logisches „Niedrig” (0) aus. Die Ausgänge der XOR-Gatter 216A bis 216E sind mit dem Entscheidungslogikmodul 220 verbunden, das die Anzahl der gelesenen Ausgangsänderungen bestimmt (z. B., ob die Anzahl von Änderungen der minimalen Anzahl von Änderungen (also 2) entsprechen, um zu bestimmen, dass die Zelle mit RH programmiert ist) und gibt einen Erfassungsausgang SO in Übereinstimmung damit aus.
8 zeigt eine Ausführungsform eines in 7 gezeigten Logikmoduls 220. Es ist zu verstehen, dass zahlreiche Logikkombinationen existieren, die verwendet werden können, um die Anzahl von gelesenen Ausgangsänderungen zu bestimmen, und die den Erfassungsausgang SO in Übereinstimmung damit ausgeben, und dass 8 nur eine solche Ausführungsform zeigt. Es können auch analoge Herangehensweisen und Kombinationen von Analog und Digital verwendet werden, z. B. ein Speicherkondensator, wo der Spannungspegel die Anzahl von Datenänderungen angibt und ein Ausgangsinverter, usw.
In der gezeigten Ausführungsform wird eine Bank von Invertern verwendet, um Ausgänge SOA' bis SOE' der XOR-Gatter 216 zu invertieren, um entsprechende invertierte Ausgänge SOA'_B bis SOA'_E bereitzustellen. Eine Reihe von Gattern ist also bereitgestellt, um die folgende Logik bereitzustellen: wenn keine oder nur eine von SOA' bis SOE' eine logische 1 sind (d. h., dass eine oder weniger als eine Datenänderung zwischen dem ersten und zweiten Lesevorgang in der MRAM-Zelle vorhanden ist), dann ist der Ausgang SO eine logische ”1” (also war die MRAM-Zelle mit einem Niedrig-Widerstandswert programmiert); ansonsten wird der logische Wert ”0” ausgegeben (also war die MRAM-Zelle mit einem Hoch-Widerstandswert programmiert). Diese Logik wird in der gezeigten Ausführungsform über eine erste Bank von NOR-Gatter 222, eine erste Bank von NAND-Gatter 224, die mit den Ausgängen der NOR-Gatter verbunden sind, eine zweite Bank von NAND-Gatter 226, die mit dem Ausgang der ersten Bank von NAND-Gatter 224 verbunden sind, einem NOR-Gatter 228, das mit den Ausgängen der NAND-Gatter 226 verbunden ist und einen Inverter, der mit dem Ausgang des NOR-Gatters 228 verbunden ist, realisiert.
9 bis 12D, die unten beschrieben sind, zeigen eine alternative Ausführungsform einer MRAM-Zellen-Lesearchitektur und eines Verfahrens und das darunterliegende Konzept. Diese alternative Ausführungsform ist nicht-destruktiv, was bedeutet, dass Daten nach dem Lesen nicht wieder in die Zelle geschrieben werden müssen. Diese Herangehensweise hat Vorteile hinsichtlich einer Leselatenz und eines Energieverbrauchs.
9 zeigt eine Einzeltransistor MTJ STT-MRAM-Zellenstruktur. Ein MTJ ist mit einem NMOS Transistor in Reihe zwischen die Bitleitung (BL) und eine Quellenleitung (SL) geschaltet. Die Wortleitung (WL) ist mit dem Gate des NMOS-Auswahltransistors verbunden. Wie in 9 gezeigt, kann der MTJ als variabler Resistor ausgebildet sein. Wie in 9 gezeigt, umfasst der MTJ zwei ferromagnetische Schichten und eine Oxidbarriereschicht (z. B. MgO). Wenn die Magnetisierungsrichtungen der zwei ferromagnetischen Schichten parallel sind, ist der MTJ im Niedrig-Widerstandszustand (RL), und wenn die Magnetisierungsrichtungen antiparallel sind, ist der MTJ im Hoch-Widerstandszustand (RH).
10 zeigt eine R-I-Kurve eines magnetischen Tunnelübergangs (MTJ) einer MRAM-Zelle. Wenn eine positive Spannung an Punkt B in 9 angelegt wird, geht der MTJ in den positiven Spannungsbereich in 10 über und schaltet vom Hoch-Widerstandszustand (RH) zum Niedrig-Widerstandszustand (RL). Wenn eine positive Spannung am Punkt A angelegt wird, geht der MTJ in den negativen Spannungsbereich über und schaltet vom Niedrig-Widerstandszustand (RL) zum Hoch-Widerstandszustand (RH).
In einem herkömmlichen Leseschema wird ein Lesestrom I_R angelegt, um die Bitleitungsspannung VBL zu erzeugen. Wenn der MTJ im Niedrig-Widerstandszustand ist, ist V_BL = I_R(R_L + R_NMOS), wobei R_NMOS der Widerstand des NMOS Auswahltransistors ist. Wenn der MTJ im Hoch-Widerstandszustand ist, ist V_BL = I_R(R_H + R_NMOS). Die Bitleitungsspannung VBL wird mit einer Referenzspannung V_REF zwischen V_BL,L (also V_BL bei R_L) und V_BL,H (also V_BL bei R_H) verglichen, um den MTJ Widerstandszustand zu lesen. Wenn VREF über mehrere STT-MRAM-Zellen verwendet wird, muss VREF auf einen Wert zwischen der maximal erwarteten V_BL,L und der minimal erwarteten V_BL,H festgelegt werden, was nicht immer möglich ist, wie oben diskutiert, da ein Überlapp in den Widerstandswerten zwischen RH und RL über das Array aufgrund größerer Bit-zu-Bit-Variationen im MTJ-Widerstand auftreten kann (s. 1).
Aus 10 ist ersichtlich, dass die Stromabhängigkeit der Hoch- und Niedrig-Widerstandszustände des MTJ verschieden sind. Die Kurve der RH-Abhängigkeit ist also für eine gegebene Zelle steiler als die RL-Abhängigkeit der Zelle. Bezugnehmend auf 11 wird eine Lesearchitektur vorgeschlagen, die einen Multilevel-Erfassungsverstärker (z. B. einen, der mehreren Leseströme I_RA bis I_RD verwendet), verwendet, um eine Entscheidung zu treffen, ob die MRAM-Zelle mit RH (große Steigung) oder RL (kleine Steigung) programmiert war. Die Leseherangehensweise umfasst das Durchführen eines anfänglichen Lesevorgangs der Zelle und das Etablieren einer Erfassungsreferenz zur Verwendung bei weiteren Lesevorgängen, basierend auf dem anfänglichen Lesevorgang. Die Referenz ist bezüglich des anfänglichen Lesevorgangs versetzt. Der Offset ist – durch das Erkennen des großen Unterschieds in den Steigungen zwischen RH und RL, wie in der Hauskurve der 10 und 11 gezeigt – so gestaltet, dass die Ausgänge der weiteren Lesevorgänge zeigen, ob die MRAM-Zelle mit RH oder RL programmiert war. Wenn der Widerstandswert der Zelle also stark abfallt, wird bestimmt, dass die MRAM-Zelle mit RH programmiert war. Wenn der Widerstandswert weniger stark abfällt als es für eine mit RH programmierte Zelle erwartet würde, wird bestimmt, dass die MRAM-Zelle mit RL programmiert war. Diese Architektur und das Verfahren zum Lesen ist untenstehend in Verbindung mit den 12 bis 12D detaillierter beschrieben.
12 zeigt eine Ausführungsform einer nicht-destruktiven Lesearchitektur 300. Auf der linken Seite der Architektur sind MTJ RH- und RL-Kurven über einen Erfassungsstrombereich gezeigt. Insbesondere sind zwei Punkte gezeigt, die die RH- und RL-Widerstandswerte bei einem ersten Erfassungsstrom IBLA angeben. Die Lesearchitektur umfasst eine MRAM-Zelle 302, die als die Kombination eines Auswahltransistors und eines MTJ gezeigt ist. Die MRAM-Zelle 302 kann beispielsweise eine STT-MRAM-Zelle oder eine Togglemodus-MRAM-Zelle sein, wobei beide die in den 9, 11 und 12 gezeigten Widerstandssteigungseigenschaften aufweisen. Die Lesearchitektur umfasst beispielsweise vier Stromquellen 304A, 304B, 304C und 304D zum Bereitstellen von Strömen IBLA, IBLB, IBLC und IBLD, wobei IBLA < IBLB < IBLC < IBLD ist. In einer Ausführungsform können die Quellblöcke 304 als Reihe von Stromspiegeln bereitgestellt sein. Die Architektur umfasst auch Schalter A, A1, B, C und D. Speicherelement & Referenzgenerator 306 (nachstehend als Referenzgenerator 306 bezeichnet) ist mit einer Spannungsversatzquelle 308 verbunden. Erfassungsverstärker 310, der in der gezeigten Ausführungsform ein Spannungserfassungsverstärker ist, weist einen ersten Eingang auf, der mit einem Ausgang des Referenzgenerators 306 verbunden ist. Der Referenzgenerator 306 stellt eine Spannungsreferenz (nachstehend als VBLA-Versatz beschrieben) für den ersten Eingang des Erfassungsverstärkers 310 bereit. Der zweite Eingang des Erfassungsverstärkers 310 ist selektiv mit der Zelle 302 über Schalter B, C und D verbunden. Der Ausgang des Erfassungsverstärkers 310 stellt Ausgänge SAOB, SAOC und SAOD entsprechend durch die Schalter B, C, und D für eine Entscheidungseinheit 312 bereit, die ebenfalls untenstehend detailliert beschrieben ist.
In einigen Ausführungsformen kann der Erfassungsverstärker 310 ein Stromerfassungsverstärker sein. Modifikationen bei der Architektur würde beispielsweise das Bereitstellen von Quellen 304 als Stromquellen und das Bereitstellen der Referenz des Referenzgenerators 306 in Gestalt eines Referenzstroms umfassen.
Der erste von der Lesearchitektur durchgeführte Vorgang dient dazu, um die Referenzspannung zu erzeugen. Zuerst ist ein Schalter A AN (geschlossen), während die anderen Schalter in Architektur 300 AUS (offen) sind. Stromquelle 304A stellt einen Erfassungsstrom IBLA durch Schalter A für die MRAM-Zelle 302 bereit, die eine Bitleitungsspannung VBLA erzeugt. Die Bitleitungsspannung VBLA ist entweder gleich IBLA × RH_(IBLA) oder IBLA × RL_(IBLA), in Abhängigkeit davon, ob die MRAM-Zelle mit RH oder RL programmiert ist, wobei RH_(IBLA) der Widerstandswert der gelesenen Zelle ist, wenn sie mit RH programmiert ist und mit einem Erfassungsstrom IBLA versorgt wird, und RL RH_(IBLA) ist der Widerstandswert der Zelle, wenn sie mit RL programmiert ist und mit einem Erfassungsstrom IBLA versorgt wird.
Bezugnehmend auf 12A verbleibt Schalter A an und A1 wird angeschaltet. Die anderen Schalter bleiben aus. Referenzgenerator 306 speichert einen Spannungswert gleich VBLA minus einer gewissen Versatzspannung, wie sie durch das Spannungsversatzelement 308 bestimmt wird. Dieser Wert wird als hier als VBLA-Versatz bezeichnet. Referenzgenerator 306 gibt diese Spannung an den Erfassungsverstärker 312 für die Verwendung als Erfassungsschwelle aus.
Die VBLA-Versatzspannung kann als Festlegen eines Referenzwiderstands RF (in 12A bezeichnet) betrachtet werden, der ein Versatz vom anfänglichen Widerstandswert der MRAM-Zelle unter dem geringen Erfassungsstrom IBLA ist. D. h., abhängig davon, ob die MRAM-Zelle mit RH oder RL programmiert ist, ist der Wert von Rref entweder RH_(IBLA) – Δ oder RL_(IBLA) – Δ. In einigen Ausführungsformen wird der Wert von Δ so gewählt, dass RH_(IBLA) > Rref > RH_(IBLD) ist. Vorzugsweise ist der Wert von Δ auch so gewählt, dass RL_(IBLA) > RL_(IBLD) > Rref ist. Oder letztlich muss, wie aus dem Nachfolgenden ersichtlich ist, Δ so gewählt werden, dass, wenn alle der Erfassungsausgänge berücksichtigt werden, eine klare Unterscheidung zwischen den Ausgängen, die von der mit RH programmierten MRAM-Zelle und einer mit RL programmierten erwartet werden, besteht. Siliziumtestdaten können verwendet werden, um den Δ-Wert auszuwählen oder fein einzustellen.
Bezugnehmend auf 12B sind in einem nächsten Vorgang Schalter A und A1 aus, Schalter B ist an und Schalter C und D verbleiben aus. Diese Konfiguration verbindet Stromquelle 304B mit der Speicherzelle 302, um Erfassungsstrom IBLB bereitzustellen. Dies erzeugt Spannung VBLB, die entweder gleich IBLB × RH_(IBLB) oder IBLB × RL_(IBLB) ist. Es wird daran erinnert, dass IBLB größer als IBLA ist und dass der Widerstand der MRAM-Zelle mit ansteigendem Erfassungsstrom absinkt. Es wird auch daran erinnert, dass, wenn die Speicherzelle mit RH programmiert ist, die Stärke des Abfalls von RH_(IBLA) zu RH_(IBLB) steiler als die Stärke des Abfalls von RL_(IBLA) zu RL_(IBLB) ist. Ein solcher Widerstandswert der Zelle ist hier näher an Rref, wenn die Zelle mit RH programmiert ist, als wie wenn sie mit RL programmiert ist. In jedem Fall, mit festgelegtem Wert für IBLB, sind sowohl RH_(IBLB) als auch RL_(IBLB) größer als Rref, was heißt, dass VBLB größer als der VBLA-Versatz ist. Deshalb gibt der Erfassungsverstärker 310 eine logische ”1” für SAOB aus, was von der Entscheidungsschaltung 312 für eine spätere Analyse gespeichert wird.
Bezugnehmend auf die 12C sind in einem nächsten Vorgang Schalter A, A1 und B aus, Schalter ist C ist an und Schalter D bleiben aus. Diese Konfiguration verbindet Stromquelle 304C mit der Speicherzelle 302, um den Erfassungsstrom IBLC bereitzustellen. Dies erzeugt Spannung VBLC, die entweder gleich IBLC × RH_(IBLC) oder IBLC × RL_(IBLC) ist. Es wird daran erinnert, dass IBLC größer als IBLB ist, und dass der Widerstand der MRAM-Zelle mit ansteigendem Erfassungsstrom absinkt. Es wird auch daran erinnert, dass, wenn die Speicherzelle mit RH programmiert ist, der Abfall von RH_(IBLB) zu RH_(IBLB) steiler ist als der Abfall von RL_(IBLB) zu RL_(IBLC). Wie im Graph links der Schaltung 300 gezeigt, ist hier der Widerstandswert der Zelle kleiner als Rref, wenn die Zelle mit RH programmiert ist, aber immer noch über Rref, wenn sie mit RL programmiert ist. VBLC ist kleiner als der VBLA-Versatz, wenn die MRAM-Zelle mit RH programmiert ist, und VBLC ist größer als der VBLA-Versatz, wenn die MRAM-Zelle mit RL programmiert ist. Deshalb gibt der Erfassungsverstärker 310 eine logische ”0” für SAOB aus, wenn die Zelle bei RH ist und eine logische ”1”, wenn die Zelle bei RL ist.
Schließlich bezugnehmend auf 12D, sind in einem nächsten Vorgang Schalter A, A1, B und C aus und Schalter D sind nun an. Diese Konfiguration verbindet Stromquelle 304D mit der Speicherzelle 302, um den Erfassungsstrom IBLD bereitzustellen. Dies erzeugt die Spannung VBLD, die entweder gleich IBLD × RH_(IBLD) oder IBLD × RL_(IBLD) ist. Es wird daran erinnert, dass IBLD größer als IBLC ist, und dass der Widerstand der MRAM-Zelle mit ansteigendem Erfassungsstrom absinkt. Es wird auch daran erinnert, dass, wenn die Speicherzelle mit RH programmiert ist, der Abfall von RH_(IBLC) zu RH_(IBLD) größer ist als der Abfall von RL_(IBLC) zu RL_(IBLD). Wie im Graph links der Schaltung 300 gezeigt, ist hier der Widerstandswert der Zelle wieder kleiner als Rref, wenn die Zelle mit RH programmiert ist, aber immer noch merklich über Rref, wenn sie mit RL programmiert ist. VBLD ist kleiner als der VBLA-Versatz, wenn die MRAM-Zelle mit RH programmiert ist, und VBLD ist größer als der VBLA-Versatz, wenn die MRAM-Zelle mit RL programmiert ist. Deshalb gibt der Erfassungsverstärker 310 eine logische ”0” für SAOB aus, wenn die Zelle bei RH ist und eine logische ”1”, wenn die Zelle bei RL ist.
Der Wert des Versatzes Δ und die Anzahl von Erfassungsströmen (und dementsprechend die Anzahl der Datenpunkte) und ihr Abstand können ausgewählt sein, um Daten zu liefern, aus denen der programmierte Zustand der Speicherzelle definitiv bestimmt werden kann. In einigen Ausführungsformen werden wenigstens vier Erfassungsströme verwendet, was hinreichend ist, um die Referenzspannung und drei Datenpunkte SAOB, SAOC und SAOD zu erzeugen, und die Werte werden so ausgewählt, dass wenigstens zwei Datenpunkte vorhanden sind, die sich zwischen einer mit RH programmierten Zelle und einer mit RL programmierten Zelle unterscheiden würden. Wenigstens zwei Unterschiede sind wünschenswert, um Fälle zu vermeiden, wenn der RH-Wert auf oder nahe an Rref fällt. In diesem Beispiel kann RH durch Ausgänge [100] und RL durch Ausgänge [111] dargestellt werden.
Die Entscheidungsschaltung 312 ist vorgesehen, um die Ausgänge SAOB, SAOC, SAOD, usw. zu analysieren und einen Erfassungsausgang SO auszugeben, der entweder ein logisches Hoch (”1”) oder ein logisches Tief (”0”) in Abhängigkeit der Daten ist. Die Schaltung kann auf eine beliebige Weise konfiguriert sein, um diese Bestimmung durchzuführen. Beispielsweise kann die Schaltung ausgelegt sein, um zu prüfen, ob es genug SAO-Ausgänge gibt, die niedrig sind, um eine Bestimmung durchzuführen, dass die Zelle mit RH programmiert ist und um eine logische ”0” in einem solchen Fall auszugeben (unter der Annahme, dass RH der logischen ”0” entspricht). Es kann nicht das gleiche Ausgangsdatenmuster für jede untersuchte Zelle erwartet werden, da Prozessvariationen die Steigung von RH und RL leicht beeinflussen können. Diesem kann dadurch Rechnung getragen werden, dass der Wert für Δ, die Anzahl von Erfassungsströmen (und dementsprechend Datenpunkten) und der Abstand zwischen Datenpunkten sorgfältig ausgewählt wird. Auf jeden Fall sollten die Werte so sein, dass die Anzahl von hohen Ausgangsdatenpunkten immer mehr ist, wenn eine RL programmierte Zelle gelesen wird, als wie wenn eine mit RH programmierte Zelle gelesen wird.
Obwohl die Lesearchitektur oben in Verbindung mit dem Festlegen einer Erfassungsschwellspannung basierend auf einer Subtraktion einer Versatzspannung von VBLA, die unter Verwendung eines niedrigen Referenzstroms IBLA erzeugt wird, beschrieben ist, kann das System im Wesentlichen umgekehrt werden, was bedeutet, dass die Erfassungsschwellspannung auf einer Addition einer Offset-Spannung zu VBLD basiert, die unter Verwendung eines höheren Referenzstroms IBLD erzeugt wird. Spannungen VBLA, VBLB und VBLC würden dann mit dieser VBLD-Versatzspannungsschwelle anstelle des VBLA-Versatzes verglichen werden.
Weiter, wie oben beschrieben, können die Stromquellen 304 mit Spannungsquellen ersetzt werden. In dieser Ausführungsform der Lesearchitektur operiert die Lesearchitektur im Wesentlichen auf dieselbe Weise, aber verwendet Stromerfassungsverstärker (anstelle eines Spannungserfassungsverstärkers) und eine Stromreferenz (anstelle einer Spannungsreferenz VBLA-Versatz).
In einigen Ausführungsformen kann der oben beschriebene Referenzgenerator als einfacher Kondensator zum Speichern eines Spannungswert VBLA-Versatz konfiguriert sein, der durch Verbinden der Spannung VBLA mit Versatz 308 erzeugt wird. In einigen Ausführungsformen können herkömmliche Ladungsteilungstechniken unter Verwendung von Schaltkondensatoren verwendet werden. Die VBLA-Spannung ist in einem ersten Kondensator gespeichert und dann wird der erste Kondensator mit einem zweiten, kleineren Kondensator zum Ladungsteilen mit dem zweiten Kondensator verbunden. Deshalb wird eine kleiner Spannung durch die kleinere Ladung im zweiten Kondensator erzeugt. Der Wert von Delta kann leicht durch das Bemessen der Größe des Kondensators gesteuert werden.
13 und 14 zeigen eine alternative Ausführungsform der Lesearchitektur und des Verfahrens, die oben in Verbindung mit den 12 bis 12D beschrieben sind. Bei dieser Herangehensweise wird der Versatz Delta für das sequentielle Lesen auf- und abbewegt, um die Erfassungsbandbreite zu verbessern. Bezugnehmend auf 13 zeigt 13, dass für Zyklen Referenzströme IBLA, IBLB, IBLC und IBLD verwendet werden. Diese vier Zyklen sind oben in Verbindung mit 12 bis 12D beschrieben. Wie aus 13 ersichtlich, wird bei Zyklus B der Wert der Referenz Rref-Schwelle auf RrefB erniedrigt. Für Zyklus C wird der Wert der Referenz Rref-Schwelle auf über den ursprünglichen Rref-Wert RrefC erhöht. Schließlich wird für Zyklus D der Wert der Rref-Schwelle auf RrefD gesenkt, was unter dem ursprünglichen Rref-Wert ist. Die Differenzreferenzwerte können auf eine beliebige Weise erzeugt werden. Beispielsweise kann ein Spannungsteiler oder ein Stromspiegel verwendet werden, um verschiedene Delta-Werte für die Verwendung beim Bereitstellen der verschiedenen Referenz-Schwellen bereitzustellen.
Für Zyklus B vergrößert das Bewegen des Versatzes, wie oben beschrieben, die Differenz zwischen RH/RL und Rref, was die Lesebandbreite für das Lesen von RH und RL vergrößert. Im Zyklus C vergrößert das Reduzieren des Versatzes zum Erhöhen des Schwellpunktes die Erfassungsverstärkerbandbreite zum Lesen von RH aber reduziert die Bandbreite zum Lesen von RL.
Die Änderung im Delta-Wert kann von den Eigenschaften des Erfassungsverstärkers abhängen. Beispielsweise kann es für einige Erfassungsverstärker leichter sein, RL oder RH zu lesen, also kann der Versatz für verschiedene Zwecke eingestellt werden. Beispielsweise können einige Erfassungsverstärker (oder Erfassungsarchitekturen) vorzugsweise RL aber nicht RH lesen, wobei in diesem Fall eine größere Bandbreite für RH bereitgestellt sein sollte.
Diese Ausführungsform des nicht-destruktiven Leseverfahrens ist im Flussdiagramm der 14 gezeigt. Bei Schritt 400 wird die Versatzspannung (oder der Versatzstrom, wenn dies der Fall ist) erzeugt. Bei Schritt 402 wird der erste Erfassungsstrom I_b1A (oder Spannung) auf die MRAM-Zelle gezwungen. Bei Schritt 404 werden die resultierende Bitleitungsspannung (oder Strom) plus dem erzeugten Versatz als Referenzschwelle gespeichert. Bei Schritt 406 wird der nächste Erfassungsstrom (oder Spannung) auf die Zelle gezwungen und die Erfassungsergebnisse werden gespeichert. Bei Schritt 408 wird das Erfassungsverhältnis des Erfassungsverstärkers geändert, beispielsweise durch Ändern der Versatzspannung (oder Strom). Schritt 406 wird dann mit dem nächsten Erfassungsstrom wiederholt. Schritte 406 und 408 können wiederholt werden, bis alle Erfassungsströme verwendet wurden. Bei Schritt 410 werden die gespeicherten Erfassungsausgänge untersucht, um festzustellen, wie viele Ausgänge niedrig (oder hoch in Abhängigkeit des ausgewählten Verfahrens) sind. Wenn das Ergebnis von Schritt 410 negativ ist, wird bei Schritt 412 bestimmt, dass die Zelle mit RL programmiert war. Ansonsten wird bei Schritt 414 bestimmt, dass die Zelle mit RH programmiert war.
Es sollte anerkannt werden, dass, während die destruktive Lesearchitektur und die Methodik oben in Verbindung mit MRAM-Zellen beschrieben sind, wie beispielsweise STT-MRAM-Zellen, die hier beschriebene Vorangehensweise aber auch beim Lesen von anderen Typen von Speicherzellen verwendet werden kann, wo Prozessvariationen zu einem Überlapp in der Verteilung von logischen Hoch- und logischen Niedrig-Zellencharakteristiken führen können, was bedeutet, dass eine einzige Erfassungsschwelle keine genauen Ergebnisse liefert. Auf die gleiche Weise sollte anerkannt werden, dass die nicht-destruktive Lesearchitektur und die Methodik nicht auf die Verwendung bei STT-MRAMs begrenzt sind, sondern auch bei anderen Arten von MRAMs verwendet werden können.
Wie hier beschrieben ist, kann in einer Ausführungsform einer Lesearchitektur zum Lesen von Speicherzellen mit wahlfreiem Zugriff (random access memory (RAM) cells), die Architektur einen Multilevel-Erfassungsverstärker, der mehrere Erfassungsverstärker umfasst, wobei jeder Erfassungsverstärker eine jeweilige Erfassungsschwelle und einen jeweiligen Erfassungsausgang aufweist, und ein Speichermodul, das mit dem Multilevel-Erfassungsverstärker zum Speichern der Erfassungsausgänge des Multilevel-Erfassungsverstärkers verbunden ist, umfassen. Das Speichermodul speichert einen ersten Satz von Erfassungsausgängen entsprechend einem ersten Lesevorgang einer RAM-Zelle und speichert einen zweiten Satz von Erfassungsausgängen entsprechend einem zweiten Lesevorgang der RAM-Zelle. Die Architektur umfasst auch ein Entscheidungsmodul zum Vergleichen des ersten und zweiten Satzes von Erfassungsausgängen und zum Bestimmen eines Datenzustands der RAM-Zelle basierend auf dem Vergleich.
Wie ebenfalls hier beschrieben ist, umfasst ein Verfahren zum Lesen einer magnetoresistiven RAM-Zelle die Schritte: Durchführen eines ersten Lesevorgangs der RAM-Zelle bei jeder von mehreren verschiedenen Erfassungsschwellen, um einen ersten Satz von Erfassungsausgängen bereitzustellen; Beschreiben der RAM-Zelle mit dem Niedrigwiderstandszustand; Durchführen eines zweiten Lesevorgangs der RAM-Zelle bei jeder der mehreren verschiedenen Erfassungsschwellen, um einen zweiten Satz von Erfassungsausgängen bereitzustellen; Vergleichen des ersten Satzes von Erfassungsausgängen und des zweiten Satzes von Erfassungsausgängen; und Bereitstellen eines Datenausgangs für die MRAM-Zelle basierend auf dem Vergleichsschritt.
Vorzugsweise umfasst das Verfahren weiter nach dem Durchführen des zweiten Lesevorgangs einen Schritt des Beschreibens der RAM-Zelle mit einem Hochwiderstandswert, wenn der Datenausgang für die RAM-Zelle dem Hochwiderstandswert entspricht.
Vorzugsweise umfasst das Verfahren weiter einen Schritt zum Bestimmen, ob der erste und der zweite Satz von Erfassungsausgängen sich um wenigstens eine vorbestimmte Anzahl von einzelnen Erfassungsausgängen unterscheiden, wobei der Datenausgang einem logischen Wert entspricht, der in Bezug zum Hochwiderstandszustand steht, wenn der erste und der zweite Satz von Erfassungsausgängen sich um wenigstens die vorbestimmte Anzahl unterscheiden. Vorzugsweise ist die vorbestimmte Anzahl 2.
Vorzugsweise sind die Erfassungsschwellen voneinander beabstandet, sodass die benachbarten Erfassungsschwellen voneinander durch einen Wert getrennt sind, der weniger als der Hälfte einer Differenz zwischen den Widerstandswerten der Hoch- und Niedrigwiderstandszustände entspricht.
Vorzugsweise ist die RAM-Zelle Teil eines Arrays von RAM-Zellen mit einer Verteilung von Hochwiderstandszustandswerten und Niedrigwiderstandszustandswerten, wobei wenigstens zwei der Erfassungsschwelle unter einem Wert sind, der einer untersten der Hochwiderstandszustandswerte entspricht, und wobei wenigstens zwei der Erfassungsschwellen über einem Wert sind, der dem höchsten der Niedrigwiderstandszustandswerte entspricht.
Vorzugsweise ist die RAM-Zelle eine magnetoresistive RAM (MRAM)-Zelle.
In einer Ausführungsform eines nicht-destruktiven Verfahrens zum Lesen einer magnetoresistiven Speicherzelle mit wahlfreiem Zugriff umfasst das Verfahren die Schritte: Bereitstellen eines ersten Stimulus für die MRAM-Zellen, um eine erste elektrische Bitleitungsgröße zu erzeugen; Ableiten einer Referenzgröße von der ersten elektrischen Bitleitungsgröße; Bereitstellen von mehreren weiteren Stimuli für die MRAM-Zelle in Sequenz, um eine entsprechende Mehrzahl von elektrischen Bitleitungsgrößen zu erzeugen; Vergleichen der Referenzgröße mit den mehreren elektrischen Bitleitungsgrößen in Sequenz, um eine entsprechende Mehrzahl von Ausgangswerten zu erzeugen, die ein Ergebnis des Vergleichs angeben; und Untersuchen der mehreren Ausgangswerte und Ausgeben eines Erfassungsausgangs, der eine Bestimmung eines programmierten Zustands der MRAM-Zellen angibt.
Vorzugsweise sind der erste und die weiteren Stimuli Zellvorspannungsströme, und die erste elektrische Bitleitungsgröße und die entsprechende Mehrzahl von elektrischen Bitleitungsgrößen sind Bitleitungsspannungen, wobei die Referenzgröße eine Referenzspannung ist. Der Vergleichsschritt wird durch einen Spannungserfassungsverstärker durchgeführt. Oder der erste und die weiteren Stimuli sind Zellvorspannungsspannungen, und die erste elektrische Bitleitungsgröße und die entsprechenden mehreren elektrischen Bitleitungsgrößen sind Bitleitungsströme, wobei die Referenzgröße ein Referenzstrom ist, und der Vergleichsschritt durch einen Stromerfassungsverstärker durchgeführt wird.
Vorzugsweise ist die Referenzgröße von der ersten elektrischen Bitleitungsgröße um einen vorbestimmten Versatzwert versetzt, wobei der vorbestimmte Versatz so ausgewählt ist, dass eine größere Anzahl der entsprechenden mehreren elektrischen Bitleitungsgrößen unter die Referenzgröße fallen, wenn die MRAM-Zelle mit dem Hochwiderstandszustand programmiert ist, als wie wenn sie mit dem Niedrigwiderstandszustand programmiert ist.
Vorzugsweise umfasst das Verfahren weiter einen Schritt zum Ändern der Referenzgröße vor dem Vergleichen der Referenzgrößen mit wenigstens einer der mehreren elektrischen Bitleitungsgrößen.
Vorzugsweise ist die MRAM-Zelle eine Spin-Transfer-Torque-MRAM-Zelle oder eine Togglemodus-MRAM-Zelle.
Vorzugsweise sind die mehreren weiteren Stimuli mehrere verschiedene Zellvorspannungsströme oder Zellvorspannungsspannungen.
Obwohl die Erfindung unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben wurde, ist sie nicht darauf begrenzt. Stattdessen sollten die angehängten Ansprüche breit ausgelegt werden, um andere Varianten und Ausführungsformen der Erfindung einzuschließen, die durch den Fachmann durchgeführt werden können, ohne vom Schutzumfang und dem Bereich der Äquivalente der Erfindung abzuweichen.

Claims

Lesearchitektur zum Lesen einer Speicherzelle mit wahlfreiem Zugriff (RAM-Zelle), umfassend: – einen Multilevel-Erfassungsverstärker, der mehrere Erfassungsverstärker umfasst, wobei jeder Erfassungsverstärker eine jeweilige Erfassungsschwelle und einen jeweiligen Erfassungsausgang aufweist; – ein Speichermodul, das mit dem Multilevel-Erfassungsverstärker zum Speichern der Erfassungsausgänge des Multilevel-Erfassungsverstärkers verbunden ist, wobei das Speichermodul einen ersten Satz von Erfassungsausgängen entsprechend einem ersten Lesevorgang einer RAM-Zelle speichert, und einen zweiten Satz von Erfassungsausgängen entsprechend einem zweiten Lesevorgang der RAM-Zelle speichert; und – ein Entscheidungsmodul zum Vergleichen des ersten und des zweiten Satzes von Erfassungsausgängen und zum Bestimmen eines Datenzustands der RAM-Zelle basierend auf dem Vergleich.
Lesearchitektur nach Anspruch 1, wobei die RAM-Zelle mit einem Hochwiderstandszustand und einem Niedrigwiderstandszustand programmierbar ist, wobei die RAM-Zelle für den zweiten Lesevorgang mit einem Niedrigwiderstandszustand programmiert ist.
Lesearchitektur nach Anspruch 1 oder 2, wobei die Erfassungsschwellen so ausgewählt sind, dass wenigstens zwei Erfassungsausgänge sich zwischen dem ersten Lesevorgang und dem zweiten Lesevorgang ändern, wenn die RAM-Zelle für den ersten Lesevorgang mit dem Hochwiderstandszustand programmiert ist.
Lesearchitektur nach Anspruch 1 oder 2, wobei die Erfassungsschwellen der Erfassungsverstärker voneinander beabstandet sind, sodass benachbarte Erfassungsschwellen durch einen Wert voneinander getrennt sind, der weniger als der Hälfte einer Differenz zwischen den Widerstandswerten der Hoch- und Niedrigwiderstandszustände entspricht.
Lesearchitektur nach einem der vorstehenden Ansprüche, wobei die RAM-Zelle Teil eines Arrays von RAM-Zellen ist, die eine Verteilung von Hochwiderstandszustandswerten und Niedrigwiderstandszustandswerten aufweisen, wobei der Multilevel-Erfassungsverstärker wenigstens zwei Erfassungsverstärker mit Erfassungsschwellen aufweist, die unter einem Wert sind, der einem niedrigsten der Hochwiderstandszustandswerte entspricht und wenigstens zwei Erfassungsverstärker mit Erfassungsschwellen aufweist, die über einem Wert sind, der einem höchsten der Niedrigwiderstandszustandswerte entspricht.
Lesearchitektur nach einem der vorstehenden Ansprüche, wobei der Multilevel-Erfassungsverstärker umfasst: – eine Referenzschaltung zum Bereitstellen eines Referenzstroms, wobei jeder Erfassungsverstärker vorgesehen ist, um den Referenzstrom bei einem anderen Stromverhältnis zu spiegeln; und – Mittel zum Etablieren eines Zellenstroms in der RAM-Zelle; wobei jeder Erfassungsverstärker auf den Zellenstrom und einen jeweiligen gespiegelten Referenzstrom anspricht, um einen jeweiligen Erfassungsausgang bereitzustellen, der angibt, ob der Zellstrom über oder unter dem jeweiligen gespiegelten Referenzstrom ist.
Lesearchitektur nach Anspruch 6, wobei die Referenzschaltung einen Referenzwiderstand zum Festlegen eines Werts des Referenzstroms umfasst.
Lesearchitektur nach einem der vorstehenden Ansprüche, wobei das Speichermodul – einen ersten Satz von Datenspeichern zum Speichern des ersten Satzes von Erfassungsausgängen umfasst; – einen zweiten Satz von Datenspeichern zum Speichern des zweiten Satzes von Erfassungsausgängen umfasst; und – eine Multiplexerschaltung zum selektiven Durchlassen des ersten Satzes von Erfassungsausgängen und des zweiten Satzes von Erfassungsausgängen entsprechend zum ersten und zweiten Satz von Datenspeichern umfasst.
Lesearchitektur nach einem der vorstehenden Ansprüche, wobei das Entscheidungsmodul einen ersten Satz von XOR-Gattern zum Vergleichen des ersten und zweiten Satzes von Erfassungsausgängen umfasst.
Lesearchitektur nach einem der vorstehenden Ansprüche, wobei die MRAM-Zelle eine magnetoresistive RAM(MRAM)-Zelle ist.
Verfahren zum Lesen einer Speicherzelle mit wahlfreiem Zugriff (RAM-Zelle), wobei die RAM-Zelle mit einem Hochwiderstandszustand und einem Niedrigwiderstandszustand programmierbar ist, und wobei das Verfahren die Schritte umfasst: – Durchführen eines ersten Lesevorgangs der RAM-Zelle bei jeder von mehreren verschiedenen Erfassungsschwellen, um einen ersten Satz von Erfassungsausgängen bereitzustellen; – Beschreiben der RAM-Zelle mit dem Niedrigwiderstandszustand; – Durchführen eines zweiten Lesevorgangs der RAM-Zelle bei jeder der mehreren verschiedenen Erfassungsschwellen, um einen zweiten Satz von Erfassungsausgängen bereitzustellen; – Vergleichen des ersten Satzes von Erfassungsausgängen und des zweiten Satzes von Erfassungsausgängen; und – Bereitstellen eines Datenausgangs für die MRAM-Zelle basierend auf dem Vergleichsschritt.
Nicht-destruktives Verfahren zum Lesen einer Speicherzelle mit wahlfreiem Zugriff (RAM-Zelle), wobei die RAM-Zelle mit einem Hochwiderstandszustand und einem Niedrigwiderstandszustand programmierbar ist, und wobei das Verfahren die Schritte umfasst: – Bereitstellen eines ersten Stimulus für die MRAM-Zelle, um eine erste elektrische Bitleitungsgröße zu erzeugen; – Ableiten einer Referenzgröße von der ersten elektrische Bitleitungsgröße; – Bereitstellen von mehreren weiteren Stimuli für die MRAM-Zelle in Sequenz, um eine entsprechende Mehrzahl von elektrischen Bitleitungsgrößen zu erzeugen; – Vergleichen der Referenzgröße mit den mehreren elektrischen Bitleitungsgrößen in Sequenz, um eine entsprechende Mehrzahl von Ausgangswerten zu erzeugen, die ein Ergebnis des Vergleichs angeben; und – Untersuchen der mehreren Ausgangswerte und Ausgeben eines Erfassungsausgangs, der eine Bestimmung eines programmierten Zustands der MRAM-Zellen angibt.