DE102013101283A1 - Eine Speicherzelle, ein Verfahren zum Ausbilden einer Speicherzelle und ein Verfahren zum Betreiben einer Speicherzelle - Google Patents

Eine Speicherzelle, ein Verfahren zum Ausbilden einer Speicherzelle und ein Verfahren zum Betreiben einer Speicherzelle Download PDF

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Abstract

In verschiedenen Ausführungsbeispielen wird eine Speicherzelle bereitgestellt, welche ein erstes zweipoliges Speicherelement (104), ein zweites zweipoliges Speicherelement (106), einen Steuerungsschaltkreis (108), welcher eingerichtet ist des erste zweipolige Speicherelement (104) in einen oder mehr Zustände und das zweite zweipolige Speicherelement (106) in einen oder mehr Zustände zu programmieren, wobei ein Zustand des ersten zweipoligen Speicherelements (104) und ein Zustand des zweiten zweipoligen Speicherelements (106) voneinander abhängig sind, und einen Messschaltkreis (112), welcher eingerichtet ist ein Differenzsignal zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements (104) assoziiert ist, und einem zweiten Speicherelement-Signal zu messen, welches mit dem Zustand des zweiten zweipoligen Speicherelements (106) assoziiert ist.

Description

  • Verschiedene Ausführungsbeispiele betreffen eine Speicherzelle, ein Verfahren zum Ausbilden einer Speicherzelle und ein Verfahren zum Betreiben einer Speicherzelle.
  • Viele innovative NVM-Anwendungen (NVM: non-volatile memory – nichtflüchtige Speicher) und Konzepte, beispielsweise MRAM (magnetoresistive random access memory – magnetoresistiver Direktzugriffspeicher), RRAM (resistive random access memory – resistiver Direktzugriffspeicher), CBRAM (conductive-bridge random access memory – Direktzugriffspeicher mit ausbildbarer leitfähiger Brücke), PCRAM (phase change random access memory – Phasenwechsel-Direktzugriffspeicher) leiden unter einem sehr kleinen Lesestrom-Fenster im Vergleich zu klassischen FLASH-Zellen mit nicht angeschlossener Steuerelektrode. Im Verlauf der Lebensdauer der Speicherzelle kann die Speicherzelle unter einem instabilen Lesestrom-Fenster leiden, insbesondere wenn typischerweise große Streubreiten in größeren Zellenfeldanordnungen berücksichtigt werden. Bis jetzt wurde versucht kleine Lesefenster verwendbar zu machen, beispielsweise durch eine variable Referenz, durch die Verwendung von stärkeren ECC (error-correcting codes – fehlerkorrigierende Codes), durch komplexe Programmalgorithmen und durch Einschränkungen bei Spezifikationen wie etwa Temperatur und Zyklenanzahl. Die Fehlerraten der Speicher sind leider so hoch, dass sie nicht für fortgeschrittene oder komplexere Anwendungen in Betracht gezogen worden sind.
  • Spin-Transfer-Torque MRAM-Zellen (Abkürzung: STT-MRAM – auf Spin-Transfer-Drehmoment basierende magnetische Direktzugriffspeicherzellen) beispielsweise haben einen kleinen Widerstandsunterschied zwischen dem Gelöscht- und dem Beschrieben-Zustand, welcher typischerweise einen Widerstandsunterschied von etwa 100% ausmacht, wobei es sich hierbei beispielsweise um einen Widerstandsunterschied zwischen zwei Kiloohm und vier Kiloohm handeln kann. Um die Niveaus (Zustände) während des Lesens zu unterscheiden, muss der Referenzstrom für den Tastverstärker exakt zwischen den beiden Niveaus liegen, d. h. exakt zwischen dem Gelöscht- und dem Beschrieben-Zustand. Eine Herausforderung, welche sich bei STT-MRAM Speicherfeldanordnungen stellt, besteht darin, dass obwohl normalerweise eine Kombination von gelöschten und programmierten (beschriebenen) Referenzzellen zum Erzeugen des Referenzstromes verwendet werden kann, welcher beim Lesen des Zustands der ausgewählten Zelle behilflich sein kann, so können diese versagen, wenn die Stromverteilungen des vollen Speichers bereit sind oder eng beieinander liegen.
  • In verschiedenen Ausführungsbeispielen wird eine Speicherzelle bereitgestellt, welche ein erstes zweipoliges Speicherelement, ein zweites zweipoliges Speicherelement, einen Steuerungsschaltkreis, welcher eingerichtet ist das erste zweipolige Speicherelement in einen oder mehr Zustände zu programmieren und das zweite zweipolige Speicherelement in einen oder mehr Zustände zu programmieren, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind, und einen Messschaltkreis aufweist, welcher eingerichtet ist ein Differenzsignal zwischen einem zum ersten zweipoligen Speicherelement zugehörigen Signal (beispielsweise einem ersten Speicherelement-Signal), welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert ist, und einem zum zweiten zweipoligen Speicherelement zugehörigen Signal (beispielsweise einem zweiten Speicherelement-Signal) zu messen, welches mit dem Zustand des zweiten zweipoligen Speicherelements assoziiert ist.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann der Steuerungsschaltkreis eingerichtet sein, das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement in unterschiedliche Zustände zu programmieren (versetzen).
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann der Steuerungsschaltkreis eingerichtet sein, das erste zweipolige Speicherelement in einen ersten Zustand und das zweite zweipolige Speicherelement in einen zweiten Zustand in einer voneinander abhängigen Art und Weise zu programmieren und das erste zweipolige Speicherelement in einen zweiten Zustand und das zweite zweipolige Speicherelement in einen ersten Zustand in einer voneinander abhängigen Art und Weise zu programmieren.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle können das erste Speicherelement-Signal und das zweite Speicherelement-Signal jeweils ein Stromsignal aufweisen.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle können das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement derart angeordnet sein, dass das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement in unterschiedliche Zustände programmiert werden in Reaktion auf eine an das erste zweipolige Speicherelement und an das zweite zweipolige Speicherelement angelegte Spannung.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann der erste Zustand einen ersten Widerstandswert und der zweite Zustand einen zweiten Widerstandswert aufweisen, wobei der erste Widerstandwert von dem zweiten Widerstandwert verschieden sein kann.
  • Gemäß einem weiteren Ausführungsbeispiel kann die Speicherzelle eine 1-Bit-Speicherzelle aufweisen.
  • Gemäß einem weiteren Ausführungsbeispiel kann die Speicherzelle eingerichtet sein in einen ersten Bitwert programmiert zu werden, wobei das erste zweipolige Speicherelement in einen ersten Zustand programmiert wird und das zweite zweipolige Speicherelement in einen zweiten Zustand programmiert wird, und wobei die Speicherzelle eingerichtet sein kann in einen zweiten Bitwert programmiert zu werden, wobei das erste zweipolige Speicherelement in einen zweiten Zustand programmiert wird und das zweite zweipolige Speicherelement in einen ersten Zustand programmiert wird.
  • Gemäß einem weiteren Ausführungsbeispiel kann die Speicherzelle eingerichtet sein in einen ersten Bitwert programmiert zu werden, wobei eine erste Spannung an das erste zweipolige Speicherelement und an das zweite zweipolige Speicherelement angelegt wird, und die Speicherzelle kann eingerichtet sein in einen zweiten Bitwert programmiert zu werden, wobei eine zweite Spannung an das erste zweipolige Speicherelement und an das zweite zweipolige Speicherelement angelegt wird.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann die erste Spannung betragsmäßig gleich und vom Vorzeichen entgegengesetzt der zweiten Spannung sein.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann das erste zweipolige Speicherelement oder das zweite zweipolige Speicherelement bezüglich einer an das erste zweipolige Speicherelement und an das zweite zweipolige Speicherelement angelegten Spannung umgekehrt (gegensinnig) angeschlossen sein.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle können das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement zwischen mindestens einer Bitleitung und mindestens einem Zugriffstransistor elektrisch verschaltet sein.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann der Zugriffstransistor einen ersten Zugriffstransistor, welcher an das erste zweipolige Speicherelement elektrisch gekoppelt sein kann, und einen zweiten Zugriffstransistor aufweisen, welcher an das zweite zweipolige Speicherelement elektrisch gekoppelt sein kann.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann der mindestens eine Zugriffstransistor eingerichtet sein einen Strom(fluss) durch das erste zweipolige Speicherelement und durch das zweite zweipolige Speicherelement zu steuern, wobei die Differenz zwischen dem Strom(fluss) durch das erste zweipolige Speicherelement und dem Stromfluss) durch das zweite zweipolige Speicherelement den Bitwert der Speicherzelle bestimmen oder festlegen kann.
  • Gemäß einem weiteren Ausführungsbeispiel kann die Speicherzelle ferner mindestens einen Zugriffstransistor aufweisen, welcher seinerseits aufweisen kann: einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich, und einen Gate-Bereich, wobei der erste Source/Drain-Bereich an das erste zweipolige Speicherelement und an das zweite zweipolige Speicherelement elektrisch gekoppelt sein kann und der zweite Source/Drain-Bereich an eine Sourceleitung der Speicherzelle elektrisch gekoppelt sein kann und der Gate-Bereich an eine Wortleitung der Speicherzelle elektrisch gekoppelt sein kann.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle können das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement jeweils ein magnetoresistives zweipoliges Direktzugriff-Speicherelement aufweisen.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle wobei das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement jeweils einen magnetischen Tunnelkontaktstapel aufweisen können, wobei der magnetische Tunnelkontaktstapel seinerseits aufweist: eine freie magnetische Schicht, und eine Referenzmagnetschicht, welche von der freien magnetischen Schicht durch eine Isolationsschicht getrennt ist. Bei der Referenzmagnetsicht kann es sich um eine Schicht handeln, deren Magnetisierung festgelegt oder fest vorgegeben ist und sich beim Betrieb der Speicherzelle nicht ändert.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann mindestens eine Bitleitung mit der freien magnetischen Schicht des ersten zweipoligen Speicherelements und mit der Referenzmagnetschicht des zweiten zweipoligen Speicherelements elektrisch gekoppelt sein und es kann mindestens ein Zugriffstransistor mit der Referenzmagnetschicht des ersten zweipoligen Speicherelements und mit der freien magnetischen Schicht des zweiten zweipoligen Speicherelements elektrisch gekoppelt sein.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle können das erste zweipolige Speicherelement und des zweite zweipolige Speicherelement jeweils ein Direktzugriff-Speicherelement mit einer ausbildbaren leitfähigen Brücke, beispielsweise ein sogenanntes CBRAM-Speicherelement, aufweisen.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle können das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement jeweils ein resistives Direktzugriff-Speicherelement aufweisen.
  • Gemäß einem weiteren Ausführungsbeispiel kann die Speicherzelle ferner mindestens einen Zugriffstransistor aufweisen, welcher seinerseits aufweisen kann: einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich, und einen Gate-Bereich, wobei der Gate-Bereich mit einer Wortleitung der Speicherzelle elektrisch gekoppelt sein kann, wobei die Wortleitung einen Wortleitung-Körperbereich und einen Wortleitung-Erstreckungsbereich aufweisen kann, welcher unter einem Winkel zum Wortleitung-Körperbereich angeordnet ist, wobei der Wortleitung-Erstreckungsbereich zwischen dem ersten zweipoligen Speicherelement und dem zweiten zweipoligen Speicherelement angeordnet sein kann.
  • Gemäß einem weiteren Ausführungsbeispiel der Speicherzelle kann der Wortleitung-Erstreckungsbereich einen weiteren Zugriffstransistor ausbilden, welcher eingerichtet sein kann einen mit dem ersten zweipoligen Speicherelement elektrisch gekoppelten Source/Drain-Bereich von einem mit dem zweiten zweipoligen Speicherelement elektrisch gekoppelten Source/Drain-Bereich zu isolieren.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Ausbilden einer Speicherzelle bereitgestellt, wobei das Verfahren aufweisen kann:
    Ausbilden eines ersten zweipoligen Speicherelements,
    Ausbilden eines zweiten zweipoligen Speicherelements, und
    Ausbilden eines Steuerungsschaltkreises zum Programmieren des ersten zweipoligen Speicherelements in einen oder mehr Zustände und des zweiten zweipoligen Speicherelements in einen oder mehr Zustände, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sein können; und
    Ausbilden eines Messschaltkreises zum Messen eines Differenzsignals zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert (verknüpft) ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand des zweiten zweipoligen Speicherelements assoziiert (verknüpft) ist.
  • Gemäß einem weiteren Ausführungsbeispiel kann das Verfahren ferner ein umgekehrtes (gegensinniges) Anschließen des ersten zweipoligen Speicherelements oder des zweiten zweipoligen Speicherelements bezüglich einer an das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement angelegten Spannung aufweisen (im Vergleich zu dem entsprechend anderen zweipoligen Speicherelement).
  • In verschiedenen Ausführungsbeispielen wird eine Speicherzelle bereitgestellt, welche aufweisen kann: ein erstes zweipoliges Speicherelement, ein zweites zweipoliges Speicherelement, einen Steuerungsschaltkreis, und einen Messschaltkreis, wobei der Steuerungsschaltkreis und der Messschaltkreis derart eingerichtet sein können, dass sie in einem ersten Modus oder in einem zweiten Modus arbeiten (betrieben werden) können, wobei in dem ersten Modus der Steuerungsschaltkreis eingerichtet ist das erste zweipolige Speicherelement in ein oder mehr Zustände zu programmieren und das zweite zweipolige Speicherelement in einen oder mehr Zustände zu programmieren, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind, und ferner der Messschaltkreis eingerichtet ist ein Differenzsignal zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert (verknüpft) ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand des zweiten zweipoligen Speicherelements assoziiert (verknüpft)ist, zu messen, und wobei in dem zweiten Modus der Steuerungsschaltkreis eingerichtet sein kann das erste zweipolige Speicherelement oder das zweite zweipolige Speicherelement in einen oder mehr Zustände zu programmieren und der Messschaltkreis eingerichtet sein kann ein Signal in dem ersten zweipoligen Speicherelement oder in dem zweiten zweipoligen Speicherelement zu messen, welches mit dem Zustand des ersten zweipoligen Speicherelements oder des zweiten zweipoligen Speicherelements assoziiert ist.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Betreiben einer Speicherzelle bereitgestellt, wobei das Verfahren aufweisen kann:
    Programmieren eines ersten zweipoligen Speicherelements in einen oder mehr Zustände und eines zweiten zweipoligen Speicherelements in einen oder mehr Zustände, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sein können; und
    Messen eines Differenzsignals zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand eines zweiten zweipoligen Speicherelements assoziiert ist.
  • MRAM- und RRAM-Zellen sind dadurch gute Schrumpfeigenschaften gekennzeichnet, welchen bei üblichen FLASH-Konzepten (weniger als 40 nm) aufgrund der erforderlichen hohen Spannungen viel Bedeutung beigemessen wird.
  • In verschiedenen Ausführungsbeispielen wird eine Speicherzelle bereitgestellt, wobei die Differenz zwischen den inversen Zuständen, beispielsweise unterschiedlichen Zuständen, von zwei elektrisch gekoppelten zweipoligen Speicherzellen ausgewertet werden kann anstatt die absoluten Ströme in der Speicherzelle auszuwerten. Damit sind keine zusätzlichen Referenzströme und keine zusätzlichen globalen Referenzzellen erforderlich.
  • In verschiedenen Ausführungsbeispielen wird eine Speicherzelle bereitgestellt, wobei eine lokale Referenz in der Speicherzelle bereitgestellt werden kann, wobei Abstimmungseigenschaften deutlich verbessert werden können ohne dabei die Zellengröße zu verdoppeln. Da relativ hohe Ströme, beispielsweise Ströme oberhalb von 100 μA, in MRAM-Zellen und RRAM-Zellen benötigt werden, wird üblicherweise ein relativ weiter Auswahltransistor, beispielsweise ein Zugriffstransistor, verwendet. Folglich kann die Zellengröße durch den Transistor und durch das zweite zweipolige Speicherelement in der Metallisierungsebene bestimmt sein. Die Einbeziehung eines zweiten Speicherelements leistet einen Beitrag zur kleineren Zellengröße. Die Speicherzelle wird nicht bedeutsam vergrößert, sie wird jedoch viel robuster.
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen im Allgemeinen dieselben Teile innerhalb der unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, die Betonung liegt stattdessen im Allgemeinen darauf, die Prinzipien von verschiedenen Ausführungsformen zu veranschaulichen. In der nachfolgenden Beschreibung werden verschiedene Ausführungsformen beschrieben unter Bezug auf die nachfolgenden Zeichnungen, in denen:
  • 1 eine Speicherzelle gemäß einer Ausführungsform zeigt;
  • 2 eine Speicherzelle gemäß einer Ausführungsform zeigt;
  • 3 ein Verfahren zum Betreiben einer Speicherzelle gemäß einer Ausführungsform zeigt;
  • 4A bis 4C ein Verfahren zum Betreiben einer Speicherzelle gemäß einer Ausführungsform zeigen;
  • 5 eine Speicherzelle gemäß einer Ausführungsform zeigt;
  • 6 einen Leseschaltkreis gemäß einer Ausführungsform zeigt;
  • 7 ein Verfahren zum Ausbilden einer Speicherzelle gemäß einer Ausführungsform zeigt;
  • 8 eine Speicherzelle gemäß einer Ausführungsform zeigt;
  • 9 eine Speicherzelle gemäß einer Ausführungsform zeigt;
  • 10 eine Speicherzelle gemäß einer Ausführungsform zeigt;
  • 11 eine Speicherzelle gemäß einer Ausführungsform zeigt.
  • Die nachfolgende ausführliche Beschreibung nimmt Bezug auf die beigefügten Zeichnungen, die als Veranschaulichung bestimmte Details und Ausführungsformen zeigen, in denen die Erfindung ausgeübt werden kann.
  • Das Wart „beispielhaft” wird hierin verwendet mit der Bedeutung „als ein Beispiel, Fall oder Veranschaulichung dienend”. Jede Ausführungsform oder Ausgestaltung, die hierin als „beispielhaft” beschrieben ist, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen auszulegen.
  • Das Wort „über”, welches hierin zur Beschreibung eines Ausbildens einer Struktur (eines Merkmals), beispielsweise einer Schicht „über” einer Seite oder über einer Oberfläche, verwendet wird, kann dahingehend verstanden werden, dass die Struktur (das Merkmal), beispielsweise die Schicht, „direkt auf”, beispielsweise in unmittelbarem Kontakt mit, der besagten Seite oder Oberfläche ausgebildet wird. Das Wort „über”, welches hierin zur Beschreibung eines Ausbildens einer Struktur (eines Merkmals), beispielsweise einer Schicht „über” einer Seite oder über einer Oberfläche, verwendet wird, kann aber auch dahingehend verstanden werden, dass die Struktur (das Merkmal), beispielsweise die Schicht, „indirekt auf” der entsprechenden Seite oder Oberfläche ausgebildet sind, wobei eine oder mehr zusätzliche Schichten zwischen der besagten Seite oder Schicht und der ausgebildeten Schicht angeordnet sein können.
  • In verschiedenen Ausführungsbeispielen wird eine Speicherzelle mit zwei Elementen bereitgestellt, welche neu entstehende nichtflüchtige Speicher, beispielsweise STT-RAM, CBRAM oder RRAM, zum differentiellen Abtasten verwendet.
  • In verschiedenen Ausführungsbeispielen werden zwei komplementäre Speicherelemente in einer 1-Bit-Speicherzelle bereitgestellt, wobei ein Lesefenster (READ-Fenster) zum Bestimmen eines Zustands der Speicherzelle verdoppelt sein kann.
  • In verschiedenen Ausführungsbeispielen wird ein differentielles Leseverfahren bereitgestellt, welches die Verwendung einer globalen Referenz, d. h. ein Vergleichen eines Zustands einer Speicherzelle mit einer globalen Referenzzelle, zum Lesen eines Zustands der Speicherzelle vermeiden kann und zudem auch den Flächenbedarf der Speicherzelle optimieren kann.
  • In verschiedenen Ausführungsbeispielen wird eine Speicherzelle bereitgestellt, welche ein lokales Referenzelement in jeder Zelle aufweisen kann.
  • 1 zeigt eine Speicherzelle 102 gemäß einem Ausführungsbeispiel.
  • Die Speicherzelle 102 weist ein erstes zweipoliges Speicherelement 104, beispielsweise ein Speicherelement mit zwei Anschlüssen, ein zweites zweipoliges Speicherelement 106, beispielsweise ein Speicherelement mit zwei Anschlüssen, einen Steuerungsschaltkreis 108 und einen Messschaltkreis 112 auf. Der Steuerungsschaltkreis 108 kann eingerichtet sein das erste zweipolige Speicherelement 104 in einen oder mehr Zustände zu programmieren und das zweite zweipolige Speicherelement 106 in einen oder mehr Zustände zu programmieren, wobei ein Zustand, das heißt ein Speicherzustand, des ersten zweipoligen Speicherelements 104 und ein Zustand, das heißt ein Speicherzustand, des zweiten zweipoligen Speicherelements 106 voneinander abhängig sein können. Der Messschaltkreis 112 kann eingerichtet sein ein Differenzsignal zu messen zwischen einem dem ersten zweipoligen Speicherelement zugeordneten Signal (erstes Speicherelement-Signal), welches mit dem Zustand des ersten zweipoligen Speicherelements 104 verknüpft (assoziiert) ist, und einem dem zweiten zweipoligen Speicherelement zugeordneten Signal (zweites Speicherelement-Signal), welches mit dem Zustand des zweiten zweipoligen Speicherelements 106 verknüpft (assoziiert) ist. Der Steuerungsschaltkreis 108 kann als ein hartverdrahteter logischer Steuerungsschaltkreis implementiert sein. Beispielsweise kann der Steuerungsschaltkreis 108 einen hartverdrahteten Logik-Mikroprozessor aufweisen. Der Steuerungsschaltkreis 108 kann als ein programmierbarer logischer Steuerungsschaltkreis implementiert sein. Beispielsweise kann der Steuerungsschaltkreis 108 einen programmierbaren Logik-Mikroprozessor, eine programmierbare Logikanordnung oder einen integrierten FPGA-Schaltkreis (FPGA: field programmable gate array – im (Anwendungs-)Feld programmierbare (Logik-)Gatter-Anordnung) aufweisen.
  • Ein Speicherelement mit zwei Anschlüssen, beispielsweise das zweipolige Speicherelement 104 und/oder das zweipolige Speicherelement 106 in 1, kann ein Speicherelement aufweisen, welches stets einen einzigen Anschluss, welcher eingerichtet ist für das Einströmen von Ladungsträgern in das Speicherelement, und einen einzigen Anschluss aufweist, welcher eingerichtet ist für das Ausströmen von Ladungsträgern aus dem Speicherelement. Ein Speicherelement mit zwei Anschlüssen, beispielsweise das zweipolige Speicherelement 104 und/oder das zweipolige Speicherelement 106 in 1, kann ein Speicherelement aufweisen, welches stets eine einzige Quelle für den Stromfluss aufweist. Ein Speicherelement mit zwei Anschlüssen, beispielsweise das Speicherelement 104 und/oder das Speicherelement 106 in 1, kann ein Speicherelement aufweisen, welches programmiert und gelesen werden kann unter Verwendung eines Stromes, welcher durch die Speicherzelle fließt. Ein Speicherelement mit zwei Anschlüssen, beispielsweise das zweipolige Speicherelement 104 und/oder zweipolige Speicherelement 106 in 1, kann ein Speicherelement aufweisen, bei dem dieselben zwei Anschlüsse für den Programmierstromfluss und den Lesestromfluss verwendet werden können, wobei der Stromfluss durch dieselben zwei Anschlüsse für all die zuvor erwähnten Operationen verwendet werden kann.
  • 2 zeigt eine Speicherzelle 202 gemäß einem Ausführungsbeispiel.
  • Die grundlegenden Funktionalitäten aller Merkmale, welche in Bezug auf die in 1 dargestellte Speicherzelle 102 erläutert worden sind, sind auch auf die Speicherzelle 202 anwendbar.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können in einer Speicherzelle 202 integriert sein, wobei es sich bei der Speicherzelle 202 um eine 1-Bit-Zell handelt.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können jeweils ein magnetoresistives Direktzugriff-Speicherelement mit zwei Anschlüssen aufweisen (d. h. ein magnetoresistives zweipoliges Direktzugriff-Speicherelement), beispielsweise einen MTJ-Stapel (MTJ: magnetic tunnel junction – magnetischer Tunnelkontakt). Der magnetische Tunnelkontaktstapel kann eine freie magnetische Schicht und eine Referenzmagnetschicht aufweisen, welche von der freien magnetischen Schicht durch eine Isolationsschicht (siehe 4) getrennt ist. Die Referenzmagnetschicht 434 und die freie magnetische Schicht 432 können jeweils eine ferromagnetische Schicht aufweisen, beispielsweise können die Referenzmagnetschicht 434 und die freie magnetische Schicht 432 jeweils ein Material aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe besteht aus: Kobalt, Eisen, Kobalt-Eisen, Bor. Die Magnetisierung der Referenzmagnetschicht 434 kann mittels einer Pinning-Schicht (nicht in der Figur dargestellt) fixiert (festgelegt) sein. Die antiferromagnetische Pinning-Schicht kann an die Referenzschicht 434 benachbart ausgebildet sein. Die Isolationsschicht kann bezüglich der antiferromagnetischen Pinning-Schicht an der gegenüberliegenden Seite der Referenzmagnetschicht 434 ausgebildet sein. Die Isolationsschicht 436 kann ein Tunnelkontaktmaterial aufweisen. Die Isolationsschicht 436 kann Magnesiumoxid (MgO) aufweisen. Die freie magnetische Schicht 432 kann eine Dicke aufweisen, welche im Bereich von ungefähr 0,5 nm bis ungefähr 5 nm liegt, beispielsweise in einem Bereich von ungefähr 1 nm bis ungefähr 3 nm, beispielsweise in einem Bereich von ungefähr 1,2 nm bis ungefähr 2,5 nm. Die Referenzmagnetschicht 434 kann eine Dicke aufweisen, welche in einem Bereich von ungefähr 0,5 nm bis ungefähr 5 nm liegt, beispielsweise in einem Bereich von ungefähr 1 nm bis ungefähr 3 nm, beispielsweise in einem Bereich von ungefähr 1,2 nm bis ungefähr 2,5 nm.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können jeweils ein CBRAM-Element aufweisen.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können jeweils ein RRAM-Element aufweisen, beispielsweise ein RRAM-Element, welches ein kohlenstoffbasiertes Speicherelement aufweist, beispielsweise ein Kohlenstoff basiertes Speicherelement, welches zwischen einem ersten resistiven Zustand, beispielsweise einem Zustand mit einem niedrigen Widerstandswert, und einem zweiten resistiven Zustand, beispielsweise einem Zustand mit einem hohen Widerstandswert, umgeschaltet werden kann. Ein kohlenstoffbasiertes Speicherelement kann zwischen einem sp2-reichen Zustand und einem sp3-reichen Zustand umgeschaltet werden, wobei ein sp2-reicher Zustand einen niedrigen resistiven Zustand aufweisen kann und den Bitwert „1” darstellen kann ein sp3-reicher Zustand einen hohen resistiven Zustand aufweisen kann und den Bitwert „0” darstellen kann.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können zwischen mindestens einer Bitleitung 214 und mindestens einem Zugriffstransistor 216 elektrisch gekoppelt sein. Gemäß verschiedenen Ausführungsbeispielen können das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 an unterschiedliche Bitleitungen 214A, 214B elektrisch gekoppelt sein. So kann beispielsweise das erste zweipolige Speicherelement 104 elektrisch an die Bitleitung BL1 214A gekoppelt sein und das zweite zweipolige Speicherelement 106 kann elektrisch an die Bitleitung BL2 214B gekoppelt sein.
  • Mindestens ein Zugriffstransistor 216 kann einen ersten Source/Drain-Bereich 218 (Quelle/Senke-Bereich), einen zweiten Source/Drain-Bereich 222 und einen Gate-Bereich 224 aufweisen. Der erste Source/Drain-Bereich 218 kann mit dem ersten zweipoligen Speicherelement 104 und dem zweiten zweipoligen Speicherelement 106 elektrisch gekoppelt sein. Der zweite Source/Drain-Bereich 222 kann elektrisch an die Sourceleitung 226 der Speicherzelle 202 gekoppelt sein. Der Gate-Bereich 224 kann elektrisch an die Wortleitung 228 der Speicherzelle 202 gekoppelt sein.
  • Das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 kann umgekehrt (gegensinnig) verschaltet (verbunden) sein, beispielsweise umgekehrt verschaltet sein in Bezug auf das andere Speicherelement, um eine einfache Lösch/Schreib-Operation zu ermöglichen.
  • Eine Spannung kann an das erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt werden. Eine Spannung kann zwischen die Bitleitung BL1 214A und die Sourceleitung 226 an das erste zweipolige Speicherelement 104 angelegt werden. Eine Spannung kann zwischen die Bitleitung BL2 214B und die Sourceleitung 226 an das zweite zweipolige Speicherelement 106 angelegt werden.
  • Das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 kann bezüglich einer an das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 angelegten Spannung umgekehrt angeschlossen sein.
  • In Abhängigkeit von den Spannungen, welche an die Sourceleitung 226 und die Bitleitungen BL1 214A, BL2 214B angelegt werden, wird das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 gelöscht und das entsprechend andere Speicherelement wird im selben Schritt beschrieben, d. h. durch Anlegen einer Spannung an das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106.
  • Der Steuerungsschaltkreis 108 (nicht dargestellt) kann eingerichtet sein, das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 in unterschiedliche Zustände zu programmieren (zu versetzen).
  • Der Speicherschaltkreis 108 kann derart eingerichtet sein, dass er das erste zweipolige Speicherelement 104 in einen ersten Zustand und das zweite zweipolige Speicherelement 106 in einen zweiten Zustand in einer voneinander abhängigen Art und Weise programmieren kann und dass er das erste zweipolige Speicherelement 104 in einen zweiten Zustand und des zweite zweipolige Speicherelement 106 einen ersten Zustand in einer voneinander abhängigen Art und Weise programmieren kann, wobei der zweite Zustand vom ersten Zustand unterschiedlich ist, so dass beispielsweise der zweite Zustand in Bezug auf den ersten Zustand der entgegengesetzte oder invertierte Zustand ist.
  • In 3 ist ein Verfahren 300 zum Betreiben einer Speicherzelle dargestellt gemäß einem Ausführungsbeispiel, beispielsweise der in 1 dargestellten Speicherzelle 102 oder der in 2 dargestellten Speicherzelle 202.
  • Das Verfahren 300 kann aufweisen: in Schritt 310, Programmieren eines ersten zweipoligen Speicherelements in einen oder mehr Zustände und eines zweiten zweipoligen Speicherelements in einen oder mehr Zustände, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind, und
    in Schritt 320, Messen eines Differenzsignals zwischen einem ersten Speicherelementsignal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert ist, und einem zweiten Speicherelementsignal, welches mit dem Zustand eines zweiten zweipoligen Speicherelements assoziiert ist.
  • 4A bis 4C zeigen ein Verfahren 400 zum Betreiben einer Speicherzelle gemäß einem Ausführungsbeispiel, beispielsweise der in 1 dargestellten Speicherzelle 102 oder der in 2 dargestellten Speicherzelle 202.
  • Das Verfahren 400 kann Programmieren eines ersten zweipoligen Speicherelements 104 in einen oder mehr Zustände und eines zweiten zweipoligen Speicherelements 106 in einen oder mehr Zustände aufweisen, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind (wie in Schritt 310 des in 3 dargestellten Verfahrens).
  • 4A bis 4C werden mit Bezug auf das Verfahren 400 zum Betreiben einer Speicherzelle 202 beschrieben, wobei die Speicherzelle 202 magnetoresistive Direktzugriff-Speicherelemente 104, 106 aufweisen kann, beispielsweise MTJ-Stapel oder DMTJ-Stapel (DMTJ: double MTJ – doppelter magnetischer Tunnelkontakt). Jedoch sind die zweipoligen Speicherelemente 104, 106 nicht auf magnetoresistive Direktzugriff-Speicherelemente beschränkt, beispielsweise Spin-Transfer-Torque MTJ-Stapel. Die zweipoligen Speicherelemente 104, 106 können schaltbare resistive Speicherzellen aufweisen. Die zweipoligen Speicherelemente 104, 106 können beispielsweise CBRAM-Elemente aufweisen.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können jeweils ein magnetoresistives Direktzugriff-Speicherelement mit zwei Anschlüssen aufweisen, beispielsweise einen MTJ-Stapel.
  • Jeder MTJ-Stapel kann eine freie magnetische Schicht 432 und eine Referenzmagnetschicht 434 aufweisen, welche von der freien magnetischen Schicht 432 durch eine Isolationsschicht 436 getrennt ist.
  • Jedes einzelne zweipolige Speicherelement 104, 106 kann in zwei unterschiedliche Zustände programmiert werden. Unter der Annahme, dass die zweipoligen Speicherelemente 104, 106 im Wesentlichen identisch sind, kann jedes der zweipoligen Speicherelemente 104, 106 in einen ersten Zustand in Reaktion auf eine angelegte Spannung (beispielsweise eine angelegte erste Spannung) programmiert werden und in einem zweiten Zustand, d. h. in einen von dem ersten Zustand unterschiedlichen Zustand in Reaktion auf eine angelegte unterschiedliche Spannung (beispielsweise eine angelegte zweite Spannung, welche von der ersten Spannung verschieden ist) programmiert werden.
  • Der erste Zustand kann einen ersten Widerstandswert aufweisen, beispielsweise einen niedrigen Widerstandswert, wobei die freie magnetische Schicht 432 dabei in Reaktion auf eine angelegte Spannung parallel mit der Referenzmagnetschicht 434 sein kann. Anders ausgedrückt können in diesem Fall die Magnetisierung der freien magnetischen Schicht 432 und die Magnetisierung der Referenzenmagnetschicht 434 parallel zueinander ausgerichtet sein.
  • Der zweite Zustand kann einen zweiten Widerstandswert aufweisen, beispielsweise einen hohen Widerstandswert, wobei die freie magnetische Schicht 432 dabei in Reaktion auf eine angelegte Spannung antiparallel mit der Referenzmagnetschicht 434 sein kann. Anders ausgedrückt können in diesem Fall die Magnetisierung der freien magnetischen Schicht 432 und die Magnetisierung der Referenzenmagnetschicht 434 antiparallel zueinander ausgerichtet sein.
  • Gemäß verschiedenen Ausführungsbeispielen kann das erste zweipolige Speicherelement 104, beispielsweise ein erster MTJ-Stapel, in einen ersten oder in einen zweiten Zustand programmiert werden. Das zweite zweipolige Speicherelement 106, beispielsweise ein zweiter MTJ-Stapel, kann zwei programmierbare Zustände aufweisen. Das zweite zweipolige Speicherelement 106 kann in einen ersten Zustand oder in einen zweiten Zustand programmiert werden.
  • Die Speicherzelle 202 kann ein einziges Bit enthalten, d. h. es kann sich dabei um eine 1-Bit-Zelle handeln. Die Speicherzelle 202 kann eingerichtet sein in einen ersten Bit-Wert programmiert zu werden, beispielsweise in einen Lösch-Zustand (Erase-Zustand). Die Speicherzelle 202 kann in einen zweiten Bit-Wert programmiert werden, beispielsweise einen Schreib-Zustand (Write-Zustand).
  • Wie in 4A dargestellt, kann die Speicherzelle 202 eingerichtet sein in einen ersten Bit-Wert programmiert zu werden, beispielsweise in einen Lösch-Zustand (ERASE-Zustand), wobei eine erste Spannung, beispielsweise eine Lösch-Spannung (ERASE-Spannung), an das erste zweipolige Speicherelement 104 und anders zweite zweipolige Speicherelement 106 angelegt werden kann. Das Anlegen der ersten Spannung kann das erste zweipolige Speicherelement 104 in einen ersten Zustand programmieren (versetzen). Somit kann das erste zweipolige Speicherelement 104 in einen ersten Zustand, beispielsweise in einen „1”-Zustand, also beispielsweise in einen Zustand mit einem niedrigen Widerstandswert, programmiert (versetzt) werden aufgrund der parallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander. Da das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 bezüglich der ersten Spannung, welche an das erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt wird, entgegengesetzt oder gegensinnig angeschlossen sein kann, kann anstatt dessen das zweite zweipolige Speicherelement entsprechend in einen zweiten Zustand programmiert (versetzt) werden, beispielsweise in einen „0”-Zustand, also beispielsweise in einen Zustand mit einem hohen Widerstandswert aufgrund der antiparallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander.
  • Die erste Spannung, beispielsweise die Lösch-Spannung, kann wie folgt angelegt werden: eine Spannung von 0 V kann an die Bitleitung BL1 214A angelegt werden. Eine Spannung von 0 V kann an die Bitleitung BL2 214B angelegt werden. Eine Spannung von 1,2 V kann an die Sourceleitung 226 angelegt werden. Eine Spannung von 1,5 V kann an die Wortleitung WL 228 angelegt werden.
  • Somit können die zweipoligen Speicherelemente 104, 106 bereitgestellt sein, wobei jedes der zweipoligen Speicherelemente 104, 106 in einen anderen Zustand in Reaktion auf dieselbe angelegte Spannung programmiert werden kann. Mit anderen Worten kann dieselbe angelegte Spannung bewirken, dass die zweipoligen Speicherelemente 104, 106 in voneinander unterschiedliche Zustände programmiert (versetzt) werden.
  • Wie in 4B dargestellt, kann die Speicherzelle 202 eingerichtet sein in einen zweiten Bit-Wert programmiert zu werden, beispielsweise einen Schreib-Zustand (WRITE-Zustand), wobei eine zweite Spannung, beispielsweise eine Schreib-Spannung (WRITE-Spannung), an das erste zweipolige Speicherelement 104 und anders zweite zweipolige Speicherelement 106 angelegt werden kann. Die zweite Spannung, beispielsweise die Schreib-Spannung, kann wie folgt angelegt werden: eine Spannung von 1,2 V kann an die Bitleitung BL1 214A angelegt werden. Eine Spannung von 1,2 V kann an die Bitleitung BL2 214B angelegt werden. Eine Spannung von 0 V kann an die Sourceleitung 226 angelegt werden. Eine Spannung von 1,5 V kann an die Wortleitung WL 228 angelegt werden.
  • Da das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 bezüglich der zweiten Spannung, welche an des erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt wird, entgegengesetzt oder umgedreht angeschlossen sein kann, kann des erste zweipolige Speicherelement 104 in einen zweiten Zustand programmiert werden, beispielsweise in einen Zustand mit einem hohen Widerstandswert, aufgrund der antiparallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander, während das zweite zweipolige Speicherelement 106 in einen ersten Zustand programmiert werden kann, beispielsweise in einen Zustand mit einem niedrigen Widerstandswert, aufgrund der parallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander.
  • Mindestens ein Zugriffstransistor 216 kann eingerichtet sein einen Strom durch das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 zu steuern. Dieses kann durch Anlegen einer entsprechenden Spannung an der Wortleitung 228 erreicht werden.
  • 4C zeigt ein Verfahren zum Lesen eines Bit-Werts der Speicherzelle 202.
  • Unter der Annahme, dass die Speicherzelle 202 in einem Löschzustand programmiert ist, wie in 4C gezeigt, kann das erste zweipolige Speicherelement 104 in einem ersten Zustand programmiert sein, beispielsweise einem Zustand mit einem niedrigen Widerstandswert aufgrund der parallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander, während das zweite zweipolige Speicherelement 106 in einem zweiten Zustand programmiert sein kann, beispielsweise in einem Zustand mit einem hohen Widerstandswert aufgrund der antiparallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander.
  • Eine Lese-Spannung kann an das erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt werden. Beispielsweise kann eine Spannung von 0,1 V an die Bitleitung BL1 214A angelegt werden.
  • Eine Spannung von 0,1 V kann an die Bitleitung BL2 214B angelegt werden. Eine Spannung von 0 V kann an die Sourceleitung SL 226 angelegt werden. Eine Spannung von 1,2 V kann an die Wortleitung WL 228 angelegt werden.
  • Damit kann ein durch das erste zweipolige Speicherelement 104 fließender Strom I1 verschieden sein von einem durch das zweite zweipolige Speicherelement 106 fließenden Strom I2. In diesem Beispiel kann der Strom I1 durch das erste zweipolige Speicherelement 104 größer sein als der Strom I2 durch das zweite zweipolige Speicherelement 106, da das erste zweipolige Speicherelement 104 einen niedrigen Widerstandswert aufweisen kann und das zweite zweipolige Speicherelement 106 einen hohen Widerstandswert aufweisen kann.
  • Ein Differenzsignal zwischen dem ersten Speicherelement-Signal 438, welches mit dem Zustand des ersten zweipoligen Speicherelements 104 assoziiert ist, und dem zweiten Speicherelement-Signal 442, welches mit dem Zustand des zweiten zweipoligen Speicherelements 106 assoziiert ist, kann gemessen werden (wie in Schritt 320 des in 3 gezeigten Verfahrens 300).
  • Das erste Speicherelement-Signal 438 und das zweite Speicherelement-Signal 442 können jeweils ein Stromsignal aufweisen.
  • In Abhängigkeit von dem Vorzeichen des Differenzsignals kann ein Gelöscht-Zustand oder ein Beschrieben-Zustand detektiert werden. Beispielsweise, wenn die Stromdifferenz I1 – I2 einen positiven Wert aufweist, kann ein Lösch-Zustand (ERASE-Zustand) der Speicherzelle 202 detektiert werden.
  • Unter der Annahme, dass die Speicherzelle 202 in einem Schreib-Zustand programmiert ist (d. h. sich in einem Schreib-Zustand befindet), wie in 4B gezeigt, kann die Lese-Spannung an das erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt werden. Da das erste zweipolige Speicherelement 104 in einem zweiten Zustand programmiert sein kann (d. h. es kann sich in diesem Zustand befinden), beispielsweise in einem Zustand mit einem hohen Widerstandswert aufgrund der antiparallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander, während das zweite zweipolige Speicherelement 106 in einem ersten Zustand programmiert sein kann, beispielsweise in einen Zustand mit einem niedrigen Widerstandswert aufgrund der parallelen Ausrichtung der Magnetisierung der freien magnetischen Schicht 432 und der Magnetisierung der Referenzmagnetschicht 434 zueinander, kann sich dadurch das erste zweipolige Speicherelement 104 in einem Zustand mit einem hohen Widerstandswert und das zweite zweipolige Speicherelement 106 in einem Zustand mit einem niedrigen Widerstandswert befinden. Somit kann der Strom I1 durch das erste zweipolige Speicherelement 104 kleiner sein als der Strom I2 durch das zweite zweipolige Speicherelement 106. Damit kann die Stromdifferenz I1 – I2 ein negativer Wert sein. Auf diese Weise kann beispielsweise ein Schreib-Zustand in der Speicherzelle detektiert werden.
  • Die erste Spannung, beispielsweise die Lösch-Spannung, die zweite Spannung, beispielsweise die Schreib-Spannung und die Lese-Spannung sind nicht notwendigerweise auf die beispielhaften oben angegebenen Werte beschränkt. Die erste Spannung kann im Wesentlichen gleich und entgegengesetzt der zweiten Spannung sein.
  • Beim Anlegen der ersten Spannung, beispielsweise der Lösch-Spannung, kann an beide Bit-Leitungen BL1 214A und BL2 214B das gleiche Potenzial angelegt werden. Eine Spannung im Bereich von ungefähr 0 V bis ungefähr 0,1 V, beispielsweise ungefähr 0 V, kann an die Bitleitung BL1 214A angelegt werden. Eine Spannung in einem Bereich von ungefähr 0 V bis ungefähr 0,1 V, beispielsweise ungefähr 0 V, kann an die Bitleitung BL2 214B angelegt werden. Eine Spannung in einem Bereich von ungefähr 0 V bis ungefähr 0,1 V, beispielsweise ungefähr 0 V, kann an die Sourceleitung SL 226 angelegt werden. Eine Spannung im Bereich von ungefähr 1 V bis ungefähr 2 V, beispielsweise ungefähr in einem Bereich von ungefähr 1,2 V bis ungefähr 1,8 V, beispielsweise in einem Bereich von ungefähr 1,3 V bis ungefähr 1,5 V, kann an die Wortleitung WL 228 angelegt werden.
  • Beim Anliegen der zweiten Spannung, beispielsweise der Schreib-Spannung, kann an beide Bitleitungen BL1 214A und BL2 214B das gleiche Potenzial angelegt werden. Eine Spannung im Bereich von ungefähr 1 V bis ungefähr 5 V, beispielsweise in einem Bereich von ungefähr 1,5 V bis ungefähr 4,5 V, beispielsweise in einem Bereich von ungefähr 3 V bis ungefähr 4 V, kann an die Bitleitung BL1 214A angelegt werden. Eine Spannung in einem Bereich von ungefähr 1 V bis ungefähr 1,5 V kann an die Bitleitung BL2 214B angelegt werden. Eine Spannung in einem Bereich von ungefähr 0 V bis ungefähr 0,1 V kann an die Sourceleitung SL 226 angelegt werden. Eine Spannung in einem Bereich von ungefähr 1 V bis ungefähr 2 V, beispielsweise im Bereich von ungefähr 1,3 V bis ungefähr 1,5 V kann an die Wortleitung WL 228 angelegt werden.
  • Beim Anlegen der Lese-Spannung können beide Bitleitungen den gleichen Spannungswert, beispielsweise das gleiche Potenzial, aufweisen, welche an sie angelegt wird. Es wird keine Störung, beispielsweise eine Spannung, an die benachbarten Zellen angelegt. Eine Spannung in einem Bereich von ungefähr 0,1 V bis ungefähr 0,2 V kann an die Bitleitung BL1 214A angelegt werden. Eine Spannung in einem Bereich von ungefähr 0,1 V bis ungefähr 0,2 V kann an die Bitleitung BL2 214E angelegt werden. Eine Spannung in einem Bereich von ungefähr 0 V bis ungefähr 0,1 V kann an die Sourceleitung SL 226 angelegt werden. Eine Spannung in einem Bereich von ungefähr 1 V bis ungefähr 1,5 V kann an die Wortleitung WL 228 angelegt werden.
  • Da der Bit-Wert einer 1-Bit-Speicherzelle 202 aus der Differenz zwischen den Strömen I1, I2 aufgrund komplementärer Zustände des ersten Speicherelements 104 und des zweiten Speicherelements 106 bestimmt werden kann anstatt aus einem Vergleich der absoluten Ströme mit einem Referenzniveau zwischen den beiden Stromniveaus, kann das Lesefenster zum Lesen eines Zustands der Speicherzelle doppelt so groß sein. Die Stromdifferenz kann zwischen der Bitleitung BL1 214A und der Bitleitung BL2 214B gemessen werden.
  • 5 zeigt eine Speicherzelle 502 gemäß einem Ausführungsbeispiel. Die Speicherzelle 502 kann die mit Bezug auf 2 beschriebene Speicherzelle 202 aufweisen. Die grundlegenden Funktionalitäten von allen Merkmalen, welche mit Bezug auf die Speicherzellen 102 und 202 beschrieben worden sind, können ebenfalls auf die Speicherzelle 502 Anwendung finden. Die Verfahren 300 und 400 zum Betreiben einer Speicherzelle, welche anhand der 3 bzw. der 4 beschrieben worden sind, beispielsweise zum Betreiben der in 2 dargestellten Speicherzelle 202, können auch verwendet werden, um die Speicherzelle 502 zu betreiben.
  • Die Speicherzelle 502 kann alle Merkmale aufweisen, welche hinsichtlich der in 2 dargestellten Speicherzelle 202 beschrieben worden sind. Die Speicherzelle 502 kann ein erstes zweipoliges Speicherelement 104, ein zweites zweipoliges Speicherelement 106, einen Steuerungsschaltkreis 108 und einen Messschaltkreis 112 aufweisen.
  • Wie im Falle der Speicherzelle 202 können das erste zweipolige Speicherzelle 104 und das zweite zweipolige Speicherelement. 106 derart eingerichtet sein, dass sie voneinander abhängig programmiert werden können. Mit anderen Worten kann ein Zustand des zweiten zweipoligen Speicherelements 106 von einem Zustand der ersten zweipoligen Speicherelements 104 abhängen und umgekehrt. Des erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können in unterschiedliche, beispielsweise entgegengesetzte, Zustände programmiert (versetzt) werden in Reaktion auf eine Spannung, welche an das erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt werden kann. Mit anderen Worten werden stets zwei zueinander inverse (entgegengesetzte) Zustände in dem ersten Speicherelement 104 und in dem zweiten Speicherelement 106 gespeichert und es kann ein differenzielles Auslesen erfolgen.
  • In 5 kann eines der beiden zweipoligen Speicherelemente, also des erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106, invertiert (umgekehrt) angeschlossen sein. Die Bitleitung BL1 214A kann mit der freien magnetischen Schicht 432 des ersten zweipoligen Speicherelements 104 und mit der Referenzmagnetschicht 434 des zweiten zweipoligen Speicherelements 106 elektrisch gekoppelt sein. Mindestens ein Zugriffstransistor 216 kann mit der Referenzmagnetschicht 434 des ersten zweipoligen Speicherelements 104 und mit der freien magnetischen Schicht 432 des zweiten zweipoligen Speicherelements 106 elektrisch gekoppelt sein.
  • In 5 können das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 in der gleichen Richtung ausgerichtet sein, beispielsweise können des erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 zur selben Richtung zugewendet sein. Die elektrischen Verbindung, beispielsweise Drähte, welche an das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 angeschlossen sind, können derart angeordnet sein, dass das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 umgekehrt (entgegengesetzt) angeschlossen ist.
  • In 5 kann das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 in Bezug auf eine an des erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 angelegte Spannung umgedreht (umgekehrt) angeschlossen sein. Mit anderen Worten, wenn eine Spannung an des erste zweipolige Speicherelement 104 und an das zweite zweipolige Speicherelement 106 angelegt wird, kann eine Spannung (ein Potenzial) zwischen der freien magnetischen Schicht 432 und der Referenzmagnetschicht 434 des ersten zweipoligen Speicherelements 104 einen Wert +X aufweisen, wohingegen eine Spannung (ein Potenzial) zwischen der freien magnetischen Schicht 432 und der Referenzmagnetschicht 434 des zweiten zweipolige Speicherelements 106 einen Wert –X aufweisen kann, also im Wesentlichen eine vom Betrag her gleiche und entgegengesetzte Spannung (ein vom Betrag her gleiches und entgegengesetztes Potential) in Bezug auf die Spannung (das Potenzial) zwischen der freien magnetischen Schicht 432 und der Referenzmagnetschicht 434 des ersten zweipoligen Speicherelements 104.
  • 6 zeigt einen Leseschaltkreis 602 einer Speicherzelle gemäß einem Ausführungsbeispiel. Die Speicherzelle kann die mit Bezug auf 2 beschriebene Speicherzelle 202 aufweisen. Die Speicherzelle kann die mit Bezug auf 5 beschriebene Speicherzelle 502 aufweisen. Die Speicherzelle kann grundlegende Funktionalitäten von allen Merkmalen aufweisen, welche mit Bezug auf die Speicherzellen 102, 202 und 502 beschrieben worden sind. Die Verfahren 300 und 400 können ebenfalls verwendet werden, um die Speicherzelle zu betreiben.
  • In dem Leseschaltkreis 602 kann mindestens ein Zugriffstransistor 216 einen ersten Zugriffstransistor 216A, welcher elektrisch mit dem ersten zweipoligen Speicherelement 104 elektrisch gekoppelt ist, und einen zweiten Zugriffstransistor 216B aufweisen, welcher mit dem zweiten Speicherelement 106 elektrisch gekoppelt ist.
  • Der erste Zugriffstransistor 216A kann eingerichtet sein, einen Strom durch das erste zweipolige Speicherelement 104 zu steuern und der zweite Zugriffstransistor 216B kann eingerichtet sein einen Strom durch das zweite zweipolige Speicherelement 106 zu steuern.
  • Die Speicherzelle des Leseschaltkreises 602 kann einen Messschaltkreis 112 aufweisen, wobei der Messschaltkreis 112 einen Differenzverstärker 644 aufweisen kann. Der Differenzverstärker 644 kann dazu verwendet werden, eine Differenz zwischen den Strömen I1, I2 durch des erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 zu ermitteln, wobei die Differenz beispielsweise zwischen der Bitleitung BL1 214A und der Bitleitung BL2 214B gemessen werden kann.
  • 7 zeigt ein Verfahren 700 zum Ausbilden einer Speicherzelle gemäß einem Ausführungsbeispiel. Das Verfahren 700 kann aufweisen:
    Ausbilden eines ersten zweipoligen Speicherelements (in Schritt 710);
    Ausbilden eines zweiten zweipoligen Speicherelements (in Schritt 720);
    Ausbilden eines Steuerungsschaltkreises zum Programmieren des ersten zweipoligen Speicherelements in einen oder mehr Zustände und des zweiten zweipoligen Speicherelements in einen oder mehr Zustände, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind (in Schritt 730); und
    Ausbilden eines Messschaltkreises zum Messen eines Differenzsignals zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert ist, und eines zweiten Speicherelement-Signals, welches mit dem Zustand des zweiten (in Schritt 730) Speicherelements assoziiert ist (in Schritt 740).
  • Des Verfahren 700 kann ferner beinhalten, dass das erste zweipolige Speicherelement oder zweite zweipolige Speicherelement umgedreht (umgekehrt) angeschlossen wird (im Vergleich zu dem anderen der beiden zweipoligen Speicherelemente) bezüglich einer an das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement anlegbaren Spannung.
  • 8 zeigt eine Speicherzelle 802 gemäß einem Ausführungsbeispiel. Die unter Bezugnahme auf 8 beschriebene Speicherzelle 802 kann eine Beliebige aus den bereits oben beschriebenen Speicherzellen 102, 202 und 502 aufweisen. 8 zeigt einen Querschnitt und eine Draufsicht einer Speicherzelle 802. Die Speicherzelle 802 kann über einem Träger 846 ausgebildet sein. Der Träger 846 kann ein Siliziumsubstrat aufweisen.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können jeweils elektrisch zwischen mindestens eine Bitleitung, beispielsweise Bitleitungen 214A, 214B, und mindestens einen Zugriffstransistor 216 gekoppelt sei. Das erste zweipolige Speicherelement 104 kann zwischen der Bitleitung BL1 214A und mindestens einem Zugriffstransistor 216 elektrisch gekoppelt sein. Das zweite zweipolige Speicherelement 106 kann zwischen der Bitleitung BL2 214B und mindestens einem Zugriffstransistor 216 elektrisch gekoppelt sein.
  • Jede der Bitleitungen 214A, 214B kann eine elektrisch leitfähige Leitung aufweisen, beispielsweise eine Metallleitung, beispielsweise eine Cu, Al aufweisende Metallleitung, beispielsweise ein Auskleidungsmaterial (Liner-Material) wie etwa Ti, TiN, Ta. Die Bitleitungen 214A, 214B können im Wesentlichen parallel zueinander angeordnet sein. Die Bitleitungen 214A, 214B können oberhalb des, beispielsweise über dem, ersten zweipoligen Speicherelement 102 und dem zweiten zweipoligen Speicherelement 106 angeordnet sein. Die Bitleitungen 214A, 214B können als Teil einer Anordnung von im Wesentlichen parallelen Bitleitungen BL1, BL2, ..., BLn vorliegen.
  • Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können jeweils mit dem mindestens einen Zugriffstransistor 216 mittels elektrischer Verbindungen elektrisch gekoppelt sein. Das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 können elektrisch an mindestens einen Zugriffstransistor 216 von einer Seite gekoppelt sein, welche gegenüber der Seite angeordnet ist, auf welcher die Bitleitungen angeordnet sind, beispielsweise von unterhalb des ersten zweipoligen Speicherelements 104 und des zweiten zweipoligen Speicherelements 106. Die elektrischen Verbindungen können Vias 848A, 848B, elektrisch leitfähiges Material 852, beispielsweise ein Metall, beispielsweise Cu, Al, beispielsweise ein Auskleidungsmaterial, beispielsweise Ti, TiN, Ta, und elektrische Verbindungen, beispielsweise elektrische Kontakte 854A, 854B aufweisen. Des elektrische Material 852 kann eine elektrisch leitfähige Bypass-Leitung aufweisen, beispielsweise eine metallische Bypass-Leitung. Da das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 jeweils elektrisch mit einem Source/Drain-Bereich 218 mindestens eines Zugriffstransistors 216 gekoppelt sein können, können das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 jeweils elektrisch mit dem Source/Drain-Bereich 218 gekoppelt sein mittels der elektrischen Verbindungen, welche die Vias 848A, 848B, des elektrisch leitfähige Material, beispielsweise das Metall 852, und elektrische Verbindungen 854A, 854B aufweisen können. Die Schichten, beispielsweise Ebenen, in welchen das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 angeordnet sein können, können zu einer höheren Ebene hin verschoben sein durch gestapelte Via-Strukturen, beispielsweise die Vias 848A, 848B.
  • Die Wortleitung 228, welche an den Gate-Bereich 224 von mindestens einem Zugriffstransistor 216 angeschlossen ist, ist im Hintergrund der elektrischen Kontakte 854A, 854B dargestellt. Ein Source/Drain-Bereich 218 von mindestens einem Zugriffstransistor 216 kann einen gemeinsamen Source/Drain-Bereich aufweisen, welcher mit dem ersten zweipoligen Speicherelement 104 und dem zweiten zweipoligen Speicherelement 106 elektrisch gekoppelt sein kann. Die Wortleitung 228 kann im Wesentlichen senkrecht zu den Bitleitungen 214A, 214B angeordnet sein. Die Wortleitung 228 kann als ein Teil einer Anordnung von im Wesentlichen parallelen Wortleitungen WL1, WL2, ..., WLn vorliegen. Eine weitere Wortleitung WL2 228 2 ist in 9 dargestellt, welche an die Wortleitung 228 benachbart ausgebildet ist. Die Wortleitungen 228, 228 2 können von den Bitleitungen 214A, 214B isoliert sein, da die Wortleitungen 228, 228 2 auf einer anderen Ebene als die Bitleitungen 214A, 214B angeordnet sein können. Beispielsweise können die Wortleitungen 228, 228 2 unterhalb des ersten zweipoligen Speicherelements 104 und unterhalb des zweiten zweipoligen Speicherelements 106 angeordnet sein.
  • Die Sourceleitungen 228, beispielsweise die Sourceleitungen SL1, SL2, ..., SLn, können im Wesentlichen parallel zu den Bitleitungen 214, beispielsweise BL1, BL2, ..., BLn, angeordnet sein. Gemäß alternativen Ausführungsbeispielen können die Sourceleitungen 228, beispielsweise die Sourceleitungen SL1, SL2, ..., SLn, im Wesentlichen senkrecht zu den Bitleitungen 214, beispielsweise BL1, BL2, ..., BLn, angeordnet sein. Dadurch kann der Flächenbedarf gesenkt werden, so dass beispielsweise der Flächenbedarf der Zelle reduziert werden kann, da die metallische Bypass-Leitung 852 zwischen dem ersten zweipoligen Speicherelement 104 und dem zweiten zweipoligen Speicherelement 106 ausgebildet sein kann. Die Wortleitungen 228, beispielsweise die Wortleitungen WL1, WL2, ..., WLn, können im Wesentlichen senkrecht zu den Bitleitungen 214, beispielsweise BL1, BL2, ..., BLn, angeordnet sein.
  • Ein oder mehrere elektrische Kontakte 854A, 854B können eingerichtet sein, die Sourceleitung 226 in einem aktiven Gebiet (Diffusionsgebiet) 864 mit dem elektrisch leitfähigen Material 852 in einer darüber liegenden Ebene zu verbinden. Ein erster Source/Drain-Bereich 218 kann (nah) an die Wortleitung 228 angeordnet sein.
  • Es können ein oder mehr Isolationsbereiche 862, beispielsweise STI-Bereiche (STI: shallow trench isolation – Grabenisolation) zwischen den Bit-Leitungen 214, beispielsweise BL1, BL2, ..., BLn, angeordnet sein.
  • Es können ein oder mehrere elektrische Kontakte 856A, 846B eingerichtet sein, eine elektrische Verbindung zwischen der Sourceleitung 226 und dem elektrisch leitfähigen Material 852 auszubilden.
  • Die Größe der Speicherzelle 802 kann durch die Zellengröße 858 definiert (festgelegt) sein. Es kann eine Zellengröße von weniger als 35F2 (F: Strukturgröße des zugehörigen Technologieknotens) erreicht werden, was im Gegensatz zu klassischen FLASH-Zellen im vollen Umfang den Logik-Schrumpfpfad beeinflusst.
  • 9 zeigt eine Speicherzelle 902 gemäß einem Ausführungsbeispiel. 9 zeigt einen Querschnitt und eine Draufsicht auf die Speicherzelle 902. Die Speicherzelle 902, welche anhand der 9 beschrieben wird, kann alle Merkmale und Funktionalitäten der Speicherzelle 802 aufweisen mit Ausnahme von Modifikationen/Abwandlungen der folgenden Merkmale. Die Wortleitung 228 kann zu einer Wortleitung 928 modifiziert sein. Die Wortleitung 928 kann alle Merkmale und Funktionalitäten der Wortleitung 228 aufweisen mit der Ausnahme, dass die Wortleitung 928 einen Erstreckungsbereich 928A aufweisen kann, welcher derart ausgebildet ist, dass er sich durch das elektrisch leitfähige Material 852, beispielsweise die Bypass-Leitung, erstreckt. Mit anderen Worten kann das elektrisch leitfähige Material 852 der Speicherzelle 802 derart modifiziert sein, dass das elektrisch leitfähige Material 952 in zwei getrennte Teile 952A, 952B getrennt ist. Die elektrisch leitfähigen Materialteile 952A, 952B können alle Funktionalitäten und Merkmale des elektrisch leitfähigen Materials 852 aufweisen mit Ausnahme der eben genannten Modifikation. Die Wortleitung 928 und der Wortleitung-Erstreckungsbereich 928A können derart ausgebildet sein, dass sie die aktiven Bereiche 964 an der Oberseite der Zelle überlagern (bedecken). Der Wortleitung-Erstreckungsbereich 928A kann sich zwischen dem elektrisch leitfähigen Materialteil 952A und dem elektrisch leitfähigen Materialteil 952B erstrecken. Ein modifizierter Zugriffstransistor 216 zwischen zwei getrennten Drain-Bereichen kann eingerichtet sein, Ströme von einer ersten Bitleitung durch das erste zweipolige Speicherelement 104 und durch das zweite zweipolige Speicherelement 106 zu anderen Bitleitungen auf nicht ausgewählten Wortleitungen auszuschalten. Ein oder mehrere elektrische Kontakte 956A, 956B, 956C können eingerichtet sein, einen elektrischen Kontakt zwischen der Sourceleitung 226 und den elektrisch leitfähigen Materialien 952A, 952B bereitzustellen. In ähnlicher Weise kann die Wortleitung 228 2 zu einer Wortleitung 928 2 modifiziert werden, so dass sie alle Merkmale und Funktionalitäten aufweist, welche bereits in Bezug auf die Wortleitung 928 beschrieben worden sind. Die Größe der Speicherzelle 902 kann durch die Zellengröße 958 festgelegt sein. Die Speicherzelle 902 kann mindestens einen Zugriffstransistor 216 aufweisen, welcher einen ersten Source/Drain-Bereich 218, einen zweiten Source/Drain-Bereich 222 und einen Gate-Bereich 224 aufweist, wobei der Gate-Bereich 224 elektrisch mit der Wortleitung 928 der Speicherzelle 902 gekoppelt sein kann und wobei die Wortleitung 928 einen Wortleitungen-Körperbereich 928 und einen Wortleitung-Erstreckungsbereich 928A aufweisen kann, welcher unter einem Winkel zum Wortleitung-Körperbereich 928 angeordnet ist, wobei der Wortleitung-Erstreckungsbereich 928A zwischen dem ersten zweipoligen Speicherelement 104 und dem zweiten zweipoligen Speicherelement 106 angeordnet sein kann. Der Winkel zwischen dem Wortleitung-Erstreckungsbereich 928A und dem Wortleitung-Körperbereich 928 kann in einem Bereich von ungefähr 0° bis ungefähr 180° liegen, beispielsweise in einem Bereich von ungefähr 30° bis ungefähr 150°, beispielsweise in einem Bereich von ungefähr 80° bis ungefähr 100°. Der Wortleitung-Erstreckungsbereich 928A kann einen weiteren Zugriffstransistor (nicht dargestellt) aufweisen. Beispielsweise kann der Wortleitung-Erstreckungsbereich 928A einen weiteren Zugriffstransistor ausbilden, welcher derart eingerichtet ist, dass er einen elektrisch mit dem ersten zweipoligen Speicherelement gekoppelten Source/Drain-Bereich von einem elektrisch mit dem zweiten zweipoligen Speicherelement gekoppelten Source/Drain-Bereich isoliert. Gemäß einem Ausführungsbeispiel kann der Wortleitung-Erstreckungsbereich 928A einen weiteren Zugriffstransistor ausbilden, welcher eingerichtet ist einen elektrisch an das erste zweipolige Speicherelement gekoppelten Drain-Bereich, beispielsweise den Drain-Bereich 218A, von einem elektrisch an das zweite zweipolige Speicherelement gekoppelten Drain-Bereich, beispielsweise den Drain-Bereich 218B, zu isolieren.
  • 10 zeigt eine Speicherzelle 1002 gemäß einem Ausführungsbeispiel. 10 zeigt einen Querschnitt und eine Draufsicht auf die Speicherzelle 1002. Die Speicherzelle 1002, welche unter Bezugnahme auf 10 beschrieben wird, kann alle Merkmale und Funktionalitäten von mindestens einer der Speicherzellen 902 aufweisen mit Ausnahme von Modifikationen/Abwandlungen der folgenden Merkmale. Isolationsbereiche 962, beispielsweise STI-Bereiche, zwischen Bitleitungen 214A, 214B und benachbarten Bitleitungen können durch Gate-Polysilizium ersetzt werden, um die aktive Breite der ausgewählten Wortleitung 928 während der Programmierung noch weiter zu vergrößern. Mit anderen Worten kann die Wortleitung 928 derart zur Wortleitung 1028 modifiziert werden, so dass zusätzlich zu einem Erstreckungsbereich 1028A die Wortleitung 1028 ferner Erstreckungsbereiche 1028B, 1028C aufweisen kann, welche zwischen den Bitleitungen 214A, 214B und benachbarten Bitleitungen angeordnet sind. Der Wortleitung-Erstreckungsbereich 1028A und weitere Erstreckungsbereiche 1028B, 1048C können derart ausgebildet sein, dass sie die aktiven Bereiche 1064 an der Oberseite der Zelle überlappen (überdecken). Die Größe der Speicherzelle 1002 kann durch die Zellengröße 1058 festgelegt (definiert) sein. Dieses Konzept kann bei nicht-differenziellen Zellenanordnungen Anwendung finden, beispielsweise bei einer Einzelspeicherzelle-Zellenanordnung mit nur einem einzigen Speicherelement, welches durch die Zellgröße 1066 gekennzeichnet ist. In ähnlicher Weise kann die Wortleitung 928 2 zu einer Wortleitung 1028 2 modifiziert werden, so dass sie alle Merkmale und Funktionalitäten aufweist, welche hinsichtlich der Wortleitung 1028 beschrieben worden sind.
  • Der Ansatz des differentiellen Abtastens, wie er mit Bezug auf verschiedene Ausführungsformen im Hinblick auf die Speicherzellen 102, 202, 502 und ferner im Hinblick auf die Verfahren 300 und 400 beschrieben worden ist, kann auch dann angewendet werden, wenn das erste zweipolige Speicherelement 104 und das zweite zweipolige Speicherelement 106 in getrennten, beispielsweise unterschiedlichen, Bit-Zellen angeordnet sind. In dem Fall könnte sich jedoch ein erhöhter Flächenbedarf ergeben.
  • 11 zeigt eine Speicherzelle 1102 gemäß einem Ausführungsbeispiel. Die Speicherzelle 1102 kann ein erstes zweipoliges Speicherelement 104, ein zweites zweipoliges Speicherelement 106, einen Steuerungsschaltkreis 1108 und einen Messschaltkreis 1112 aufweisen, wobei der Steuerungsschaltkreis 1108 und der Messschaltkreis 1112 eingerichtet sein können, in einem ersten Modus oder einem zweiten Modus betrieben zu werden, wobei in dem ersten Modus der Steuerungsschaltkreis 1108 eingerichtet sein kann das erste zweipolige Speicherelement 104 in einen oder mehrere Zustände zu programmieren und das zweite zweipolige Speicherelement 1106 in einen oder mehrere Zustände zu programmieren, wobei ein Zustand des ersten zweipoligen Speicherelements 104 und ein Zustand des zweiten zweipoligen Speicherelements 106 voneinander abhängig sind, und der Messschaltkreis 1112 kann eingerichtet sein ein Differenzsignal zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements 104 assoziiert ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand des zweiten zweipoligen Speicherelements 106 assoziiert, ist zu messen, und wobei in dem zweiten Modus der Steuerungsschaltkreis 1108 eingerichtet sein kann das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 in einen oder mehrere Zustände zu programmieren, und der Messschaltkreis 112 eingerichtet sein kann ein Signal in dem ersten zweipoligen Speicherelement 104 oder in dem zweiten zweipolige Speicherelement 106 zu messen, welches mit dem Zustand des ersten zweipoligen Speicherelements 104 oder des zweiten zweipoligen Speicherelements 106 assoziiert ist.
  • Die Speicherzelle 1102 kann die grundlegenden Funktionalitäten von allen Merkmalen aufweisen, welche bezüglich einer beliebigen der Speicherzellen 102, 202, 502, 802, 902, 1002 beschrieben worden sind, welche gemäß der obigen Beschreibung eingerichtet sein können, in einem ersten Modus zu arbeiten (betrieben zu werden), beispielsweise in einem differentiellen Modus. Mit anderen Worten kann jede der Speicherzellen 102, 202, 502, 802, 902, 1002 eingerichtet sein, in einem weiteren Modus zu arbeiten (betrieben zu werden), beispielsweise in einem zweiten Modus, wobei der Steuerungsschaltkreis 1108 ferner eingerichtet sein kann das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106 in einen oder mehrere Zustände zu programmieren, und der Messschaltkreis 102 kann ferner eingerichtet sein ein Signal in dem ersten zweipoligen Speicherelement 104 oder in dem zweiten zweipoligen Speicherelement 106 zu messen, welches mit dem Zustand des entsprechenden zweipoligen Speicherelements assoziiert ist.
  • Die Speicherzelle 1102 kann eine normal verschaltete oder angeschlossene Zelle aufweisen, beispielsweise ein erstes zweipoliges Speicherelement 104, und eine umgekehrt (entgegengesetzt) verschaltete oder angeschlossene Zelle, beispielsweise das zweite zweipolige Speicherelement 106, wobei die Speicherzelle 1102 ein Auswählmittel aufweisen kann, beispielsweise einen Zugriffstransistor 216. Die Speicherzelle 1102 kann eingerichtet sein in einem ersten Modus und in einem zweiten Modus zu arbeiten (betrieben zu werden), beispielsweise mit zwei Lese-Modi. Für Hochgeschwindigkeits-Speicheranwendungen kann die Speicherzelle 1102 eingerichtet sein in einem ersten Modus, das heißt in dem differentiellen Abtastmodus, zu arbeiten (betrieben zu werden), und der Steuerungsschaltkreis 1108 und der Messschaltkreis 1112 können eingerichtet sein, in dem ersten Modus, wie er oben unter Bezugnahme auf die Speicherzellen 102, 202, 502, 802, 902, 1002 beschrieben worden ist, zu arbeiten (betrieben zu werden), d. h. unter Verwendung eines Paares aufweisend ein normal angeschlossenes Speicherelement 104 und ein umgekehrt (entgegengesetzt) angeschlossenes Speicherelement 106 für ein „SCHREIBEN” und „LESEN” pro Bit. Für Anwendungen mit hoher Dichte, beispielsweise Speicheranwendungen mit langsameren Abtastgeschwindigkeiten, kann die Speicherzelle 1102 eingerichtet sein in dem zweiten Modus, das heißt in dem weiteren Modus, zu arbeiten (betrieben zu werden) und der Steuerungsschaltkreis 1108 und der Messschaltkreis 1112 können eingerichtet sein in dem zweiten Modus zu arbeiten (betrieben zu werden), wobei ein einziges Speicherelement, beispielsweise das erste zweipolige Speicherelement 104 oder das zweite zweipolige Speicherelement 106, für ein „SCHREIBEN” und „LESEN” pro Bit verwendet werden kann.
  • Das Lesefenster zum Lesen eines Zustands der Speicherzelle ist verdoppelt im Vergleich zu konventionellen Einzel-MTJ-Zellen. Das Lese-Signalfenster kann deutlich vergrößert werden und das System kann robuster gegen eine Verschiebung des Lesefensters nach vielen Arbeitszyklen, durch Lagerung bei heißen Temperaturen, und gegen Schwankungen in den physikalischen Eigenschaften des Speichermaterials sein. Die verschiedenen vorgestellten Ausführungsbeispiele für nichtflüchtige Speicheranwendungen können beispielsweise in funktionssicherheitskritischen Anwendungen im Bereich der Fahrzeugtechnik und bei dauerbeanspruchungskritischen Chipkartenanwendungen zum Einsatz kommen.
  • Aufgrund der Lage der zweiten Speicherzelle in unmittelbarem elektrischem Kontakt mit der ersten Speicherzelle kann eine durch langreichweitige magnetische Schichtschwankung verursachte Widerstandsschwankung zwischen den beiden Speicherelementen sehr klein sein, was das Lesefenster weiter verbessern kann.
  • Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben worden ist, sollte von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Änderungen bezüglich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie durch die angefügten Ansprüche definiert, abzuweichen. Der Bereich der Erfindung wird somit durch die angefügten Ansprüche bestimmt, und es ist daher beabsichtigt, dass sämtliche Änderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.

Claims (26)

  1. Eine Speicherzelle (102, 202) aufweisend: ein erstes zweipoliges Speicherelement (104), ein zweites zweipoliges Speicherelement (106), einen Steuerungsschaltkreis (108), welcher eingerichtet ist das erste zweipolige Speicherelement (104) in einen oder mehr Zustände und das zweite zweipolige Speicherelement (106) in einen oder mehr Zustände zu programmieren, wobei ein Zustand des ersten zweipoligen Speicherelements (104) und ein Zustand des zweiten zweipoligen Speicherelements (106) voneinander abhängig sind, und einen Messschaltkreis (112), welcher eingerichtet ist ein Differenzsignal zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements (104) assoziiert ist, und einem zweiten Speicherelement-Signal zu messen, welches mit dem Zustand des zweiten zweipoligen Speicherelements (106) assoziiert ist.
  2. Speicherzelle (102, 202) gemäß Anspruch 1, wobei der Steuerungsschaltkreis (108) eingerichtet ist, das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) in unterschiedliche Zustände zu programmieren.
  3. Speicherzelle (102, 202) gemäß Anspruch 1 oder 2, wobei der Steuerungsschaltkreis (108) eingerichtet ist, das erste zweipolige Speicherelement (104) in einen ersten Zustand und das zweite zweipolige Speicherelement (106) in einen zweiten Zustand in einer voneinander abhängigen Art und Weise zu programmieren und das erste zweipolige Speicherelement (104) in einen zweiten Zustand und das zweite zweipolige Speicherelement (106) in einen ersten Zustand in einer voneinander abhängigen Art und Weise zu programmieren.
  4. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 3, wobei das erste Speicherelement-Signal und das zweite Speicherelement-Signal jeweils ein Stromsignal aufweisen.
  5. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 4, wobei das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) derart angeordnet sind, dass das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) in unterschiedliche Zustände programmiert werden in Reaktion auf eine an das erste zweipolige Speicherelement und an das zweite zweipolige Speicherelement angelegte Spannung.
  6. Speicherzelle (102, 202) gemäß einem der Ansprüche 3 bis 5, wobei der erste Zustand einen ersten Widerstandswert aufweist und der zweite Zustand einen zweiten Widerstandswert aufweist, wobei der erste Widerstandwert von dem zweiten Widerstandwert verschieden ist.
  7. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 6, wobei die Speicherzelle (102, 202) eine 1-Bit-Speicherzelle aufweist.
  8. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 7, wobei die Speicherzelle (102, 202) eingerichtet ist in einen ersten Bitwert programmiert zu werden, wobei das erste zweipolige Speicherelement (104) in einen ersten Zustand programmiert wird und das zweite zweipolige Speicherelement (106) in einen zweiten Zustand programmiert wird, und wobei die Speicherzelle (102, 202) eingerichtet ist in einen zweiten Bitwert programmiert zu werden, wobei das erste zweipolige Speicherelement (104) in einen zweiten Zustand programmiert wird und das zweite zweipolige Speicherelement (106) in einen ersten Zustand programmiert wird.
  9. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 8, wobei die (102, 202) Speicherzelle eingerichtet ist in einen ersten Bitwert programmiert zu werden, wobei eine erste Spannung an das erste zweipolige Speicherelement (104) und an das zweite zweipolige Speicherelement (106) angelegt wird, und wobei die Speicherzelle (102, 202) eingerichtet ist in einen zweiten Bitwert programmiert zu werden, wobei eine zweite Spannung an das erste zweipolige Speicherelement (104) und an das zweite zweipolige Speicherelement (106) angelegt wird.
  10. Speicherzelle (102, 202) gemäß Anspruch 9, wobei die erste Spannung betragsmäßig gleich und vom Vorzeichen entgegengesetzt der zweiten Spannung ist.
  11. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 10, wobei das erste zweipolige Speicherelement (104) oder das zweite zweipolige Speicherelement (106) bezüglich einer an das erste zweipolige Speicherelement (104) und an das zweite zweipolige Speicherelement (106) angelegten Spannung umgekehrt angeschlossen ist.
  12. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 11, wobei das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) zwischen mindestens einer Bitleitung (214A, 214B) und mindestens einem Zugriffstransistor (216) elektrisch verschaltet sind.
  13. Speicherzelle (102, 202) gemäß Anspruch 12, wobei der mindestens eine Zugriffstransistor (216) aufweist: einen ersten Zugriffstransistor (216A), welcher an das erste zweipolige Speicherelement (104) elektrisch gekoppelt ist, und einen zweiten Zugriffstransistor (216B), welcher an das zweite zweipolige Speicherelement (106) elektrisch gekoppelt ist.
  14. Speicherzelle (102, 202) gemäß Anspruch 12 oder 13, wobei der mindestens eine Zugriffstransistor (216) eingerichtet ist, einen Strom durch das erste zweipolige Speicherelement (104) und durch das zweite zweipolige Speicherelement (106) zu steuern, wobei die Differenz zwischen dem Strom (I1) durch das erste zweipolige Speicherelement (104) und dem Strom (I2) durch das zweite zweipolige Speicherelement (106) den Bitwert der Speicherzelle (102, 202) bestimmt.
  15. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 11, ferner aufweisend: mindestens einen Zugriffstransistor (216), welcher aufweist: einen ersten Source/Drain-Bereich (218), einen zweiten Source/Drain-Bereich (222), und einen Gate-Bereich (224), wobei der erste Source/Drain-Bereich (218) an das erste zweipolige Speicherelement (104) und an das zweite zweipolige Speicherelement (106) elektrisch gekoppelt ist und der zweite Source/Drain-Bereich (222) an eine Sourceleitung (226) der Speicherzelle (102, 202) elektrisch gekoppelt ist und der Gate-Bereich (224) an eine Wortleitung (228) der Speicherzelle (102, 202) elektrisch gekoppelt ist.
  16. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 15, wobei das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) jeweils ein magnetoresistives zweipoliges Direktzugriff-Speicherelement aufweisen.
  17. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 16, wobei das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) jeweils einen magnetischen Tunnelkontaktstapel aufweisen, wobei der magnetische Tunnelkontaktstapel aufweist: eine freie magnetische Schicht (432), und eine Referenzmagnetschicht (434), welche von der freien magnetischen Schicht (432) durch eine Isolationsschicht (436) getrennt ist.
  18. Speicherzelle (102, 202) gemäß Anspruch 17, wobei mindestens eine Bitleitung (214A, 214B) mit der freien magnetischen Schicht (432) des ersten zweipoligen Speicherelements (104) und mit der Referenzmagnetschicht (434) des zweiten zweipoligen Speicherelements (106) elektrisch gekoppelt ist, und wobei mindestens ein Zugriffstransistor (216) mit der Referenzmagnetschicht (434) des ersten zweipoligen Speicherelements (104) und mit der freien magnetischen Schicht (432) des zweiten zweipoligen Speicherelements (106) elektrisch gekoppelt ist.
  19. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 15, wobei das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) jeweils ein Direktzugriff-Speicherelement mit einer ausbildbaren leitfähigen Brücke aufweisen.
  20. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 19, wobei das erste zweipolige Speicherelement (104) und das zweite zweipolige Speicherelement (106) jeweils ein resistives Direktzugriff-Speicherelement aufweisen.
  21. Speicherzelle (102, 202) gemäß einem der Ansprüche 1 bis 11, ferner aufweisend: mindestens einen Zugriffstransistor (216), welcher aufweist: einen ersten Source/Drain-Bereich (218), einen zweiten Source/Drain-Bereich (222), und einen Gate-Bereich (224), wobei der Gate-Bereich (224) mit einer Wortleitung (228) der Speicherzelle (102, 202) elektrisch gekoppelt ist, wobei die Wortleitung (228) einen Wortleitung-Körperbereich (928) und einen Wortleitung-Erstreckungsbereich (928A) aufweist, welcher unter einem Winkel zum Wortleitung-Körperbereich (928) angeordnet ist, wobei der Wortleitung-Erstreckungsbereich (928A) zwischen dem ersten zweipoligen Speicherelement (104) und dem zweiten zweipoligen Speicherelement (106) angeordnet ist.
  22. Speicherzelle (102, 202) gemäß Anspruch 21, wobei der Wortleitung-Erstreckungsbereich (928A) einen weiteren Zugriffstransistor ausbildet, welcher eingerichtet ist einen mit dem ersten zweipoligen Speicherelement (104) elektrisch gekoppelten Source/Drain-Bereich (218A) von einem mit dem zweiten zweipoligen Speicherelement (106) elektrisch gekoppelten Source/Drain-Bereich (218B) zu isolieren.
  23. Eine Speicherzelle (102, 1102) aufweisend: ein erstes zweipoliges Speicherelement (104), ein zweites zweipoliges Speicherelement (106), einen Steuerungsschaltkreis (108), und einen Messschaltkreis (112), wobei der Steuerungsschaltkreis (108) und der Messschaltkreis (112) eingerichtet sind in einem ersten Modus oder in einem zweiten Modus zu arbeiten, wobei in dem ersten Modus der Steuerungsschaltkreis (108) eingerichtet ist das erste zweipolige Speicherelement (104) in ein oder mehr Zustände zu programmieren und das zweite zweipolige Speicherelement (106) in einen oder mehr Zustände zu programmieren, wobei ein Zustand des ersten zweipoligen Speicherelements (104) und ein Zustand des zweiten zweipoligen Speicherelements (106) voneinander abhängig sind, und ferner der Messschaltkreis (112) eingerichtet ist ein Differenzsignal zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements (104) assoziiert ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand des zweiten zweipoligen Speicherelements (106) assoziiert ist, zu messen, und wobei in dem zweiten Modus der Steuerungsschaltkreis (108) eingerichtet ist das erste zweipolige Speicherelement (104) oder das zweite zweipolige Speicherelement (106) in einen oder mehr Zustände zu programmieren und der Messschaltkreis (112) eingerichtet ist ein Signal in dem ersten zweipoligen Speicherelement (104) oder in dem zweiten zweipoligen Speicherelement (106) zu messen, welches mit dem Zustand des ersten zweipoligen Speicherelements (104) oder des zweiten zweipoligen Speicherelements (106) assoziiert ist.
  24. Ein Verfahren (700) zum Ausbilden einer Speicherzelle, wobei das Verfahren aufweist: Ausbilden eines ersten zweipoligen Speicherelements (710), Ausbilden eines zweiten zweipoligen Speicherelements (720), und Ausbilden eines Steuerungsschaltkreises zum Programmieren des ersten zweipoligen Speicherelements in einen oder mehr Zustände und des zweiten zweipoligen Speicherelements in einen oder mehr Zustände, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind (730); und Ausbilden eines Messschaltkreises zum Messen eines Differenzsignals zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand des zweiten zweipoligen Speicherelements assoziiert ist (740).
  25. Verfahren (700) gemäß Anspruch 24, ferner aufweisend: umgekehrtes Anschließen des ersten zweipoligen Speicherelements oder des zweiten zweipoligen Speicherelements bezüglich einer an das erste zweipolige Speicherelement und das zweite zweipolige Speicherelement angelegten Spannung.
  26. Ein Verfahren (300) zum Betreiben einer Speicherzelle, wobei das Verfahren aufweist: Programmieren eines ersten zweipoligen Speicherelements in einen oder mehr Zustände und eines zweiten zweipoligen Speicherelements in einen oder mehr Zustände, wobei ein Zustand des ersten zweipoligen Speicherelements und ein Zustand des zweiten zweipoligen Speicherelements voneinander abhängig sind (310); und Messen eines Differenzsignals zwischen einem ersten Speicherelement-Signal, welches mit dem Zustand des ersten zweipoligen Speicherelements assoziiert ist, und einem zweiten Speicherelement-Signal, welches mit dem Zustand eines zweiten zweipoligen Speicherelements assoziiert ist (320).
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